【課題】 半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】 半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。 （もっと読む）

【課題】素子分離絶縁膜の上面の高さを、基板上の全面でほぼ均一にできるとともに、素子分離絶縁膜の上面を平坦化することができるエッチング装置を提供する。
【解決手段】実施形態によれば、反応室１１と、反応室１１とゲートバルブＧＶを介して接続される真空ポンプ１２と、加工対象を保持する保持部１９と、エッチングガス供給手段と、加熱部２０と、昇華量判定手段と、を備える。エッチングガス供給手段は、加工対象と反応して反応生成物を生成可能なエッチングガスを反応室１１内に供給する。加熱部２０は、反応生成物が昇華する温度以上に加工対象を加熱する。昇華量判定手段は、加熱部２０による昇華処理の経過による反応生成物の昇華の度合いに対応して変化する所定の物理量を昇華量対応変化値としてモニタする。 （もっと読む）

【課題】書き込み特性の向上を図る。
【解決手段】半導体記憶装置の製造方法は、基板１０上に、トンネル絶縁膜１１を形成し、前記トンネル絶縁膜上に、導電体で構成される電荷蓄積層１２を形成し、前記電荷蓄積層、前記トンネル絶縁膜、および前記基板を加工して、前記基板内に、前記電荷蓄積層および前記トンネル絶縁膜を分離する素子分離溝２２を形成し、前記素子分離溝内に、上面が前記電荷蓄積層の下面より高く上面より低くなるように素子分離絶縁膜１３を埋め込み、前記電荷蓄積層の表面に形成された自然酸化膜３０を除去し、前記素子分離絶縁膜および前記電荷蓄積層の表面に、絶縁膜１４を形成し、前記自然酸化膜の除去から前記絶縁膜の形成までが、その内部の酸素濃度がコントロールされた製造装置内で行われる。 （もっと読む）

【課題】 エアギャップ構造を簡易な方法で形成する。
【解決手段】 本発明の一態様の半導体装置の製造方法によれば、半導体基板上に導電層を含む被加工膜を形成する工程と、前記被加工膜上にダミー膜を形成する工程と、を備えている。さらに、前記ダミー膜を所望の形状にデポ条件の異方性エッチングにより加工する工程と、前記被加工膜を所望の形状に異方性エッチングにより加工する工程と、前記所望の形状に加工された被加工膜上の前記ダミー膜を異方性エッチングにより除去する工程と、前記被加工膜上に上層膜を形成する工程と、を備えている。 （もっと読む）

【課題】簡単な構成で、複数の積層チップパッケージを積層し互いに電気的に接続することを可能にし、所望の数の半導体チップを含むパッケージを低コストで実現する。
【解決手段】積層チップパッケージ１Ｓは、本体２を備え、本体２は、主要部分２Ｍと、主要部分２Ｍの上面、下面に配置された複数の第１の端子４、第２の端子５を有している。主要部分２Ｍは、２つの階層部分１０Ｓ１，１０Ｓ２と、これらを貫通する複数の貫通電極Ｔを含んでいる。複数の貫通電極Ｔは、複数の端子４，５に電気的に接続されている。各階層部分は、第１の面と第２の面を有する半導体チップと、複数の表面電極を含んでいる。階層部分１０Ｓ１，１０Ｓ２は、第２の面同士が対向するように接合されている。端子４は階層部分１０Ｓ１の表面電極を用いて構成され、端子５は階層部分１０Ｓ２の表面電極を用いて構成されている。 （もっと読む）

【課題】酸化物半導体を用いたトランジスタを用いて、高速動作が可能で、信頼性も高い半導体装置を歩留まりよく作製する。
【解決手段】絶縁膜上にマスクを形成し、該マスクを微細化する。微細化されたマスクを用いて凸部を有する絶縁層を形成し、これを用いて、微細なチャネル長（Ｌ）を有するトランジスタを形成する。また、トランジスタを作製する際に、微細化された凸部の上面と重なるゲート絶縁膜の表面に平坦化処理を行う。これにより、トランジスタの高速化を達成しつつ、信頼性を向上させることが可能となる。また、絶縁膜を凸部を有する形状とすることで、自己整合的にソース電極及びドレイン電極を形成することができ、製造工程の簡略化、また生産性を向上させることが可能となる。 （もっと読む）

【課題】トランジスタの電流駆動能力の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１０は、半導体基板１の表層に第一の方向に延在するように形成された複数の活性領域１ａと、前記活性領域１ａの表層から深さ方向に形成されたｎ型不純物拡散層１５と、前記複数の活性領域１ａを横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部１３ａ，ｂと、ゲート絶縁膜２５ａ，ｂを介して前記活性領域１ａ上を跨ぐように前記埋め込みゲート用の溝部１３ａ，ｂに埋め込まれたゲート電極３１およびダミーゲート電極３２とを構成すると共に、前記半導体基板１の面上において前記第二の方向に延在する複数のワード配線層と、を具備し、前記ダミーゲート電極３２の上面３２ｃが、前記ｎ型不純物拡散層１５と前記活性領域１ａとの界面よりも下方に位置していることを特徴とする。 （もっと読む）

【課題】半導体装置の製造方法において、半導体装置の歩留まりを向上させること。
【解決手段】シリコン基板２０に溝２０ａを形成する工程と、溝２０ａに充填材３０を充填する工程と、溝２０ａに充填材３０が充填された状態で、シリコン基板２０に対してウエット処理を行う工程と、ウエット処理の後、充填材３０を除去する工程と、充填材３０を除去した後、溝２０ａ内に、キャパシタ誘電体膜４５ａを介してキャパシタの対向電極５０ｐを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】長い期間においてデータの保持が可能な記憶装置を提供する。
【解決手段】記憶素子と、上記記憶素子における電荷の供給、保持、放出を制御するためのスイッチング素子として機能するトランジスタとを有する。上記トランジスタは、通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極が備えられており、また、活性層に酸化物半導体を含むためにオフ電流が極めて低い。上記記憶装置では、絶縁膜に囲まれたフローティングゲートに高電圧で電荷を注入するのではなく、オフ電流の極めて低いトランジスタを介して記憶素子の電荷量を制御することで、データの記憶を行う。 （もっと読む）

【課題】露光装置の解像限界よりも微細な非周期的な部分を含むパターンを、露光装置を用いて形成する。
【解決手段】パターン形成方法は、ウエハＷ上に第１Ｌ＆Ｓパターン７１を形成し、第１Ｌ＆Ｓパターン７１を覆うように第１保護層４８、周期方向が直交する第２Ｌ＆Ｓパターン７８、及びフォトレジスト層６０を形成し、第２Ｌ＆Ｓパターン７８の一部と重なるように、フォトレジスト層６０に第１開口部６０Ａ，６０Ｂを有する第３パターンを形成し、第１開口部６０Ａ，６０Ｂを介して第１保護層４８に第２開口部４８Ａ，４８Ｂを形成し、第２開口部４８Ａ，４８Ｂを介して第１Ｌ＆Ｓパターン７１の一部を除去する。 （もっと読む）

【課題】チャネル領域となるＳＯＩ構造を有する半導体線条突出部の形状のばらつきを抑制し、トランジスタ特性のばらつきを減少することができる半導体装置を提供する。
【解決手段】半導体基板１の素子分離用の溝に埋込み絶縁膜が埋め込まれてなる素子分離領域２と、素子分離領域２によって区画されてなり、素子分離用の溝を区画する側壁面と半導体基板の１一面とを有し、かつ側壁面には埋込み絶縁膜に向けて突出した半導体線条突出部１aが素子分離用の溝に沿って設けられてなる活性領域Ｔと、半導体線条突出部１aを残して活性領域Ｔを分断するように設けられたゲート電極用のゲート溝３と、ゲート溝３の内面に形成されたゲート絶縁膜４と、ゲート溝３に埋め込まれたゲート電極５と、ゲート電極５のゲート長方向両側の活性領域Ｔにそれぞれ形成され、半導体線条突出部１aによって連結される不純物拡散領域７と、を具備してなることを特徴とする。 （もっと読む）

【課題】隣接セルとの容量を抑制することが可能な半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態の半導体記憶装置は、第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える。前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有する。 （もっと読む）

【課題】隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成可能とした半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａを選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に第１のシリコン膜１２ａを覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜１２ａの表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜１２ａ上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる工程とを含む。 （もっと読む）

【課題】信頼性が高い半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にステップが設けられた階段状である積層体と、前記端部の上方から前記電極膜に接続されたコンタクトと、前記積層体の前記端部以外の部分に設けられ、前記積層体を積層方向に貫く半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、前記端部を前記積層方向に貫く貫通部材と、を備える。そして、前記貫通部材には、前記電荷蓄積層を形成する材料と同種の材料が含まれていない。 （もっと読む）

【課題】メモリセル領域と周辺回路領域の双方におけるＭＯＳトランジスタの最適化が可能な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、サイドウォールを側壁に有するゲート電極を含むＭＯＳトランジスタを、半導体基板１上のメモリセル領域及び周辺回路領域に備えた半導体装置の製造方法であって、前記サイドウォールを形成した後に、選択エピタキシャル成長法により、前記半導体基板１上面にシリコン層１０を形成する工程を備え、前記シリコン層１０を形成した後に、少なくとも前記周辺回路領域をマスク２０ｂで覆い、エッチングにより、前記メモリセル領域内のＭＯＳトランジスタＴｒ１のサイドウォール９ｃを薄化する工程を採用する。 （もっと読む）

【課題】本発明は、微細化された埋め込みビット線を容易に形成可能であると共に、埋め込みビット線の抵抗値を低くすることで高性能化を実現可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１３の主面１３ａに形成された第１の溝１５と、第１の溝１５の底面１５ａ、及び第１の溝１５の底部１５Ａに位置するピラー２６の側壁面２６ａ，２６ｂに設けられ、側壁面２６ａを露出する第１の開口部１６Ａ、及び側壁面２６ｂを露出する第２の開口部１６Ｂを有した絶縁膜１６と、第１の開口部１６Ａから露出された側壁面２６ａに形成された半導体基板と反対導電型の下部不純物拡散領域１８と、絶縁膜１６を介して、第１の溝１５の底部１５Ａに設けられ、第１及び第２の開口部１６Ａ，１６Ｂを埋め込むと共に、下部不純物拡散領域１８及び側壁面２６ｂと接触し、かつ金属膜よりなる埋め込みビット線２１と、を有する。 （もっと読む）

【課題】サイドウォール間に層間絶縁膜を埋め込むときに埋め込み不良の発生を防止できる半導体装置の製造方法を提供する。
【解決手段】シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。絶縁層８が所定のゲートパターンにエッチングされる。タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。タングステンシリサイド層１０の側壁が後退される。この後、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。 （もっと読む）

【課題】マスクの新規な作製技術を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上方に、第１の膜を形成する工程と、第１の膜上方に、第１マスク膜を形成する工程と、第１マスク膜をパターニングする工程と、パターニングされた第１マスク膜の側部にプラズマ処理を行って、側部を変質層に変換する工程と、プラズマ処理の後、第１マスク膜の上部及び側部を覆う第２マスク膜を形成する工程と、第２マスク膜をエッチングして、側部に形成された第２マスク膜を残存させつつ、第１マスク膜上部に形成された第２マスク膜を除去する工程と、第２マスク膜のエッチングの後、変質層を除去する工程と、変質層を除去した後、残った部分の第１マスク膜、及び第２マスク膜をマスクとして、第１の膜をエッチングする工程とを有する。 （もっと読む）

【課題】加工膜と非加工膜をＲＩＥ法で選択的に加工するときに、非加工膜の加工量を低減させる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地層１，７，８の上に非加工膜１４を形成する工程と、非加工膜１４および下地層１，７，８に溝４を形成する工程と、溝内を埋め込むように加工膜５を形成する工程と、非加工膜１４を露出させるように加工膜５を平坦化する工程とを備える。更に、加工膜５および非加工膜１４の上に保護膜１６を形成する工程と、ＲＩＥ法を用いて、保護膜１６をエッチングすると共に、加工膜５を選択的にエッチングして溝内の加工膜５を落とし込む工程とを備える。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成する半導体装置の作製方法を提供することを目的の一とする。
【解決手段】絶縁表面上に、酸化物半導体層と、酸化物半導体層と接するソース電極およびドレイン電極と、を形成し、ソース電極上およびドレイン電極上にそれぞれ絶縁層を形成し、酸化物半導体層、ソース電極、ドレイン電極および絶縁層上にゲート絶縁層を形成し、ゲート絶縁層上に導電層を形成し、導電層を覆うように絶縁膜を形成し、導電層におけるソース電極またはドレイン電極と重畳する領域の少なくとも一部が露出するように絶縁膜を加工し、導電層の露出した領域をエッチングして、ソース電極とドレイン電極に挟まれた領域の少なくとも一部と重畳するゲート電極を自己整合的に形成する半導体装置の作製方法である。 （もっと読む）