積層チップパッケージおよびその製造方法
【課題】簡単な構成で、複数の積層チップパッケージを積層し互いに電気的に接続することを可能にし、所望の数の半導体チップを含むパッケージを低コストで実現する。
【解決手段】積層チップパッケージ１Ｓは、本体２を備え、本体２は、主要部分２Ｍと、主要部分２Ｍの上面、下面に配置された複数の第１の端子４、第２の端子５を有している。主要部分２Ｍは、２つの階層部分１０Ｓ１，１０Ｓ２と、これらを貫通する複数の貫通電極Ｔを含んでいる。複数の貫通電極Ｔは、複数の端子４，５に電気的に接続されている。各階層部分は、第１の面と第２の面を有する半導体チップと、複数の表面電極を含んでいる。階層部分１０Ｓ１，１０Ｓ２は、第２の面同士が対向するように接合されている。端子４は階層部分１０Ｓ１の表面電極を用いて構成され、端子５は階層部分１０Ｓ２の表面電極を用いて構成されている。
【解決手段】積層チップパッケージ１Ｓは、本体２を備え、本体２は、主要部分２Ｍと、主要部分２Ｍの上面、下面に配置された複数の第１の端子４、第２の端子５を有している。主要部分２Ｍは、２つの階層部分１０Ｓ１，１０Ｓ２と、これらを貫通する複数の貫通電極Ｔを含んでいる。複数の貫通電極Ｔは、複数の端子４，５に電気的に接続されている。各階層部分は、第１の面と第２の面を有する半導体チップと、複数の表面電極を含んでいる。階層部分１０Ｓ１，１０Ｓ２は、第２の面同士が対向するように接合されている。端子４は階層部分１０Ｓ１の表面電極を用いて構成され、端子５は階層部分１０Ｓ２の表面電極を用いて構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の半導体チップを含む積層チップパッケージおよびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。
【０００３】
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【０００４】
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【０００５】
特許文献１には、貫通電極方式を用いて構成された積層メモリが記載されている。
【０００６】
特許文献２には、積層された複数のチップ間の配線を、貫通電極に類似した配線プラグを用いて行うようにした３次元積層型半導体装置が記載されている。この３次元積層型半導体装置は、積層された複数のユニット半導体装置を含んでいる。１つのユニット半導体装置は、チップ電極を有する半導体チップと、配線パターンと、モールドレジンと、配線プラグとを備えている。配線パターンの一方の面には、チップ電極がマウントされている。モールドレジンは、半導体チップおよび配線パターンを覆っている。配線プラグは、モールドレジンを半導体チップの外側で貫通している。配線プラグの一端は配線パターンの一方の面に接触し、配線プラグの他端はモールドレジンから露出している。配線パターンの他方の面は、モールドレジンの表面に露出している。この３次元積層型半導体装置では、下段のユニット半導体装置の配線プラグを上段のユニット半導体装置の配線パターンの露出面に接触させることによって、複数の半導体チップ間の配線を行っている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１８７０６１号公報
【特許文献２】特開２００３−１６３３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。
【０００９】
ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。
【００１０】
以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。
【００１１】
１つの積層チップパッケージに不良チップが含まれる可能性を低くするために、１つの積層チップパッケージに含まれるチップの数を少なくすることが考えられる。この場合、それぞれ積層チップパッケージに含まれる全てのチップが良品である複数の積層チップパッケージを電気的に接続して、所望の数のチップを含むメモリデバイスを構成することが考えられる。しかし、この場合には、複数の積層チップパッケージを電気的に接続するための配線が複雑になるという問題点がある。
【００１２】
本発明はかかる問題点に鑑みてなされたもので、その目的は、簡単な構成で、複数の積層チップパッケージを積層し互いに電気的に接続することを可能にし、その結果、所望の数の半導体チップを含むパッケージを低コストで実現できるようにした積層チップパッケージおよび複合型積層チップパッケージならびにそれらの製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の積層チップパッケージは、上面と下面を有する本体を備え、本体は、上面と下面を有する主要部分と、主要部分の上面に配置された複数の第１の端子と、主要部分の下面に配置された複数の第２の端子とを有している。主要部分は、積層された第１および第２の階層部分と、それぞれ第１および第２の階層部分を貫通する複数の貫通電極とを含んでいる。複数の貫通電極は、複数の第１の端子と複数の第２の端子に電気的に接続されている。第１および第２の階層部分の各々は、第１の面とその反対側の第２の面とを有する半導体チップと、複数の表面電極とを含んでいる。複数の表面電極は、半導体チップに対して第２の面とは反対側に配置されている。第１の階層部分と第２の階層部分は、第２の面同士が対向するように接合されている。複数の第１の端子は、第１の階層部分における複数の表面電極を用いて構成されている。複数の第２の端子は、第２の階層部分における複数の表面電極を用いて構成されている。
【００１４】
本発明の複合型積層チップパッケージは、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。複数のサブパッケージの各々は、上面と下面を有する本体を備え、本体は、上面と下面を有する主要部分と、主要部分の上面に配置された複数の第１の端子と、主要部分の下面に配置された複数の第２の端子とを有している。主要部分は、積層された第１および第２の階層部分と、それぞれ第１および第２の階層部分を貫通する複数の貫通電極とを含んでいる。複数の貫通電極は、複数の第１の端子と複数の第２の端子に電気的に接続されている。第１および第２の階層部分の各々は、第１の面とその反対側の第２の面とを有する半導体チップと、複数の表面電極とを含んでいる。複数の表面電極は、半導体チップに対して第２の面とは反対側に配置されている。第１の階層部分と第２の階層部分は、第２の面同士が対向するように接合されている。複数の第１の端子は、第１の階層部分における複数の表面電極を用いて構成されている。複数の第２の端子は、第２の階層部分における複数の表面電極を用いて構成されている。上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける複数の第２の端子は、下側のサブパッケージにおける複数の第１の端子に電気的に接続されている。
【００１５】
本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、第１および第２の階層部分における複数の表面電極のレイアウトは同じであってもよい。この場合、複数の表面電極は、第１の階層部分において複数の第１の端子を構成するために用いられる複数の第１の端子構成部と、第２の階層部分において複数の第２の端子を構成するために用いられる複数の第２の端子構成部とを含んでいてもよい。また、複数の表面電極は、１つの第１の端子構成部と１つの第２の端子構成部とを電気的に接続する接続部を１つ以上含んでいてもよい。
【００１６】
また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、複数の表面電極は、半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、第１および第２の階層部分の少なくとも一方において、複数のチップ接続表面電極は、半導体チップに接触してこれに電気的に接続されていてもよい。
【００１７】
また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、第１の階層部分における複数の表面電極は、複数の第１の端子を構成するために用いられない１つ以上の表面電極を含み、第２の階層部分における複数の表面電極は、複数の第２の端子を構成するために用いられない１つ以上の表面電極を含んでいてもよい。
【００１８】
また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、本体の上面に垂直な方向から見たときに、複数の第２の端子は、複数の第１の端子とオーバーラップする位置に配置されていてもよい。この場合、複数の第２の端子が、それぞれ対応する第１の端子に貫通電極を介して電気的に接続されることによって、互いに電気的に接続された第１の端子と第２の端子の複数の対が形成されていてもよい。複数の対は、複数の非オーバーラップ端子対を含んでいてもよい。非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなる。
【００１９】
上記複数の対が、複数の非オーバーラップ端子対を含んでいる場合、複数の対は、更に、複数のオーバーラップ端子対を含んでいてもよい。オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなる。また、複数の貫通電極は、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ第１および第２の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続貫通電極と、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ第１および第２の階層部分の半導体チップのいずれにも電気的に接続されていないバイパス貫通電極とを含んでいてもよい。
【００２０】
また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。
【００２１】
また、本発明の積層チップパッケージにおいて、第１および第２の階層部分の一方は第１の種類の階層部分であり、第１および第２の階層部分の他方は第２の種類の階層部分であってもよい。第１の種類の階層部分では、半導体チップは、複数の貫通電極のうちの２つ以上の貫通電極に電気的に接続され、第２の種類の階層部分では、半導体チップは、いずれの貫通電極にも電気的に接続されていない。第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。
【００２２】
また、本発明の複合型積層チップパッケージでは、複数のサブパッケージのうちの少なくとも１つにおいて、第１および第２の階層部分の一方は第１の種類の階層部分であり、第１および第２の階層部分の他方は第２の種類の階層部分であってもよい。第１の種類の階層部分では、半導体チップは、複数の貫通電極のうちの２つ以上の貫通電極に電気的に接続されている。第２の種類の階層部分では、半導体チップは、いずれの貫通電極にも電気的に接続されていない。この場合、複合型積層チップパッケージは、更に、複数のサブパッケージのうちのいずれかに電気的に接続された追加部分を備えていてもよい。追加部分は、少なくとも１つの追加半導体チップと、少なくとも１つの追加半導体チップが少なくとも１つのサブパッケージの第２の種類の階層部分における半導体チップの代替となるように、複数のサブパッケージのうちのいずれかにおける複数の第１の端子または複数の第２の端子と少なくとも１つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えていてもよい。階層部分内の半導体チップおよび追加半導体チップは、それぞれ、複数のメモリセルを含んでいてもよい。
【００２３】
本発明の積層チップパッケージの製造方法は、本発明の積層チップパッケージを複数個製造する方法である。この製造方法は、各々が第１および第２の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される２つの基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージを複数個作製する工程とを備えている。
【００２４】
本発明の積層チップパッケージの製造方法において、積層基礎構造物を作製する工程は、後に、複数の貫通電極を収容するための複数の孔と複数の貫通電極とが形成されることによって積層基礎構造物となる初期積層基礎構造物を作製する工程と、初期積層基礎構造物に複数の孔を形成する形成する工程と、複数の孔内に複数の貫通電極を形成する工程とを含んでいてもよい。
【００２５】
また、本発明の積層チップパッケージの製造方法において、２つの基礎構造物の各々は、複数の貫通電極を構成するための複数の導体部を含み、積層基礎構造物を作製する工程において、２つの基礎構造物における複数の導体部同士が互いに電気的に接続されることによって複数の貫通電極が形成されてもよい。
【００２６】
本発明の積層チップパッケージの製造方法において、複数の表面電極は、半導体チップとの電気的接続のための複数のチップ接続表面電極を含んでいてもよい。この場合、積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
それぞれ半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
基礎構造物前ウェハが基礎構造物になるように、正常に動作する半導体チップ予定部では複数のチップ接続表面電極が半導体チップ予定部に接触してこれに電気的に接続され、正常に動作しない半導体チップ予定部では複数のチップ接続表面電極が半導体チップ予定部に接触しないように、複数のチップ接続表面電極を形成する工程とを含んでいてもよい。
【００２７】
本発明の第１の複合型積層チップパッケージの製造方法は、複数のサブパッケージを備えた複合型積層チップパッケージを製造する方法であって、複数のサブパッケージを作製する工程と、複数のサブパッケージを積層し且つ互いに電気的に接続する工程とを備えている。
【００２８】
本発明の第２の複合型積層チップパッケージの製造方法は、複数のサブパッケージと追加部分とを備えた複合型積層チップパッケージを製造する方法であって、複数のサブパッケージを作製する工程と、追加部分を作製する工程と、複数のサブパッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えている。
【発明の効果】
【００２９】
本発明の積層チップパッケージ、複合型積層チップパッケージまたはそれらの製造方法によれば、複数の第１の端子と複数の第２の端子とを利用して、複数の積層チップパッケージ（サブパッケージ）を積層し互いに電気的に接続することが可能になる。また、本発明では、第１の階層部分と第２の階層部分は、第２の面同士が対向するように接合され、複数の第１の端子は、第１の階層部分における複数の表面電極を用いて構成され、複数の第２の端子は、第２の階層部分における複数の表面電極を用いて構成されている。これにより、本発明によれば、複数の積層チップパッケージ（サブパッケージ）間の電気的接続を、簡単な構成で実現することができる。これらのことから、本発明によれば、簡単な構成で、複数の積層チップパッケージ（サブパッケージ）を積層し互いに電気的に接続することが可能になり、その結果、所望の数の半導体チップを含むパッケージを低コストで実現することが可能になるという効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図２】本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。
【図３】下側から見た図２の積層チップパッケージを示す斜視図である。
【図４】図２に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。
【図５】図４に示した階層部分を示す斜視図である。
【図６】本発明の第１の実施の形態における追加部分の第１の例を示す斜視図である。
【図７】下側から見た図６の追加部分を示す斜視図である。
【図８】本発明の第１の実施の形態における追加部分の第２の例を示す斜視図である。
【図９】本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第１の例を示す斜視図である。
【図１０】本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第２の例を示す斜視図である。
【図１１】本発明の第１の実施の形態に係る複合型積層チップパッケージを用いたメモリデバイスの構成を示すブロック図である。
【図１２】図１１に示したメモリデバイスにおいて不良の半導体チップが存在する場合の対処方法を示すブロック図である。
【図１３】半導体チップに含まれるメモリセルの一例を示す断面図である。
【図１４】本発明の第１の実施の形態に係る複合型積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。
【図１５】図１４に示した基礎構造物前ウェハの一部を拡大して示す平面図である。
【図１６】図１５における１６−１６線断面図である。
【図１７】図１５に示した工程に続く工程を示す平面図である。
【図１８】図１７における１８−１８線断面図である。
【図１９】図１８に示した工程に続く工程を示す断面図である。
【図２０】図１９に示した工程に続く工程を示す断面図である。
【図２１】図２０に示した工程に続く工程を示す断面図である。
【図２２】図２１に示した工程に続く工程を示す断面図である。
【図２３】図２２に示した工程を示す平面図である。
【図２４】図２２に示した工程に続く工程を示す断面図である。
【図２５】図２４に示した工程に続く工程を示す断面図である。
【図２６】図２５に示した工程に続く工程を示す断面図である。
【図２７】図２６に示した工程で作製される初期積層基礎構造物を示す斜視図である。
【図２８】図２６に示した工程に続く工程における初期積層基礎構造物の一部を示す平面図である。
【図２９】図２８に示した初期積層基礎構造物の一部の斜視図である。
【図３０】図２８に示した初期積層基礎構造物における複数の表面電極の環状部分を示す斜視図である。
【図３１】図２８に示した工程に続く工程を示す断面図である。
【図３２】図３１に示した工程に続く工程を示す断面図である。
【図３３】図３２に示した工程で形成される貫通電極を示す斜視図である。
【図３４】図３２に示した工程に続く工程を示す断面図である。
【図３５】図３４に示した工程に続く工程を示す断面図である。
【図３６】本発明の第１の実施の形態に係る積層チップパッケージの製造方法の第１の変形例における一工程を示す斜視図である。
【図３７】本発明の第１の実施の形態に係る積層チップパッケージの製造方法の第２の変形例における一工程を示す平面図である。
【図３８】図３７に示した工程を示す斜視図である。
【図３９】上下に隣接する２つのサブパッケージの端子同士の接続部分を示す側面図である。
【図４０】上下に隣接する２つのサブパッケージの端子間の位置ずれについて説明するための説明図である。
【図４１】４つのサブパッケージを積層する方法の一例を示す斜視図である。
【図４２】本発明の第２の実施の形態に係る複合型積層チップパッケージの製造方法における一工程を示す断面図である。
【図４３】図４２に示した工程に続く工程を示す断面図である。
【図４４】図４３に示した工程に続く工程を示す断面図である。
【図４５】図４４に示した工程に続く工程を示す断面図である。
【図４６】図４５に示した工程に続く工程を示す断面図である。
【図４７】図４６に示した工程に続く工程を示す断面図である。
【図４８】図４７に示した工程に続く工程を示す断面図である。
【図４９】図４８に示した工程に続く工程を示す断面図である。
【図５０】図４９に示した工程に続く工程を示す断面図である。
【発明を実施するための形態】
【００３１】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図５を参照して、本発明の第１の実施の形態に係る積層チップパッケージおよび複合型積層チップパッケージの構成について説明する。図１は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図２は、本実施の形態に係る積層チップパッケージの斜視図である。図３は、下側から見た図２の積層チップパッケージを示す斜視図である。図４は、図２に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。図５は、図４に示した階層部分を示す斜視図である。
【００３２】
図１に示したように、本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。図１には、複合型積層チップパッケージ１が、上から順に配置された４つのサブパッケージ１Ａ，１Ｂ，１Ｃ，１Ｄを備えた例を示している。以下、任意のサブパッケージに関しては、符号１Ｓを付して表す。サブパッケージ１Ｓは、本実施の形態に係る積層チップパッケージである。
【００３３】
図２および図３に示したように、サブパッケージ１Ｓは、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。本体２は、上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを含んでいる。主要部分２Ｍは、積層された第１の階層部分１０Ｓ１と第２の階層部分１０Ｓ２を含んでいる。第１の階層部分１０Ｓ１は、第２の階層部分１０Ｓ２の上に配置されている。以下、任意の階層部分に関しては、符号１０を付して表す。主要部分２Ｍは、更に、第１および第２の階層部分１０Ｓ１，１０Ｓ２を貫通する複数の貫通電極Ｔを含んでいる。
【００３４】
本体２は、更に、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５とを含んでいる。複数の貫通電極Ｔは、複数の第１の端子４と複数の第２の端子５に電気的に接続されている。本体２は、更に、上面配線４Ｗと、下面配線５Ｗとを含んでいる。上面配線４Ｗは、主要部分２Ｍの上面２Ｍａにおいて複数の第１の端子４と複数の貫通電極Ｔとを電気的に接続する。下面配線５Ｗは、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５と複数の貫通電極Ｔとを電気的に接続する。
【００３５】
本体２の上面２ａに垂直な方向から見たときに、複数の第２の端子５は、複数の第１の端子４とオーバーラップする位置に配置されている。従って、複数のサブパッケージ１Ｓを積層した場合、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に対向する。本実施の形態では、複数のサブパッケージ１Ｓを積層する場合、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
【００３６】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側のサブパッケージ１Ｓにおける複数の第２の端子５が下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
【００３７】
第１および第２の階層部分１０Ｓ１，１０Ｓ２は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。第１および第２の階層部分１０Ｓ１，１０Ｓ２は、例えば接着剤によって接合されている。
【００３８】
次に、図４および図５を参照して、階層部分１０について説明する。階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。
【００３９】
階層部分１０は、更に、複数の表面電極と、絶縁部３１とを含んでいる。複数の表面電極は、半導体チップ３０に対して第２の面３０ｂとは反対側に配置されている。絶縁部３１は、半導体チップ３０の第１の面３０ａと、複数の表面電極の一部を覆っている。
【００４０】
本実施の形態では、第１および第２の階層部分１０Ｓ１，１０Ｓ２の外観上の構成は同じであり、いずれも図４および図５に示した通りである。ただし、主要部分２Ｍ内における姿勢は、階層部分１０Ｓ１と階層部分１０Ｓ２とで異なっている。すなわち、第１の階層部分１０Ｓ１は、半導体チップ３０の第１の面３０ａが上を向き、半導体チップ３０の側面３０ｃ，３０ｄ，３０ｅ，３０ｆが、それぞれ本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向く姿勢で配置されている。一方、第２の階層部分１０Ｓ２は、半導体チップ３０の第１の面３０ａが下を向き、半導体チップ３０の側面３０ｄ，３０ｃ，３０ｅ，３０ｆが、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向く姿勢で配置されている。第１の階層部分１０Ｓ１と第２の階層部分１０Ｓ２は、第２の面３０ｂ同士が対向するように接合されている。
【００４１】
１つのサブパッケージ１Ｓにおける第１および第２の階層部分１０Ｓ１，１０Ｓ２の少なくとも一方において、半導体チップ３０は、複数の表面電極のうちの２つ以上の表面電極を介して、複数の貫通電極Ｔのうちの２つ以上の貫通電極Ｔに電気的に接続されている。
【００４２】
以下、本実施の形態における複数の端子４，５、複数の貫通電極Ｔおよび複数の表面電極について詳しく説明する。本実施の形態では、複数の第２の端子５が、それぞれ対応する第１の端子４に貫通電極Ｔを介して電気的に接続されることによって、互いに電気的に接続された第１の端子４と第２の端子５の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含み、非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。複数の対は、更に、複数のオーバーラップ端子対を含み、オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。
【００４３】
図２および図３に示した例では、複数の第１の端子４は、第１の種類の端子４Ａ１，４Ａ２，４Ａ３，４Ａ４と、第２の種類の端子４Ｂ１１，４Ｂ１２，４Ｂ１３，４Ｂ２１，４Ｂ２２，４Ｂ２３，４Ｂ３１，４Ｂ３２，４Ｂ３３と、第３の種類の端子４Ｃ１，４Ｃ２，４Ｃ３とを含んでいる。同様に複数の第２の端子５は、第１の種類の端子５Ａ１，５Ａ２，５Ａ３，５Ａ４と、第２の種類の端子５Ｂ１１，５Ｂ１２，５Ｂ１３，５Ｂ２１，５Ｂ２２，５Ｂ２３，５Ｂ３１，５Ｂ３２，５Ｂ３３と、第３の種類の端子５Ｃ１，５Ｃ２，５Ｃ３とを含んでいる。端子５Ａ１〜５Ａ４，５Ｂ１１〜５Ｂ１３，５Ｂ２１〜５Ｂ２３，５Ｂ３１〜５Ｂ３３，５Ｃ１〜５Ｃ３は、それぞれ、端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１〜４Ｃ３と対を形成している。
【００４４】
端子の対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にある。従って、これらの対は、オーバーラップ端子対である。
【００４５】
端子の対（４Ｂ１１，５Ｂ１１）、（４Ｂ１２，５Ｂ１２）、（４Ｂ１３，５Ｂ１３）、（４Ｂ２１，５Ｂ２１）、（４Ｂ２２，５Ｂ２２）、（４Ｂ２３，５Ｂ２３）、（４Ｂ３１，５Ｂ３１）、（４Ｂ３２，５Ｂ３２）、（４Ｂ３３，５Ｂ３３）、（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にある。従って、これらの対は、非オーバーラップ端子対である。
【００４６】
本体２の上面２ａに垂直な方向から見たときに、端子５Ｂ１１，５Ｂ１２，５Ｂ１３，５Ｃ１，５Ｂ２１，５Ｂ２２，５Ｂ２３，５Ｃ２，５Ｂ３１，５Ｂ３２，５Ｂ３３，５Ｃ３は、それぞれ、端子４Ｃ１，４Ｂ１１，４Ｂ１２，４Ｂ１３，４Ｃ２，４Ｂ２１，４Ｂ２２，４Ｂ２３，４Ｃ３，４Ｂ３１，４Ｂ３２，４Ｂ３３とオーバーラップする位置にある。
【００４７】
複数の貫通電極Ｔは、第１の種類の貫通電極ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４と、第２の種類の貫通電極ＴＢ１１，ＴＢ１２，ＴＢ１３，ＴＢ２１，ＴＢ２２，ＴＢ２３，ＴＢ３１，ＴＢ３２，ＴＢ３３と、第３の種類の貫通電極ＴＣ１，ＴＣ２，ＴＣ３とを含んでいる。第１の種類の貫通電極ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４は、それぞれ、オーバーラップ端子対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５を電気的に接続している。第１の種類の複数の貫通電極ＴＡ１〜ＴＡ４は、主要部分２Ｍ内の第１および第２の階層部分１０Ｓ１，１０Ｓ２に共通する用途を有するものである。
【００４８】
第２の種類の貫通電極ＴＢ１１，ＴＢ１２，ＴＢ１３，ＴＢ２１，ＴＢ２２，ＴＢ２３，ＴＢ３１，ＴＢ３２，ＴＢ３３は、それぞれ、非オーバーラップ端子対（４Ｂ１１，５Ｂ１１）、（４Ｂ１２，５Ｂ１２）、（４Ｂ１３，５Ｂ１３）、（４Ｂ２１，５Ｂ２１）、（４Ｂ２２，５Ｂ２２）、（４Ｂ２３，５Ｂ２３）、（４Ｂ３１，５Ｂ３１）、（４Ｂ３２，５Ｂ３２）、（４Ｂ３３，５Ｂ３３）の各々における第１の端子４と第２の端子５を電気的に接続している。第２の種類の貫通電極は、主要部分２Ｍ内の第１および第２の階層部分１０Ｓ１，１０Ｓ２における２つの半導体チップ３０のいずれにも電気的に接続されていない。従って、第２の種類の貫通電極は、本発明におけるバイパス貫通電極である。
【００４９】
第３の種類の貫通電極ＴＣ１，ＴＣ２，ＴＣ３は、それぞれ、非オーバーラップ端子対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）の各々における第１の端子４と第２の端子５を電気的に接続している。第３の種類の貫通電極は、主要部分２Ｍ内の第１および第２の階層部分１０Ｓ１，１０Ｓ２の少なくとも一方における半導体チップ３０との電気的接続に用いられる。従って、第３の種類の貫通電極は、本発明におけるチップ接続貫通電極である。
【００５０】
図２に示したように、主要部分２Ｍの上面２Ｍａにおいて、第１の端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１〜Ｃ３は、それぞれ、それらに最も近い位置にある貫通電極ＴＡ１〜ＴＡ４，ＴＢ１１〜ＴＢ１３，ＴＢ２１〜ＴＢ２３，ＴＢ３１〜ＴＢ３３，ＴＣ１〜ＴＣ３に電気的に接続されている。また、図３に示したように、主要部分２Ｍの下面２Ｍｂにおいて、複数の第２の端子５のうちの端子５Ａ１〜５Ａ４は、それぞれ、それらに最も近い位置にある貫通電極ＴＡ１〜ＴＡ４に電気的に接続されている。しかし、複数の第２の端子５のうちの端子５Ｂ１１〜５Ｂ１３，５Ｂ２１〜５Ｂ２３，５Ｂ３１〜５Ｂ３３は、それぞれ、それらに最も近い位置にある貫通電極に隣接する貫通電極ＴＢ１１〜ＴＢ１３，ＴＢ２１〜ＴＢ２３，ＴＢ３１〜ＴＢ３３に電気的に接続されている。また、端子５Ｃ１，５Ｃ２，５Ｃ３は、それぞれ、端子５Ｂ１１，５Ｂ２１，５Ｂ３１に最も近い位置にある貫通電極ＴＣ１，ＴＣ２，ＴＣ３に電気的に接続されている。
【００５１】
後で詳しく説明するが、複数の第１の端子４は、第１の階層部分１０Ｓ１における複数の表面電極を用いて構成され、複数の第２の端子５は、第２の階層部分１０Ｓ２における複数の表面電極を用いて構成されている。本実施の形態では、第１の階層部分１０Ｓ１と第２の階層部分１０Ｓ２における複数の表面電極のレイアウトは同じである。複数の表面電極は、第１の階層部分１０Ｓ１において複数の第１の端子４を構成するために用いられる複数の第１の端子構成部と、第２の階層部分１０Ｓ２において複数の第２の端子５を構成するために用いられる複数の第２の端子構成部とを含んでいる。図４および図５に示したように、複数の表面電極は、以下の第１ないし第６の種類の電極を含んでいる。
【００５２】
第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、半導体チップ３０の側面３０ｅ，３０ｆに平行な方向に延びている。また、電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、半導体チップ３０の側面３０ｃにより近い位置に配置された環状部分３２Ｒ１と、半導体チップ３０の側面３０ｄにより近い位置に配置された環状部分３２Ｒ２とを有している。環状部分３２Ｒ１は、側面３０ｃに露出していない。環状部分３２Ｒ２は、側面３０ｄに露出していない。環状部分３２Ｒ１，３２Ｒ２は、それぞれ開口部を有している。
【００５３】
電極３２Ａ１は、第１の階層部分１０Ｓ１において端子４Ａ１を構成するために用いられる第１の端子構成部３４Ａ１と、第２の階層部分１０Ｓ２において端子５Ａ１を構成するために用いられる第２の端子構成部３５Ａ１と、端子構成部３４Ａ１，３５Ａ１を電気的に接続する接続部３６Ａ１とを含んでいる。
【００５４】
電極３２Ａ２は、第１の階層部分１０Ｓ１において端子４Ａ２を構成するために用いられる第１の端子構成部３４Ａ２と、第２の階層部分１０Ｓ２において端子５Ａ２を構成するために用いられる第２の端子構成部３５Ａ２と、端子構成部３４Ａ２，３５Ａ２を電気的に接続する接続部３６Ａ２とを含んでいる。
【００５５】
電極３２Ａ３は、第１の階層部分１０Ｓ１において端子４Ａ３を構成するために用いられる第１の端子構成部３４Ａ３と、第２の階層部分１０Ｓ２において端子５Ａ３を構成するために用いられる第２の端子構成部３５Ａ３と、端子構成部３４Ａ３，３５Ａ３を電気的に接続する接続部３６Ａ３とを含んでいる。
【００５６】
電極３２Ａ４は、第１の階層部分１０Ｓ１において端子４Ａ４を構成するために用いられる第１の端子構成部３４Ａ４と、第２の階層部分１０Ｓ２において端子５Ａ４を構成するために用いられる第２の端子構成部３５Ａ４と、端子構成部３４Ａ４，３５Ａ４を電気的に接続する接続部３６Ａ４とを含んでいる。
【００５７】
第１の階層部分１０Ｓ１では、電極３２Ａ１〜３２Ａ４の環状部分３２Ｒ１に、それぞれ、第１の種類の貫通電極ＴＡ１〜ＴＡ４が電気的に接続されている。一方、第２の階層部分１０Ｓ２では、電極３２Ａ１〜３２Ａ４の環状部分３２Ｒ２に、それぞれ、第１の種類の貫通電極ＴＡ１〜ＴＡ４が電気的に接続されている。第１および第２の階層部分１０Ｓ１，１０Ｓ２の少なくとも一方において、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ａ１〜３２Ａ４中の破線の四角は、電極３２Ａ１〜３２Ａ４のうち半導体チップ３０に接触している部分を表している。
【００５８】
第２の種類の電極３２Ｂ１１〜３２Ｂ１３，３２Ｂ２１〜３２Ｂ２３，３２Ｂ３１〜３２Ｂ３３は、それぞれ、半導体チップ３０の側面３０ｃにより近い位置に配置された環状部分３２Ｒ１を有している。電極３２Ｂ１１〜３２Ｂ１３，３２Ｂ２１〜３２Ｂ２３，３２Ｂ３１〜３２Ｂ３３は、それぞれ、第１の階層部分１０Ｓ１において端子４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３を構成するために用いられる第１の端子構成部３４Ｂ１１〜３４Ｂ１３，３４Ｂ２１〜３４Ｂ２３，３４Ｂ３１〜３４Ｂ３３を含んでいる。第１の階層部分１０Ｓ１では、電極３２Ｂ１１〜３２Ｂ１３，３２Ｂ２１〜３２Ｂ２３，３２Ｂ３１〜３２Ｂ３３の環状部分３２Ｒ１が、それぞれ、第２の種類の貫通電極ＴＢ１１〜ＴＢ１３，ＴＢ２１〜ＴＢ２３，ＴＢ３１〜ＴＢ３３に電気的に接続されている。一方、第２の階層部分１０Ｓ２では、電極３２Ｂ１１〜３２Ｂ１３，３２Ｂ２１〜３２Ｂ２３，３２Ｂ３１〜３２Ｂ３３は、いずれの貫通電極にも電気的に接続されていない。第２の種類の電極は、半導体チップ３０に接触しない。
【００５９】
第３の種類の電極３２Ｃ１〜３２Ｃ３は、それぞれ、半導体チップ３０の側面３０ｃにより近い位置に配置された環状部分３２Ｒ１を有している。電極３２Ｃ１〜３２Ｃ３は、それぞれ、第１の階層部分１０Ｓ１において端子４Ｃ１〜４Ｃ３を構成するために用いられる第１の端子構成部３４Ｃ１〜３４Ｃ３を含んでいる。第１の階層部分１０Ｓ１では、電極３２Ｃ１〜３２Ｃ３の環状部分３２Ｒ１が、それぞれ、第３の種類の貫通電極ＴＣ１〜ＴＣ３に電気的に接続されている。一方、第２の階層部分１０Ｓ２では、電極３２Ｃ１〜３２Ｃ３は、いずれの貫通電極にも電気的に接続されていない。第３の種類の電極は、半導体チップ３０に接触しない。
【００６０】
第４の種類の電極３３Ｂ１１〜３３Ｂ１３，３３Ｂ２１〜３３Ｂ２３，３３Ｂ３１〜３３Ｂ３３は、それぞれ、半導体チップ３０の側面３０ｄにより近い位置に配置された環状部分３２Ｒ２を有している。電極３３Ｂ１１〜３３Ｂ１３，３３Ｂ２１〜３３Ｂ２３，３３Ｂ３１〜３３Ｂ３３は、それぞれ、第２の階層部分１０Ｓ２において端子５Ｂ１１〜５Ｂ１３，５Ｂ２１〜５Ｂ２３，５Ｂ３１〜５Ｂ３３を構成するために用いられる第２の端子構成部３５Ｂ１１〜３５Ｂ１３，３５Ｂ２１〜３５Ｂ２３，３５Ｂ３１〜３５Ｂ３３を含んでいる。第２の階層部分１０Ｓ２では、電極３３Ｂ１１〜３３Ｂ１３，３３Ｂ２１〜３３Ｂ２３，３３Ｂ３１〜３３Ｂ３３の環状部分３２Ｒ２が、それぞれ、第２の種類の貫通電極ＴＢ１１〜ＴＢ１３，ＴＢ２１〜ＴＢ２３，ＴＢ３１〜ＴＢ３３に電気的に接続されている。一方、第１の階層部分１０Ｓ１では、電極３３Ｂ１１〜３３Ｂ１３，３３Ｂ２１〜３３Ｂ２３，３３Ｂ３１〜３３Ｂ３３は、いずれの貫通電極にも電気的に接続されていない。第４の種類の電極は、半導体チップ３０に接触しない。
【００６１】
第５の種類の電極３３Ｃ１〜３３Ｃ３は、それぞれ、半導体チップ３０の側面３０ｄにより近い位置に配置された環状部分３２Ｒ２を有している。電極３３Ｃ１〜３３Ｃ３は、それぞれ、第２の階層部分１０Ｓ２において端子５Ｃ１〜５Ｃ３を構成するために用いられる第２の端子構成部３５Ｃ１〜３５Ｃ３を含んでいる。第２の階層部分１０Ｓ２では、電極３３Ｃ１〜３３Ｃ３の環状部分３２Ｒ２が、それぞれ、第３の種類の貫通電極ＴＣ１〜ＴＣ３に電気的に接続されている。一方、第１の階層部分１０Ｓ１では、電極３３Ｃ１〜３３Ｃ３は、いずれの貫通電極にも電気的に接続されていない。第５の種類の電極は、半導体チップ３０に接触しない。
【００６２】
第６の種類の電極３２Ｄ１，３２Ｄ２は、端子４または端子５を構成するために用いられない電極である。電極３２Ｄ１は、電極３２Ｃ１と電極３３Ｃ１に電気的に接続されている。電極３２Ｄ２は、電極３２Ｃ２と電極３３Ｃ３に電気的に接続されている。
【００６３】
第１および第２の階層部分１０Ｓ１，１０Ｓ２の少なくとも一方において、第６の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。
【００６４】
第１の種類の電極３２Ａ１〜３２Ａ４と第６の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０との電気的接続のための表面電極であり、本発明におけるチップ接続表面電極に対応する。
【００６５】
階層部分１０Ｓ１の電極３２Ｄ１は、電極３２Ｃ１を介して貫通電極ＴＣ１に電気的に接続されている。また、階層部分１０Ｓ２の電極３２Ｄ１は、電極３３Ｃ１を介して貫通電極ＴＣ１に電気的に接続されている。また、階層部分１０Ｓ１の電極３２Ｄ２は、電極３２Ｃ２を介して貫通電極ＴＣ２に電気的に接続されている。また、階層部分１０Ｓ２の電極３２Ｄ２は、電極３３Ｃ３を介して貫通電極ＴＣ３に電気的に接続されている。
【００６６】
以下、任意の表面電極に関しては、符号３２を付して表す。階層部分１０Ｓ１，１０Ｓ２では、絶縁部３１は、複数の表面電極３２のうちの複数の第１および第２の端子構成部を覆わずに、半導体チップ３０の第１の面３０ａと複数の表面電極３２の他の部分を覆っている。絶縁部３１によって覆われていない第１および第２の端子構成部は、それぞれ導体パッドを形成している。この導体パッドの上には導体層が形成されている。第１の階層部分１０Ｓ１における第１の端子構成部および導体層は、第１の端子４を構成している。第２の階層部分１０Ｓ２における第２の端子構成部および導体層は、第２の端子５を構成している。このように、本実施の形態では、複数の第１の端子４は、第１の階層部分１０Ｓ１における複数の表面電極３２（複数の第１の端子構成部）を用いて構成されている。階層部分１０Ｓ１の複数の表面電極３２における絶縁部３１に覆われた部分のうちの一部は、上面配線４Ｗとなる。また、複数の第２の端子５は、第２の階層部分１０Ｓ２における複数の表面電極３２（複数の第２の端子構成部）を用いて構成されている。階層部分１０Ｓ２の複数の表面電極３２における絶縁部３１に覆われた部分のうちの一部は、下面配線５Ｗとなる。図１ないし図３では、階層部分１０Ｓ１，１０Ｓ２における絶縁部３１を破線で表している。
【００６７】
サブパッケージ１Ｓ内の第１および第２の階層部分１０Ｓ１，１０Ｓ２の少なくとも一方は、第１の種類の階層部分である。サブパッケージ１Ｓ内の第１および第２の階層部分１０Ｓ１，１０Ｓ２は、１つの第２の種類の階層部分を含んでいてもよい。すなわち、第１および第２の階層部分１０Ｓ１，１０Ｓ２の一方が第１の種類の階層部分であり、第１および第２の階層部分１０Ｓ１，１０Ｓ２の他方が第２の種類の階層部分であってもよい。
【００６８】
第１の種類の階層部分における半導体チップ３０は正常に動作するものであり、第２の種類の階層部分における半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。以下、第１の種類の階層部分と第２の種類の階層部分とを区別する場合には、第１の種類の階層部分については符号１０Ａで表し、第２の種類の階層部分については符号１０Ｂで表す。
【００６９】
第１の種類の階層部分１０Ａでは、半導体チップ３０は、複数の貫通電極Ｔのうちの２つ以上の貫通電極Ｔに電気的に接続されている。具体的には、第１の種類の階層部分１０Ａでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。これにより、第１の種類の階層部分１０Ａでは、半導体チップ３０は、貫通電極ＴＡ１〜ＴＡ４と、貫通電極ＴＣ１と、貫通電極ＴＣ２，ＴＣ３の一方に電気的に接続されている。第２の種類の階層部分１０Ｂでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触していない。従って、第２の種類の階層部分１０Ｂでは、半導体チップ３０は、いずれの貫通電極Ｔにも電気的に接続されていない。
【００７０】
複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合には、複数のサブパッケージ１Ｓに後で説明する追加部分を加えて、複合型積層チップパッケージ１を構成する。これについては、後で詳しく説明する。
【００７１】
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ３０は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ３０を含む複合型積層チップパッケージ１によって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係る複合型積層チップパッケージ１によれば、複合型積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリデバイスを容易に実現することができる。
【００７２】
半導体チップ３０が複数のメモリセルを含んでいる場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。
【００７３】
半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。
【００７４】
本実施の形態に係る積層チップパッケージであるサブパッケージ１Ｓは、それぞれ貫通電極Ｔによって互いに電気的に接続された第１の端子４と第２の端子５の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ１Ｓを積層し互いに電気的に接続した場合に、複数のサブパッケージ１Ｓの同じ階層にある半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、サブパッケージ１Ｓ毎に容易に変えることができる。
【００７５】
以下、本実施の形態に係る複合型積層チップパッケージ１を用いてメモリデバイスを実現する場合を例にとって、積層チップパッケージおよび複合型積層チップパッケージ１について更に詳しく説明する。図１１は、本実施の形態に係る複合型積層チップパッケージ１を用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、８つのメモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８と、これらのメモリチップを制御するコントローラ９０とを備えている。
【００７６】
メモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８は、それぞれ、図１に示したサブパッケージ１Ａにおける階層部分１０Ｓ１，１０Ｓ２、サブパッケージ１Ｂにおける階層部分１０Ｓ１，１０Ｓ２、サブパッケージ１Ｃにおける階層部分１０Ｓ１，１０Ｓ２、ならびにサブパッケージ１Ｄにおける階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ９０は、複合型積層チップパッケージ１とは別に設けられ、サブパッケージ１Ａの複数の第１の端子４またはサブパッケージ１Ｄの複数の第２の端子５に電気的に接続される。
【００７７】
メモリデバイスは、更に、コントローラ９０と８つのメモリチップを電気的に接続するデータバス９１と、コントローラ９０と８つのメモリチップを電気的に接続する１つ以上の共通線９２とを備えている。８つのメモリチップは、それぞれ、データバス９１が電気的に接続される複数の電極パッドと、１つ以上の共通線９２が電気的に接続される１つ以上の電極パッドとを有している。データバス９１は、アドレス、コマンド、データ等を伝達する。１つ以上の共通線９２には、電源線や、データバス９１が伝達する信号以外の信号であって８つのメモリチップで共通に利用される信号を伝達する信号線がある。
【００７８】
８つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドＣＥと、レディー／ビジー信号を出力する電極パッドＲ／Ｂを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー／ビジー信号は、メモリチップの動作状態を示す信号である。
【００７９】
図１１に示したメモリデバイスは、更に、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４を備えている。信号線９３Ｃ１は、コントローラ９０とメモリチップＭＣ１，ＭＣ２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ１を伝達する。信号線９３Ｃ２は、コントローラ９０とメモリチップＭＣ３，ＭＣ４の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ２を伝達する。信号線９３Ｃ３は、コントローラ９０とメモリチップＭＣ５，ＭＣ６の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ３を伝達する。信号線９３Ｃ４は、コントローラ９０とメモリチップＭＣ７，ＭＣ８の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ４を伝達する。このように、図１１に示した例では、信号線９３Ｃ１をメモリチップＭＣ１，ＭＣ２で共用し、信号線９３Ｃ２をメモリチップＭＣ３，ＭＣ４で共用し、信号線９３Ｃ３をメモリチップＭＣ５，ＭＣ６で共用し、信号線９３Ｃ４をメモリチップＭＣ７，ＭＣ８で共用している。しかし、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する８つの信号線を設けてもよい。
【００８０】
図１１に示したメモリデバイスは、更に、信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４，９３Ｒ５，９３Ｒ６，９３Ｒ７，９３Ｒ８を備えている。信号線９３Ｒ１〜９３Ｒ８の各一端はコントローラ９０に電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８の他端は、それぞれ、メモリチップＭＣ１〜ＭＣ８の電極パッドＲ／Ｂに電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８は、それぞれ、レディー／ビジー信号Ｒ／Ｂ１〜Ｒ／Ｂ８を伝達する。
【００８１】
以下、図１に示したサブパッケージ１Ａ〜１Ｄにおける複数の貫通電極Ｔと、図１１に示した複数の信号線との関係について説明する。サブパッケージ１Ａ〜１Ｄにおいて、端子４Ａ１，５Ａ１および貫通電極ＴＡ１は互いに電気的に接続され、端子４Ａ２，５Ａ２および貫通電極ＴＡ２は互いに電気的に接続され、端子４Ａ３，５Ａ３および貫通電極ＴＡ３は互いに電気的に接続され、端子４Ａ４，５Ａ４および貫通電極ＴＡ４は互いに電気的に接続されている。このようして形成されたサブパッケージ１Ａの端子４Ａ１〜４Ａ４からサブパッケージ１Ｄの端子５Ａ１〜５Ａ４に至る複数の電気的経路は、データバス９１と１つ以上の共通線９２の一部を構成する。
【００８２】
サブパッケージ１Ａの端子４Ｃ１は、サブパッケージ１Ａの貫通電極ＴＣ１を介して、サブパッケージ１Ａの端子５Ｃ１に電気的に接続されている。サブパッケージ１Ａの端子５Ｃ１は、サブパッケージ１Ｂの端子４Ｂ１３に電気的に接続されている。サブパッケージ１Ｂの端子４Ｂ１３は、サブパッケージ１Ｂの貫通電極ＴＢ１３を介して、サブパッケージ１Ｂの端子５Ｂ１３に電気的に接続されている。サブパッケージ１Ｂの端子５Ｂ１３は、サブパッケージ１Ｃの端子４Ｂ１２に電気的に接続されている。サブパッケージ１Ｃの端子４Ｂ１２は、サブパッケージ１Ｃの貫通電極ＴＢ１２を介して、サブパッケージ１Ｃの端子５Ｂ１２に電気的に接続されている。サブパッケージ１Ｃの端子５Ｂ１２は、サブパッケージ１Ｄの端子４Ｂ１１に電気的に接続されている。サブパッケージ１Ｄの端子４Ｂ１１は、サブパッケージ１Ｄの貫通電極ＴＢ１１を介して、サブパッケージ１Ｄの端子５Ｂ１１に電気的に接続されている。
【００８３】
このようにして、サブパッケージ１Ａの端子４Ｃ１、サブパッケージ１Ａの貫通電極ＴＣ１、サブパッケージ１Ａの端子５Ｃ１、サブパッケージ１Ｂの端子４Ｂ１３、サブパッケージ１Ｂの貫通電極ＴＢ１３、サブパッケージ１Ｂの端子５Ｂ１３、サブパッケージ１Ｃの端子４Ｂ１２、サブパッケージ１Ｃの貫通電極ＴＢ１２、サブパッケージ１Ｃの端子５Ｂ１２、サブパッケージ１Ｄの端子４Ｂ１１、サブパッケージ１Ｄの貫通電極ＴＢ１１およびサブパッケージ１Ｄの端子５Ｂ１１を経由する電気的経路が形成される。この電気的経路は、図１１に示した信号線９３Ｃ１の一部を構成する。この電気的経路には、サブパッケージ１Ａの端子４Ｃ１またはサブパッケージ１Ｄの端子５Ｂ１１を介して、チップイネーブル信号ＣＥ１が与えられる。上記電気的経路は、サブパッケージ１Ａ〜１Ｄ内の全ての階層部分１０内の半導体チップ３０のうち、サブパッケージ１Ａの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ１，ＭＣ２にのみ電気的に接続されている。なぜならば、この電気的経路は、サブパッケージ１Ａでは階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に電気的に接続されたチップ接続貫通電極ＴＣ１を経由するが、サブパッケージ１Ｂ〜１Ｄではバイパス貫通電極ＴＢ１３，ＴＢ１２，ＴＢ１１を経由するからである。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１，ＭＣ２にのみチップイネーブル信号ＣＥ１を与えることのできる電気的経路が形成される。
【００８４】
同様にして、メモリチップＭＣ３，ＭＣ４にのみチップイネーブル信号ＣＥ２を与えることのできる電気的経路、メモリチップＭＣ５，ＭＣ６にのみチップイネーブル信号ＣＥ３を与えることのできる電気的経路、ならびにメモリチップＭＣ７，ＭＣ８にのみチップイネーブル信号ＣＥ４を与えることのできる３つの電気的経路も形成される。
【００８５】
また、複合型積層チップパッケージ１では、サブパッケージ１Ａの端子４Ｃ２、サブパッケージ１Ａの貫通電極ＴＣ２、サブパッケージ１Ａの端子５Ｃ２、サブパッケージ１Ｂの端子４Ｂ２３、サブパッケージ１Ｂの貫通電極ＴＢ２３、サブパッケージ１Ｂの端子５Ｂ２３、サブパッケージ１Ｃの端子４Ｂ２２、サブパッケージ１Ｃの貫通電極ＴＢ２２、サブパッケージ１Ｃの端子５Ｂ２２、サブパッケージ１Ｄの端子４Ｂ２１、サブパッケージ１Ｄの貫通電極ＴＢ２１およびサブパッケージ１Ｄの端子５Ｂ２１を経由する電気的経路が形成される。この電気的経路は、図１１に示した信号線９３Ｒ１の一部を構成する。上記電気的経路は、サブパッケージ１Ａ〜１Ｄ内の全ての階層部分１０内の半導体チップ３０のうち、サブパッケージ１Ａの階層部分１０Ｓ１内の半導体チップ３０すなわちメモリチップＭＣ１にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１のみのレディー／ビジー信号を伝達して、サブパッケージ１Ａの端子４Ｃ２またはサブパッケージ１Ｄの端子５Ｂ２１より出力することのできる電気的経路が形成される。
【００８６】
同様にして、メモリチップＭＣ２〜ＭＣ８のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる７つの電気的経路も形成される。
【００８７】
以上説明した例によれば、同じ構成のサブパッケージ１Ａ〜１Ｄの同じ階層にある半導体チップ３０（メモリチップ）に対応付けられるチップイネーブル信号またはレディー／ビジー信号を、サブパッケージ１Ａ〜１Ｄ毎に容易に変えることができる。
【００８８】
次に、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合の本実施の形態における対処方法について説明する。この場合、本実施の形態では、複数のサブパッケージ１Ｓに追加部分５１を加えて、複合型積層チップパッケージ１を構成する。
【００８９】
追加部分５１は、少なくとも１つの追加半導体チップと、追加部分配線とを備えている。追加部分配線は、少なくとも１つの追加半導体チップが少なくとも１つのサブパッケージ１Ｓの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、複数のサブパッケージ１Ｓのうちのいずれかにおける複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップとの電気的接続関係を規定する。
【００９０】
ここで、図６ないし図８を参照して、追加部分５１の第１および第２の例について説明する。以下、第１の例の追加部分５１を符号５１Ｓ１で表し、第２の例の追加部分５１を符号５１Ｓ２で表す。図６は、追加部分５１Ｓ１を示す斜視図である。図７は、下側から見た図６の追加部分５１Ｓ１を示す斜視図である。図８は、追加部分５１Ｓ２を示す斜視図である。
【００９１】
追加部分５１Ｓ１，５１Ｓ２は、いずれも、上面、下面および４つの側面を有する追加部分本体６０と、追加部分配線５３とを備えている。追加部分本体６０は、１つの追加半導体チップ８０を含んでいる。追加半導体チップ８０の構成は、良品の半導体チップ３０と同じである。追加部分本体６０は、１つの第１の種類の階層部分１０Ａに相当する。
【００９２】
追加部分配線５３は、追加半導体チップ８０を貫通する複数の貫通電極ＡＴと、追加部分本体６０の上面に配置されて複数の貫通電極ＡＴに電気的に接続された複数の第１の追加部分端子５４と、追加部分本体６０の下面に配置されて複数の貫通電極ＡＴに電気的に接続された複数の第２の追加部分端子５５とを含んでいる。複数の第１の追加部分端子５４の形状および配置は、図２に示した複数の第１の端子４と同じである。複数の第２の追加部分端子５５は、複数の第１の追加部分端子５４とオーバーラップする位置に配置されている。複数の貫通電極ＡＴは、互いにオーバーラップする位置にある第１の追加部分端子５４と第２の追加部分端子５５とを電気的に接続している。
【００９３】
追加部分本体６０は、更に、追加半導体チップ８０の上面および下面を覆う絶縁部８１と、複数の貫通電極ＡＴに電気的に接続された複数の電極８２とを含んでいる。電極８２は、追加部分本体６０の１つの側面により近い位置に配置された環状部分８２Ｒを有している。この環状部分８２Ｒは、追加部分本体６０の１つの側面に露出していない。環状部分８２Ｒは開口部を有している。この環状部分８２Ｒが貫通電極ＡＴに電気的に接続されている。複数の第１の追加部分端子５４と複数の第２の追加部分端子５５は、絶縁部８１から露出している。図６ないし図８では、絶縁部８１を破線で表している。
【００９４】
複数の電極８２は、図４および図５に示した複数の表面電極３２のうちの電極３２Ａ１〜３２Ａ４，３２Ｂ１１〜３２Ｂ１３，３２Ｂ２１〜３２Ｂ２３，３２Ｂ３１〜３２Ｂ３３，３２Ｃ１〜３２Ｃ３に対応する複数の電極を含んでいる。これらの電極は、それぞれ、第１の追加部分端子５４を構成する端子構成部と、この端子構成部と貫通電極ＡＴとを電気的に接続する部分とを含んでいる。複数の電極８２は、更に、電極３２Ｄ１，３２Ｄ２に対応する電極８２Ｄ１，８２Ｄ２を含んでいる。複数の第１の追加部分端子５４は、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２を用いて構成されている。すなわち、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２における端子構成部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第１の追加部分端子５４を構成している。電極３２Ａ１〜３２Ａ４に対応する複数の電極８２と、電極８２Ｄ１，８２Ｄ２は、追加半導体チップ８０に接触してこれに電気的に接続されている。
【００９５】
複数の貫通電極ＡＴは、それぞれ貫通電極ＴＡ１〜ＴＡ４，ＴＢ１１〜ＴＢ１３，ＴＢ２１〜ＴＢ２３，ＴＢ３１〜ＴＢ３３，ＴＣ１〜ＴＣ３に対応する貫通電極ＡＴＡ１〜ＡＴＡ４，ＡＴＢ１１〜ＡＴＢ１３，ＡＴＢ２１〜ＡＴＢ２３，ＡＴＢ３１〜ＡＴＢ３３，ＡＴＣ１〜ＡＴＣ３を含んでいる。
【００９６】
図６および図７に示したように、追加部分５１Ｓ１では、電極８２Ｄ１は、貫通電極ＡＴＣ１に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分５１Ｓ１における電極８２Ｄ１は、貫通電極ＡＴＣ１に電気的に接続されている。また、追加部分５１Ｓ１における電極８２Ｄ２は、貫通電極ＡＴＣ２に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分５１Ｓ１における電極８２Ｄ２は、貫通電極ＡＴＣ２に電気的に接続されている。追加部分５１Ｓ１は、階層部分１０Ｓ１と同等の構成および機能を有する。追加部分５１Ｓ１は、階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ１の代替となるものである。
【００９７】
図８に示した追加部分５１Ｓ２では、電極８２Ｄ１は、貫通電極ＡＴＣ１に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分５１Ｓ２における電極８２Ｄ１は、貫通電極ＡＴＣ１に電気的に接続されている。また、追加部分５１Ｓ２における電極８２Ｄ２は、貫通電極ＡＴＣ３に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分５１Ｓ２における電極８２Ｄ２は、貫通電極ＡＴＣ３に電気的に接続されている。追加部分５１Ｓ２は、階層部分１０Ｓ２と同等の構成および機能を有する。追加部分５１Ｓ２は、階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ２の代替となるものである。
【００９８】
次に、図９および図１０を参照して、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合における追加部分５１を用いた対処方法について具体的に説明する。図９は、１つの追加部分５１を含む複合型積層チップパッケージ１の第１の例を示す斜視図である。図１０は、１つの追加部分５１を含む複合型積層チップパッケージ１の第２の例を示す斜視図である。
【００９９】
本実施の形態において、第２の種類の階層部分１０Ｂでは、複数の表面電極３２は半導体チップ３０に電気的に接続されていない。そのため、第２の種類の階層部分１０Ｂにおける不良の半導体チップ３０は、複数の貫通電極Ｔに電気的に接続されず、その結果、使用不能にされる。
【０１００】
本実施の形態では、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合、１つ以上の追加部分５１を加えて、複合型積層チップパッケージ１を構成する。この複合型積層チップパッケージ１は、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する。
【０１０１】
図１に示した複合型積層チップパッケージ１において、サブパッケージ１Ａの階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合には、図９に示したように、階層部分１０Ｓ１の代替となる追加部分５１Ｓ１をサブパッケージ１Ａの上に配置する。この場合、追加部分５１Ｓ１における複数の第２の追加部分端子５５がサブパッケージ１Ａにおける複数の第１の端子４に電気的に接続される。追加部分５１Ｓ１における電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ａの階層部分１０Ｓ１と同様に、それぞれサブパッケージ１Ａにおける貫通電極ＴＣ１，ＴＣ２に電気的に接続される。サブパッケージ１Ａにおける階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１の代りに追加部分５１Ｓ２をサブパッケージ１Ａの上に配置すればよい。なお、サブパッケージ１Ａの階層部分１０Ｓ１または１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１または５１Ｓ２をサブパッケージ１Ｄの下に配置してもよい。
【０１０２】
図１に示した複合型積層チップパッケージ１において、サブパッケージ１Ｂの階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合には、図１０に示したように、階層部分１０Ｓ１の代替となる追加部分５１Ｓ１をサブパッケージ１Ｂの上、すなわちサブパッケージ１Ａとサブパッケージ１Ｂの間に配置する。この場合、追加部分５１Ｓ１における複数の第２の追加部分端子５５がサブパッケージ１Ｂにおける複数の第１の端子４に電気的に接続され、追加部分５１Ｓ１における複数の第１の追加部分端子５４がサブパッケージ１Ａにおける複数の第２の端子５に電気的に接続される。追加部分５１Ｓ１における電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ｂの階層部分１０Ｓ１と同様に、それぞれサブパッケージ１Ｂにおける貫通電極ＴＣ１，ＴＣ２に電気的に接続される。サブパッケージ１Ｂにおける階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１の代りに追加部分５１Ｓ２をサブパッケージ１Ｂの上に配置すればよい。
【０１０３】
同様に、サブパッケージ１Ｃの階層部分１０Ｓ１または１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１または５１Ｓ２をサブパッケージ１Ｃの上に配置すればよい。また、サブパッケージ１Ｄの階層部分１０Ｓ１または１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１または５１Ｓ２をサブパッケージ１Ｄの上に配置すればよい。
【０１０４】
サブパッケージ１Ａ〜１Ｄ内に２つ以上の第２の種類の階層部分１０Ｂが含まれている場合には、上記の方針に従って、２つ以上の追加部分５１を追加して、複合型積層チップパッケージ１を構成すればよい。
【０１０５】
上述のいずれの構成の複合型積層チップパッケージ１においても、追加部分５１における追加半導体チップ８０は、不良の半導体チップ３０の代替となるように、追加部分配線５３を介してサブパッケージ１Ａ〜１Ｄにおける複数の貫通電極Ｔに電気的に接続される。
【０１０６】
図１１は、複合型積層チップパッケージ１が不良の半導体チップ３０（メモリチップ）を含まない場合を表している。図１２は、一例として、サブパッケージ１Ｂの階層部分１０Ｓ２の半導体チップ３０すなわちメモリチップＭＣ４が不良である場合における対処方法を示している。図１２は、複数のメモリチップと信号線９３Ｃ１〜９３Ｃ４，９３Ｒ１〜９３Ｒ８との関係を表している。
【０１０７】
メモリチップＭＣ４が不良である場合、サブパッケージ１Ｂの階層部分１０Ｓ２では、複数の電極はメモリチップＭＣ４に電気的に接続されていない。そのため、不良のメモリチップＭＣ４は、複数の貫通電極Ｔに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、階層部分１０Ｓ２の代替となる追加部分５１Ｓ２を、サブパッケージ１Ｂの上に配置して、複合型積層チップパッケージ１を構成する。
【０１０８】
図１２では、追加部分５１Ｓ２における追加半導体チップ８０であるメモリチップを記号ＡＭＣで表している。メモリチップＡＭＣは、追加部分配線５３を介してサブパッケージ１Ｂにおける複数の貫通電極Ｔに電気的に接続される。特に、追加部分５１Ｓ２における電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ｂにおける階層部分１０Ｓ２と同様に、それぞれサブパッケージ１Ｂにおける貫通電極ＴＣ１，ＴＣ３に電気的に接続される。その結果、図１２に示したように、メモリチップＡＭＣの電極パッドＣＥ，Ｒ／Ｂは、それぞれ、信号線９３Ｃ２，９３Ｒ４に電気的に接続される。これにより、複合型積層チップパッケージ１は、不良の半導体チップ３０（メモリチップ）を含まない複合型積層チップパッケージ１と同等の機能を有することになる。
【０１０９】
次に、図１３を参照して、半導体チップ３０（メモリチップ）に含まれるメモリセルの構成の一例について説明する。図１３に示したメモリセル４０は、Ｐ型シリコン基板６１の表面の近傍に形成されたソース６２およびドレイン６３を備えている。ソース６２およびドレイン６３は、共にＮ型の領域である。ソース６２とドレイン６３は、これらの間にＰ型シリコン基板６１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース６２とドレイン６３の間において基板６１の表面上に順に積層された絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を備えている。メモリセル４０は、更に、ソース６２、ドレイン６３、絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を覆う絶縁層６８を備えている。この絶縁層６８には、ソース６２、ドレイン６３、制御ゲート６７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース６２、ドレイン６３、制御ゲート６７の上方の位置で絶縁層６８上に形成されたソース電極７２、ドレイン電極７３、制御ゲート電極７７を備えている。ソース電極７２、ドレイン電極７３、制御ゲート電極７７は、それぞれ、対応するコンタクトホールを通して、ソース６２、ドレイン６３、制御ゲート６７に接続されている。
【０１１０】
次に、本実施の形態に係る積層チップパッケージの製造方法および複合型積層チップパッケージ１の製造方法について説明する。本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５を下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続する工程とを備えている。本実施の形態に係る積層チップパッケージの製造方法は、積層チップパッケージすなわちサブパッケージ１Ｓを複数個製造する方法である。
【０１１１】
複数のサブパッケージ１Ｓを作製する工程は、各サブパッケージ１Ｓを作製するための一連の工程として、各々が第１および第２の階層部分１０Ｓ１，１０Ｓ２のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される２つの基礎構造物を積層して、積層基礎構造物を作製する工程と、複数個のサブパッケージ１Ｓが形成されるように、積層基礎構造物を切断する工程とを備えている。後で詳しく説明するが、積層基礎構造物は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体を含んでいる。
【０１１２】
積層基礎構造物を作製する工程は、後に、複数の貫通電極Ｔを収容するための複数の孔と複数の貫通電極Ｔとが形成されることによって積層基礎構造物となる初期積層基礎構造物を作製する工程と、初期積層基礎構造物に複数の孔を形成する形成する工程と、複数の孔内に複数の貫通電極Ｔを形成する工程とを含んでいる。
【０１１３】
以下、図１４ないし図２７を参照して、初期積層基礎構造物を作製する工程について詳しく説明する。初期積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する。図１４は、基礎構造物前ウェハ１０１を示す平面図である。図１５は、図１４に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図１６は、図１５における１６−１６線断面図である。
【０１１４】
基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図１４は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。
【０１１５】
図１６に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域３７を含んでいる。デバイス形成領域３７は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域３７の上に配置された複数の電極パッド３８と、デバイス形成領域３７の上に配置されたパッシベーション膜３９とを含んでいる。パッシベーション膜３９は、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜３９は、複数の電極パッド３８の上面を露出させる複数の開口部を有している。複数の電極パッド３８は、後に形成される表面電極３２に対応した位置に配置され、且つデバイス形成領域３７に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド３８およびパッシベーション膜３９により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。
【０１１６】
初期積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド３８に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図１４において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜３９は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。
【０１１７】
図１７は、図１５に示した工程に続く工程を示す平面図である。図１８は、図１７における１８−１８線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａの上に、エッチングマスク１０３を形成する。このエッチングマスク１０３は、後に複数の表面電極の環状部分３２Ｒ１，３２Ｒ２が形成される位置に配置された複数の開口部を有している。エッチングマスク１０３は、例えばフォトレジストをフォトリソグラフィによってパターニングすることによって形成される。次に、エッチングマスク１０３を用いて基礎構造物前ウェハ１０１をエッチングして、基礎構造物前ウェハ１０１に対して、第１の面１０１ａにおいて開口する複数の溝１０４Ｐを形成する。なお、図１７では、エッチングマスク１０３を省略している。溝１０４Ｐは、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４Ｐの深さは、例えば２０〜８０μｍの範囲内である。基礎構造物前ウェハ１０１の第１の面１０１ａに平行な断面において、溝１０４Ｐの大きさは、後に形成される貫通電極Ｔよりも大きい。溝１０４Ｐは、例えば、エッチング液としてＫＯＨを用いたウェットエッチングや、Ｃｌ２系のエッチングガスを用いた反応性イオンエッチングによって形成される。このようにして、複数の溝１０４Ｐが形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。
【０１１８】
図１９は、図１８に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４Ｐを埋め、且つ複数の電極パッド３８およびパッシベーション膜３９を覆うように、絶縁膜１０６Ｐを形成する。この絶縁膜１０６Ｐは、後に絶縁部３１の一部となるものである。絶縁膜１０６Ｐは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜１０６Ｐは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜１０６Ｐは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。
【０１１９】
絶縁膜１０６Ｐは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜１０６Ｐを形成することにより、後にダイシングソーによって絶縁膜１０６Ｐを切断する場合に、絶縁膜１０６Ｐの切断が容易になる。
【０１２０】
また、絶縁膜１０６Ｐは、複数の溝１０４Ｐを埋める第１層と、この第１層、複数の電極パッド３８およびパッシベーション膜３９を覆う第２層とを含んでいてもよい。この場合、第１層と第２層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第１層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。
【０１２１】
ウェハソートテストを行う時点でパッシベーション膜３９が形成されていない場合には、絶縁膜１０６Ｐの第２層をパッシベーション膜としてもよい。この場合、第２層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜１０６Ｐの第２層をパッシベーション膜とする場合には、第２層の形成当初、第２層には、複数の電極パッド３８の上面を露出させる複数の開口部は形成されていない。
【０１２２】
次に、図２０および図２１を参照して、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部を形成する工程について説明する。図２０は、図１９に示した工程に続く工程を示している。図２１は、図２０に示した工程に続く工程を示している。
【０１２３】
ここでは、まず、絶縁膜１０６Ｐの全体あるいは第２層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜１０６Ｐに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部３０Ｐにおいて一括して、図２０に示したマスク２０１Ａを用いて、絶縁膜１０６Ｐを露光する。マスク２０１Ａは、絶縁膜１０６Ｐのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
【０１２４】
次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部３０Ｐにおいてのみ、選択的に、図２０に示したマスク２０１Ｂを用いて、絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。図２０では、左側の半導体チップ予定部３０Ｐは正常に動作する半導体チップ予定部３０Ｐであり、右側の半導体チップ予定部３０Ｐは正常に動作しない半導体チップ予定部３０Ｐである。マスク２０１Ｂは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁膜１０６Ｐの全体が現像液に対して不溶性になる。
【０１２５】
次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図２１に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部１０６ａが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド３８を露出させる複数の開口部１０６ａを有し、複数の電極パッド３８の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド３８を露出させることなく覆っている。
【０１２６】
ここで、絶縁膜１０６Ｐの全体あるいは第２層が感光性を有しない材料によって形成されている場合に、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する方法の一例について説明する。この例では、まず、絶縁膜１０６Ｐの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜１０６Ｐに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部３０Ｐでは、フォトレジスト層において、複数の電極パッド３８に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部３０Ｐでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜１０６Ｐを選択的にエッチングすることによって、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層１０６Ａ，１０６Ｂの一部としてもよい。
【０１２７】
図２２および図２３は、図２１に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に、複数の表面電極３２を形成する。図２２には、電極３２Ａ４を示している。正常に動作する半導体チップ予定部３０Ｐでは、第１および第６の種類の電極となる表面電極３２は、絶縁層１０６Ａの複数の開口部１０６ａを通して、それぞれ対応する電極パッド３８に接触してこれに電気的に接続される。正常に動作する半導体チップ予定部３０Ｐにおいて、後に第１および第６の種類の電極以外の電極となる表面電極３２は、半導体チップ予定部３０Ｐに接触しない。一方、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁層１０６Ｂに複数の開口部１０６ａが形成されていないので、いずれの表面電極３２も半導体チップ予定部３０Ｐに接触しない。
【０１２８】
このようにして、図２２および図２３に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
【０１２９】
表面電極３２は、Ｃｕ等の導電性材料によって形成される。また、表面電極３２をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に表面電極３２が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、表面電極３２の一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって表面電極３２が形成される。
【０１３０】
図２３に示したように、複数の表面電極３２は、半導体チップ３０の側面３０ｃに対応する半導体チップ予定部３０Ｐの上面の１つの辺の近傍に配置された複数の環状部分３２Ｒ１と、半導体チップ３０の側面３０ｄに対応する半導体チップ予定部３０Ｐの上面の１つの辺の近傍に配置された複数の環状部分３２Ｒ２とを含んでいる。複数の環状部分３２Ｒ１，３２Ｒ２は、複数の溝１０４Ｐの上方に配置される。
【０１３１】
図２４は、図２２に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９の第１の面１０９ａが、図２４に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。図２４において、符号１１３は、接着剤によって形成された絶縁層を示している。絶縁層１１３は、後に絶縁部３１の一部となる。複数の表面電極３２は、絶縁層１１３によって覆われている。絶縁層１１３は、感光性を有する接着剤によって形成されてもよい。
【０１３２】
図２５は、図２４に示した工程に続く工程を示している。この工程では、治具１１２に張り付けられた状態の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４Ｐが露出するまで行う。図２４において、破線は、研磨後の第２の面１０９ｂの位置を示している。研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば２０〜８０μｍである。基礎構造物１１０は、研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４Ｐが露出するまで、研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の溝１０４Ｐは、複数の絶縁材充填孔１０４となる。複数の絶縁材充填孔１０４内には、絶縁層１０６Ａまたは１０６Ｂの一部である絶縁材が充填されている。
【０１３３】
図２６は、図２５に示した工程に続く工程を示している。この工程では、それ治具１１２に張り付けられた状態の２つの基礎構造物１１０を、第２の面１１０ｂ同士が向き合うように、絶縁性の接着剤によって張り合わせて、積層された２つの基礎構造物１１０を含む初期積層基礎構造物１１５を作製する。このとき、２つの基礎構造物１１０は、第１の面１１０ａに垂直な方向から見たときに、一方の基礎構造物１１０における複数の環状部分３２Ｒ１と他方の基礎構造物１１０における複数の環状部分３２Ｒ２とが重なるように位置合わせされる。次に、初期積層基礎構造物１１５から２つの治具１１２を分離する。図２７は、治具１１２を分離した後の初期積層基礎構造物１１５を示す斜視図である。
【０１３４】
各基礎構造物１１０は、各々が第１および第２の階層部分１０Ｓ１，１０Ｓ２のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。初期積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。１つの分離前本体２Ｐは、２つの予備階層部分１０Ｐを含んでいる。
【０１３５】
以下、図２８ないし図３５を参照して、初期積層基礎構造物１１５を用いて、サブパッケージ１Ｓを複数個作製する工程について説明する。
【０１３６】
まず、図２８ないし図３０を参照して、初期積層基礎構造物１１５に複数の孔を形成する工程について説明する。図２８ないし図３０は、図２６に示した工程に続く工程を示している。この工程では、初期積層基礎構造物１１５に対して、複数の貫通電極Ｔを収容するための複数の孔１３３を形成する。図２８は、初期積層基礎構造物１１５の一部を示す平面図である。図２９は、初期積層基礎構造物１１５の一部の斜視図である。図３０は、初期積層基礎構造物１１５における複数の表面電極３２を示す斜視図である。なお、図２８および図２９では、理解を容易にするために、絶縁層１１３のうち、複数の表面電極３２の上面を覆う部分を省略している。
【０１３７】
ここで、図２９および図３０を参照して、初期積層基礎構造物１１５における複数の表面電極３２と複数の孔１３３とについて詳しく説明する。表面電極３２の環状部分３２Ｒ１，３２Ｒ２は、それぞれ開口部３２Ｒ１ａ，３２Ｒ２ａを有している。ここで、初期積層基礎構造物１１５における２つの基礎構造物１１０のうち、上側の基礎構造物１１０は複数の第１の階層部分１０Ｓ１となる複数の予備階層部分１０Ｐを含み、下側の基礎構造物１１０は複数の第２の階層部分１０Ｓ２となる複数の予備階層部分１０Ｐを含むものとする。図３０に示したように、上側の基礎構造物１１０における複数の環状部分３２Ｒ１の下には下側の基礎構造物１１０における複数の環状部分３２Ｒ２が位置し、上側の基礎構造物１１０における複数の環状部分３２Ｒ２の下には下側の基礎構造物１１０における複数の環状部分３２Ｒ１が位置している。複数の孔１３３の各々は、上側の基礎構造物１１０における複数の環状部分３２Ｒ１の各々の開口部３２Ｒ１ａと、その下方に位置する下側の基礎構造物１１０における複数の環状部分３２Ｒ２の各々の開口部３２Ｒ２ａとを貫通するように形成される。また、複数の孔１３３の各々は、２つの基礎構造物１１０の絶縁材充填孔１０４内の絶縁材を貫通するように形成される。上側の基礎構造物１１０における複数の環状部分３２Ｒ２の複数の開口部３２Ｒ２ａと、その下方に位置する下側の基礎構造物１１０における複数の環状部分３２Ｒ１の複数の開口部３２Ｒ１ａの位置では、孔１３３は形成されない。
【０１３８】
孔１３３の径は、開口部３２Ｒ１ａ，３２Ｒ２ａの径と等しく、絶縁材充填孔１０４の径よりも小さい。そのため、孔１３３を形成した後には、開口部３２Ｒ１ａ，３２Ｒ２ａを形成する環状部分３２Ｒ１，３２Ｒ２の内壁は、孔１３３の壁面において露出している。また、絶縁材充填孔１０４内において、孔１３３の周囲に絶縁材が残る。
【０１３９】
複数の孔１３３は、２つの基礎構造物１１０における絶縁層１０６Ａ，１０６Ｂ，１１３に対して形成される。孔１３３の形成は、例えば、レーザ加工や反応性イオンエッチングを用いて行うことができる。絶縁層１０６Ａ，１０６Ｂ，１１３が樹脂によって構成されている場合には、レーザ加工や反応性イオンエッチングによって、容易に且つ短時間で複数の孔１３３を形成することができる。また、絶縁層１０６Ａ，１０６Ｂ，１１３が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって、２つの基礎構造物１１０における絶縁層１０６Ａ，１０６Ｂ，１１３に対して複数の孔１３３を形成してもよい。なお、この場合には、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する工程において絶縁膜１０６Ｐが露光および現像されないように、複数の開口部１０６ａは、絶縁膜１０６Ｐの上に形成したエッチングマスクを用いたエッチングによって形成することが好ましい。
【０１４０】
次に、図３１ないし図３３を参照して、めっき法によって、初期積層基礎構造物１１５の複数の孔１３３内に複数の貫通電極Ｔを形成する工程について説明する。図３１は、図２８に示した工程に続く工程を示す断面図である。この工程では、まず、図３１に示したように、初期積層基礎構造物１１５における下側の基礎構造物１１０の下面に、めっき用のシード層１４１を接合する。シード層１４１は、銅等の金属によって構成されている。シード層１４１は、樹脂等よりなる板１４２によって保持された金属膜であってもよい。あるいは、シード層１４１は、金属板であってもよい。この場合には、シード層１４１を保持する板１４２は不要である。
【０１４１】
図３２は、図３１に示した工程に続く工程を示す断面図である。この工程では、電気めっき法によって、初期積層基礎構造物１１５の複数の孔１３３内に、それぞれ、めっき膜よりなる貫通電極Ｔを形成する。このとき、シード層１４１は通電され、めっき膜は、シード層１４１の表面から成長して、孔１３３を埋める。初期積層基礎構造物１１５に複数の孔１３３と複数の貫通電極Ｔが形成されることにより、初期積層基礎構造物１１５は積層基礎構造物１２０になる。積層基礎構造物１２０は、積層された２つの基礎構造物１１０を含んでいる。２つの基礎構造物１１０の各々は、複数の表面電極３２が配置された第１の面１１０ａとその反対側の第２の面１１０ｂとを有している。積層基礎構造物１２０を作製する工程において、２つの基礎構造物１１０は、それらの第１の面１１０ａが互いに反対側を向くように積層される。また、積層基礎構造物１２０は、配列された複数の分離前本体２Ｐを含んでいる。
【０１４２】
図３３は、積層基礎構造物１２０における２つの表面電極３２と１つの貫通電極Ｔを示す斜視図である。１つの貫通電極Ｔは、２つの基礎構造物１１０が積層された方向に並ぶ２つの表面電極３２に接触する。
【０１４３】
次に、図３４を参照して、積層基礎構造物１２０における複数の分離前本体２Ｐに対して、複数の第１の端子４と複数の第２の端子５を形成する工程について説明する。図３４は、図３２に示した工程に続く工程を示す断面図である。この工程では、まず、積層基礎構造物１２０からシード層１４１および板１４２を分離する。次に、積層基礎構造物１２０における上側の基礎構造物１１０の上面と、積層基礎構造物１２０における下側の基礎構造物１１０の下面を覆うように、絶縁材料よりなる絶縁層１４４を形成する。絶縁層１４４は、後に絶縁部３１の一部となる。次に、各基礎構造物１１０において、例えばエッチングによって、絶縁層１１３，１４４の一部を除去して、表面電極３２において、後に複数の電極の第１および第２の端子構成部となる部分を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の第１の端子４と複数の第２の端子５を形成する。
【０１４４】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばＡｕＳｎが用いられる。半田層の厚みは、例えば１〜２μｍの範囲内である。半田層は、表面電極３２の表面に、直接または下地層を介して、例えばめっき法によって形成される。
【０１４５】
ＡｕＳｎは、Ａｕに対する接着性がよい。そのため、端子４，５の一方が、ＡｕＳｎよりなる半田層を含む場合には、端子４，５の他方は、端子４または端子５の表面に露出するＡｕ層を含むことが好ましい。このＡｕ層は、例えばめっき法またはスパッタ法によって形成される。ＡｕＳｎの融点は、ＡｕとＳｎの比率によって異なる。例えば、ＡｕとＳｎの重量比が１：９の場合、ＡｕＳｎの融点は２１７℃である。また、ＡｕとＳｎの重量比が８：２の場合、ＡｕＳｎの融点は２８２℃である。
【０１４６】
次に、図３５を参照して、積層基礎構造物１２０を切断する工程について説明する。図３５は、図３４に示した工程に続く工程を示す断面図である。この工程では、図３５に示したように、複数の分離前本体２Ｐが互いに分離されて複数個のサブパッケージ１Ｓが形成されるように、積層基礎構造物１２０を切断する。複数の分離前本体２Ｐは、互いに分離されることにより、それぞれ本体２となる。また、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。貫通電極Ｔは、本体２において２つの階層部分１０が積層された方向に並ぶ２つの表面電極３２に電気的に接続されている。
【０１４７】
以上、図１４ないし図３５を参照して説明した一連の工程により、サブパッケージ１Ｓが複数個作製される。また、本実施の形態では、初期積層基礎構造物１１５の代りに、１つの基礎構造物１１０の下面に複数の第２の追加部分端子５５が形成された構造物を作製し、この構造物を初期積層基礎構造物１１５の代りに用いて、図２８ないし図３５を参照して説明した一連の工程により、階層部分１０を１つだけ含むパッケージを複数個作製することにより、例えば図６ないし図８に示したような追加部分５１を複数個作製することができる。
【０１４８】
複合型積層チップパッケージ１が追加部分５１を含まない場合には、本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し且つ互いに電気的に接続する工程とを備えている。
【０１４９】
複合型積層チップパッケージ１が追加部分５１を含む場合には、本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、追加部分５１を作製する工程と、複数のサブパッケージ１Ｓと追加部分５１とを積層し且つ互いに電気的に接続する工程とを備えている。
【０１５０】
ここで、本実施の形態に係る積層チップパッケージ（サブパッケージ１Ｓ）の製造方法の第１および第２の変形例について説明する。まず、図３６を参照して、第１の変形例について説明する。第１の変形例では、電気めっき法によって貫通電極Ｔを形成する前に、無電解めっき法によって、初期積層基礎構造物１１５の複数の孔１３３の壁面に金属膜よりなるシード層１４５を形成する。その後、電気めっき法によって、初期積層基礎構造物１１５の複数の孔１３３内に、それぞれ、めっき膜よりなる貫通電極Ｔを形成する。このとき、シード層１４５は通電され、めっき膜は、シード層１４５の表面から成長して、孔１３３を埋める。初期積層基礎構造物１１５に複数の孔１３３と複数の貫通電極Ｔが形成されることにより、初期積層基礎構造物１１５は積層基礎構造物１２０になる。
【０１５１】
次に、図３７および図３８を参照して、第２の変形例について説明する。図３７は、第２の変形例における積層基礎構造物１２０の一部を示す平面図である。図３８は、図３７に示した積層基礎構造物１２０における２つの表面電極３２と１つの貫通電極Ｔを示す斜視図である。なお、図３７では、理解を容易にするために、絶縁層１１３のうち、複数の表面電極３２の上面を覆う部分を省略している。第２の変形例では、表面電極３２は、環状部分３２Ｒ１，３２Ｒ２を有していない。貫通電極Ｔを形成する前の初期積層基礎構造物１１５において、表面電極３２の端部は、孔１３３の壁面において露出している。従って、孔１３３内に貫通電極Ｔを形成すると、貫通電極Ｔは表面電極３２に電気的に接続される。その後、積層基礎構造物１２０を切断する。
【０１５２】
以上説明したように、本実施の形態に係る積層チップパッケージであるサブパッケージ１Ｓは、本体２を備えている。本体２は、上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍと、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５とを有している。主要部分２Ｍは、積層された第１および第２の階層部分１０と、それぞれ第１および第２の階層部分１０を貫通する複数の貫通電極Ｔとを含んでいる。複数の貫通電極Ｔは、複数の第１の端子４と複数の第２の端子５に電気的に接続されている。このような構成のサブパッケージ１Ｓによれば、２つ以上のサブパッケージ１Ｓを積層して、上側のサブパッケージ１Ｓにおける複数の第２の端子５を、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続することによって、２つ以上のサブパッケージ１Ｓを互いに電気的に接続して、本実施の形態に係る複合型積層チップパッケージ１を構成することが可能になる。
【０１５３】
また、本実施の形態では、複数の第１の端子４は、第１の階層部分１０Ｓ１における複数の表面電極３２を用いて構成され、複数の第２の端子５は、第２の階層部分１０Ｓ２における複数の表面電極３２を用いて構成されている。これにより、本実施の形態によれば、複数の積層チップパッケージ（サブパッケージ１Ｓ）間の電気的接続を、簡単な構成で実現することができる。従って、本実施の形態によれば、簡単な構成で、複数の積層チップパッケージ（サブパッケージ１Ｓ）を積層し互いに電気的に接続することが可能になり、その結果、所望の数の半導体チップ３０を含むパッケージを低コストで実現することが可能になる。
【０１５４】
また、本実施の形態では、第１の階層部分１０Ｓ１と第２の階層部分１０Ｓ２における複数の表面電極３２のレイアウトは同じである。複数の表面電極３２は、第１の階層部分１０Ｓ１において複数の第１の端子４を構成するために用いられる複数の第１の端子構成部と、第２の階層部分１０Ｓ２において複数の第２の端子５を構成するために用いられる複数の第２の端子構成部とを含んでいる。そのため、本実施の形態によれば、同じレイアウトの複数の表面電極３２の互いに異なる部分を用いて、異なるレイアウトの第１の端子４と第２の端子５とを構成することができる。これにより、サブパッケージ１Ｓおよび複合型積層チップパッケージ１の製造コストをより低減することができる。
【０１５５】
また、サブパッケージ１Ｓにおいて、第１の階層部分１０Ｓ１と第２の階層部分１０Ｓ２は、第２の面３０ｂ同士が対向するように接合されている。サブパッケージ１Ｓの製造過程で作製される初期積層基礎構造物１１５では、２つの基礎構造物１１０が、第２の面１１０ｂ同士が向き合うように張り合わされている。単独の状態では基礎構造物１１０を丸めるように作用する応力が存在する場合、初期積層基礎構造物１１５では、２つの基礎構造物１１０の応力を相殺することができる。そのため、本実施の形態によれば、初期積層基礎構造物１１５に含まれる２つの基礎構造物１１０の平坦性を維持することができる。
【０１５６】
また、サブパッケージ１Ｓは、それぞれ貫通電極Ｔによって互いに電気的に接続された第１の端子４と第２の端子５の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、既に詳しく説明したように、同じ構成の複数のサブパッケージ１Ｓを積層し互いに電気的に接続した場合に、複数のサブパッケージ１Ｓの同じ階層にある半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、サブパッケージ１Ｓ毎に容易に変えることができる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ１Ｓを積層しながら、サブパッケージ１Ｓ毎にその機能を変えることができる。
【０１５７】
本実施の形態によれば、複数のサブパッケージ１Ｓを積層して、所定の数の半導体チップ３０を含む１つの複合型積層チップパッケージ１を構成することにより、１つのサブパッケージ１Ｓに含まれる半導体チップ３０の数を少なくすることができる。これにより、１つのサブパッケージ１Ｓに不良の半導体チップ３０が含まれる可能性を低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ３０のみを含むサブパッケージ１Ｓを積層して、不良の半導体チップ３０を含まない複合型積層チップパッケージ１を構成することが容易になる。特に、本実施の形態では、１つのサブパッケージ１Ｓに含まれる半導体チップ３０の数が２つであることから、１つのサブパッケージ１Ｓに不良の半導体チップ３０が含まれる可能性をより低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ３０のみを含むサブパッケージ１Ｓを積層して、不良の半導体チップ３０を含まない複合型積層チップパッケージ１を構成することが容易になる。
【０１５８】
また、本実施の形態では、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合、複数のサブパッケージ１Ｓに追加部分５１を加えて、複合型積層チップパッケージ１を構成することができる。これにより、本実施の形態によれば、少なくとも１つのサブパッケージ１Ｓが不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージ１を容易に実現することができる。
【０１５９】
また、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。以下、この効果について、図３９および図４０を参照して説明する。図３９は、上下に隣接する２つのサブパッケージ１Ｓの端子同士の接続部分を示す側面図である。図４０は、上下に隣接する２つのサブパッケージ１Ｓの端子間の位置ずれについて説明するための説明図である。
【０１６０】
図３９および図４０に示した例では、端子４は、矩形の導体パッド４ａと、この導体パッド４ａの表面に形成されたＡｕ層４ｂとを含んでいる。導体パッド４ａは、表面電極３２の一部であり、例えばＣｕによって形成されている。端子５は、矩形の導体パッド５ａと、この導体パッド５ａの表面に形成された下地層５ｂと、この下地層５ｂの表面に形成された半田層５ｃとを含んでいる。導体パッド５ａは、表面電極３２の一部であり、例えばＣｕによって形成されている。下地層５ｂはＡｕよりなり、半田層５ｃはＡｕＳｎよりなる。なお、この例とは逆に、端子４が導体パッドと下地層と半田層とを含み、端子５が導体パッドとＡｕ層とを含んでいてもよい。また、端子４，５の両方が半田層を含んでいてもよい。ここで、導体パッド４ａにおける直交する２つの辺の長さをＬ１，Ｌ２とする。Ｌ１，Ｌ２は、いずれも、例えば４０〜８０μｍである。導体パッド５ａの形状は、導体パッド４ａと同じである。
【０１６１】
図３９に示した例では、上下に隣接する２つのサブパッケージ１Ｓの対応する端子４，５同士を電気的に接続する際には、対応する端子４，５のＡｕ層４ｂと半田層５ｃを接触させ、これらを加熱および加圧して半田層５ｃを溶融させた後、固化させて、端子４，５を接合する。
【０１６２】
図４０は、端子４，５の位置がずれている状態を示している。なお、端子４，５の位置がずれている状態というのは、導体パッド４ａ，５ａの面に垂直な方向から見たときに、導体パッド４ａの外縁の位置と導体パッド５ａの外縁の位置が一致しない状態を言う。本実施の形態では、端子４，５の界面における抵抗が十分に小さくなるように端子４，５を接合することができれば、対応する端子４，５の位置がずれていても構わない。Ｌ１，Ｌ２が３０〜６０μｍの場合、許容される端子４，５の位置ずれの最大値は、Ｌ１，Ｌ２よりも小さいが、数十μｍになる。
【０１６３】
このように、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、端子４，５間の位置ずれがある程度許容されるため、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。その結果、本実施の形態によれば、複合型積層チップパッケージ１の製造コストを低減することができる。
【０１６４】
また、本実施の形態では、上述のように複数のサブパッケージ１Ｓを積層する場合と同じ理由により、上下に隣接するサブパッケージ１Ｓと追加部分５１の位置合わせや、上下に隣接する２つの追加部分５１の位置合わせが容易になる。その結果、本実施の形態によれば、１つ以上の追加部分５１を含む複合型積層チップパッケージ１の製造コストを低減することができる。
【０１６５】
図４１は、積層された４つのサブパッケージ１Ｓを含む複合型積層チップパッケージ１の製造方法の一例を示している。図４１に示した方法では、耐熱性の容器１５１を用いる。この容器１５１は、複数のサブパッケージ１Ｓを積み重ねて収容することの可能な収容部１５１ａを有している。収容部１５１ａは、収容部１５１ａ内に収容されたサブパッケージ１Ｓの側面と収容部１５１ａの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器１５１の収容部１５１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容し、半田層が溶融する温度（例えば３２０℃）で、容器１５１および複数のサブパッケージ１Ｓを加熱する。これにより、半田層が溶融し、上下に隣接する２つのサブパッケージ１Ｓの端子４，５が接合される。この方法によれば、容器１５１の収容部１５１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容することによって、簡単に複数のサブパッケージ１Ｓの位置合わせを行うことができるため、複合型積層チップパッケージ１を簡単に製造することが可能になる。図４１には、４つのサブパッケージ１Ａ〜１Ｄを積層して、複合型積層チップパッケージ１を製造する例を示している。しかし、図４１に示した方法は、１つ以上の追加部分５１を含む複合型積層チップパッケージ１を製造する場合にも利用することができる。
【０１６６】
また、本実施の形態では、不良の半導体チップ３０は、いずれの貫通電極Ｔにも電気的に接続されていない。そのため、不良の半導体チップ３０は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ３０を使用不能にすることができる。
【０１６７】
本実施の形態では、第１の階層部分１０Ｓ１が第２の種類の階層部分１０Ｂであっても、第１の階層部分１０Ｓ１の複数の表面電極３２を用いて複数の第１の端子４を構成することができる。同様に、第２の階層部分１０Ｓ２が第２の種類の階層部分１０Ｂであっても、第２の階層部分１０Ｓ２の複数の表面電極３２を用いて複数の第２の端子５を構成することができる。階層部分１０Ｂの複数の表面電極３２は、半導体チップ３０と複数の貫通電極Ｔとを電気的に接続する機能は有さないが、１つのサブパッケージ１Ｓに、他のサブパッケージ１Ｓまたは追加部分５１を電気的に接続するインターポーザの機能を有する。
【０１６８】
また、階層部分１０が第１の種類の階層部分１０Ａであるか第２の種類の階層部分１０Ｂであるかに関わらず、第１および第６の種類の電極以外の複数の表面電極３２は、半導体チップ３０と複数の貫通電極Ｔとを電気的に接続する機能は有さないが、１つのサブパッケージ１Ｓに、他のサブパッケージ１Ｓまたは追加部分５１を電気的に接続するインターポーザの機能を有する。
【０１６９】
また、本実施の形態に係る複合型積層チップパッケージ１では、追加部分５１は、少なくとも１つの追加半導体チップ８０と、追加部分配線５３とを備えている。追加部分配線５３は、少なくとも１つの追加半導体チップ８０が少なくとも１つの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、複数のサブパッケージ１Ｓのうちのいずれかにおける複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップ８０との電気的接続関係を規定する。これにより、本実施の形態によれば、サブパッケージ１Ｓにおける第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージ１を容易に実現することが可能になる。なお、サブパッケージ１Ｓにおける第２の種類の階層部分１０Ｂの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報から知ることができる。
【０１７０】
また、本実施の形態において、サブパッケージ１Ｓの製造方法は、２つの基礎構造物１１０を積層して、積層基礎構造物１２０を作製する工程と、複数個のサブパッケージ１Ｓが形成されるように、積層基礎構造物１２０を切断する工程とを備えている。２つの基礎構造物１１０の各々は、複数の表面電極３２が配置された第１の面１１０ａとその反対側の第２の面１１０ｂとを有している。積層基礎構造物１２０を作製する工程において、２つの基礎構造物１１０は、それらの第１の面１１０ａが互いに反対側を向くように積層される。
【０１７１】
積層基礎構造物１２０を作製する工程は、後に、複数の貫通電極Ｔを収容するための複数の孔１３３と複数の貫通電極Ｔとが形成されることによって積層基礎構造物１２０となる初期積層基礎構造物１１５を作製する工程と、初期積層基礎構造物１１５に複数の孔１３３を形成する形成する工程と、複数の孔１３３内に複数の貫通電極Ｔを形成する工程とを含んでいる。
【０１７２】
このようなサブパッケージ１Ｓの製造方法または積層基礎構造物１２０によれば、積層基礎構造物１２０を切断することによって、少ない工程数で、複数の貫通電極Ｔを有するサブパッケージ１Ｓを複数個製造することができる。従って、本実施の形態によれば、サブパッケージ１Ｓを、低コストで短時間に大量生産することが可能になる。
【０１７３】
本実施の形態において、図２９および図３０に示したように、表面電極３２が環状部分３２Ｒ１，３２Ｒ２を有している場合には、複数の表面電極３２と貫通電極Ｔとの接触面積が大きくなる。そのため、この場合には、表面電極３２と貫通電極Ｔの電気的接続の信頼性を向上させることができる。
【０１７４】
また、本実施の形態では、積層された複数の半導体チップ３０を含むサブパッケージ１Ｓにおいて、積層された複数の半導体チップ３０は、第１および第２の階層部分１０Ｓ１，１０Ｓ２を貫通する複数の貫通電極Ｔによって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
【０１７５】
また、本実施の形態では、初期積層基礎構造物１１５において、積層された２つの基礎構造物１１０を貫通するように、複数の孔１３３が形成される。そして、この複数の孔１３３内に複数の貫通電極Ｔが形成される。複数の貫通電極Ｔは、積層された２つの基礎構造物１１０を貫通している。積層チップパッケージ（サブパッケージ１Ｓ）において上下に隣接する２つの半導体チップ３０間の電気的接続は、２つの半導体チップ３０を貫通する複数の貫通電極Ｔによって行われる。上下に隣接する２つの半導体チップがそれぞれ貫通電極を有し、２つの半導体チップの貫通電極同士を電気的に接続する場合には、２つの半導体チップの貫通電極同士の位置合わせと電気的接続が必要である。本実施の形態では、この２つの半導体チップの貫通電極同士の位置合わせと電気的接続は不要である。従って、本実施の形態によれば、上下に隣接する２つの半導体チップ３０間の電気的接続の信頼性を向上させることができる。
【０１７６】
また、本実施の形態におけるサブパッケージ１Ｓの製造方法によれば、図２４ないし図２７を参照して説明した方法によって初期積層基礎構造物１１５を作製することにより、初期積層基礎構造物１１５を構成する２つの基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高いサブパッケージ１Ｓを、高い歩留まりで製造することが可能になる。
【０１７７】
なお、本実施の形態において、貫通電極Ｔを形成する方法は、めっき法に限らず、他の方法であってもよい。例えば、孔１３３に、銀や銅等の金属粉とバインダーとを含む導電ペーストを充填した後、導電ペーストを加熱して、バインターを分解させると共に金属を焼結させて貫通電極Ｔを形成してもよい。あるいは、孔１３３に、銀や銅等の金属粉を圧入した後、金属粉を加熱して金属を焼結させて貫通電極Ｔを形成してもよい。
【０１７８】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。本実施の形態に係る積層チップパッケージの製造方法では、積層基礎構造物を作製する工程が第１の実施の形態と異なっている。本実施の形態に係る積層チップパッケージの製造方法において、図１９に示した工程までは、第１の実施の形態と同じである。本実施の形態では、次に、第１の実施の形態と同様に、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部を形成する。その際、本実施の形態では、溝１０４Ｐの位置において、絶縁膜１０６Ｐに、複数の導体部を収容するため複数の孔も形成する。複数の導体部は、複数の貫通電極Ｔを構成するためのものである。
【０１７９】
以下、図４２および図４３を参照して、絶縁膜１０６Ｐに、複数の開口部と複数の孔を形成する工程について説明する。図４２は、図１９に示した工程に続く工程を示している。図４３は、図４２に示した工程に続く工程を示している。ここでは、図１９に示した絶縁膜１０６Ｐの全体が、ネガ型の感光性を有する材料によって形成されている例について説明する。図４２に示した工程では、正常に動作する半導体チップ予定部３０Ｐ（左側）においては、図４２に示したマスク２０１Ｃを用いて絶縁膜１０６Ｐを露光し、正常に動作しない半導体チップ予定部３０Ｐ（右側）においては、図４２に示したマスク２０１Ｄを用いて絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。
【０１８０】
マスク２０１Ｃは、絶縁膜１０６Ｐのうち、複数の開口部および孔が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。マスク２０１Ｄは、絶縁膜１０６Ｐのうち、複数の孔が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
【０１８１】
次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図４３に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部１０６ａと、複数の導体部を収容するため複数の孔１０６ｂが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の孔１０６ｂは形成されるが、複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド３８を露出させる複数の開口部１０６ａを有し、複数の電極パッド３８の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド３８を露出させることなく覆っている。
【０１８２】
複数の孔１０６ｂの下端は、溝１０４Ｐの底部に達している。複数の孔１０６ｂは、後に貫通電極Ｔが形成される位置に形成される。複数の第１の階層部分１０Ｓ１を作製するために用いられる研磨前基礎構造物本体１０５では、複数の孔１０６ｂは、半導体チップ３０の側面３０ｃに対応する半導体チップ予定部３０Ｐの上面の１つの辺の近傍に形成される。複数の第２の階層部分１０Ｓ２を作製するために用いられる研磨前基礎構造物本体１０５では、複数の孔１０６ｂは、半導体チップ３０の側面３０ｄに対応する半導体チップ予定部３０Ｐの上面の１つの辺の近傍に形成される。
【０１８３】
図４４は、図４３に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に複数の表面電極３２を形成すると共に、複数の孔１０６ｂ内に複数の導体部１５３を形成する。複数の導体部１５３は、複数の表面電極３２に連結されている。このようにして、図４４に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、第１の面１０９ａと第２の面１０９ｂを有している。
【０１８４】
図４５は、図４４に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物１０９の第１の面１０９ａが、図４５に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。図４５において、符号１１３は、接着剤によって形成された絶縁層を示している。絶縁層１１３は、後に絶縁部３１の一部となる。複数の表面電極３２および複数の導体部１５３は、絶縁層１１３によって覆われている。
【０１８５】
次に、治具１１２に張り付けられた状態の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４Ｐが露出するまで、すなわち、複数の導体部１５３が露出するまで行う。研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の初期基礎構造物１１０Ｐが形成される。初期基礎構造物１１０Ｐは、研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０Ｐａと、その反対側の第２の面１１０Ｐｂとを有している。第２の面１１０Ｐｂは、研磨された面である。複数の溝１０４Ｐが露出するまで、研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の溝１０４Ｐは、複数の絶縁材充填孔１０４となる。
【０１８６】
図４６は、図４５に示した工程に続く工程を示している。この工程では、初期基礎構造物１１０Ｐの第２の面１１０Ｐｂに絶縁層１５４を形成する。この絶縁層１５４は、複数の導体部１５３を露出させる複数の開口部１５４ａを有している。この絶縁層１５４は、接着性を有していることが好ましい。例えば、感光性を有する接着シートをフォトリソグラフィによってパターニングすることにより、接着性を有し、且つ複数の開口部１５４ａを有する絶縁層１５４を形成することができる。
【０１８７】
図４７は、図４６に示した工程に続く工程を示している。この工程では、絶縁層１５４の複数の開口部１５４ａ内に、それぞれ導体部１５３に電気的に接続された複数の半田層１５５を形成する。これにより、初期基礎構造物１１０Ｐは基礎構造物１１０となる。基礎構造物１１０は、初期基礎構造物１１０Ｐの第１の面１１０Ｐａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、絶縁層１５４および複数の半田層１５５の表面によって構成されている。
【０１８８】
図４８は、図４７に示した工程に続く工程を示している。この工程では、それぞれ図４７に示した状態の２つの基礎構造物１１０を、第２の面１１０ｂ同士が向き合うように張り合わせて、積層された２つの基礎構造物１１０を含む積層基礎構造物１２０を作製する。このとき、２つの基礎構造物１１０の複数の半田層１５５を加熱により溶融させた後、固化させて、２つの基礎構造物１１０の対応する半田層１５５同士を電気的に接続する。また、２つの基礎構造物１１０の絶縁層１５４同士を接着する。２つの基礎構造物１１０の対応する半田層１５５同士が電気的に接続されることにより、複数の半田層１５５を介して、２つの基礎構造物１１０における複数の導体部１５３同士が互いに電気的に接続される。一対の半田層１５５を介して電気的に接続された一対の導体部１５３は、１つの貫通電極Ｔを構成する。次に、積層基礎構造物１２０から２つの治具１１２を分離する。
【０１８９】
このように、本実施の形態では、積層基礎構造物１２０を構成する２つの基礎構造物１１０の各々が、複数の貫通電極Ｔを構成するための複数の導体部１５３を含み、積層基礎構造物１２０を作製する工程において、２つの基礎構造物１１０における複数の導体部１５３同士が互いに電気的に接続されることによって複数の貫通電極Ｔが形成される。
【０１９０】
図４９は、図４８に示した工程に続く工程を示している。この工程では、第１の実施の形態における図３４に示した工程と同様にして、積層基礎構造物１２０における複数の分離前本体２Ｐに対して、複数の第１の端子４と複数の第２の端子５を形成する。
【０１９１】
図５０は、図４９に示した工程に続く工程を示している。この工程では、第１の実施の形態における図３５に示した工程と同様に、複数の分離前本体２Ｐが互いに分離されて複数個のサブパッケージ１Ｓが形成されるように、積層基礎構造物１２０を切断する。複数の分離前本体２Ｐは、互いに分離されることにより、それぞれ本体２となる。
【０１９２】
本実施の形態では、第１の実施の形態において積層された２つの基礎構造物１１０を貫通するように複数の孔１３３が形成され、この複数の孔１３３内に複数の貫通電極Ｔが形成されることによる効果は得られない。その代り、本実施の形態では、第１の実施の形態における複数の孔１３３を形成する工程と複数の貫通電極Ｔを形成する工程が不要になると共に、複数の表面電極３２の形成と同時に複数の導体部１５３を形成することが可能になるという効果が得られる。
【０１９３】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１９４】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態では、１つの絶縁材充填孔１０４を１つの貫通電極Ｔが通過している。しかし、本発明では、径の大きな絶縁材充填孔１０４を形成して、１つの絶縁材充填孔１０４を複数の貫通電極Ｔが通過するようにしてもよい。
【符号の説明】
【０１９５】
１…複合型積層チップパッケージ、１Ｓ…サブパッケージ、２…本体、２Ｍ…主要部分、４…第１の端子、５…第２の端子、１０Ｓ１，１０Ｓ２…階層部分、３０…半導体チップ、Ｔ…貫通電極。
【技術分野】
【０００１】
本発明は、積層された複数の半導体チップを含む積層チップパッケージおよびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。
【０００３】
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【０００４】
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【０００５】
特許文献１には、貫通電極方式を用いて構成された積層メモリが記載されている。
【０００６】
特許文献２には、積層された複数のチップ間の配線を、貫通電極に類似した配線プラグを用いて行うようにした３次元積層型半導体装置が記載されている。この３次元積層型半導体装置は、積層された複数のユニット半導体装置を含んでいる。１つのユニット半導体装置は、チップ電極を有する半導体チップと、配線パターンと、モールドレジンと、配線プラグとを備えている。配線パターンの一方の面には、チップ電極がマウントされている。モールドレジンは、半導体チップおよび配線パターンを覆っている。配線プラグは、モールドレジンを半導体チップの外側で貫通している。配線プラグの一端は配線パターンの一方の面に接触し、配線プラグの他端はモールドレジンから露出している。配線パターンの他方の面は、モールドレジンの表面に露出している。この３次元積層型半導体装置では、下段のユニット半導体装置の配線プラグを上段のユニット半導体装置の配線パターンの露出面に接触させることによって、複数の半導体チップ間の配線を行っている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１８７０６１号公報
【特許文献２】特開２００３−１６３３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。
【０００９】
ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、９０〜９９％である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。
【００１０】
以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。
【００１１】
１つの積層チップパッケージに不良チップが含まれる可能性を低くするために、１つの積層チップパッケージに含まれるチップの数を少なくすることが考えられる。この場合、それぞれ積層チップパッケージに含まれる全てのチップが良品である複数の積層チップパッケージを電気的に接続して、所望の数のチップを含むメモリデバイスを構成することが考えられる。しかし、この場合には、複数の積層チップパッケージを電気的に接続するための配線が複雑になるという問題点がある。
【００１２】
本発明はかかる問題点に鑑みてなされたもので、その目的は、簡単な構成で、複数の積層チップパッケージを積層し互いに電気的に接続することを可能にし、その結果、所望の数の半導体チップを含むパッケージを低コストで実現できるようにした積層チップパッケージおよび複合型積層チップパッケージならびにそれらの製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の積層チップパッケージは、上面と下面を有する本体を備え、本体は、上面と下面を有する主要部分と、主要部分の上面に配置された複数の第１の端子と、主要部分の下面に配置された複数の第２の端子とを有している。主要部分は、積層された第１および第２の階層部分と、それぞれ第１および第２の階層部分を貫通する複数の貫通電極とを含んでいる。複数の貫通電極は、複数の第１の端子と複数の第２の端子に電気的に接続されている。第１および第２の階層部分の各々は、第１の面とその反対側の第２の面とを有する半導体チップと、複数の表面電極とを含んでいる。複数の表面電極は、半導体チップに対して第２の面とは反対側に配置されている。第１の階層部分と第２の階層部分は、第２の面同士が対向するように接合されている。複数の第１の端子は、第１の階層部分における複数の表面電極を用いて構成されている。複数の第２の端子は、第２の階層部分における複数の表面電極を用いて構成されている。
【００１４】
本発明の複合型積層チップパッケージは、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。複数のサブパッケージの各々は、上面と下面を有する本体を備え、本体は、上面と下面を有する主要部分と、主要部分の上面に配置された複数の第１の端子と、主要部分の下面に配置された複数の第２の端子とを有している。主要部分は、積層された第１および第２の階層部分と、それぞれ第１および第２の階層部分を貫通する複数の貫通電極とを含んでいる。複数の貫通電極は、複数の第１の端子と複数の第２の端子に電気的に接続されている。第１および第２の階層部分の各々は、第１の面とその反対側の第２の面とを有する半導体チップと、複数の表面電極とを含んでいる。複数の表面電極は、半導体チップに対して第２の面とは反対側に配置されている。第１の階層部分と第２の階層部分は、第２の面同士が対向するように接合されている。複数の第１の端子は、第１の階層部分における複数の表面電極を用いて構成されている。複数の第２の端子は、第２の階層部分における複数の表面電極を用いて構成されている。上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける複数の第２の端子は、下側のサブパッケージにおける複数の第１の端子に電気的に接続されている。
【００１５】
本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、第１および第２の階層部分における複数の表面電極のレイアウトは同じであってもよい。この場合、複数の表面電極は、第１の階層部分において複数の第１の端子を構成するために用いられる複数の第１の端子構成部と、第２の階層部分において複数の第２の端子を構成するために用いられる複数の第２の端子構成部とを含んでいてもよい。また、複数の表面電極は、１つの第１の端子構成部と１つの第２の端子構成部とを電気的に接続する接続部を１つ以上含んでいてもよい。
【００１６】
また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、複数の表面電極は、半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、第１および第２の階層部分の少なくとも一方において、複数のチップ接続表面電極は、半導体チップに接触してこれに電気的に接続されていてもよい。
【００１７】
また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、第１の階層部分における複数の表面電極は、複数の第１の端子を構成するために用いられない１つ以上の表面電極を含み、第２の階層部分における複数の表面電極は、複数の第２の端子を構成するために用いられない１つ以上の表面電極を含んでいてもよい。
【００１８】
また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、本体の上面に垂直な方向から見たときに、複数の第２の端子は、複数の第１の端子とオーバーラップする位置に配置されていてもよい。この場合、複数の第２の端子が、それぞれ対応する第１の端子に貫通電極を介して電気的に接続されることによって、互いに電気的に接続された第１の端子と第２の端子の複数の対が形成されていてもよい。複数の対は、複数の非オーバーラップ端子対を含んでいてもよい。非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなる。
【００１９】
上記複数の対が、複数の非オーバーラップ端子対を含んでいる場合、複数の対は、更に、複数のオーバーラップ端子対を含んでいてもよい。オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなる。また、複数の貫通電極は、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ第１および第２の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続貫通電極と、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ第１および第２の階層部分の半導体チップのいずれにも電気的に接続されていないバイパス貫通電極とを含んでいてもよい。
【００２０】
また、本発明の積層チップパッケージまたは複合型積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。
【００２１】
また、本発明の積層チップパッケージにおいて、第１および第２の階層部分の一方は第１の種類の階層部分であり、第１および第２の階層部分の他方は第２の種類の階層部分であってもよい。第１の種類の階層部分では、半導体チップは、複数の貫通電極のうちの２つ以上の貫通電極に電気的に接続され、第２の種類の階層部分では、半導体チップは、いずれの貫通電極にも電気的に接続されていない。第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものであってもよい。
【００２２】
また、本発明の複合型積層チップパッケージでは、複数のサブパッケージのうちの少なくとも１つにおいて、第１および第２の階層部分の一方は第１の種類の階層部分であり、第１および第２の階層部分の他方は第２の種類の階層部分であってもよい。第１の種類の階層部分では、半導体チップは、複数の貫通電極のうちの２つ以上の貫通電極に電気的に接続されている。第２の種類の階層部分では、半導体チップは、いずれの貫通電極にも電気的に接続されていない。この場合、複合型積層チップパッケージは、更に、複数のサブパッケージのうちのいずれかに電気的に接続された追加部分を備えていてもよい。追加部分は、少なくとも１つの追加半導体チップと、少なくとも１つの追加半導体チップが少なくとも１つのサブパッケージの第２の種類の階層部分における半導体チップの代替となるように、複数のサブパッケージのうちのいずれかにおける複数の第１の端子または複数の第２の端子と少なくとも１つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えていてもよい。階層部分内の半導体チップおよび追加半導体チップは、それぞれ、複数のメモリセルを含んでいてもよい。
【００２３】
本発明の積層チップパッケージの製造方法は、本発明の積層チップパッケージを複数個製造する方法である。この製造方法は、各々が第１および第２の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される２つの基礎構造物を積層して、積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージを複数個作製する工程とを備えている。
【００２４】
本発明の積層チップパッケージの製造方法において、積層基礎構造物を作製する工程は、後に、複数の貫通電極を収容するための複数の孔と複数の貫通電極とが形成されることによって積層基礎構造物となる初期積層基礎構造物を作製する工程と、初期積層基礎構造物に複数の孔を形成する形成する工程と、複数の孔内に複数の貫通電極を形成する工程とを含んでいてもよい。
【００２５】
また、本発明の積層チップパッケージの製造方法において、２つの基礎構造物の各々は、複数の貫通電極を構成するための複数の導体部を含み、積層基礎構造物を作製する工程において、２つの基礎構造物における複数の導体部同士が互いに電気的に接続されることによって複数の貫通電極が形成されてもよい。
【００２６】
本発明の積層チップパッケージの製造方法において、複数の表面電極は、半導体チップとの電気的接続のための複数のチップ接続表面電極を含んでいてもよい。この場合、積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
それぞれ半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
基礎構造物前ウェハが基礎構造物になるように、正常に動作する半導体チップ予定部では複数のチップ接続表面電極が半導体チップ予定部に接触してこれに電気的に接続され、正常に動作しない半導体チップ予定部では複数のチップ接続表面電極が半導体チップ予定部に接触しないように、複数のチップ接続表面電極を形成する工程とを含んでいてもよい。
【００２７】
本発明の第１の複合型積層チップパッケージの製造方法は、複数のサブパッケージを備えた複合型積層チップパッケージを製造する方法であって、複数のサブパッケージを作製する工程と、複数のサブパッケージを積層し且つ互いに電気的に接続する工程とを備えている。
【００２８】
本発明の第２の複合型積層チップパッケージの製造方法は、複数のサブパッケージと追加部分とを備えた複合型積層チップパッケージを製造する方法であって、複数のサブパッケージを作製する工程と、追加部分を作製する工程と、複数のサブパッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えている。
【発明の効果】
【００２９】
本発明の積層チップパッケージ、複合型積層チップパッケージまたはそれらの製造方法によれば、複数の第１の端子と複数の第２の端子とを利用して、複数の積層チップパッケージ（サブパッケージ）を積層し互いに電気的に接続することが可能になる。また、本発明では、第１の階層部分と第２の階層部分は、第２の面同士が対向するように接合され、複数の第１の端子は、第１の階層部分における複数の表面電極を用いて構成され、複数の第２の端子は、第２の階層部分における複数の表面電極を用いて構成されている。これにより、本発明によれば、複数の積層チップパッケージ（サブパッケージ）間の電気的接続を、簡単な構成で実現することができる。これらのことから、本発明によれば、簡単な構成で、複数の積層チップパッケージ（サブパッケージ）を積層し互いに電気的に接続することが可能になり、その結果、所望の数の半導体チップを含むパッケージを低コストで実現することが可能になるという効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態に係る複合型積層チップパッケージの斜視図である。
【図２】本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。
【図３】下側から見た図２の積層チップパッケージを示す斜視図である。
【図４】図２に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。
【図５】図４に示した階層部分を示す斜視図である。
【図６】本発明の第１の実施の形態における追加部分の第１の例を示す斜視図である。
【図７】下側から見た図６の追加部分を示す斜視図である。
【図８】本発明の第１の実施の形態における追加部分の第２の例を示す斜視図である。
【図９】本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第１の例を示す斜視図である。
【図１０】本発明の第１の実施の形態における、１つの追加部分を含む複合型積層チップパッケージの第２の例を示す斜視図である。
【図１１】本発明の第１の実施の形態に係る複合型積層チップパッケージを用いたメモリデバイスの構成を示すブロック図である。
【図１２】図１１に示したメモリデバイスにおいて不良の半導体チップが存在する場合の対処方法を示すブロック図である。
【図１３】半導体チップに含まれるメモリセルの一例を示す断面図である。
【図１４】本発明の第１の実施の形態に係る複合型積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す平面図である。
【図１５】図１４に示した基礎構造物前ウェハの一部を拡大して示す平面図である。
【図１６】図１５における１６−１６線断面図である。
【図１７】図１５に示した工程に続く工程を示す平面図である。
【図１８】図１７における１８−１８線断面図である。
【図１９】図１８に示した工程に続く工程を示す断面図である。
【図２０】図１９に示した工程に続く工程を示す断面図である。
【図２１】図２０に示した工程に続く工程を示す断面図である。
【図２２】図２１に示した工程に続く工程を示す断面図である。
【図２３】図２２に示した工程を示す平面図である。
【図２４】図２２に示した工程に続く工程を示す断面図である。
【図２５】図２４に示した工程に続く工程を示す断面図である。
【図２６】図２５に示した工程に続く工程を示す断面図である。
【図２７】図２６に示した工程で作製される初期積層基礎構造物を示す斜視図である。
【図２８】図２６に示した工程に続く工程における初期積層基礎構造物の一部を示す平面図である。
【図２９】図２８に示した初期積層基礎構造物の一部の斜視図である。
【図３０】図２８に示した初期積層基礎構造物における複数の表面電極の環状部分を示す斜視図である。
【図３１】図２８に示した工程に続く工程を示す断面図である。
【図３２】図３１に示した工程に続く工程を示す断面図である。
【図３３】図３２に示した工程で形成される貫通電極を示す斜視図である。
【図３４】図３２に示した工程に続く工程を示す断面図である。
【図３５】図３４に示した工程に続く工程を示す断面図である。
【図３６】本発明の第１の実施の形態に係る積層チップパッケージの製造方法の第１の変形例における一工程を示す斜視図である。
【図３７】本発明の第１の実施の形態に係る積層チップパッケージの製造方法の第２の変形例における一工程を示す平面図である。
【図３８】図３７に示した工程を示す斜視図である。
【図３９】上下に隣接する２つのサブパッケージの端子同士の接続部分を示す側面図である。
【図４０】上下に隣接する２つのサブパッケージの端子間の位置ずれについて説明するための説明図である。
【図４１】４つのサブパッケージを積層する方法の一例を示す斜視図である。
【図４２】本発明の第２の実施の形態に係る複合型積層チップパッケージの製造方法における一工程を示す断面図である。
【図４３】図４２に示した工程に続く工程を示す断面図である。
【図４４】図４３に示した工程に続く工程を示す断面図である。
【図４５】図４４に示した工程に続く工程を示す断面図である。
【図４６】図４５に示した工程に続く工程を示す断面図である。
【図４７】図４６に示した工程に続く工程を示す断面図である。
【図４８】図４７に示した工程に続く工程を示す断面図である。
【図４９】図４８に示した工程に続く工程を示す断面図である。
【図５０】図４９に示した工程に続く工程を示す断面図である。
【発明を実施するための形態】
【００３１】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図５を参照して、本発明の第１の実施の形態に係る積層チップパッケージおよび複合型積層チップパッケージの構成について説明する。図１は、本実施の形態に係る複合型積層チップパッケージの斜視図である。図２は、本実施の形態に係る積層チップパッケージの斜視図である。図３は、下側から見た図２の積層チップパッケージを示す斜視図である。図４は、図２に示した積層チップパッケージに含まれる１つの階層部分を示す平面図である。図５は、図４に示した階層部分を示す斜視図である。
【００３２】
図１に示したように、本実施の形態に係る複合型積層チップパッケージ１は、積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続されたものである。図１には、複合型積層チップパッケージ１が、上から順に配置された４つのサブパッケージ１Ａ，１Ｂ，１Ｃ，１Ｄを備えた例を示している。以下、任意のサブパッケージに関しては、符号１Ｓを付して表す。サブパッケージ１Ｓは、本実施の形態に係る積層チップパッケージである。
【００３３】
図２および図３に示したように、サブパッケージ１Ｓは、上面２ａ、下面２ｂ、および４つの側面２ｃ，２ｄ，２ｅ，２ｆを有する本体２を備えている。側面２ｃ，２ｄは互いに反対側を向き、側面２ｅ，２ｆは互いに反対側を向いている。本体２は、上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍを含んでいる。主要部分２Ｍは、積層された第１の階層部分１０Ｓ１と第２の階層部分１０Ｓ２を含んでいる。第１の階層部分１０Ｓ１は、第２の階層部分１０Ｓ２の上に配置されている。以下、任意の階層部分に関しては、符号１０を付して表す。主要部分２Ｍは、更に、第１および第２の階層部分１０Ｓ１，１０Ｓ２を貫通する複数の貫通電極Ｔを含んでいる。
【００３４】
本体２は、更に、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５とを含んでいる。複数の貫通電極Ｔは、複数の第１の端子４と複数の第２の端子５に電気的に接続されている。本体２は、更に、上面配線４Ｗと、下面配線５Ｗとを含んでいる。上面配線４Ｗは、主要部分２Ｍの上面２Ｍａにおいて複数の第１の端子４と複数の貫通電極Ｔとを電気的に接続する。下面配線５Ｗは、主要部分２Ｍの下面２Ｍｂにおいて複数の第２の端子５と複数の貫通電極Ｔとを電気的に接続する。
【００３５】
本体２の上面２ａに垂直な方向から見たときに、複数の第２の端子５は、複数の第１の端子４とオーバーラップする位置に配置されている。従って、複数のサブパッケージ１Ｓを積層した場合、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に対向する。本実施の形態では、複数のサブパッケージ１Ｓを積層する場合、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５は、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
【００３６】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側のサブパッケージ１Ｓにおける複数の第２の端子５が下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続される。
【００３７】
第１および第２の階層部分１０Ｓ１，１０Ｓ２は、主要部分２Ｍの上面２Ｍａと下面２Ｍｂの間において積層されている。第１および第２の階層部分１０Ｓ１，１０Ｓ２は、例えば接着剤によって接合されている。
【００３８】
次に、図４および図５を参照して、階層部分１０について説明する。階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。
【００３９】
階層部分１０は、更に、複数の表面電極と、絶縁部３１とを含んでいる。複数の表面電極は、半導体チップ３０に対して第２の面３０ｂとは反対側に配置されている。絶縁部３１は、半導体チップ３０の第１の面３０ａと、複数の表面電極の一部を覆っている。
【００４０】
本実施の形態では、第１および第２の階層部分１０Ｓ１，１０Ｓ２の外観上の構成は同じであり、いずれも図４および図５に示した通りである。ただし、主要部分２Ｍ内における姿勢は、階層部分１０Ｓ１と階層部分１０Ｓ２とで異なっている。すなわち、第１の階層部分１０Ｓ１は、半導体チップ３０の第１の面３０ａが上を向き、半導体チップ３０の側面３０ｃ，３０ｄ，３０ｅ，３０ｆが、それぞれ本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向く姿勢で配置されている。一方、第２の階層部分１０Ｓ２は、半導体チップ３０の第１の面３０ａが下を向き、半導体チップ３０の側面３０ｄ，３０ｃ，３０ｅ，３０ｆが、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向く姿勢で配置されている。第１の階層部分１０Ｓ１と第２の階層部分１０Ｓ２は、第２の面３０ｂ同士が対向するように接合されている。
【００４１】
１つのサブパッケージ１Ｓにおける第１および第２の階層部分１０Ｓ１，１０Ｓ２の少なくとも一方において、半導体チップ３０は、複数の表面電極のうちの２つ以上の表面電極を介して、複数の貫通電極Ｔのうちの２つ以上の貫通電極Ｔに電気的に接続されている。
【００４２】
以下、本実施の形態における複数の端子４，５、複数の貫通電極Ｔおよび複数の表面電極について詳しく説明する。本実施の形態では、複数の第２の端子５が、それぞれ対応する第１の端子４に貫通電極Ｔを介して電気的に接続されることによって、互いに電気的に接続された第１の端子４と第２の端子５の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含み、非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。複数の対は、更に、複数のオーバーラップ端子対を含み、オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子４といずれか１つの第２の端子５からなる。
【００４３】
図２および図３に示した例では、複数の第１の端子４は、第１の種類の端子４Ａ１，４Ａ２，４Ａ３，４Ａ４と、第２の種類の端子４Ｂ１１，４Ｂ１２，４Ｂ１３，４Ｂ２１，４Ｂ２２，４Ｂ２３，４Ｂ３１，４Ｂ３２，４Ｂ３３と、第３の種類の端子４Ｃ１，４Ｃ２，４Ｃ３とを含んでいる。同様に複数の第２の端子５は、第１の種類の端子５Ａ１，５Ａ２，５Ａ３，５Ａ４と、第２の種類の端子５Ｂ１１，５Ｂ１２，５Ｂ１３，５Ｂ２１，５Ｂ２２，５Ｂ２３，５Ｂ３１，５Ｂ３２，５Ｂ３３と、第３の種類の端子５Ｃ１，５Ｃ２，５Ｃ３とを含んでいる。端子５Ａ１〜５Ａ４，５Ｂ１１〜５Ｂ１３，５Ｂ２１〜５Ｂ２３，５Ｂ３１〜５Ｂ３３，５Ｃ１〜５Ｃ３は、それぞれ、端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１〜４Ｃ３と対を形成している。
【００４４】
端子の対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップする位置にある。従って、これらの対は、オーバーラップ端子対である。
【００４５】
端子の対（４Ｂ１１，５Ｂ１１）、（４Ｂ１２，５Ｂ１２）、（４Ｂ１３，５Ｂ１３）、（４Ｂ２１，５Ｂ２１）、（４Ｂ２２，５Ｂ２２）、（４Ｂ２３，５Ｂ２３）、（４Ｂ３１，５Ｂ３１）、（４Ｂ３２，５Ｂ３２）、（４Ｂ３３，５Ｂ３３）、（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）の各々における第１の端子４と第２の端子５は、互いに電気的に接続され且つ本体２の上面２ａに垂直な方向から見たときに互いにオーバーラップしない位置にある。従って、これらの対は、非オーバーラップ端子対である。
【００４６】
本体２の上面２ａに垂直な方向から見たときに、端子５Ｂ１１，５Ｂ１２，５Ｂ１３，５Ｃ１，５Ｂ２１，５Ｂ２２，５Ｂ２３，５Ｃ２，５Ｂ３１，５Ｂ３２，５Ｂ３３，５Ｃ３は、それぞれ、端子４Ｃ１，４Ｂ１１，４Ｂ１２，４Ｂ１３，４Ｃ２，４Ｂ２１，４Ｂ２２，４Ｂ２３，４Ｃ３，４Ｂ３１，４Ｂ３２，４Ｂ３３とオーバーラップする位置にある。
【００４７】
複数の貫通電極Ｔは、第１の種類の貫通電極ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４と、第２の種類の貫通電極ＴＢ１１，ＴＢ１２，ＴＢ１３，ＴＢ２１，ＴＢ２２，ＴＢ２３，ＴＢ３１，ＴＢ３２，ＴＢ３３と、第３の種類の貫通電極ＴＣ１，ＴＣ２，ＴＣ３とを含んでいる。第１の種類の貫通電極ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４は、それぞれ、オーバーラップ端子対（４Ａ１，５Ａ１）、（４Ａ２，５Ａ２）、（４Ａ３，５Ａ３）、（４Ａ４，５Ａ４）の各々における第１の端子４と第２の端子５を電気的に接続している。第１の種類の複数の貫通電極ＴＡ１〜ＴＡ４は、主要部分２Ｍ内の第１および第２の階層部分１０Ｓ１，１０Ｓ２に共通する用途を有するものである。
【００４８】
第２の種類の貫通電極ＴＢ１１，ＴＢ１２，ＴＢ１３，ＴＢ２１，ＴＢ２２，ＴＢ２３，ＴＢ３１，ＴＢ３２，ＴＢ３３は、それぞれ、非オーバーラップ端子対（４Ｂ１１，５Ｂ１１）、（４Ｂ１２，５Ｂ１２）、（４Ｂ１３，５Ｂ１３）、（４Ｂ２１，５Ｂ２１）、（４Ｂ２２，５Ｂ２２）、（４Ｂ２３，５Ｂ２３）、（４Ｂ３１，５Ｂ３１）、（４Ｂ３２，５Ｂ３２）、（４Ｂ３３，５Ｂ３３）の各々における第１の端子４と第２の端子５を電気的に接続している。第２の種類の貫通電極は、主要部分２Ｍ内の第１および第２の階層部分１０Ｓ１，１０Ｓ２における２つの半導体チップ３０のいずれにも電気的に接続されていない。従って、第２の種類の貫通電極は、本発明におけるバイパス貫通電極である。
【００４９】
第３の種類の貫通電極ＴＣ１，ＴＣ２，ＴＣ３は、それぞれ、非オーバーラップ端子対（４Ｃ１，５Ｃ１）、（４Ｃ２，５Ｃ２）、（４Ｃ３，５Ｃ３）の各々における第１の端子４と第２の端子５を電気的に接続している。第３の種類の貫通電極は、主要部分２Ｍ内の第１および第２の階層部分１０Ｓ１，１０Ｓ２の少なくとも一方における半導体チップ３０との電気的接続に用いられる。従って、第３の種類の貫通電極は、本発明におけるチップ接続貫通電極である。
【００５０】
図２に示したように、主要部分２Ｍの上面２Ｍａにおいて、第１の端子４Ａ１〜４Ａ４，４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３，４Ｃ１〜Ｃ３は、それぞれ、それらに最も近い位置にある貫通電極ＴＡ１〜ＴＡ４，ＴＢ１１〜ＴＢ１３，ＴＢ２１〜ＴＢ２３，ＴＢ３１〜ＴＢ３３，ＴＣ１〜ＴＣ３に電気的に接続されている。また、図３に示したように、主要部分２Ｍの下面２Ｍｂにおいて、複数の第２の端子５のうちの端子５Ａ１〜５Ａ４は、それぞれ、それらに最も近い位置にある貫通電極ＴＡ１〜ＴＡ４に電気的に接続されている。しかし、複数の第２の端子５のうちの端子５Ｂ１１〜５Ｂ１３，５Ｂ２１〜５Ｂ２３，５Ｂ３１〜５Ｂ３３は、それぞれ、それらに最も近い位置にある貫通電極に隣接する貫通電極ＴＢ１１〜ＴＢ１３，ＴＢ２１〜ＴＢ２３，ＴＢ３１〜ＴＢ３３に電気的に接続されている。また、端子５Ｃ１，５Ｃ２，５Ｃ３は、それぞれ、端子５Ｂ１１，５Ｂ２１，５Ｂ３１に最も近い位置にある貫通電極ＴＣ１，ＴＣ２，ＴＣ３に電気的に接続されている。
【００５１】
後で詳しく説明するが、複数の第１の端子４は、第１の階層部分１０Ｓ１における複数の表面電極を用いて構成され、複数の第２の端子５は、第２の階層部分１０Ｓ２における複数の表面電極を用いて構成されている。本実施の形態では、第１の階層部分１０Ｓ１と第２の階層部分１０Ｓ２における複数の表面電極のレイアウトは同じである。複数の表面電極は、第１の階層部分１０Ｓ１において複数の第１の端子４を構成するために用いられる複数の第１の端子構成部と、第２の階層部分１０Ｓ２において複数の第２の端子５を構成するために用いられる複数の第２の端子構成部とを含んでいる。図４および図５に示したように、複数の表面電極は、以下の第１ないし第６の種類の電極を含んでいる。
【００５２】
第１の種類の電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、半導体チップ３０の側面３０ｅ，３０ｆに平行な方向に延びている。また、電極３２Ａ１，３２Ａ２，３２Ａ３，３２Ａ４は、それぞれ、半導体チップ３０の側面３０ｃにより近い位置に配置された環状部分３２Ｒ１と、半導体チップ３０の側面３０ｄにより近い位置に配置された環状部分３２Ｒ２とを有している。環状部分３２Ｒ１は、側面３０ｃに露出していない。環状部分３２Ｒ２は、側面３０ｄに露出していない。環状部分３２Ｒ１，３２Ｒ２は、それぞれ開口部を有している。
【００５３】
電極３２Ａ１は、第１の階層部分１０Ｓ１において端子４Ａ１を構成するために用いられる第１の端子構成部３４Ａ１と、第２の階層部分１０Ｓ２において端子５Ａ１を構成するために用いられる第２の端子構成部３５Ａ１と、端子構成部３４Ａ１，３５Ａ１を電気的に接続する接続部３６Ａ１とを含んでいる。
【００５４】
電極３２Ａ２は、第１の階層部分１０Ｓ１において端子４Ａ２を構成するために用いられる第１の端子構成部３４Ａ２と、第２の階層部分１０Ｓ２において端子５Ａ２を構成するために用いられる第２の端子構成部３５Ａ２と、端子構成部３４Ａ２，３５Ａ２を電気的に接続する接続部３６Ａ２とを含んでいる。
【００５５】
電極３２Ａ３は、第１の階層部分１０Ｓ１において端子４Ａ３を構成するために用いられる第１の端子構成部３４Ａ３と、第２の階層部分１０Ｓ２において端子５Ａ３を構成するために用いられる第２の端子構成部３５Ａ３と、端子構成部３４Ａ３，３５Ａ３を電気的に接続する接続部３６Ａ３とを含んでいる。
【００５６】
電極３２Ａ４は、第１の階層部分１０Ｓ１において端子４Ａ４を構成するために用いられる第１の端子構成部３４Ａ４と、第２の階層部分１０Ｓ２において端子５Ａ４を構成するために用いられる第２の端子構成部３５Ａ４と、端子構成部３４Ａ４，３５Ａ４を電気的に接続する接続部３６Ａ４とを含んでいる。
【００５７】
第１の階層部分１０Ｓ１では、電極３２Ａ１〜３２Ａ４の環状部分３２Ｒ１に、それぞれ、第１の種類の貫通電極ＴＡ１〜ＴＡ４が電気的に接続されている。一方、第２の階層部分１０Ｓ２では、電極３２Ａ１〜３２Ａ４の環状部分３２Ｒ２に、それぞれ、第１の種類の貫通電極ＴＡ１〜ＴＡ４が電気的に接続されている。第１および第２の階層部分１０Ｓ１，１０Ｓ２の少なくとも一方において、第１の種類の電極３２Ａ１〜３２Ａ４は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ａ１〜３２Ａ４中の破線の四角は、電極３２Ａ１〜３２Ａ４のうち半導体チップ３０に接触している部分を表している。
【００５８】
第２の種類の電極３２Ｂ１１〜３２Ｂ１３，３２Ｂ２１〜３２Ｂ２３，３２Ｂ３１〜３２Ｂ３３は、それぞれ、半導体チップ３０の側面３０ｃにより近い位置に配置された環状部分３２Ｒ１を有している。電極３２Ｂ１１〜３２Ｂ１３，３２Ｂ２１〜３２Ｂ２３，３２Ｂ３１〜３２Ｂ３３は、それぞれ、第１の階層部分１０Ｓ１において端子４Ｂ１１〜４Ｂ１３，４Ｂ２１〜４Ｂ２３，４Ｂ３１〜４Ｂ３３を構成するために用いられる第１の端子構成部３４Ｂ１１〜３４Ｂ１３，３４Ｂ２１〜３４Ｂ２３，３４Ｂ３１〜３４Ｂ３３を含んでいる。第１の階層部分１０Ｓ１では、電極３２Ｂ１１〜３２Ｂ１３，３２Ｂ２１〜３２Ｂ２３，３２Ｂ３１〜３２Ｂ３３の環状部分３２Ｒ１が、それぞれ、第２の種類の貫通電極ＴＢ１１〜ＴＢ１３，ＴＢ２１〜ＴＢ２３，ＴＢ３１〜ＴＢ３３に電気的に接続されている。一方、第２の階層部分１０Ｓ２では、電極３２Ｂ１１〜３２Ｂ１３，３２Ｂ２１〜３２Ｂ２３，３２Ｂ３１〜３２Ｂ３３は、いずれの貫通電極にも電気的に接続されていない。第２の種類の電極は、半導体チップ３０に接触しない。
【００５９】
第３の種類の電極３２Ｃ１〜３２Ｃ３は、それぞれ、半導体チップ３０の側面３０ｃにより近い位置に配置された環状部分３２Ｒ１を有している。電極３２Ｃ１〜３２Ｃ３は、それぞれ、第１の階層部分１０Ｓ１において端子４Ｃ１〜４Ｃ３を構成するために用いられる第１の端子構成部３４Ｃ１〜３４Ｃ３を含んでいる。第１の階層部分１０Ｓ１では、電極３２Ｃ１〜３２Ｃ３の環状部分３２Ｒ１が、それぞれ、第３の種類の貫通電極ＴＣ１〜ＴＣ３に電気的に接続されている。一方、第２の階層部分１０Ｓ２では、電極３２Ｃ１〜３２Ｃ３は、いずれの貫通電極にも電気的に接続されていない。第３の種類の電極は、半導体チップ３０に接触しない。
【００６０】
第４の種類の電極３３Ｂ１１〜３３Ｂ１３，３３Ｂ２１〜３３Ｂ２３，３３Ｂ３１〜３３Ｂ３３は、それぞれ、半導体チップ３０の側面３０ｄにより近い位置に配置された環状部分３２Ｒ２を有している。電極３３Ｂ１１〜３３Ｂ１３，３３Ｂ２１〜３３Ｂ２３，３３Ｂ３１〜３３Ｂ３３は、それぞれ、第２の階層部分１０Ｓ２において端子５Ｂ１１〜５Ｂ１３，５Ｂ２１〜５Ｂ２３，５Ｂ３１〜５Ｂ３３を構成するために用いられる第２の端子構成部３５Ｂ１１〜３５Ｂ１３，３５Ｂ２１〜３５Ｂ２３，３５Ｂ３１〜３５Ｂ３３を含んでいる。第２の階層部分１０Ｓ２では、電極３３Ｂ１１〜３３Ｂ１３，３３Ｂ２１〜３３Ｂ２３，３３Ｂ３１〜３３Ｂ３３の環状部分３２Ｒ２が、それぞれ、第２の種類の貫通電極ＴＢ１１〜ＴＢ１３，ＴＢ２１〜ＴＢ２３，ＴＢ３１〜ＴＢ３３に電気的に接続されている。一方、第１の階層部分１０Ｓ１では、電極３３Ｂ１１〜３３Ｂ１３，３３Ｂ２１〜３３Ｂ２３，３３Ｂ３１〜３３Ｂ３３は、いずれの貫通電極にも電気的に接続されていない。第４の種類の電極は、半導体チップ３０に接触しない。
【００６１】
第５の種類の電極３３Ｃ１〜３３Ｃ３は、それぞれ、半導体チップ３０の側面３０ｄにより近い位置に配置された環状部分３２Ｒ２を有している。電極３３Ｃ１〜３３Ｃ３は、それぞれ、第２の階層部分１０Ｓ２において端子５Ｃ１〜５Ｃ３を構成するために用いられる第２の端子構成部３５Ｃ１〜３５Ｃ３を含んでいる。第２の階層部分１０Ｓ２では、電極３３Ｃ１〜３３Ｃ３の環状部分３２Ｒ２が、それぞれ、第３の種類の貫通電極ＴＣ１〜ＴＣ３に電気的に接続されている。一方、第１の階層部分１０Ｓ１では、電極３３Ｃ１〜３３Ｃ３は、いずれの貫通電極にも電気的に接続されていない。第５の種類の電極は、半導体チップ３０に接触しない。
【００６２】
第６の種類の電極３２Ｄ１，３２Ｄ２は、端子４または端子５を構成するために用いられない電極である。電極３２Ｄ１は、電極３２Ｃ１と電極３３Ｃ１に電気的に接続されている。電極３２Ｄ２は、電極３２Ｃ２と電極３３Ｃ３に電気的に接続されている。
【００６３】
第１および第２の階層部分１０Ｓ１，１０Ｓ２の少なくとも一方において、第６の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。図４において、電極３２Ｄ１，３２Ｄ２中の破線の四角は、電極３２Ｄ１，３２Ｄ２のうち半導体チップ３０に接触している部分を表している。
【００６４】
第１の種類の電極３２Ａ１〜３２Ａ４と第６の種類の電極３２Ｄ１，３２Ｄ２は、半導体チップ３０との電気的接続のための表面電極であり、本発明におけるチップ接続表面電極に対応する。
【００６５】
階層部分１０Ｓ１の電極３２Ｄ１は、電極３２Ｃ１を介して貫通電極ＴＣ１に電気的に接続されている。また、階層部分１０Ｓ２の電極３２Ｄ１は、電極３３Ｃ１を介して貫通電極ＴＣ１に電気的に接続されている。また、階層部分１０Ｓ１の電極３２Ｄ２は、電極３２Ｃ２を介して貫通電極ＴＣ２に電気的に接続されている。また、階層部分１０Ｓ２の電極３２Ｄ２は、電極３３Ｃ３を介して貫通電極ＴＣ３に電気的に接続されている。
【００６６】
以下、任意の表面電極に関しては、符号３２を付して表す。階層部分１０Ｓ１，１０Ｓ２では、絶縁部３１は、複数の表面電極３２のうちの複数の第１および第２の端子構成部を覆わずに、半導体チップ３０の第１の面３０ａと複数の表面電極３２の他の部分を覆っている。絶縁部３１によって覆われていない第１および第２の端子構成部は、それぞれ導体パッドを形成している。この導体パッドの上には導体層が形成されている。第１の階層部分１０Ｓ１における第１の端子構成部および導体層は、第１の端子４を構成している。第２の階層部分１０Ｓ２における第２の端子構成部および導体層は、第２の端子５を構成している。このように、本実施の形態では、複数の第１の端子４は、第１の階層部分１０Ｓ１における複数の表面電極３２（複数の第１の端子構成部）を用いて構成されている。階層部分１０Ｓ１の複数の表面電極３２における絶縁部３１に覆われた部分のうちの一部は、上面配線４Ｗとなる。また、複数の第２の端子５は、第２の階層部分１０Ｓ２における複数の表面電極３２（複数の第２の端子構成部）を用いて構成されている。階層部分１０Ｓ２の複数の表面電極３２における絶縁部３１に覆われた部分のうちの一部は、下面配線５Ｗとなる。図１ないし図３では、階層部分１０Ｓ１，１０Ｓ２における絶縁部３１を破線で表している。
【００６７】
サブパッケージ１Ｓ内の第１および第２の階層部分１０Ｓ１，１０Ｓ２の少なくとも一方は、第１の種類の階層部分である。サブパッケージ１Ｓ内の第１および第２の階層部分１０Ｓ１，１０Ｓ２は、１つの第２の種類の階層部分を含んでいてもよい。すなわち、第１および第２の階層部分１０Ｓ１，１０Ｓ２の一方が第１の種類の階層部分であり、第１および第２の階層部分１０Ｓ１，１０Ｓ２の他方が第２の種類の階層部分であってもよい。
【００６８】
第１の種類の階層部分における半導体チップ３０は正常に動作するものであり、第２の種類の階層部分における半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。以下、第１の種類の階層部分と第２の種類の階層部分とを区別する場合には、第１の種類の階層部分については符号１０Ａで表し、第２の種類の階層部分については符号１０Ｂで表す。
【００６９】
第１の種類の階層部分１０Ａでは、半導体チップ３０は、複数の貫通電極Ｔのうちの２つ以上の貫通電極Ｔに電気的に接続されている。具体的には、第１の種類の階層部分１０Ａでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触してこれに電気的に接続されている。これにより、第１の種類の階層部分１０Ａでは、半導体チップ３０は、貫通電極ＴＡ１〜ＴＡ４と、貫通電極ＴＣ１と、貫通電極ＴＣ２，ＴＣ３の一方に電気的に接続されている。第２の種類の階層部分１０Ｂでは、電極３２Ａ１〜３２Ａ４，３２Ｄ１，３２Ｄ２は、半導体チップ３０に接触していない。従って、第２の種類の階層部分１０Ｂでは、半導体チップ３０は、いずれの貫通電極Ｔにも電気的に接続されていない。
【００７０】
複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合には、複数のサブパッケージ１Ｓに後で説明する追加部分を加えて、複合型積層チップパッケージ１を構成する。これについては、後で詳しく説明する。
【００７１】
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ３０は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ３０を含む複合型積層チップパッケージ１によって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係る複合型積層チップパッケージ１によれば、複合型積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリデバイスを容易に実現することができる。
【００７２】
半導体チップ３０が複数のメモリセルを含んでいる場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。
【００７３】
半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。
【００７４】
本実施の形態に係る積層チップパッケージであるサブパッケージ１Ｓは、それぞれ貫通電極Ｔによって互いに電気的に接続された第１の端子４と第２の端子５の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ１Ｓを積層し互いに電気的に接続した場合に、複数のサブパッケージ１Ｓの同じ階層にある半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、サブパッケージ１Ｓ毎に容易に変えることができる。
【００７５】
以下、本実施の形態に係る複合型積層チップパッケージ１を用いてメモリデバイスを実現する場合を例にとって、積層チップパッケージおよび複合型積層チップパッケージ１について更に詳しく説明する。図１１は、本実施の形態に係る複合型積層チップパッケージ１を用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、８つのメモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８と、これらのメモリチップを制御するコントローラ９０とを備えている。
【００７６】
メモリチップＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８は、それぞれ、図１に示したサブパッケージ１Ａにおける階層部分１０Ｓ１，１０Ｓ２、サブパッケージ１Ｂにおける階層部分１０Ｓ１，１０Ｓ２、サブパッケージ１Ｃにおける階層部分１０Ｓ１，１０Ｓ２、ならびにサブパッケージ１Ｄにおける階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ９０は、複合型積層チップパッケージ１とは別に設けられ、サブパッケージ１Ａの複数の第１の端子４またはサブパッケージ１Ｄの複数の第２の端子５に電気的に接続される。
【００７７】
メモリデバイスは、更に、コントローラ９０と８つのメモリチップを電気的に接続するデータバス９１と、コントローラ９０と８つのメモリチップを電気的に接続する１つ以上の共通線９２とを備えている。８つのメモリチップは、それぞれ、データバス９１が電気的に接続される複数の電極パッドと、１つ以上の共通線９２が電気的に接続される１つ以上の電極パッドとを有している。データバス９１は、アドレス、コマンド、データ等を伝達する。１つ以上の共通線９２には、電源線や、データバス９１が伝達する信号以外の信号であって８つのメモリチップで共通に利用される信号を伝達する信号線がある。
【００７８】
８つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドＣＥと、レディー／ビジー信号を出力する電極パッドＲ／Ｂを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー／ビジー信号は、メモリチップの動作状態を示す信号である。
【００７９】
図１１に示したメモリデバイスは、更に、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４を備えている。信号線９３Ｃ１は、コントローラ９０とメモリチップＭＣ１，ＭＣ２の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ１を伝達する。信号線９３Ｃ２は、コントローラ９０とメモリチップＭＣ３，ＭＣ４の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ２を伝達する。信号線９３Ｃ３は、コントローラ９０とメモリチップＭＣ５，ＭＣ６の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ３を伝達する。信号線９３Ｃ４は、コントローラ９０とメモリチップＭＣ７，ＭＣ８の電極パッドＣＥとを電気的に接続し、チップイネーブル信号ＣＥ４を伝達する。このように、図１１に示した例では、信号線９３Ｃ１をメモリチップＭＣ１，ＭＣ２で共用し、信号線９３Ｃ２をメモリチップＭＣ３，ＭＣ４で共用し、信号線９３Ｃ３をメモリチップＭＣ５，ＭＣ６で共用し、信号線９３Ｃ４をメモリチップＭＣ７，ＭＣ８で共用している。しかし、信号線９３Ｃ１，９３Ｃ２，９３Ｃ３，９３Ｃ４の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する８つの信号線を設けてもよい。
【００８０】
図１１に示したメモリデバイスは、更に、信号線９３Ｒ１，９３Ｒ２，９３Ｒ３，９３Ｒ４，９３Ｒ５，９３Ｒ６，９３Ｒ７，９３Ｒ８を備えている。信号線９３Ｒ１〜９３Ｒ８の各一端はコントローラ９０に電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８の他端は、それぞれ、メモリチップＭＣ１〜ＭＣ８の電極パッドＲ／Ｂに電気的に接続されている。信号線９３Ｒ１〜９３Ｒ８は、それぞれ、レディー／ビジー信号Ｒ／Ｂ１〜Ｒ／Ｂ８を伝達する。
【００８１】
以下、図１に示したサブパッケージ１Ａ〜１Ｄにおける複数の貫通電極Ｔと、図１１に示した複数の信号線との関係について説明する。サブパッケージ１Ａ〜１Ｄにおいて、端子４Ａ１，５Ａ１および貫通電極ＴＡ１は互いに電気的に接続され、端子４Ａ２，５Ａ２および貫通電極ＴＡ２は互いに電気的に接続され、端子４Ａ３，５Ａ３および貫通電極ＴＡ３は互いに電気的に接続され、端子４Ａ４，５Ａ４および貫通電極ＴＡ４は互いに電気的に接続されている。このようして形成されたサブパッケージ１Ａの端子４Ａ１〜４Ａ４からサブパッケージ１Ｄの端子５Ａ１〜５Ａ４に至る複数の電気的経路は、データバス９１と１つ以上の共通線９２の一部を構成する。
【００８２】
サブパッケージ１Ａの端子４Ｃ１は、サブパッケージ１Ａの貫通電極ＴＣ１を介して、サブパッケージ１Ａの端子５Ｃ１に電気的に接続されている。サブパッケージ１Ａの端子５Ｃ１は、サブパッケージ１Ｂの端子４Ｂ１３に電気的に接続されている。サブパッケージ１Ｂの端子４Ｂ１３は、サブパッケージ１Ｂの貫通電極ＴＢ１３を介して、サブパッケージ１Ｂの端子５Ｂ１３に電気的に接続されている。サブパッケージ１Ｂの端子５Ｂ１３は、サブパッケージ１Ｃの端子４Ｂ１２に電気的に接続されている。サブパッケージ１Ｃの端子４Ｂ１２は、サブパッケージ１Ｃの貫通電極ＴＢ１２を介して、サブパッケージ１Ｃの端子５Ｂ１２に電気的に接続されている。サブパッケージ１Ｃの端子５Ｂ１２は、サブパッケージ１Ｄの端子４Ｂ１１に電気的に接続されている。サブパッケージ１Ｄの端子４Ｂ１１は、サブパッケージ１Ｄの貫通電極ＴＢ１１を介して、サブパッケージ１Ｄの端子５Ｂ１１に電気的に接続されている。
【００８３】
このようにして、サブパッケージ１Ａの端子４Ｃ１、サブパッケージ１Ａの貫通電極ＴＣ１、サブパッケージ１Ａの端子５Ｃ１、サブパッケージ１Ｂの端子４Ｂ１３、サブパッケージ１Ｂの貫通電極ＴＢ１３、サブパッケージ１Ｂの端子５Ｂ１３、サブパッケージ１Ｃの端子４Ｂ１２、サブパッケージ１Ｃの貫通電極ＴＢ１２、サブパッケージ１Ｃの端子５Ｂ１２、サブパッケージ１Ｄの端子４Ｂ１１、サブパッケージ１Ｄの貫通電極ＴＢ１１およびサブパッケージ１Ｄの端子５Ｂ１１を経由する電気的経路が形成される。この電気的経路は、図１１に示した信号線９３Ｃ１の一部を構成する。この電気的経路には、サブパッケージ１Ａの端子４Ｃ１またはサブパッケージ１Ｄの端子５Ｂ１１を介して、チップイネーブル信号ＣＥ１が与えられる。上記電気的経路は、サブパッケージ１Ａ〜１Ｄ内の全ての階層部分１０内の半導体チップ３０のうち、サブパッケージ１Ａの階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０すなわちメモリチップＭＣ１，ＭＣ２にのみ電気的に接続されている。なぜならば、この電気的経路は、サブパッケージ１Ａでは階層部分１０Ｓ１，１０Ｓ２内の半導体チップ３０に電気的に接続されたチップ接続貫通電極ＴＣ１を経由するが、サブパッケージ１Ｂ〜１Ｄではバイパス貫通電極ＴＢ１３，ＴＢ１２，ＴＢ１１を経由するからである。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１，ＭＣ２にのみチップイネーブル信号ＣＥ１を与えることのできる電気的経路が形成される。
【００８４】
同様にして、メモリチップＭＣ３，ＭＣ４にのみチップイネーブル信号ＣＥ２を与えることのできる電気的経路、メモリチップＭＣ５，ＭＣ６にのみチップイネーブル信号ＣＥ３を与えることのできる電気的経路、ならびにメモリチップＭＣ７，ＭＣ８にのみチップイネーブル信号ＣＥ４を与えることのできる３つの電気的経路も形成される。
【００８５】
また、複合型積層チップパッケージ１では、サブパッケージ１Ａの端子４Ｃ２、サブパッケージ１Ａの貫通電極ＴＣ２、サブパッケージ１Ａの端子５Ｃ２、サブパッケージ１Ｂの端子４Ｂ２３、サブパッケージ１Ｂの貫通電極ＴＢ２３、サブパッケージ１Ｂの端子５Ｂ２３、サブパッケージ１Ｃの端子４Ｂ２２、サブパッケージ１Ｃの貫通電極ＴＢ２２、サブパッケージ１Ｃの端子５Ｂ２２、サブパッケージ１Ｄの端子４Ｂ２１、サブパッケージ１Ｄの貫通電極ＴＢ２１およびサブパッケージ１Ｄの端子５Ｂ２１を経由する電気的経路が形成される。この電気的経路は、図１１に示した信号線９３Ｒ１の一部を構成する。上記電気的経路は、サブパッケージ１Ａ〜１Ｄ内の全ての階層部分１０内の半導体チップ３０のうち、サブパッケージ１Ａの階層部分１０Ｓ１内の半導体チップ３０すなわちメモリチップＭＣ１にのみ電気的に接続されている。このようにして、メモリチップＭＣ１〜ＭＣ８のうちのメモリチップＭＣ１のみのレディー／ビジー信号を伝達して、サブパッケージ１Ａの端子４Ｃ２またはサブパッケージ１Ｄの端子５Ｂ２１より出力することのできる電気的経路が形成される。
【００８６】
同様にして、メモリチップＭＣ２〜ＭＣ８のうちの１つにのみ電気的に接続され、そのメモリチップのみのレディー／ビジー信号を伝達し、出力することのできる７つの電気的経路も形成される。
【００８７】
以上説明した例によれば、同じ構成のサブパッケージ１Ａ〜１Ｄの同じ階層にある半導体チップ３０（メモリチップ）に対応付けられるチップイネーブル信号またはレディー／ビジー信号を、サブパッケージ１Ａ〜１Ｄ毎に容易に変えることができる。
【００８８】
次に、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合の本実施の形態における対処方法について説明する。この場合、本実施の形態では、複数のサブパッケージ１Ｓに追加部分５１を加えて、複合型積層チップパッケージ１を構成する。
【００８９】
追加部分５１は、少なくとも１つの追加半導体チップと、追加部分配線とを備えている。追加部分配線は、少なくとも１つの追加半導体チップが少なくとも１つのサブパッケージ１Ｓの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、複数のサブパッケージ１Ｓのうちのいずれかにおける複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップとの電気的接続関係を規定する。
【００９０】
ここで、図６ないし図８を参照して、追加部分５１の第１および第２の例について説明する。以下、第１の例の追加部分５１を符号５１Ｓ１で表し、第２の例の追加部分５１を符号５１Ｓ２で表す。図６は、追加部分５１Ｓ１を示す斜視図である。図７は、下側から見た図６の追加部分５１Ｓ１を示す斜視図である。図８は、追加部分５１Ｓ２を示す斜視図である。
【００９１】
追加部分５１Ｓ１，５１Ｓ２は、いずれも、上面、下面および４つの側面を有する追加部分本体６０と、追加部分配線５３とを備えている。追加部分本体６０は、１つの追加半導体チップ８０を含んでいる。追加半導体チップ８０の構成は、良品の半導体チップ３０と同じである。追加部分本体６０は、１つの第１の種類の階層部分１０Ａに相当する。
【００９２】
追加部分配線５３は、追加半導体チップ８０を貫通する複数の貫通電極ＡＴと、追加部分本体６０の上面に配置されて複数の貫通電極ＡＴに電気的に接続された複数の第１の追加部分端子５４と、追加部分本体６０の下面に配置されて複数の貫通電極ＡＴに電気的に接続された複数の第２の追加部分端子５５とを含んでいる。複数の第１の追加部分端子５４の形状および配置は、図２に示した複数の第１の端子４と同じである。複数の第２の追加部分端子５５は、複数の第１の追加部分端子５４とオーバーラップする位置に配置されている。複数の貫通電極ＡＴは、互いにオーバーラップする位置にある第１の追加部分端子５４と第２の追加部分端子５５とを電気的に接続している。
【００９３】
追加部分本体６０は、更に、追加半導体チップ８０の上面および下面を覆う絶縁部８１と、複数の貫通電極ＡＴに電気的に接続された複数の電極８２とを含んでいる。電極８２は、追加部分本体６０の１つの側面により近い位置に配置された環状部分８２Ｒを有している。この環状部分８２Ｒは、追加部分本体６０の１つの側面に露出していない。環状部分８２Ｒは開口部を有している。この環状部分８２Ｒが貫通電極ＡＴに電気的に接続されている。複数の第１の追加部分端子５４と複数の第２の追加部分端子５５は、絶縁部８１から露出している。図６ないし図８では、絶縁部８１を破線で表している。
【００９４】
複数の電極８２は、図４および図５に示した複数の表面電極３２のうちの電極３２Ａ１〜３２Ａ４，３２Ｂ１１〜３２Ｂ１３，３２Ｂ２１〜３２Ｂ２３，３２Ｂ３１〜３２Ｂ３３，３２Ｃ１〜３２Ｃ３に対応する複数の電極を含んでいる。これらの電極は、それぞれ、第１の追加部分端子５４を構成する端子構成部と、この端子構成部と貫通電極ＡＴとを電気的に接続する部分とを含んでいる。複数の電極８２は、更に、電極３２Ｄ１，３２Ｄ２に対応する電極８２Ｄ１，８２Ｄ２を含んでいる。複数の第１の追加部分端子５４は、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２を用いて構成されている。すなわち、電極８２Ｄ１，８２Ｄ２以外の複数の電極８２における端子構成部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第１の追加部分端子５４を構成している。電極３２Ａ１〜３２Ａ４に対応する複数の電極８２と、電極８２Ｄ１，８２Ｄ２は、追加半導体チップ８０に接触してこれに電気的に接続されている。
【００９５】
複数の貫通電極ＡＴは、それぞれ貫通電極ＴＡ１〜ＴＡ４，ＴＢ１１〜ＴＢ１３，ＴＢ２１〜ＴＢ２３，ＴＢ３１〜ＴＢ３３，ＴＣ１〜ＴＣ３に対応する貫通電極ＡＴＡ１〜ＡＴＡ４，ＡＴＢ１１〜ＡＴＢ１３，ＡＴＢ２１〜ＡＴＢ２３，ＡＴＢ３１〜ＡＴＢ３３，ＡＴＣ１〜ＡＴＣ３を含んでいる。
【００９６】
図６および図７に示したように、追加部分５１Ｓ１では、電極８２Ｄ１は、貫通電極ＡＴＣ１に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分５１Ｓ１における電極８２Ｄ１は、貫通電極ＡＴＣ１に電気的に接続されている。また、追加部分５１Ｓ１における電極８２Ｄ２は、貫通電極ＡＴＣ２に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分５１Ｓ１における電極８２Ｄ２は、貫通電極ＡＴＣ２に電気的に接続されている。追加部分５１Ｓ１は、階層部分１０Ｓ１と同等の構成および機能を有する。追加部分５１Ｓ１は、階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ１の代替となるものである。
【００９７】
図８に示した追加部分５１Ｓ２では、電極８２Ｄ１は、貫通電極ＡＴＣ１に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分５１Ｓ２における電極８２Ｄ１は、貫通電極ＡＴＣ１に電気的に接続されている。また、追加部分５１Ｓ２における電極８２Ｄ２は、貫通電極ＡＴＣ３に電気的に接続された電極に対して電気的に接続されている。これにより、追加部分５１Ｓ２における電極８２Ｄ２は、貫通電極ＡＴＣ３に電気的に接続されている。追加部分５１Ｓ２は、階層部分１０Ｓ２と同等の構成および機能を有する。追加部分５１Ｓ２は、階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合に、階層部分１０Ｓ２の代替となるものである。
【００９８】
次に、図９および図１０を参照して、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合における追加部分５１を用いた対処方法について具体的に説明する。図９は、１つの追加部分５１を含む複合型積層チップパッケージ１の第１の例を示す斜視図である。図１０は、１つの追加部分５１を含む複合型積層チップパッケージ１の第２の例を示す斜視図である。
【００９９】
本実施の形態において、第２の種類の階層部分１０Ｂでは、複数の表面電極３２は半導体チップ３０に電気的に接続されていない。そのため、第２の種類の階層部分１０Ｂにおける不良の半導体チップ３０は、複数の貫通電極Ｔに電気的に接続されず、その結果、使用不能にされる。
【０１００】
本実施の形態では、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合、１つ以上の追加部分５１を加えて、複合型積層チップパッケージ１を構成する。この複合型積層チップパッケージ１は、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する。
【０１０１】
図１に示した複合型積層チップパッケージ１において、サブパッケージ１Ａの階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合には、図９に示したように、階層部分１０Ｓ１の代替となる追加部分５１Ｓ１をサブパッケージ１Ａの上に配置する。この場合、追加部分５１Ｓ１における複数の第２の追加部分端子５５がサブパッケージ１Ａにおける複数の第１の端子４に電気的に接続される。追加部分５１Ｓ１における電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ａの階層部分１０Ｓ１と同様に、それぞれサブパッケージ１Ａにおける貫通電極ＴＣ１，ＴＣ２に電気的に接続される。サブパッケージ１Ａにおける階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１の代りに追加部分５１Ｓ２をサブパッケージ１Ａの上に配置すればよい。なお、サブパッケージ１Ａの階層部分１０Ｓ１または１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１または５１Ｓ２をサブパッケージ１Ｄの下に配置してもよい。
【０１０２】
図１に示した複合型積層チップパッケージ１において、サブパッケージ１Ｂの階層部分１０Ｓ１が第２の種類の階層部分１０Ｂである場合には、図１０に示したように、階層部分１０Ｓ１の代替となる追加部分５１Ｓ１をサブパッケージ１Ｂの上、すなわちサブパッケージ１Ａとサブパッケージ１Ｂの間に配置する。この場合、追加部分５１Ｓ１における複数の第２の追加部分端子５５がサブパッケージ１Ｂにおける複数の第１の端子４に電気的に接続され、追加部分５１Ｓ１における複数の第１の追加部分端子５４がサブパッケージ１Ａにおける複数の第２の端子５に電気的に接続される。追加部分５１Ｓ１における電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ｂの階層部分１０Ｓ１と同様に、それぞれサブパッケージ１Ｂにおける貫通電極ＴＣ１，ＴＣ２に電気的に接続される。サブパッケージ１Ｂにおける階層部分１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１の代りに追加部分５１Ｓ２をサブパッケージ１Ｂの上に配置すればよい。
【０１０３】
同様に、サブパッケージ１Ｃの階層部分１０Ｓ１または１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１または５１Ｓ２をサブパッケージ１Ｃの上に配置すればよい。また、サブパッケージ１Ｄの階層部分１０Ｓ１または１０Ｓ２が第２の種類の階層部分１０Ｂである場合には、追加部分５１Ｓ１または５１Ｓ２をサブパッケージ１Ｄの上に配置すればよい。
【０１０４】
サブパッケージ１Ａ〜１Ｄ内に２つ以上の第２の種類の階層部分１０Ｂが含まれている場合には、上記の方針に従って、２つ以上の追加部分５１を追加して、複合型積層チップパッケージ１を構成すればよい。
【０１０５】
上述のいずれの構成の複合型積層チップパッケージ１においても、追加部分５１における追加半導体チップ８０は、不良の半導体チップ３０の代替となるように、追加部分配線５３を介してサブパッケージ１Ａ〜１Ｄにおける複数の貫通電極Ｔに電気的に接続される。
【０１０６】
図１１は、複合型積層チップパッケージ１が不良の半導体チップ３０（メモリチップ）を含まない場合を表している。図１２は、一例として、サブパッケージ１Ｂの階層部分１０Ｓ２の半導体チップ３０すなわちメモリチップＭＣ４が不良である場合における対処方法を示している。図１２は、複数のメモリチップと信号線９３Ｃ１〜９３Ｃ４，９３Ｒ１〜９３Ｒ８との関係を表している。
【０１０７】
メモリチップＭＣ４が不良である場合、サブパッケージ１Ｂの階層部分１０Ｓ２では、複数の電極はメモリチップＭＣ４に電気的に接続されていない。そのため、不良のメモリチップＭＣ４は、複数の貫通電極Ｔに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、階層部分１０Ｓ２の代替となる追加部分５１Ｓ２を、サブパッケージ１Ｂの上に配置して、複合型積層チップパッケージ１を構成する。
【０１０８】
図１２では、追加部分５１Ｓ２における追加半導体チップ８０であるメモリチップを記号ＡＭＣで表している。メモリチップＡＭＣは、追加部分配線５３を介してサブパッケージ１Ｂにおける複数の貫通電極Ｔに電気的に接続される。特に、追加部分５１Ｓ２における電極８２Ｄ１，８２Ｄ２は、サブパッケージ１Ｂにおける階層部分１０Ｓ２と同様に、それぞれサブパッケージ１Ｂにおける貫通電極ＴＣ１，ＴＣ３に電気的に接続される。その結果、図１２に示したように、メモリチップＡＭＣの電極パッドＣＥ，Ｒ／Ｂは、それぞれ、信号線９３Ｃ２，９３Ｒ４に電気的に接続される。これにより、複合型積層チップパッケージ１は、不良の半導体チップ３０（メモリチップ）を含まない複合型積層チップパッケージ１と同等の機能を有することになる。
【０１０９】
次に、図１３を参照して、半導体チップ３０（メモリチップ）に含まれるメモリセルの構成の一例について説明する。図１３に示したメモリセル４０は、Ｐ型シリコン基板６１の表面の近傍に形成されたソース６２およびドレイン６３を備えている。ソース６２およびドレイン６３は、共にＮ型の領域である。ソース６２とドレイン６３は、これらの間にＰ型シリコン基板６１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース６２とドレイン６３の間において基板６１の表面上に順に積層された絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を備えている。メモリセル４０は、更に、ソース６２、ドレイン６３、絶縁膜６４、浮遊ゲート６５、絶縁膜６６および制御ゲート６７を覆う絶縁層６８を備えている。この絶縁層６８には、ソース６２、ドレイン６３、制御ゲート６７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース６２、ドレイン６３、制御ゲート６７の上方の位置で絶縁層６８上に形成されたソース電極７２、ドレイン電極７３、制御ゲート電極７７を備えている。ソース電極７２、ドレイン電極７３、制御ゲート電極７７は、それぞれ、対応するコンタクトホールを通して、ソース６２、ドレイン６３、制御ゲート６７に接続されている。
【０１１０】
次に、本実施の形態に係る積層チップパッケージの製造方法および複合型積層チップパッケージ１の製造方法について説明する。本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し、上下に隣接する任意の２つのサブパッケージ１Ｓにおいて、上側のサブパッケージ１Ｓにおける複数の第２の端子５を下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続する工程とを備えている。本実施の形態に係る積層チップパッケージの製造方法は、積層チップパッケージすなわちサブパッケージ１Ｓを複数個製造する方法である。
【０１１１】
複数のサブパッケージ１Ｓを作製する工程は、各サブパッケージ１Ｓを作製するための一連の工程として、各々が第１および第２の階層部分１０Ｓ１，１０Ｓ２のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される２つの基礎構造物を積層して、積層基礎構造物を作製する工程と、複数個のサブパッケージ１Ｓが形成されるように、積層基礎構造物を切断する工程とを備えている。後で詳しく説明するが、積層基礎構造物は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体を含んでいる。
【０１１２】
積層基礎構造物を作製する工程は、後に、複数の貫通電極Ｔを収容するための複数の孔と複数の貫通電極Ｔとが形成されることによって積層基礎構造物となる初期積層基礎構造物を作製する工程と、初期積層基礎構造物に複数の孔を形成する形成する工程と、複数の孔内に複数の貫通電極Ｔを形成する工程とを含んでいる。
【０１１３】
以下、図１４ないし図２７を参照して、初期積層基礎構造物を作製する工程について詳しく説明する。初期積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含む基礎構造物前ウェハ１０１を作製する。図１４は、基礎構造物前ウェハ１０１を示す平面図である。図１５は、図１４に示した基礎構造物前ウェハ１０１の一部を拡大して示す平面図である。図１６は、図１５における１６−１６線断面図である。
【０１１４】
基礎構造物前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図１４は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。
【０１１５】
図１６に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域３７を含んでいる。デバイス形成領域３７は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域３７の上に配置された複数の電極パッド３８と、デバイス形成領域３７の上に配置されたパッシベーション膜３９とを含んでいる。パッシベーション膜３９は、ＰＳＧ（Phospho-Silicate-Glass）、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜３９は、複数の電極パッド３８の上面を露出させる複数の開口部を有している。複数の電極パッド３８は、後に形成される表面電極３２に対応した位置に配置され、且つデバイス形成領域３７に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ１０１において、複数の電極パッド３８およびパッシベーション膜３９により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。
【０１１６】
初期積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド３８に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図１４において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、基礎構造物前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜３９は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。
【０１１７】
図１７は、図１５に示した工程に続く工程を示す平面図である。図１８は、図１７における１８−１８線断面図である。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａの上に、エッチングマスク１０３を形成する。このエッチングマスク１０３は、後に複数の表面電極の環状部分３２Ｒ１，３２Ｒ２が形成される位置に配置された複数の開口部を有している。エッチングマスク１０３は、例えばフォトレジストをフォトリソグラフィによってパターニングすることによって形成される。次に、エッチングマスク１０３を用いて基礎構造物前ウェハ１０１をエッチングして、基礎構造物前ウェハ１０１に対して、第１の面１０１ａにおいて開口する複数の溝１０４Ｐを形成する。なお、図１７では、エッチングマスク１０３を省略している。溝１０４Ｐは、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４Ｐの深さは、例えば２０〜８０μｍの範囲内である。基礎構造物前ウェハ１０１の第１の面１０１ａに平行な断面において、溝１０４Ｐの大きさは、後に形成される貫通電極Ｔよりも大きい。溝１０４Ｐは、例えば、エッチング液としてＫＯＨを用いたウェットエッチングや、Ｃｌ２系のエッチングガスを用いた反応性イオンエッチングによって形成される。このようにして、複数の溝１０４Ｐが形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。
【０１１８】
図１９は、図１８に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体１０５の複数の溝１０４Ｐを埋め、且つ複数の電極パッド３８およびパッシベーション膜３９を覆うように、絶縁膜１０６Ｐを形成する。この絶縁膜１０６Ｐは、後に絶縁部３１の一部となるものである。絶縁膜１０６Ｐは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜１０６Ｐは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜１０６Ｐは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。
【０１１９】
絶縁膜１０６Ｐは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜１０６Ｐを形成することにより、後にダイシングソーによって絶縁膜１０６Ｐを切断する場合に、絶縁膜１０６Ｐの切断が容易になる。
【０１２０】
また、絶縁膜１０６Ｐは、複数の溝１０４Ｐを埋める第１層と、この第１層、複数の電極パッド３８およびパッシベーション膜３９を覆う第２層とを含んでいてもよい。この場合、第１層と第２層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第１層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。
【０１２１】
ウェハソートテストを行う時点でパッシベーション膜３９が形成されていない場合には、絶縁膜１０６Ｐの第２層をパッシベーション膜としてもよい。この場合、第２層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜１０６Ｐの第２層をパッシベーション膜とする場合には、第２層の形成当初、第２層には、複数の電極パッド３８の上面を露出させる複数の開口部は形成されていない。
【０１２２】
次に、図２０および図２１を参照して、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部を形成する工程について説明する。図２０は、図１９に示した工程に続く工程を示している。図２１は、図２０に示した工程に続く工程を示している。
【０１２３】
ここでは、まず、絶縁膜１０６Ｐの全体あるいは第２層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜１０６Ｐに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部３０Ｐにおいて一括して、図２０に示したマスク２０１Ａを用いて、絶縁膜１０６Ｐを露光する。マスク２０１Ａは、絶縁膜１０６Ｐのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
【０１２４】
次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部３０Ｐにおいてのみ、選択的に、図２０に示したマスク２０１Ｂを用いて、絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。図２０では、左側の半導体チップ予定部３０Ｐは正常に動作する半導体チップ予定部３０Ｐであり、右側の半導体チップ予定部３０Ｐは正常に動作しない半導体チップ予定部３０Ｐである。マスク２０１Ｂは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁膜１０６Ｐの全体が現像液に対して不溶性になる。
【０１２５】
次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図２１に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部１０６ａが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド３８を露出させる複数の開口部１０６ａを有し、複数の電極パッド３８の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド３８を露出させることなく覆っている。
【０１２６】
ここで、絶縁膜１０６Ｐの全体あるいは第２層が感光性を有しない材料によって形成されている場合に、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する方法の一例について説明する。この例では、まず、絶縁膜１０６Ｐの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜１０６Ｐに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部３０Ｐでは、フォトレジスト層において、複数の電極パッド３８に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部３０Ｐでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜１０６Ｐを選択的にエッチングすることによって、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層１０６Ａ，１０６Ｂの一部としてもよい。
【０１２７】
図２２および図２３は、図２１に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に、複数の表面電極３２を形成する。図２２には、電極３２Ａ４を示している。正常に動作する半導体チップ予定部３０Ｐでは、第１および第６の種類の電極となる表面電極３２は、絶縁層１０６Ａの複数の開口部１０６ａを通して、それぞれ対応する電極パッド３８に接触してこれに電気的に接続される。正常に動作する半導体チップ予定部３０Ｐにおいて、後に第１および第６の種類の電極以外の電極となる表面電極３２は、半導体チップ予定部３０Ｐに接触しない。一方、正常に動作しない半導体チップ予定部３０Ｐでは、絶縁層１０６Ｂに複数の開口部１０６ａが形成されていないので、いずれの表面電極３２も半導体チップ予定部３０Ｐに接触しない。
【０１２８】
このようにして、図２２および図２３に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
【０１２９】
表面電極３２は、Ｃｕ等の導電性材料によって形成される。また、表面電極３２をめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に表面電極３２が収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、表面電極３２の一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって表面電極３２が形成される。
【０１３０】
図２３に示したように、複数の表面電極３２は、半導体チップ３０の側面３０ｃに対応する半導体チップ予定部３０Ｐの上面の１つの辺の近傍に配置された複数の環状部分３２Ｒ１と、半導体チップ３０の側面３０ｄに対応する半導体チップ予定部３０Ｐの上面の１つの辺の近傍に配置された複数の環状部分３２Ｒ２とを含んでいる。複数の環状部分３２Ｒ１，３２Ｒ２は、複数の溝１０４Ｐの上方に配置される。
【０１３１】
図２４は、図２２に示した工程に続く工程を示している。この工程では、研磨前基礎構造物１０９の第１の面１０９ａが、図２４に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。図２４において、符号１１３は、接着剤によって形成された絶縁層を示している。絶縁層１１３は、後に絶縁部３１の一部となる。複数の表面電極３２は、絶縁層１１３によって覆われている。絶縁層１１３は、感光性を有する接着剤によって形成されてもよい。
【０１３２】
図２５は、図２４に示した工程に続く工程を示している。この工程では、治具１１２に張り付けられた状態の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４Ｐが露出するまで行う。図２４において、破線は、研磨後の第２の面１０９ｂの位置を示している。研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の基礎構造物１１０が形成される。この基礎構造物１１０の厚みは、例えば２０〜８０μｍである。基礎構造物１１０は、研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４Ｐが露出するまで、研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の溝１０４Ｐは、複数の絶縁材充填孔１０４となる。複数の絶縁材充填孔１０４内には、絶縁層１０６Ａまたは１０６Ｂの一部である絶縁材が充填されている。
【０１３３】
図２６は、図２５に示した工程に続く工程を示している。この工程では、それ治具１１２に張り付けられた状態の２つの基礎構造物１１０を、第２の面１１０ｂ同士が向き合うように、絶縁性の接着剤によって張り合わせて、積層された２つの基礎構造物１１０を含む初期積層基礎構造物１１５を作製する。このとき、２つの基礎構造物１１０は、第１の面１１０ａに垂直な方向から見たときに、一方の基礎構造物１１０における複数の環状部分３２Ｒ１と他方の基礎構造物１１０における複数の環状部分３２Ｒ２とが重なるように位置合わせされる。次に、初期積層基礎構造物１１５から２つの治具１１２を分離する。図２７は、治具１１２を分離した後の初期積層基礎構造物１１５を示す斜視図である。
【０１３４】
各基礎構造物１１０は、各々が第１および第２の階層部分１０Ｓ１，１０Ｓ２のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断される。初期積層基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。１つの分離前本体２Ｐは、２つの予備階層部分１０Ｐを含んでいる。
【０１３５】
以下、図２８ないし図３５を参照して、初期積層基礎構造物１１５を用いて、サブパッケージ１Ｓを複数個作製する工程について説明する。
【０１３６】
まず、図２８ないし図３０を参照して、初期積層基礎構造物１１５に複数の孔を形成する工程について説明する。図２８ないし図３０は、図２６に示した工程に続く工程を示している。この工程では、初期積層基礎構造物１１５に対して、複数の貫通電極Ｔを収容するための複数の孔１３３を形成する。図２８は、初期積層基礎構造物１１５の一部を示す平面図である。図２９は、初期積層基礎構造物１１５の一部の斜視図である。図３０は、初期積層基礎構造物１１５における複数の表面電極３２を示す斜視図である。なお、図２８および図２９では、理解を容易にするために、絶縁層１１３のうち、複数の表面電極３２の上面を覆う部分を省略している。
【０１３７】
ここで、図２９および図３０を参照して、初期積層基礎構造物１１５における複数の表面電極３２と複数の孔１３３とについて詳しく説明する。表面電極３２の環状部分３２Ｒ１，３２Ｒ２は、それぞれ開口部３２Ｒ１ａ，３２Ｒ２ａを有している。ここで、初期積層基礎構造物１１５における２つの基礎構造物１１０のうち、上側の基礎構造物１１０は複数の第１の階層部分１０Ｓ１となる複数の予備階層部分１０Ｐを含み、下側の基礎構造物１１０は複数の第２の階層部分１０Ｓ２となる複数の予備階層部分１０Ｐを含むものとする。図３０に示したように、上側の基礎構造物１１０における複数の環状部分３２Ｒ１の下には下側の基礎構造物１１０における複数の環状部分３２Ｒ２が位置し、上側の基礎構造物１１０における複数の環状部分３２Ｒ２の下には下側の基礎構造物１１０における複数の環状部分３２Ｒ１が位置している。複数の孔１３３の各々は、上側の基礎構造物１１０における複数の環状部分３２Ｒ１の各々の開口部３２Ｒ１ａと、その下方に位置する下側の基礎構造物１１０における複数の環状部分３２Ｒ２の各々の開口部３２Ｒ２ａとを貫通するように形成される。また、複数の孔１３３の各々は、２つの基礎構造物１１０の絶縁材充填孔１０４内の絶縁材を貫通するように形成される。上側の基礎構造物１１０における複数の環状部分３２Ｒ２の複数の開口部３２Ｒ２ａと、その下方に位置する下側の基礎構造物１１０における複数の環状部分３２Ｒ１の複数の開口部３２Ｒ１ａの位置では、孔１３３は形成されない。
【０１３８】
孔１３３の径は、開口部３２Ｒ１ａ，３２Ｒ２ａの径と等しく、絶縁材充填孔１０４の径よりも小さい。そのため、孔１３３を形成した後には、開口部３２Ｒ１ａ，３２Ｒ２ａを形成する環状部分３２Ｒ１，３２Ｒ２の内壁は、孔１３３の壁面において露出している。また、絶縁材充填孔１０４内において、孔１３３の周囲に絶縁材が残る。
【０１３９】
複数の孔１３３は、２つの基礎構造物１１０における絶縁層１０６Ａ，１０６Ｂ，１１３に対して形成される。孔１３３の形成は、例えば、レーザ加工や反応性イオンエッチングを用いて行うことができる。絶縁層１０６Ａ，１０６Ｂ，１１３が樹脂によって構成されている場合には、レーザ加工や反応性イオンエッチングによって、容易に且つ短時間で複数の孔１３３を形成することができる。また、絶縁層１０６Ａ，１０６Ｂ，１１３が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって、２つの基礎構造物１１０における絶縁層１０６Ａ，１０６Ｂ，１１３に対して複数の孔１３３を形成してもよい。なお、この場合には、絶縁膜１０６Ｐに複数の開口部１０６ａを形成する工程において絶縁膜１０６Ｐが露光および現像されないように、複数の開口部１０６ａは、絶縁膜１０６Ｐの上に形成したエッチングマスクを用いたエッチングによって形成することが好ましい。
【０１４０】
次に、図３１ないし図３３を参照して、めっき法によって、初期積層基礎構造物１１５の複数の孔１３３内に複数の貫通電極Ｔを形成する工程について説明する。図３１は、図２８に示した工程に続く工程を示す断面図である。この工程では、まず、図３１に示したように、初期積層基礎構造物１１５における下側の基礎構造物１１０の下面に、めっき用のシード層１４１を接合する。シード層１４１は、銅等の金属によって構成されている。シード層１４１は、樹脂等よりなる板１４２によって保持された金属膜であってもよい。あるいは、シード層１４１は、金属板であってもよい。この場合には、シード層１４１を保持する板１４２は不要である。
【０１４１】
図３２は、図３１に示した工程に続く工程を示す断面図である。この工程では、電気めっき法によって、初期積層基礎構造物１１５の複数の孔１３３内に、それぞれ、めっき膜よりなる貫通電極Ｔを形成する。このとき、シード層１４１は通電され、めっき膜は、シード層１４１の表面から成長して、孔１３３を埋める。初期積層基礎構造物１１５に複数の孔１３３と複数の貫通電極Ｔが形成されることにより、初期積層基礎構造物１１５は積層基礎構造物１２０になる。積層基礎構造物１２０は、積層された２つの基礎構造物１１０を含んでいる。２つの基礎構造物１１０の各々は、複数の表面電極３２が配置された第１の面１１０ａとその反対側の第２の面１１０ｂとを有している。積層基礎構造物１２０を作製する工程において、２つの基礎構造物１１０は、それらの第１の面１１０ａが互いに反対側を向くように積層される。また、積層基礎構造物１２０は、配列された複数の分離前本体２Ｐを含んでいる。
【０１４２】
図３３は、積層基礎構造物１２０における２つの表面電極３２と１つの貫通電極Ｔを示す斜視図である。１つの貫通電極Ｔは、２つの基礎構造物１１０が積層された方向に並ぶ２つの表面電極３２に接触する。
【０１４３】
次に、図３４を参照して、積層基礎構造物１２０における複数の分離前本体２Ｐに対して、複数の第１の端子４と複数の第２の端子５を形成する工程について説明する。図３４は、図３２に示した工程に続く工程を示す断面図である。この工程では、まず、積層基礎構造物１２０からシード層１４１および板１４２を分離する。次に、積層基礎構造物１２０における上側の基礎構造物１１０の上面と、積層基礎構造物１２０における下側の基礎構造物１１０の下面を覆うように、絶縁材料よりなる絶縁層１４４を形成する。絶縁層１４４は、後に絶縁部３１の一部となる。次に、各基礎構造物１１０において、例えばエッチングによって、絶縁層１１３，１４４の一部を除去して、表面電極３２において、後に複数の電極の第１および第２の端子構成部となる部分を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の第１の端子４と複数の第２の端子５を形成する。
【０１４４】
端子４，５の少なくとも一方は、半田材料よりなり端子４または端子５の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばＡｕＳｎが用いられる。半田層の厚みは、例えば１〜２μｍの範囲内である。半田層は、表面電極３２の表面に、直接または下地層を介して、例えばめっき法によって形成される。
【０１４５】
ＡｕＳｎは、Ａｕに対する接着性がよい。そのため、端子４，５の一方が、ＡｕＳｎよりなる半田層を含む場合には、端子４，５の他方は、端子４または端子５の表面に露出するＡｕ層を含むことが好ましい。このＡｕ層は、例えばめっき法またはスパッタ法によって形成される。ＡｕＳｎの融点は、ＡｕとＳｎの比率によって異なる。例えば、ＡｕとＳｎの重量比が１：９の場合、ＡｕＳｎの融点は２１７℃である。また、ＡｕとＳｎの重量比が８：２の場合、ＡｕＳｎの融点は２８２℃である。
【０１４６】
次に、図３５を参照して、積層基礎構造物１２０を切断する工程について説明する。図３５は、図３４に示した工程に続く工程を示す断面図である。この工程では、図３５に示したように、複数の分離前本体２Ｐが互いに分離されて複数個のサブパッケージ１Ｓが形成されるように、積層基礎構造物１２０を切断する。複数の分離前本体２Ｐは、互いに分離されることにより、それぞれ本体２となる。また、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。貫通電極Ｔは、本体２において２つの階層部分１０が積層された方向に並ぶ２つの表面電極３２に電気的に接続されている。
【０１４７】
以上、図１４ないし図３５を参照して説明した一連の工程により、サブパッケージ１Ｓが複数個作製される。また、本実施の形態では、初期積層基礎構造物１１５の代りに、１つの基礎構造物１１０の下面に複数の第２の追加部分端子５５が形成された構造物を作製し、この構造物を初期積層基礎構造物１１５の代りに用いて、図２８ないし図３５を参照して説明した一連の工程により、階層部分１０を１つだけ含むパッケージを複数個作製することにより、例えば図６ないし図８に示したような追加部分５１を複数個作製することができる。
【０１４８】
複合型積層チップパッケージ１が追加部分５１を含まない場合には、本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、複数のサブパッケージ１Ｓを積層し且つ互いに電気的に接続する工程とを備えている。
【０１４９】
複合型積層チップパッケージ１が追加部分５１を含む場合には、本実施の形態に係る複合型積層チップパッケージ１の製造方法は、複数のサブパッケージ１Ｓを作製する工程と、追加部分５１を作製する工程と、複数のサブパッケージ１Ｓと追加部分５１とを積層し且つ互いに電気的に接続する工程とを備えている。
【０１５０】
ここで、本実施の形態に係る積層チップパッケージ（サブパッケージ１Ｓ）の製造方法の第１および第２の変形例について説明する。まず、図３６を参照して、第１の変形例について説明する。第１の変形例では、電気めっき法によって貫通電極Ｔを形成する前に、無電解めっき法によって、初期積層基礎構造物１１５の複数の孔１３３の壁面に金属膜よりなるシード層１４５を形成する。その後、電気めっき法によって、初期積層基礎構造物１１５の複数の孔１３３内に、それぞれ、めっき膜よりなる貫通電極Ｔを形成する。このとき、シード層１４５は通電され、めっき膜は、シード層１４５の表面から成長して、孔１３３を埋める。初期積層基礎構造物１１５に複数の孔１３３と複数の貫通電極Ｔが形成されることにより、初期積層基礎構造物１１５は積層基礎構造物１２０になる。
【０１５１】
次に、図３７および図３８を参照して、第２の変形例について説明する。図３７は、第２の変形例における積層基礎構造物１２０の一部を示す平面図である。図３８は、図３７に示した積層基礎構造物１２０における２つの表面電極３２と１つの貫通電極Ｔを示す斜視図である。なお、図３７では、理解を容易にするために、絶縁層１１３のうち、複数の表面電極３２の上面を覆う部分を省略している。第２の変形例では、表面電極３２は、環状部分３２Ｒ１，３２Ｒ２を有していない。貫通電極Ｔを形成する前の初期積層基礎構造物１１５において、表面電極３２の端部は、孔１３３の壁面において露出している。従って、孔１３３内に貫通電極Ｔを形成すると、貫通電極Ｔは表面電極３２に電気的に接続される。その後、積層基礎構造物１２０を切断する。
【０１５２】
以上説明したように、本実施の形態に係る積層チップパッケージであるサブパッケージ１Ｓは、本体２を備えている。本体２は、上面２Ｍａと下面２Ｍｂを有する主要部分２Ｍと、主要部分２Ｍの上面２Ｍａに配置された複数の第１の端子４と、主要部分２Ｍの下面２Ｍｂに配置された複数の第２の端子５とを有している。主要部分２Ｍは、積層された第１および第２の階層部分１０と、それぞれ第１および第２の階層部分１０を貫通する複数の貫通電極Ｔとを含んでいる。複数の貫通電極Ｔは、複数の第１の端子４と複数の第２の端子５に電気的に接続されている。このような構成のサブパッケージ１Ｓによれば、２つ以上のサブパッケージ１Ｓを積層して、上側のサブパッケージ１Ｓにおける複数の第２の端子５を、下側のサブパッケージ１Ｓにおける複数の第１の端子４に電気的に接続することによって、２つ以上のサブパッケージ１Ｓを互いに電気的に接続して、本実施の形態に係る複合型積層チップパッケージ１を構成することが可能になる。
【０１５３】
また、本実施の形態では、複数の第１の端子４は、第１の階層部分１０Ｓ１における複数の表面電極３２を用いて構成され、複数の第２の端子５は、第２の階層部分１０Ｓ２における複数の表面電極３２を用いて構成されている。これにより、本実施の形態によれば、複数の積層チップパッケージ（サブパッケージ１Ｓ）間の電気的接続を、簡単な構成で実現することができる。従って、本実施の形態によれば、簡単な構成で、複数の積層チップパッケージ（サブパッケージ１Ｓ）を積層し互いに電気的に接続することが可能になり、その結果、所望の数の半導体チップ３０を含むパッケージを低コストで実現することが可能になる。
【０１５４】
また、本実施の形態では、第１の階層部分１０Ｓ１と第２の階層部分１０Ｓ２における複数の表面電極３２のレイアウトは同じである。複数の表面電極３２は、第１の階層部分１０Ｓ１において複数の第１の端子４を構成するために用いられる複数の第１の端子構成部と、第２の階層部分１０Ｓ２において複数の第２の端子５を構成するために用いられる複数の第２の端子構成部とを含んでいる。そのため、本実施の形態によれば、同じレイアウトの複数の表面電極３２の互いに異なる部分を用いて、異なるレイアウトの第１の端子４と第２の端子５とを構成することができる。これにより、サブパッケージ１Ｓおよび複合型積層チップパッケージ１の製造コストをより低減することができる。
【０１５５】
また、サブパッケージ１Ｓにおいて、第１の階層部分１０Ｓ１と第２の階層部分１０Ｓ２は、第２の面３０ｂ同士が対向するように接合されている。サブパッケージ１Ｓの製造過程で作製される初期積層基礎構造物１１５では、２つの基礎構造物１１０が、第２の面１１０ｂ同士が向き合うように張り合わされている。単独の状態では基礎構造物１１０を丸めるように作用する応力が存在する場合、初期積層基礎構造物１１５では、２つの基礎構造物１１０の応力を相殺することができる。そのため、本実施の形態によれば、初期積層基礎構造物１１５に含まれる２つの基礎構造物１１０の平坦性を維持することができる。
【０１５６】
また、サブパッケージ１Ｓは、それぞれ貫通電極Ｔによって互いに電気的に接続された第１の端子４と第２の端子５の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、既に詳しく説明したように、同じ構成の複数のサブパッケージ１Ｓを積層し互いに電気的に接続した場合に、複数のサブパッケージ１Ｓの同じ階層にある半導体チップ３０に対応付けられる複数の信号のうちのいくつかを、サブパッケージ１Ｓ毎に容易に変えることができる。これにより、本実施の形態によれば、同じ構成の複数のサブパッケージ１Ｓを積層しながら、サブパッケージ１Ｓ毎にその機能を変えることができる。
【０１５７】
本実施の形態によれば、複数のサブパッケージ１Ｓを積層して、所定の数の半導体チップ３０を含む１つの複合型積層チップパッケージ１を構成することにより、１つのサブパッケージ１Ｓに含まれる半導体チップ３０の数を少なくすることができる。これにより、１つのサブパッケージ１Ｓに不良の半導体チップ３０が含まれる可能性を低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ３０のみを含むサブパッケージ１Ｓを積層して、不良の半導体チップ３０を含まない複合型積層チップパッケージ１を構成することが容易になる。特に、本実施の形態では、１つのサブパッケージ１Ｓに含まれる半導体チップ３０の数が２つであることから、１つのサブパッケージ１Ｓに不良の半導体チップ３０が含まれる可能性をより低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ３０のみを含むサブパッケージ１Ｓを積層して、不良の半導体チップ３０を含まない複合型積層チップパッケージ１を構成することが容易になる。
【０１５８】
また、本実施の形態では、複合型積層チップパッケージ１内の少なくとも１つのサブパッケージ１Ｓが第２の種類の階層部分１０Ｂを含んでいる場合、複数のサブパッケージ１Ｓに追加部分５１を加えて、複合型積層チップパッケージ１を構成することができる。これにより、本実施の形態によれば、少なくとも１つのサブパッケージ１Ｓが不良の半導体チップ３０を含んでいても、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージ１を容易に実現することができる。
【０１５９】
また、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。以下、この効果について、図３９および図４０を参照して説明する。図３９は、上下に隣接する２つのサブパッケージ１Ｓの端子同士の接続部分を示す側面図である。図４０は、上下に隣接する２つのサブパッケージ１Ｓの端子間の位置ずれについて説明するための説明図である。
【０１６０】
図３９および図４０に示した例では、端子４は、矩形の導体パッド４ａと、この導体パッド４ａの表面に形成されたＡｕ層４ｂとを含んでいる。導体パッド４ａは、表面電極３２の一部であり、例えばＣｕによって形成されている。端子５は、矩形の導体パッド５ａと、この導体パッド５ａの表面に形成された下地層５ｂと、この下地層５ｂの表面に形成された半田層５ｃとを含んでいる。導体パッド５ａは、表面電極３２の一部であり、例えばＣｕによって形成されている。下地層５ｂはＡｕよりなり、半田層５ｃはＡｕＳｎよりなる。なお、この例とは逆に、端子４が導体パッドと下地層と半田層とを含み、端子５が導体パッドとＡｕ層とを含んでいてもよい。また、端子４，５の両方が半田層を含んでいてもよい。ここで、導体パッド４ａにおける直交する２つの辺の長さをＬ１，Ｌ２とする。Ｌ１，Ｌ２は、いずれも、例えば４０〜８０μｍである。導体パッド５ａの形状は、導体パッド４ａと同じである。
【０１６１】
図３９に示した例では、上下に隣接する２つのサブパッケージ１Ｓの対応する端子４，５同士を電気的に接続する際には、対応する端子４，５のＡｕ層４ｂと半田層５ｃを接触させ、これらを加熱および加圧して半田層５ｃを溶融させた後、固化させて、端子４，５を接合する。
【０１６２】
図４０は、端子４，５の位置がずれている状態を示している。なお、端子４，５の位置がずれている状態というのは、導体パッド４ａ，５ａの面に垂直な方向から見たときに、導体パッド４ａの外縁の位置と導体パッド５ａの外縁の位置が一致しない状態を言う。本実施の形態では、端子４，５の界面における抵抗が十分に小さくなるように端子４，５を接合することができれば、対応する端子４，５の位置がずれていても構わない。Ｌ１，Ｌ２が３０〜６０μｍの場合、許容される端子４，５の位置ずれの最大値は、Ｌ１，Ｌ２よりも小さいが、数十μｍになる。
【０１６３】
このように、本実施の形態によれば、複数のサブパッケージ１Ｓを積層する際に、端子４，５間の位置ずれがある程度許容されるため、上下に隣接する２つのサブパッケージ１Ｓの位置合わせが容易になる。その結果、本実施の形態によれば、複合型積層チップパッケージ１の製造コストを低減することができる。
【０１６４】
また、本実施の形態では、上述のように複数のサブパッケージ１Ｓを積層する場合と同じ理由により、上下に隣接するサブパッケージ１Ｓと追加部分５１の位置合わせや、上下に隣接する２つの追加部分５１の位置合わせが容易になる。その結果、本実施の形態によれば、１つ以上の追加部分５１を含む複合型積層チップパッケージ１の製造コストを低減することができる。
【０１６５】
図４１は、積層された４つのサブパッケージ１Ｓを含む複合型積層チップパッケージ１の製造方法の一例を示している。図４１に示した方法では、耐熱性の容器１５１を用いる。この容器１５１は、複数のサブパッケージ１Ｓを積み重ねて収容することの可能な収容部１５１ａを有している。収容部１５１ａは、収容部１５１ａ内に収容されたサブパッケージ１Ｓの側面と収容部１５１ａの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器１５１の収容部１５１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容し、半田層が溶融する温度（例えば３２０℃）で、容器１５１および複数のサブパッケージ１Ｓを加熱する。これにより、半田層が溶融し、上下に隣接する２つのサブパッケージ１Ｓの端子４，５が接合される。この方法によれば、容器１５１の収容部１５１ａ内に複数のサブパッケージ１Ｓを積み重ねて収容することによって、簡単に複数のサブパッケージ１Ｓの位置合わせを行うことができるため、複合型積層チップパッケージ１を簡単に製造することが可能になる。図４１には、４つのサブパッケージ１Ａ〜１Ｄを積層して、複合型積層チップパッケージ１を製造する例を示している。しかし、図４１に示した方法は、１つ以上の追加部分５１を含む複合型積層チップパッケージ１を製造する場合にも利用することができる。
【０１６６】
また、本実施の形態では、不良の半導体チップ３０は、いずれの貫通電極Ｔにも電気的に接続されていない。そのため、不良の半導体チップ３０は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ３０を使用不能にすることができる。
【０１６７】
本実施の形態では、第１の階層部分１０Ｓ１が第２の種類の階層部分１０Ｂであっても、第１の階層部分１０Ｓ１の複数の表面電極３２を用いて複数の第１の端子４を構成することができる。同様に、第２の階層部分１０Ｓ２が第２の種類の階層部分１０Ｂであっても、第２の階層部分１０Ｓ２の複数の表面電極３２を用いて複数の第２の端子５を構成することができる。階層部分１０Ｂの複数の表面電極３２は、半導体チップ３０と複数の貫通電極Ｔとを電気的に接続する機能は有さないが、１つのサブパッケージ１Ｓに、他のサブパッケージ１Ｓまたは追加部分５１を電気的に接続するインターポーザの機能を有する。
【０１６８】
また、階層部分１０が第１の種類の階層部分１０Ａであるか第２の種類の階層部分１０Ｂであるかに関わらず、第１および第６の種類の電極以外の複数の表面電極３２は、半導体チップ３０と複数の貫通電極Ｔとを電気的に接続する機能は有さないが、１つのサブパッケージ１Ｓに、他のサブパッケージ１Ｓまたは追加部分５１を電気的に接続するインターポーザの機能を有する。
【０１６９】
また、本実施の形態に係る複合型積層チップパッケージ１では、追加部分５１は、少なくとも１つの追加半導体チップ８０と、追加部分配線５３とを備えている。追加部分配線５３は、少なくとも１つの追加半導体チップ８０が少なくとも１つの第２の種類の階層部分１０Ｂにおける半導体チップ３０の代替となるように、複数のサブパッケージ１Ｓのうちのいずれかにおける複数の第１の端子４または複数の第２の端子５と少なくとも１つの追加半導体チップ８０との電気的接続関係を規定する。これにより、本実施の形態によれば、サブパッケージ１Ｓにおける第２の種類の階層部分１０Ｂの数および位置に関わらずに、不良の半導体チップ３０を含まない複合型積層チップパッケージ１と同等の機能を有する複合型積層チップパッケージ１を容易に実現することが可能になる。なお、サブパッケージ１Ｓにおける第２の種類の階層部分１０Ｂの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報から知ることができる。
【０１７０】
また、本実施の形態において、サブパッケージ１Ｓの製造方法は、２つの基礎構造物１１０を積層して、積層基礎構造物１２０を作製する工程と、複数個のサブパッケージ１Ｓが形成されるように、積層基礎構造物１２０を切断する工程とを備えている。２つの基礎構造物１１０の各々は、複数の表面電極３２が配置された第１の面１１０ａとその反対側の第２の面１１０ｂとを有している。積層基礎構造物１２０を作製する工程において、２つの基礎構造物１１０は、それらの第１の面１１０ａが互いに反対側を向くように積層される。
【０１７１】
積層基礎構造物１２０を作製する工程は、後に、複数の貫通電極Ｔを収容するための複数の孔１３３と複数の貫通電極Ｔとが形成されることによって積層基礎構造物１２０となる初期積層基礎構造物１１５を作製する工程と、初期積層基礎構造物１１５に複数の孔１３３を形成する形成する工程と、複数の孔１３３内に複数の貫通電極Ｔを形成する工程とを含んでいる。
【０１７２】
このようなサブパッケージ１Ｓの製造方法または積層基礎構造物１２０によれば、積層基礎構造物１２０を切断することによって、少ない工程数で、複数の貫通電極Ｔを有するサブパッケージ１Ｓを複数個製造することができる。従って、本実施の形態によれば、サブパッケージ１Ｓを、低コストで短時間に大量生産することが可能になる。
【０１７３】
本実施の形態において、図２９および図３０に示したように、表面電極３２が環状部分３２Ｒ１，３２Ｒ２を有している場合には、複数の表面電極３２と貫通電極Ｔとの接触面積が大きくなる。そのため、この場合には、表面電極３２と貫通電極Ｔの電気的接続の信頼性を向上させることができる。
【０１７４】
また、本実施の形態では、積層された複数の半導体チップ３０を含むサブパッケージ１Ｓにおいて、積層された複数の半導体チップ３０は、第１および第２の階層部分１０Ｓ１，１０Ｓ２を貫通する複数の貫通電極Ｔによって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
【０１７５】
また、本実施の形態では、初期積層基礎構造物１１５において、積層された２つの基礎構造物１１０を貫通するように、複数の孔１３３が形成される。そして、この複数の孔１３３内に複数の貫通電極Ｔが形成される。複数の貫通電極Ｔは、積層された２つの基礎構造物１１０を貫通している。積層チップパッケージ（サブパッケージ１Ｓ）において上下に隣接する２つの半導体チップ３０間の電気的接続は、２つの半導体チップ３０を貫通する複数の貫通電極Ｔによって行われる。上下に隣接する２つの半導体チップがそれぞれ貫通電極を有し、２つの半導体チップの貫通電極同士を電気的に接続する場合には、２つの半導体チップの貫通電極同士の位置合わせと電気的接続が必要である。本実施の形態では、この２つの半導体チップの貫通電極同士の位置合わせと電気的接続は不要である。従って、本実施の形態によれば、上下に隣接する２つの半導体チップ３０間の電気的接続の信頼性を向上させることができる。
【０１７６】
また、本実施の形態におけるサブパッケージ１Ｓの製造方法によれば、図２４ないし図２７を参照して説明した方法によって初期積層基礎構造物１１５を作製することにより、初期積層基礎構造物１１５を構成する２つの基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高いサブパッケージ１Ｓを、高い歩留まりで製造することが可能になる。
【０１７７】
なお、本実施の形態において、貫通電極Ｔを形成する方法は、めっき法に限らず、他の方法であってもよい。例えば、孔１３３に、銀や銅等の金属粉とバインダーとを含む導電ペーストを充填した後、導電ペーストを加熱して、バインターを分解させると共に金属を焼結させて貫通電極Ｔを形成してもよい。あるいは、孔１３３に、銀や銅等の金属粉を圧入した後、金属粉を加熱して金属を焼結させて貫通電極Ｔを形成してもよい。
【０１７８】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。本実施の形態に係る積層チップパッケージの製造方法では、積層基礎構造物を作製する工程が第１の実施の形態と異なっている。本実施の形態に係る積層チップパッケージの製造方法において、図１９に示した工程までは、第１の実施の形態と同じである。本実施の形態では、次に、第１の実施の形態と同様に、正常に動作する半導体チップ予定部３０Ｐにおいて、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部を形成する。その際、本実施の形態では、溝１０４Ｐの位置において、絶縁膜１０６Ｐに、複数の導体部を収容するため複数の孔も形成する。複数の導体部は、複数の貫通電極Ｔを構成するためのものである。
【０１７９】
以下、図４２および図４３を参照して、絶縁膜１０６Ｐに、複数の開口部と複数の孔を形成する工程について説明する。図４２は、図１９に示した工程に続く工程を示している。図４３は、図４２に示した工程に続く工程を示している。ここでは、図１９に示した絶縁膜１０６Ｐの全体が、ネガ型の感光性を有する材料によって形成されている例について説明する。図４２に示した工程では、正常に動作する半導体チップ予定部３０Ｐ（左側）においては、図４２に示したマスク２０１Ｃを用いて絶縁膜１０６Ｐを露光し、正常に動作しない半導体チップ予定部３０Ｐ（右側）においては、図４２に示したマスク２０１Ｄを用いて絶縁膜１０６Ｐを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報を用いる。
【０１８０】
マスク２０１Ｃは、絶縁膜１０６Ｐのうち、複数の開口部および孔が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。マスク２０１Ｄは、絶縁膜１０６Ｐのうち、複数の孔が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜１０６Ｐのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。
【０１８１】
次に、絶縁膜１０６Ｐを、現像液によって現像する。これにより、図４３に示したように、正常に動作する半導体チップ予定部３０Ｐ（左側）では、絶縁膜１０６Ｐに、複数の電極パッド３８を露出させるための複数の開口部１０６ａと、複数の導体部を収容するため複数の孔１０６ｂが形成される。一方、正常に動作しない半導体チップ予定部３０Ｐ（右側）では、絶縁膜１０６Ｐに複数の孔１０６ｂは形成されるが、複数の開口部１０６ａは形成されない。現像後の絶縁膜１０６Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分は第１の種類の絶縁層１０６Ａとなり、正常に動作しない半導体チップ予定部３０Ｐに対応する部分は第２の種類の絶縁層１０６Ｂとなる。第１の種類の絶縁層１０６Ａは、複数の電極パッド３８を露出させる複数の開口部１０６ａを有し、複数の電極パッド３８の周囲に配置されている。第２の種類の絶縁層１０６Ｂは、複数の電極パッド３８を露出させることなく覆っている。
【０１８２】
複数の孔１０６ｂの下端は、溝１０４Ｐの底部に達している。複数の孔１０６ｂは、後に貫通電極Ｔが形成される位置に形成される。複数の第１の階層部分１０Ｓ１を作製するために用いられる研磨前基礎構造物本体１０５では、複数の孔１０６ｂは、半導体チップ３０の側面３０ｃに対応する半導体チップ予定部３０Ｐの上面の１つの辺の近傍に形成される。複数の第２の階層部分１０Ｓ２を作製するために用いられる研磨前基礎構造物本体１０５では、複数の孔１０６ｂは、半導体チップ３０の側面３０ｄに対応する半導体チップ予定部３０Ｐの上面の１つの辺の近傍に形成される。
【０１８３】
図４４は、図４３に示した工程に続く工程を示している。この工程では、例えばめっき法によって、絶縁層１０６Ａ，１０６Ｂの上に複数の表面電極３２を形成すると共に、複数の孔１０６ｂ内に複数の導体部１５３を形成する。複数の導体部１５３は、複数の表面電極３２に連結されている。このようにして、図４４に示した研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、第１の面１０９ａと第２の面１０９ｂを有している。
【０１８４】
図４５は、図４４に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物１０９の第１の面１０９ａが、図４５に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。図４５において、符号１１３は、接着剤によって形成された絶縁層を示している。絶縁層１１３は、後に絶縁部３１の一部となる。複数の表面電極３２および複数の導体部１５３は、絶縁層１１３によって覆われている。
【０１８５】
次に、治具１１２に張り付けられた状態の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４Ｐが露出するまで、すなわち、複数の導体部１５３が露出するまで行う。研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、研磨前基礎構造物１０９が薄くされて、治具１１２に張り付けられた状態の初期基礎構造物１１０Ｐが形成される。初期基礎構造物１１０Ｐは、研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０Ｐａと、その反対側の第２の面１１０Ｐｂとを有している。第２の面１１０Ｐｂは、研磨された面である。複数の溝１０４Ｐが露出するまで、研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の溝１０４Ｐは、複数の絶縁材充填孔１０４となる。
【０１８６】
図４６は、図４５に示した工程に続く工程を示している。この工程では、初期基礎構造物１１０Ｐの第２の面１１０Ｐｂに絶縁層１５４を形成する。この絶縁層１５４は、複数の導体部１５３を露出させる複数の開口部１５４ａを有している。この絶縁層１５４は、接着性を有していることが好ましい。例えば、感光性を有する接着シートをフォトリソグラフィによってパターニングすることにより、接着性を有し、且つ複数の開口部１５４ａを有する絶縁層１５４を形成することができる。
【０１８７】
図４７は、図４６に示した工程に続く工程を示している。この工程では、絶縁層１５４の複数の開口部１５４ａ内に、それぞれ導体部１５３に電気的に接続された複数の半田層１５５を形成する。これにより、初期基礎構造物１１０Ｐは基礎構造物１１０となる。基礎構造物１１０は、初期基礎構造物１１０Ｐの第１の面１１０Ｐａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、絶縁層１５４および複数の半田層１５５の表面によって構成されている。
【０１８８】
図４８は、図４７に示した工程に続く工程を示している。この工程では、それぞれ図４７に示した状態の２つの基礎構造物１１０を、第２の面１１０ｂ同士が向き合うように張り合わせて、積層された２つの基礎構造物１１０を含む積層基礎構造物１２０を作製する。このとき、２つの基礎構造物１１０の複数の半田層１５５を加熱により溶融させた後、固化させて、２つの基礎構造物１１０の対応する半田層１５５同士を電気的に接続する。また、２つの基礎構造物１１０の絶縁層１５４同士を接着する。２つの基礎構造物１１０の対応する半田層１５５同士が電気的に接続されることにより、複数の半田層１５５を介して、２つの基礎構造物１１０における複数の導体部１５３同士が互いに電気的に接続される。一対の半田層１５５を介して電気的に接続された一対の導体部１５３は、１つの貫通電極Ｔを構成する。次に、積層基礎構造物１２０から２つの治具１１２を分離する。
【０１８９】
このように、本実施の形態では、積層基礎構造物１２０を構成する２つの基礎構造物１１０の各々が、複数の貫通電極Ｔを構成するための複数の導体部１５３を含み、積層基礎構造物１２０を作製する工程において、２つの基礎構造物１１０における複数の導体部１５３同士が互いに電気的に接続されることによって複数の貫通電極Ｔが形成される。
【０１９０】
図４９は、図４８に示した工程に続く工程を示している。この工程では、第１の実施の形態における図３４に示した工程と同様にして、積層基礎構造物１２０における複数の分離前本体２Ｐに対して、複数の第１の端子４と複数の第２の端子５を形成する。
【０１９１】
図５０は、図４９に示した工程に続く工程を示している。この工程では、第１の実施の形態における図３５に示した工程と同様に、複数の分離前本体２Ｐが互いに分離されて複数個のサブパッケージ１Ｓが形成されるように、積層基礎構造物１２０を切断する。複数の分離前本体２Ｐは、互いに分離されることにより、それぞれ本体２となる。
【０１９２】
本実施の形態では、第１の実施の形態において積層された２つの基礎構造物１１０を貫通するように複数の孔１３３が形成され、この複数の孔１３３内に複数の貫通電極Ｔが形成されることによる効果は得られない。その代り、本実施の形態では、第１の実施の形態における複数の孔１３３を形成する工程と複数の貫通電極Ｔを形成する工程が不要になると共に、複数の表面電極３２の形成と同時に複数の導体部１５３を形成することが可能になるという効果が得られる。
【０１９３】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１９４】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態では、１つの絶縁材充填孔１０４を１つの貫通電極Ｔが通過している。しかし、本発明では、径の大きな絶縁材充填孔１０４を形成して、１つの絶縁材充填孔１０４を複数の貫通電極Ｔが通過するようにしてもよい。
【符号の説明】
【０１９５】
１…複合型積層チップパッケージ、１Ｓ…サブパッケージ、２…本体、２Ｍ…主要部分、４…第１の端子、５…第２の端子、１０Ｓ１，１０Ｓ２…階層部分、３０…半導体チップ、Ｔ…貫通電極。
【特許請求の範囲】
【請求項１】
上面と下面を有する本体を備え、前記本体は、
上面と下面を有する主要部分と、
前記主要部分の上面に配置された複数の第１の端子と、
前記主要部分の下面に配置された複数の第２の端子とを有し、
前記主要部分は、積層された第１および第２の階層部分と、それぞれ前記第１および第２の階層部分を貫通する複数の貫通電極とを含み、
前記複数の貫通電極は、前記複数の第１の端子と複数の第２の端子に電気的に接続され、
前記第１および第２の階層部分の各々は、第１の面とその反対側の第２の面とを有する半導体チップと、複数の表面電極とを含み、
前記複数の表面電極は、前記半導体チップに対して前記第２の面とは反対側に配置され、
前記第１の階層部分と第２の階層部分は、前記第２の面同士が対向するように接合され、
前記複数の第１の端子は、前記第１の階層部分における前記複数の表面電極を用いて構成され、
前記複数の第２の端子は、前記第２の階層部分における前記複数の表面電極を用いて構成されていることを特徴とする積層チップパッケージ。
【請求項２】
前記第１および第２の階層部分における前記複数の表面電極のレイアウトは同じであり、
前記複数の表面電極は、前記第１の階層部分において前記複数の第１の端子を構成するために用いられる複数の第１の端子構成部と、前記第２の階層部分において前記複数の第２の端子を構成するために用いられる複数の第２の端子構成部とを含むことを特徴とする請求項１記載の積層チップパッケージ。
【請求項３】
前記複数の表面電極は、１つの第１の端子構成部と１つの第２の端子構成部とを電気的に接続する接続部を１つ以上含むことを特徴とする請求項２記載の積層チップパッケージ。
【請求項４】
前記複数の表面電極は、前記半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、
前記第１および第２の階層部分の少なくとも一方において、前記複数のチップ接続表面電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項１記載の積層チップパッケージ。
【請求項５】
前記第１の階層部分における複数の表面電極は、前記複数の第１の端子を構成するために用いられない１つ以上の表面電極を含み、
前記第２の階層部分における複数の表面電極は、前記複数の第２の端子を構成するために用いられない１つ以上の表面電極を含むことを特徴とする請求項１記載の積層チップパッケージ。
【請求項６】
前記本体の上面に垂直な方向から見たときに、前記複数の第２の端子は、前記複数の第１の端子とオーバーラップする位置に配置され、
前記複数の第２の端子が、それぞれ対応する第１の端子に前記貫通電極を介して電気的に接続されることによって、互いに電気的に接続された第１の端子と第２の端子の複数の対が形成され、
前記複数の対は、複数の非オーバーラップ端子対を含み、前記非オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなることを特徴とする請求項１記載の積層チップパッケージ。
【請求項７】
前記複数の対は、更に、複数のオーバーラップ端子対を含み、前記オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなることを特徴とする請求項６記載の積層チップパッケージ。
【請求項８】
前記複数の貫通電極は、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ前記第１および第２の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続貫通電極と、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ前記第１および第２の階層部分の半導体チップのいずれにも電気的に接続されていないバイパス貫通電極とを含むことを特徴とする請求項６記載の積層チップパッケージ。
【請求項９】
前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項１記載の積層チップパッケージ。
【請求項１０】
前記第１および第２の階層部分の一方は第１の種類の階層部分であり、前記第１および第２の階層部分の他方は第２の種類の階層部分であり、
前記第１の種類の階層部分では、前記半導体チップは、前記複数の貫通電極のうちの２つ以上の貫通電極に電気的に接続され、
前記第２の種類の階層部分では、前記半導体チップは、いずれの貫通電極にも電気的に接続されていないことを特徴とする請求項１記載の積層チップパッケージ。
【請求項１１】
前記第１の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第２の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項１０記載の積層チップパッケージ。
【請求項１２】
請求項１記載の積層チップパッケージを複数個製造する方法であって、
各々が前記第１および第２の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される２つの基礎構造物を積層して、積層基礎構造物を作製する工程と、
前記積層基礎構造物を用いて、前記積層チップパッケージを複数個作製する工程とを備えたことを特徴とする積層チップパッケージの製造方法。
【請求項１３】
前記積層基礎構造物を作製する工程は、
後に、前記複数の貫通電極を収容するための複数の孔と前記複数の貫通電極とが形成されることによって前記積層基礎構造物となる初期積層基礎構造物を作製する工程と、
前記初期積層基礎構造物に前記複数の孔を形成する形成する工程と、
前記複数の孔内に前記複数の貫通電極を形成する工程とを含むことを特徴とする請求項１２記載の積層チップパッケージの製造方法。
【請求項１４】
前記２つの基礎構造物の各々は、前記複数の貫通電極を構成するための複数の導体部を含み、
前記積層基礎構造物を作製する工程において、前記２つの基礎構造物における複数の導体部同士が互いに電気的に接続されることによって前記複数の貫通電極が形成されることを特徴とする請求項１２記載の積層チップパッケージの製造方法。
【請求項１５】
前記複数の表面電極は、前記半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、
前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
それぞれ前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作する半導体チップ予定部では前記複数のチップ接続表面電極が前記半導体チップ予定部に接触してこれに電気的に接続され、正常に動作しない半導体チップ予定部では前記複数のチップ接続表面電極が前記半導体チップ予定部に接触しないように、前記複数のチップ接続表面電極を形成する工程とを含むことを特徴とする請求項１２記載の積層チップパッケージの製造方法。
【請求項１６】
積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続された複合型積層チップパッケージであって、
前記複数のサブパッケージの各々は、上面と下面を有する本体を備え、前記本体は、
上面と下面を有する主要部分と、
前記主要部分の上面に配置された複数の第１の端子と、
前記主要部分の下面に配置された複数の第２の端子とを有し、
前記主要部分は、積層された第１および第２の階層部分と、それぞれ前記第１および第２の階層部分を貫通する複数の貫通電極とを含み、
前記複数の貫通電極は、前記複数の第１の端子と複数の第２の端子に電気的に接続され、
前記第１および第２の階層部分の各々は、第１の面とその反対側の第２の面とを有する半導体チップと、複数の表面電極とを含み、
前記複数の表面電極は、前記半導体チップに対して前記第２の面とは反対側に配置され、
前記第１の階層部分と第２の階層部分は、前記第２の面同士が対向するように接合され、
前記複数の第１の端子は、前記第１の階層部分における前記複数の表面電極を用いて構成され、
前記複数の第２の端子は、前記第２の階層部分における前記複数の表面電極を用いて構成され、
上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける複数の第２の端子は、下側のサブパッケージにおける複数の第１の端子に電気的に接続されていることを特徴とする複合型積層チップパッケージ。
【請求項１７】
前記第１および第２の階層部分における前記複数の表面電極のレイアウトは同じであり、
前記複数の表面電極は、前記第１の階層部分において前記複数の第１の端子を構成するために用いられる複数の第１の端子構成部と、前記第２の階層部分において前記複数の第２の端子を構成するために用いられる複数の第２の端子構成部とを含むことを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項１８】
前記複数の表面電極は、１つの第１の端子構成部と１つの第２の端子構成部とを電気的に接続する接続部を１つ以上含むことを特徴とする請求項１７記載の複合型積層チップパッケージ。
【請求項１９】
前記複数の表面電極は、前記半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、
前記第１および第２の階層部分の少なくとも一方において、前記複数のチップ接続表面電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項２０】
前記第１の階層部分における複数の表面電極は、前記複数の第１の端子を構成するために用いられない１つ以上の表面電極を含み、
前記第２の階層部分における複数の表面電極は、前記複数の第２の端子を構成するために用いられない１つ以上の表面電極を含むことを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項２１】
前記本体の上面に垂直な方向から見たときに、前記複数の第２の端子は、前記複数の第１の端子とオーバーラップする位置に配置され、
前記複数の第２の端子が、それぞれ対応する第１の端子に前記貫通電極を介して電気的に接続されることによって、互いに電気的に接続された第１の端子と第２の端子の複数の対が形成され、
前記複数の対は、複数の非オーバーラップ端子対を含み、前記非オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなることを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項２２】
前記複数の対は、更に、複数のオーバーラップ端子対を含み、前記オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなることを特徴とする請求項２１記載の複合型積層チップパッケージ。
【請求項２３】
前記複数の貫通電極は、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ前記第１および第２の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続貫通電極と、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ前記第１および第２の階層部分の半導体チップのいずれにも電気的に接続されていないバイパス貫通電極とを含むことを特徴とする請求項２１記載の複合型積層チップパッケージ。
【請求項２４】
前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項２５】
前記複数のサブパッケージのうちの少なくとも１つにおいて、前記第１および第２の階層部分の一方は第１の種類の階層部分であり、前記第１および第２の階層部分の他方は第２の種類の階層部分であり、
前記第１の種類の階層部分では、前記半導体チップは、前記複数の貫通電極のうちの２つ以上の貫通電極に電気的に接続され、
前記第２の種類の階層部分では、前記半導体チップは、いずれの貫通電極にも電気的に接続されておらず、
複合型積層チップパッケージは、更に、複数のサブパッケージのうちのいずれかに電気的に接続された追加部分を備え、
前記追加部分は、
少なくとも１つの追加半導体チップと、
前記少なくとも１つの追加半導体チップが前記少なくとも１つのサブパッケージの第２の種類の階層部分における半導体チップの代替となるように、前記複数のサブパッケージのうちのいずれかにおける複数の第１の端子または複数の第２の端子と前記少なくとも１つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えたことを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項２６】
前記階層部分内の半導体チップおよび前記追加半導体チップは、それぞれ、複数のメモリセルを含むことを特徴とする請求項２５記載の複合型積層チップパッケージ。
【請求項２７】
請求項１６記載の複合型積層チップパッケージを製造する方法であって、
前記複数のサブパッケージを作製する工程と、
前記複数のサブパッケージを積層し且つ互いに電気的に接続する工程と
を備えたことを特徴とする複合型積層チップパッケージの製造方法。
【請求項２８】
請求項２５記載の複合型積層チップパッケージを製造する方法であって、
前記複数のサブパッケージを作製する工程と、
前記追加部分を作製する工程と、
前記複数のサブパッケージと追加部分とを積層し且つ互いに電気的に接続する工程と
を備えたことを特徴とする複合型積層チップパッケージの製造方法。
【請求項１】
上面と下面を有する本体を備え、前記本体は、
上面と下面を有する主要部分と、
前記主要部分の上面に配置された複数の第１の端子と、
前記主要部分の下面に配置された複数の第２の端子とを有し、
前記主要部分は、積層された第１および第２の階層部分と、それぞれ前記第１および第２の階層部分を貫通する複数の貫通電極とを含み、
前記複数の貫通電極は、前記複数の第１の端子と複数の第２の端子に電気的に接続され、
前記第１および第２の階層部分の各々は、第１の面とその反対側の第２の面とを有する半導体チップと、複数の表面電極とを含み、
前記複数の表面電極は、前記半導体チップに対して前記第２の面とは反対側に配置され、
前記第１の階層部分と第２の階層部分は、前記第２の面同士が対向するように接合され、
前記複数の第１の端子は、前記第１の階層部分における前記複数の表面電極を用いて構成され、
前記複数の第２の端子は、前記第２の階層部分における前記複数の表面電極を用いて構成されていることを特徴とする積層チップパッケージ。
【請求項２】
前記第１および第２の階層部分における前記複数の表面電極のレイアウトは同じであり、
前記複数の表面電極は、前記第１の階層部分において前記複数の第１の端子を構成するために用いられる複数の第１の端子構成部と、前記第２の階層部分において前記複数の第２の端子を構成するために用いられる複数の第２の端子構成部とを含むことを特徴とする請求項１記載の積層チップパッケージ。
【請求項３】
前記複数の表面電極は、１つの第１の端子構成部と１つの第２の端子構成部とを電気的に接続する接続部を１つ以上含むことを特徴とする請求項２記載の積層チップパッケージ。
【請求項４】
前記複数の表面電極は、前記半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、
前記第１および第２の階層部分の少なくとも一方において、前記複数のチップ接続表面電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項１記載の積層チップパッケージ。
【請求項５】
前記第１の階層部分における複数の表面電極は、前記複数の第１の端子を構成するために用いられない１つ以上の表面電極を含み、
前記第２の階層部分における複数の表面電極は、前記複数の第２の端子を構成するために用いられない１つ以上の表面電極を含むことを特徴とする請求項１記載の積層チップパッケージ。
【請求項６】
前記本体の上面に垂直な方向から見たときに、前記複数の第２の端子は、前記複数の第１の端子とオーバーラップする位置に配置され、
前記複数の第２の端子が、それぞれ対応する第１の端子に前記貫通電極を介して電気的に接続されることによって、互いに電気的に接続された第１の端子と第２の端子の複数の対が形成され、
前記複数の対は、複数の非オーバーラップ端子対を含み、前記非オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなることを特徴とする請求項１記載の積層チップパッケージ。
【請求項７】
前記複数の対は、更に、複数のオーバーラップ端子対を含み、前記オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなることを特徴とする請求項６記載の積層チップパッケージ。
【請求項８】
前記複数の貫通電極は、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ前記第１および第２の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続貫通電極と、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ前記第１および第２の階層部分の半導体チップのいずれにも電気的に接続されていないバイパス貫通電極とを含むことを特徴とする請求項６記載の積層チップパッケージ。
【請求項９】
前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項１記載の積層チップパッケージ。
【請求項１０】
前記第１および第２の階層部分の一方は第１の種類の階層部分であり、前記第１および第２の階層部分の他方は第２の種類の階層部分であり、
前記第１の種類の階層部分では、前記半導体チップは、前記複数の貫通電極のうちの２つ以上の貫通電極に電気的に接続され、
前記第２の種類の階層部分では、前記半導体チップは、いずれの貫通電極にも電気的に接続されていないことを特徴とする請求項１記載の積層チップパッケージ。
【請求項１１】
前記第１の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第２の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項１０記載の積層チップパッケージ。
【請求項１２】
請求項１記載の積層チップパッケージを複数個製造する方法であって、
各々が前記第１および第２の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される２つの基礎構造物を積層して、積層基礎構造物を作製する工程と、
前記積層基礎構造物を用いて、前記積層チップパッケージを複数個作製する工程とを備えたことを特徴とする積層チップパッケージの製造方法。
【請求項１３】
前記積層基礎構造物を作製する工程は、
後に、前記複数の貫通電極を収容するための複数の孔と前記複数の貫通電極とが形成されることによって前記積層基礎構造物となる初期積層基礎構造物を作製する工程と、
前記初期積層基礎構造物に前記複数の孔を形成する形成する工程と、
前記複数の孔内に前記複数の貫通電極を形成する工程とを含むことを特徴とする請求項１２記載の積層チップパッケージの製造方法。
【請求項１４】
前記２つの基礎構造物の各々は、前記複数の貫通電極を構成するための複数の導体部を含み、
前記積層基礎構造物を作製する工程において、前記２つの基礎構造物における複数の導体部同士が互いに電気的に接続されることによって前記複数の貫通電極が形成されることを特徴とする請求項１２記載の積層チップパッケージの製造方法。
【請求項１５】
前記複数の表面電極は、前記半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、
前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
それぞれ前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、
前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作する半導体チップ予定部では前記複数のチップ接続表面電極が前記半導体チップ予定部に接触してこれに電気的に接続され、正常に動作しない半導体チップ予定部では前記複数のチップ接続表面電極が前記半導体チップ予定部に接触しないように、前記複数のチップ接続表面電極を形成する工程とを含むことを特徴とする請求項１２記載の積層チップパッケージの製造方法。
【請求項１６】
積層された複数のサブパッケージを備え、上下に隣接する２つのサブパッケージが電気的に接続された複合型積層チップパッケージであって、
前記複数のサブパッケージの各々は、上面と下面を有する本体を備え、前記本体は、
上面と下面を有する主要部分と、
前記主要部分の上面に配置された複数の第１の端子と、
前記主要部分の下面に配置された複数の第２の端子とを有し、
前記主要部分は、積層された第１および第２の階層部分と、それぞれ前記第１および第２の階層部分を貫通する複数の貫通電極とを含み、
前記複数の貫通電極は、前記複数の第１の端子と複数の第２の端子に電気的に接続され、
前記第１および第２の階層部分の各々は、第１の面とその反対側の第２の面とを有する半導体チップと、複数の表面電極とを含み、
前記複数の表面電極は、前記半導体チップに対して前記第２の面とは反対側に配置され、
前記第１の階層部分と第２の階層部分は、前記第２の面同士が対向するように接合され、
前記複数の第１の端子は、前記第１の階層部分における前記複数の表面電極を用いて構成され、
前記複数の第２の端子は、前記第２の階層部分における前記複数の表面電極を用いて構成され、
上下に隣接する任意の２つのサブパッケージにおいて、上側のサブパッケージにおける複数の第２の端子は、下側のサブパッケージにおける複数の第１の端子に電気的に接続されていることを特徴とする複合型積層チップパッケージ。
【請求項１７】
前記第１および第２の階層部分における前記複数の表面電極のレイアウトは同じであり、
前記複数の表面電極は、前記第１の階層部分において前記複数の第１の端子を構成するために用いられる複数の第１の端子構成部と、前記第２の階層部分において前記複数の第２の端子を構成するために用いられる複数の第２の端子構成部とを含むことを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項１８】
前記複数の表面電極は、１つの第１の端子構成部と１つの第２の端子構成部とを電気的に接続する接続部を１つ以上含むことを特徴とする請求項１７記載の複合型積層チップパッケージ。
【請求項１９】
前記複数の表面電極は、前記半導体チップとの電気的接続のための複数のチップ接続表面電極を含み、
前記第１および第２の階層部分の少なくとも一方において、前記複数のチップ接続表面電極は、前記半導体チップに接触してこれに電気的に接続されていることを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項２０】
前記第１の階層部分における複数の表面電極は、前記複数の第１の端子を構成するために用いられない１つ以上の表面電極を含み、
前記第２の階層部分における複数の表面電極は、前記複数の第２の端子を構成するために用いられない１つ以上の表面電極を含むことを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項２１】
前記本体の上面に垂直な方向から見たときに、前記複数の第２の端子は、前記複数の第１の端子とオーバーラップする位置に配置され、
前記複数の第２の端子が、それぞれ対応する第１の端子に前記貫通電極を介して電気的に接続されることによって、互いに電気的に接続された第１の端子と第２の端子の複数の対が形成され、
前記複数の対は、複数の非オーバーラップ端子対を含み、前記非オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなることを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項２２】
前記複数の対は、更に、複数のオーバーラップ端子対を含み、前記オーバーラップ端子対の各々は、互いに電気的に接続され且つ前記本体の上面に垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか１つの第１の端子といずれか１つの第２の端子からなることを特徴とする請求項２１記載の複合型積層チップパッケージ。
【請求項２３】
前記複数の貫通電極は、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ前記第１および第２の階層部分の少なくとも一方の半導体チップとの電気的接続に用いられるチップ接続貫通電極と、いずれか１つの非オーバーラップ端子対に電気的に接続され且つ前記第１および第２の階層部分の半導体チップのいずれにも電気的に接続されていないバイパス貫通電極とを含むことを特徴とする請求項２１記載の複合型積層チップパッケージ。
【請求項２４】
前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項２５】
前記複数のサブパッケージのうちの少なくとも１つにおいて、前記第１および第２の階層部分の一方は第１の種類の階層部分であり、前記第１および第２の階層部分の他方は第２の種類の階層部分であり、
前記第１の種類の階層部分では、前記半導体チップは、前記複数の貫通電極のうちの２つ以上の貫通電極に電気的に接続され、
前記第２の種類の階層部分では、前記半導体チップは、いずれの貫通電極にも電気的に接続されておらず、
複合型積層チップパッケージは、更に、複数のサブパッケージのうちのいずれかに電気的に接続された追加部分を備え、
前記追加部分は、
少なくとも１つの追加半導体チップと、
前記少なくとも１つの追加半導体チップが前記少なくとも１つのサブパッケージの第２の種類の階層部分における半導体チップの代替となるように、前記複数のサブパッケージのうちのいずれかにおける複数の第１の端子または複数の第２の端子と前記少なくとも１つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えたことを特徴とする請求項１６記載の複合型積層チップパッケージ。
【請求項２６】
前記階層部分内の半導体チップおよび前記追加半導体チップは、それぞれ、複数のメモリセルを含むことを特徴とする請求項２５記載の複合型積層チップパッケージ。
【請求項２７】
請求項１６記載の複合型積層チップパッケージを製造する方法であって、
前記複数のサブパッケージを作製する工程と、
前記複数のサブパッケージを積層し且つ互いに電気的に接続する工程と
を備えたことを特徴とする複合型積層チップパッケージの製造方法。
【請求項２８】
請求項２５記載の複合型積層チップパッケージを製造する方法であって、
前記複数のサブパッケージを作製する工程と、
前記追加部分を作製する工程と、
前記複数のサブパッケージと追加部分とを積層し且つ互いに電気的に接続する工程と
を備えたことを特徴とする複合型積層チップパッケージの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【公開番号】特開２０１２−８４８４１（Ｐ２０１２−８４８４１Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１１−１０６８０４（Ｐ２０１１−１０６８０４）
【出願日】平成２３年５月１２日（２０１１．５．１２）
【出願人】（５００４７５６４９）ヘッドウェイテクノロジーズ インコーポレイテッド (251)
【出願人】（５００３９３８９３）新科實業有限公司 (361)
【氏名又は名称原語表記】ＳＡＥ Ｍａｇｎｅｔｉｃｓ（Ｈ．Ｋ．）Ｌｔｄ．
【住所又は居所原語表記】ＳＡＥ Ｔｅｃｈｎｏｌｏｇｙ Ｃｅｎｔｒｅ， ６ Ｓｃｉｅｎｃｅ Ｐａｒｋ Ｅａｓｔ Ａｖｅｎｕｅ， Ｈｏｎｇ Ｋｏｎｇ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｓｈａｔｉｎ， Ｎ．Ｔ．， Ｈｏｎｇ Ｋｏｎｇ
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２３年５月１２日（２０１１．５．１２）
【出願人】（５００４７５６４９）ヘッドウェイテクノロジーズ インコーポレイテッド (251)
【出願人】（５００３９３８９３）新科實業有限公司 (361)
【氏名又は名称原語表記】ＳＡＥ Ｍａｇｎｅｔｉｃｓ（Ｈ．Ｋ．）Ｌｔｄ．
【住所又は居所原語表記】ＳＡＥ Ｔｅｃｈｎｏｌｏｇｙ Ｃｅｎｔｒｅ， ６ Ｓｃｉｅｎｃｅ Ｐａｒｋ Ｅａｓｔ Ａｖｅｎｕｅ， Ｈｏｎｇ Ｋｏｎｇ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｓｈａｔｉｎ， Ｎ．Ｔ．， Ｈｏｎｇ Ｋｏｎｇ
【Ｆターム（参考）】
[ Back to top ]