半導体装置およびその製造方法

【課題】エアギャップ構造を簡易な方法で形成する。
【解決手段】本発明の一態様の半導体装置の製造方法によれば、半導体基板上に導電層を含む被加工膜を形成する工程と、前記被加工膜上にダミー膜を形成する工程と、を備えている。さらに、前記ダミー膜を所望の形状にデポ条件の異方性エッチングにより加工する工程と、前記被加工膜を所望の形状に異方性エッチングにより加工する工程と、前記所望の形状に加工された被加工膜上の前記ダミー膜を異方性エッチングにより除去する工程と、前記被加工膜上に上層膜を形成する工程と、を備えている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の要求により、配線間隔は縮小され、酸化膜や窒化膜等が埋め込まれた隣接配線間の寄生容量による配線間干渉などが問題となっている。これを低減する方法として、隣接配線間を空隙とするいわゆるエアギャップ構造が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３０６７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
エアギャップ構造を簡易な方法で形成する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置の製造方法によれば、半導体基板上に導電層を含む被加工膜を形成する工程と、前記被加工膜上にダミー膜を形成する工程と、を備えている。さらに、前記ダミー膜を所望の形状にデポ条件の異方性エッチングにより加工する工程と、前記被加工膜を所望の形状に異方性エッチングにより加工する工程と、前記所望の形状に加工された被加工膜上の前記ダミー膜を異方性エッチングにより除去する工程と、前記被加工膜上に上層膜を形成する工程と、を備えている。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの全体図である。
【図２】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの平面図である。
【図３】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの断面図であり、図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、である。
【図４】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの工程断面図（その１）であり、図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、である。
【図５】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの工程断面図（その２）であり、図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、である。
【図６】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの工程断面図（その３）であり、図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、である。
【図７】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの工程断面図（その４）であり、図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、である。
【図８】本発明の実施例２に係るＲｅＲＡＭの一部の斜視図、である。
【図９】本発明の実施例２に係るＲｅＲＡＭの断面図であり、図８のＡ−Ａに沿って切断し矢印方向に眺めた断面図、である。
【図１０】本発明の実施例２に係るＲｅＲＡＭの工程断面図（その１）であり、図８のＡ−Ａに沿って切断し矢印方向に眺めた断面図、である。
【図１１】本発明の実施例２に係るＲｅＲＡＭの工程断面図（その２）であり、図８のＡ−Ａに沿って切断し矢印方向に眺めた断面図、である。
【図１２】本発明の実施例２に係るＲｅＲＡＭの工程断面図（その３）であり、図８のＡ−Ａに沿って切断し矢印方向に眺めた断面図、である。
【図１３】本発明の実施例２に係るＲｅＲＡＭの工程断面図（その４）であり、図８のＡ−Ａに沿って切断し矢印方向に眺めた断面図、である。
【図１４】本発明の実施例２に係るＲｅＲＡＭの工程断面図（その５）であり、図８のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。
【図１５】本発明の実施例２に係るＲｅＲＡＭの工程断面図（その６）であり、図８のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。
【図１６】本発明の実施例２に係るＲｅＲＡＭの工程断面図（その７）であり、図８のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。
【図１７】本発明の実施例２に係るＲｅＲＡＭの工程断面図（その８）であり、図８のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照しながら説明する。
【実施例１】
【０００８】
図１は、本発明の第１の実施形態に係る半導体装置（例えば、ＮＡＮＤ型フラッシュメモリ）の全体図を示す。この実施形態に係るＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ領域１０１、周辺回路領域１０２によって構成されている。
【０００９】
メモリセルアレイ領域１０１では、最小線幅のＬ／Ｓ（ＬｉｎｅａｎｄＳｐａｃｅ）により、配線層（例えばワード線）が形成される。周辺回路領域２０２では、最小線幅よりも大きい寸法の配線パターンが形成される。
【００１０】
図２は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリメモリのセルアレイ領域１０１の平面図である。図２で示されるメモリセルアレイ領域においては、半導体基板１上にＬ／Ｓ状に形成された素子分離溝に素子分離絶縁膜１０３が埋め込まれている。素子分離絶縁膜１０３に直交する方向に配線層（ワード線）１０４が形成されている。配線層１０４間のエアギャップ構造（空隙）１０５の上に、図示しない層間絶縁膜である例えばＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜が形成されている。
【００１１】
図３は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイ領域１０１を図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図である。半導体基板１上に、シリコン酸化膜からなるゲート絶縁膜１０を介して、多結晶シリコン膜からなる浮遊ゲート電極１１、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）等からなるＩＰＤ（ＩｎｔｅｒＰｏｌｙＤｉｅｌｅｃｔｒｉｃ）１２、多結晶シリコン膜からなる制御ゲート電極１３により形成されている配線層（ゲート配線層）１０４が形成されている。配線層１０４間にはエアギャップ構造（空隙）１０５が存在し、エアギャップ構造１０５上には、エッチング生成物１５の上に層間絶縁膜であるＴＥＯＳ膜１０６が形成されている。なお、低い配線抵抗を得るために制御ゲート電極は、多結晶シリコン膜とＣｏＳｉやＮｉＳｉ等のシリサイド膜との積層構造により形成されてもよい。
【００１２】
図４〜図９は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。図４〜図９は、図２のＡ−Ａに沿って切断し矢印方向に眺めた工程断面図を表す。
【００１３】
まず、半導体基板１上に、図示しない素子分離領域と素子分離領域内に埋め込まれた素子分離絶縁膜が形成される。このとき、浮遊ゲート電極の一部となる導電層が同時に形成されてもよい。次に、図４に示されるように、半導体基板１上にゲート絶縁膜１０を介して浮遊ゲート電極１１、ＩＰＤ１２、制御ゲート電極１３およびエアギャップ形成用のシリコン酸化膜からなるダミー層１４が形成される。
【００１４】
図５に示されるように、フォトリソグラフィ工程によりパターニングされたフォトレジスト５０をマスクとして、ダミー層１４、制御ゲート電極１３、ＩＰＤ１２、浮遊ゲート電極１１が異方性エッチング（例えばＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ））により加工される。フォトレジスト５０の代わりに、フォトレジストをマスクとして加工されたマスク材（例えばシリコン窒化膜）を用いてもよい。このとき、エッチング生成物１５によりエアギャップ構造形成のための上部バリア膜を形成するために、配線層１０４のエッチングの際に少なくともダミー層１４はデポ条件によりエッチングされて、ダミー層１４の側壁にエッチング生成物が付着していることが望ましい。続いてフォトレジスト５０が除去される。これにより、図６に示されるように、ダミー層１４の側壁にエッチング生成物１５が付着した状態になる。
【００１５】
次に、図７に示されるように、ダミー層１４を除去するためのＲＩＥ工程が行われる。ダミー層１４はエッチングされるが、ダミー層１４がエッチングにより薄くなるとともに、ダミー層１４の側壁に付着したエッチング生成物１５は、配線層１０３のスペース側に曲がり、やがて隣接する配線のエッチング生成物と接して、配線層１０４のスペース上部をカバーする（上部バリア膜）。
【００１６】
ダミー層１４の除去のためのエッチングは、配線層１０４のエッチング後に同一の装置内でエッチングガスを変更して行われるので、実質的には加工段階では工程増が発生しない。
【００１７】
次に、図３に示されるように、層間絶縁膜１０６を堆積させる。配線層１０４のスペース部分はエッチング生成物１５（上部バリア膜）によりカバーされているので、配線層１０４のスペースには層間絶縁膜１０６は埋め込まれず、エアギャップ構造１０５が形成される。
【００１８】
以上述べたように、本発明の実施形態によれば、簡易な方法で配線間のエアギャップ構造が形成される。
【実施例２】
【００１９】
図８は、本発明の第２の実施形態に係る半導体装置（例えば、ＲｅＲＡＭ（ＲｅｓｉｓｔｉｖｅＲａｍｄａｍＡｃｃｅｓｓＭｅｍｏｒｙ）のメモリセルアレイ層の一部の斜視図である（半導体基板、層間絶縁膜、上部メタル配線層は省略してある）。
【００２０】
複数のワード線ＷＬ＜０＞〜ＷＬ＜２＞が平行に配設され、これと交差して複数のビット線ＢＬ＜０＞〜ＢＬ＜２＞が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬおよびビット線ＢＬは、熱に強く、かつ抵抗値が低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００２１】
メモリセルＭＣは、後に図９に示されるように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタルおよび接着層として機能する第１電極、第２電極が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、Ｔｉ、ＴｉＮ、ＴａＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するものを用いることができる。
【００２２】
図９は、本発明の第２の実施形態に係る半導体装置の断面図であり、図８のＡ−Ａ線（ＢＬ方向）に沿って切断し、矢印方向に眺めた断面図である。半導体基板２０１上に第１層間絶縁膜２０５が形成されている。第１層間絶縁膜２０５の上には、メモリセルアレイ層のワード線ＷＬを構成する第１メタル２２７が形成されている。この第１メタル２２７の上層に、バリアメタル２２８が形成されている。なお、第１メタル２２７の下層にバリアメタルを形成しても良い。これらのバリアメタルは、Ｔｉ及びＴｉＮの両方又は一方によって形成することができる。バリアメタル２２８の上方には、ダイオード等の非オーミック素子（ＮＯ）２２９が形成されている。この非オーミック素子２２９の上には、第１電極２３０、可変抵抗素子（ＶＲ）２３１及び第２電極２３２がこの順に形成されている。これにより、バリアメタル２２８から第２電極２３２までがメモリセルＭＣとして構成されている。なお、第１電極２３０の下部及び第２電極２３２の上部にバリアメタルが挿入されていても良いし、第２電極２３２の下側または第１電極２３０の上側にバリアメタル、接着層等が挿入されていても良い。隣接するメモリセルＭＣとメモリセルＭＣとの間はＷＬに平行な方向（ＷＬ方向）もＢＬに平行な方向（ＢＬ方向）もエアギャップ構造（空隙）２３５となっている。更に、メモリセルアレイの各メモリセルＭＣの上にワード線ＷＬと直交する方向に延びる第２の配線であるビット線ＢＬを構成する第２メタル２３６が形成されている。その上に、層間絶縁膜２４０及び上部メタル配線層２４１が形成され、可変抵抗メモリである不揮発性メモリが形成されている。なお、二層構造は、例えば、第２メタル２３６を第２層目のメモリセルアレイ層との共有ビット線ＢＬとし、その上にバリアメタル２２８から第２電極２３２までを積層させ、さらに第２層目のメモリセルアレイ層のワード線ＷＬとなるメタル配線を形成することで実現できる。三層構造以上の多層構造は、上記の手順を必要な層数分だけ繰り返すことにより実現できる。
【００２３】
図１０〜図１７は、本発明の第２の実施形態に係る半導体装置の工程断面図である。図１０〜図１３は、図８のＡ−Ａ（ＢＬ方向）に沿って切断し矢印方向に眺めた工程断面図を、図１４〜図１７は図８のＢ−Ｂ（ＷＬ方向）に沿って切断し矢印方向に眺めた工程断面図を、それぞれ表す。
【００２４】
図１０に示されるように、半導体基板２０１上に形成された第１層間絶縁膜２０５上に、メモリセルアレイのワード線ＷＬを構成する第１メタル層２２７が、例えばＷ等の低抵抗金属で形成される。この第１メタル層２２７の上に、バリアメタル層２２８が形成される。バリアメタル層２２８の上方には、ダイオード等の非オーミック素子層２２９が形成される。この非オーミック素子層２２９の上には、第１電極層２３０、可変抵抗素子層２３１及び第２電極層２３２がこの順に形成される。第２電極２３２層の上には、エアギャップ形成用の例えば多結晶シリコン膜からなるダミー層２３３が形成される。
【００２５】
図１１に示されるように、フォトリソグラフィ工程によりＷＬ方向にＬ／Ｓ状にパターニングされたフォトレジストをマスクとして、ダミー層２３３、第２電極層２３２、可変抵抗素子層２３１、第１電極層２３０、非オーミック素子層２２９、バリアメタル層２２８、第１メタル層２２７が異方性エッチングにより加工される。フォトレジストの代わりに、フォトレジストをマスクとして加工されたシリコン酸化膜やシリコン窒化膜等からなる単層または積層構造のマスク材を用いてもよい。このとき、エアギャップ構造形成のための上部バリア膜を形成するためには、メモリセルＭＣの各層がエッチングされる際に、少なくともダミー層２３３はデポ条件によりエッチングされて、ダミー層２３３の側壁にエッチング生成物が付着していることが望ましい。続いてフォトレジストが除去される。これにより、図１１に示されるように、ダミー層２３３の側壁にエッチング生成物２３４が付着した状態になる。
【００２６】
次に、図１２に示されるように、ダミー層２３３を除去するためのＲＩＥ工程が行われる。ダミー層２３３はエッチングにより除去されるが、ダミー層２３３の膜厚がエッチングにより薄くなるとともに、ダミー層２３３の側壁に付着したエッチング生成物２３４は、メモリセルＭＣのスペース側に曲がり、やがて隣接するメモリセルＭＣのエッチング生成物２３４と接して、メモリセルＭＣのスペース上部をカバーする（上部バリア膜）。
【００２７】
ダミー層２３３を除去するためのエッチングは、実施例１と同様にメモリセルＭＣのエッチング後に同一の装置内でエッチングガスを変更して行われるので、実質的には加工段階では工程増が発生しない。
【００２８】
次に、図１３に示されるように、第２メタル層（ＢＬ）２３６を堆積させ、平坦化が必要ならば適宜ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）工程等により平坦化が行われる。メモリセルＭＣのスペース部分はエッチング生成物２３４（上部バリア膜）によりカバーされているので、メモリセルＭＣのスペースには第２メタル層２３６は埋め込まれない。この段階では、メモリセルＭＣはＷＬ方向のＬ／Ｓパターンであり、ＢＬ方向にエアギャップ構造（空隙）２３５が形成される。
【００２９】
次に、図１４に示されるように第２メタル層２３６上に、エアギャップ形成用のシリコン酸化膜またはシリコン窒化膜等の絶縁膜からなるダミー層２３８が形成される。フォトリソグラフィ工程によりＢＬ方向にＬ／Ｓ状にパターニングされたフォトレジスト５１をマスクとして、ダミー層２３８、第２メタル層２３６、第２電極層２３２、可変抵抗素子層２３１、第１電極層２３０、非オーミック素子層２２９、バリアメタル層２２８、が異方性エッチング（ＲＩＥ）により加工される。フォトレジストの代わりに、フォトレジストをマスクとして加工されたシリコン酸化膜やシリコン窒化膜等からなる単層または積層構造のマスク材を用いてもよい。このとき、エアギャップ構造形成のための上部バリア膜を形成するためには、メモリセルＭＣのエッチングの際に、少なくともダミー層２３８はデポ条件によりエッチングされ、ダミー層２３８の側壁にエッチング生成物が付着していることが望ましい。続いてフォトレジストが除去される。これにより、図１５に示されるように、ダミー層２３８の側壁にエッチング生成物２３９が付着した状態になる。
【００３０】
次に、図１６に示されるように、ダミー層２３８を除去するためのＲＩＥ工程が行われる。ダミー層２３８はエッチングされるが、ダミー層２３８の膜厚がエッチングにより薄くなるとともに、ダミー層２３８の側壁に付着したエッチング生成物２３９は、メモリセルＭＣのＢＬの幅方向のスペース側に曲がり、やがて隣接するメモリセルＭＣのエッチング生成物２３９と接して、メモリセルＭＣのＢＬの幅方向のスペース上部をカバーする（上部バリア膜）。
【００３１】
ダミー層２３８の除去のためのエッチングは、メモリセルＭＣのエッチング後に同一の装置内でエッチングガスを変更して行われるので、実質的には加工段階では工程増が発生しない。
【００３２】
次に、図１７に示されるように、層間絶縁膜２４０を堆積させる。メモリセルＭＣのＷＬ方向のスペース部分はエッチング生成物２３９によりカバーされているので、そのスペースには層間絶縁膜２４０は埋め込まれず、ＷＬ方向のエアギャップ構造（空隙）２３５が形成される。
【００３３】
以上述べたように、本発明の第２の実施形態によれば、簡易な方法でメモリセル間のＷＬ方向およびＢＬ方向のエアギャップ構造が形成される。
【符号の説明】
【００３４】
１、２０１半導体基板
１０ゲート絶縁膜
１１浮遊ゲート電極
１２ＩＰＤ
１３制御ゲート電極
１４、２３３、２３８ダミー層
１５、２３４、２３９エッチング生成物
２０、２４１上層メタル配線
５０、５１フォトレジスト
１００ＮＡＮＤ型フラッシュメモリ
１０１メモリセル領域
１０２周辺回路領域
１０３素子分離絶縁膜
１０４配線層
１０５、２３５エアギャップ構造（空隙）
１０６、２４０層間絶縁膜
２０５第１層間絶縁膜
２２７第１メタル
２２８バリアメタル
２２９非オーミック素子（ＮＯ）
２３０第１電極
２３１可変抵抗素子（ＶＲ）
２３２第２電極
２３６第２メタル
ＭＣＲｅＲＡＭメモリセル
ＢＬ、ＢＬ＜０＞〜ＢＬ＜２＞ビット線
ＷＬ、ＷＬ＜０＞〜ＷＬ＜２＞ワード線

【特許請求の範囲】
【請求項１】
半導体基板上に導電膜を含む被加工膜を形成する工程と、
前記被加工膜上にダミー膜を形成する工程と、
前記ダミー膜を所望の形状にデポ条件の異方性エッチングにより加工する工程と、
前記被加工膜を所望の形状に異方性エッチングにより加工する工程と、
前記所望の形状に加工された被加工膜上の前記ダミー膜を異方性エッチングにより除去する工程と
前記被加工膜上に上層膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記ダミー膜は導電膜であり、前記上層膜は導電膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ダミー膜は絶縁膜であり、前記上層膜は絶縁膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記デポ条件の異方性エッチングは、前記所望の形状に加工されたダミー膜の側面にエッチング生成物を形成することを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。

【図１】