半導体装置の製造方法
【課題】 メモリセルアレイ領域と周辺回路領域との配線溝の深さを最適化する。
【解決手段】 本発明の一態様の半導体装置の製造方法によれば、レジストパターンをマスクとして芯材膜を加工する工程と、前記芯材膜上に被加工膜とエッチング選択比がある側壁膜を形成する工程と、前記側壁膜を異方性エッチング工程により加工する工程と、前記芯材膜を前記側壁膜と選択的に除去する工程と、第1領域の前記側壁膜上および前記被加工膜上に絶縁膜を第1の膜厚を有するように形成し、第2領域の前記被加工膜上に前記絶縁膜を第2の膜厚を有するように形成する工程と、を備えている。さらに、前記第2領域においてフォトリソグラフィ工程によりレジストパターンを形成する工程と、前記第1領域における前記側壁膜と前記第2領域における前記レジストパターンとをマスクとして前記絶縁膜および前記被加工膜を加工し、前記被加工膜に配線溝を形成する工程と、を備えている。
【解決手段】 本発明の一態様の半導体装置の製造方法によれば、レジストパターンをマスクとして芯材膜を加工する工程と、前記芯材膜上に被加工膜とエッチング選択比がある側壁膜を形成する工程と、前記側壁膜を異方性エッチング工程により加工する工程と、前記芯材膜を前記側壁膜と選択的に除去する工程と、第1領域の前記側壁膜上および前記被加工膜上に絶縁膜を第1の膜厚を有するように形成し、第2領域の前記被加工膜上に前記絶縁膜を第2の膜厚を有するように形成する工程と、を備えている。さらに、前記第2領域においてフォトリソグラフィ工程によりレジストパターンを形成する工程と、前記第1領域における前記側壁膜と前記第2領域における前記レジストパターンとをマスクとして前記絶縁膜および前記被加工膜を加工し、前記被加工膜に配線溝を形成する工程と、を備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の微細化の要求により、リソグラフィの解像限界以下の配線パターンの形成が必要とされている。これを実現する方法として、いわゆる側壁転写プロセスが知られている。
【0003】
この方法は、配線材料の上にハードマスクおよびレジストを形成し、レジストをスリミングした後、レジストをマスクとしてハードマスクをエッチングする。レジストを剥離した後、側壁膜となる薄膜を堆積させ、異方性エッチングエッチング等を用いて底部および上部の薄膜をエッチングすることで、ハードマスク側壁に側壁膜を形成する。そして、異方性エッチング又は等方性エッチングでハードマスクのみを除去して側壁膜は残す。そして、この側壁膜をマスクとして配線材料を加工する。
【0004】
形成するパターンがダマシン工程の配線パターンの場合、上記配線材料の代わりに配線の層間絶縁膜をエッチングすることにより配線溝が形成され、その溝の中に配線となる金属材料等が埋め込まれ、CMP(Chemical Mechanical Polish)等で平坦化され、配線が形成される。
【0005】
また、半導体記憶装置等の、メモリセルアレイと周辺回路のように配線幅に差のあるパターンを有するデバイスでは、側壁転写プロセスによる解像限界以下の配線パターンと、より幅が広い配線パターンとを同一の配線層に形成する必要がある。この場合のダマシン工程では、側壁膜をマスクとしたエッチングに先立ち、周辺回路領域にはレジストパターンが形成される。その後に、メモリセルアレイでは側壁膜をマスクとして配線溝が加工され、周辺回路領域はレジストパターンをマスクとして、配線溝が加工される。
【0006】
しかしながら、ダマシン工程においてメモリセルアレイと周辺回路の配線溝を同時に形成する場合は、配線溝の深さが両者で同一となる。したがって、金属材料等の埋め込みを容易にするため配線溝が浅い方が望ましいというメモリセルアレイ領域における要請と、配線抵抗の低くするため配線溝が深い方が望ましいという周辺回路領域における要請とを両立させることが困難であった。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平7−263677号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
そこで本発明は、上記のような問題点を考慮し、メモリセルアレイ領域(側壁転写プロセス部分)と周辺回路領域(側壁転写プロセスでない部分)との配線溝の深さを最適化することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様の半導体装置の製造方法によれば、以下の点を特徴としている。半導体基板上に被加工膜を形成する工程と、前記被加工膜上に芯材膜を形成する工程と、第1領域において前記芯材膜上にフォトリソグラフィ工程によりレジストパターンを形成する工程と、を備えている。さらに、前記レジストパターンをマスクとして前記芯材膜を加工する工程と、前記芯材膜上に被加工膜とエッチング選択比がある側壁膜を形成する工程と、前記側壁膜を異方性エッチング工程により加工する工程と、前記芯材膜を前記側壁膜と選択的に除去する工程と、前記第1領域の前記側壁膜上および前記被加工膜上に絶縁膜を前記被加工膜表面から第1の膜厚を有するように形成し、前記第1領域と異なる第2領域の前記被加工膜上に前記絶縁膜を前記被加工膜表面から第2の膜厚を有するように形成する工程と、を備えている。さらに、前記第2領域においてフォトリソグラフィ工程によりレジストパターンを形成する工程と、前記第1領域における前記側壁膜と前記第2領域における前記レジストパターンとをマスクとして前記絶縁膜および前記被加工膜を加工し、前記被加工膜に配線溝を形成する工程と、を備えている。
【図面の簡単な説明】
【0010】
【図1】本発明の実施例に係るNAND型フラッシュメモリの全体図である。
【図2】本発明の実施例に係るNAND型フラッシュメモリの平面図である。
【図3】本発明の実施例に係るNAND型フラッシュメモリの断面図であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図4】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その1)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図5】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その2)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図6】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その3)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図7】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その4)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図8】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その5)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図9】本発明の比較例に係るNAND型フラッシュメモリの工程断面図(その6)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図10】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その7)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図11】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その8)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図12】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その9)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図13】本発明の比較例に係るNAND型フラッシュメモリの工程断面図(その1)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図14】本発明の比較例に係るNAND型フラッシュメモリの工程断面図(その2)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【発明を実施するための形態】
【0011】
以下、本発明の実施形態について図面を参照しながら説明する。
【実施例】
【0012】
図1は、本発明の実施形態に係る半導体装置(例えば、NAND型フラッシュメモリ)の全体図を示す。この実施形態に係るNAND型フラッシュメモリ200は、メモリセルアレイ領域201、周辺回路領域202によって構成されている。
【0013】
メモリセルアレイ領域201では、側壁転写プロセスにより、側壁膜をマスクとしてリソグラフィの解像限界以下の幅の狭いL/S(Line and Space)が形成される。周辺回路領域202では、フォトレジストをマスクとした配線パターンが形成される。
【0014】
図2は、本発明の実施形態に係るNAND型フラッシュメモリの平面図である。図2(a)はメモリセルアレイ領域201の平面図を、図2(b)は周辺回路領域202の平面図を示す。図2(a)で示されるメモリセルアレイ領域においては、層間絶縁膜である例えばTEOS(Tetraethoxysilane)膜10に形成された、幅の狭い溝のL/Sの中に、金属配線材料20(例えばCu)が埋め込まれている。図2(b)で示される周辺回路領域では、層間絶縁膜10に形成された溝の中に、金属配線材料20が埋め込まれている。
【0015】
図3は、本発明の実施形態に係るNAND型フラッシュメモリの断面図である。図3(a)は、図2(a)のA−Aに沿って切断し矢印方向に眺めた断面図、図3(b)は、図2(b)のB−Bに沿って切断し矢印方向に眺めた断面図である。ダマシン工程により配線溝が形成される場合は、幅の狭い配線溝に対する金属配線材料の埋め込みを容易にするため、メモリセルアレイ領域201においては、前述のように周辺回路領域202における配線溝17より浅い配線溝16が形成される。
【0016】
図4〜図9は、本発明の実施形態に係るNAND型フラッシュメモリの工程断面図である。図4(a)〜図9(a)は、図2(a)のA−Aに沿って切断し矢印方向に眺めた工程断面図、図4(b)〜図9(b)は、図2(b)のB−Bに沿って切断し矢印方向に眺めた工程断面図を表す。
【0017】
まず、半導体基板101上に、層間絶縁膜となるTEOS膜10および側壁転写プロセスの芯材(ハードマスク)となる例えばSiN膜11が形成される。次に、図4(a)に示されるように、メモリセルアレイ領域では、フォトリソグラフィ技術により、メモリセルアレイの配線幅(F)の2倍のピッチのフォトレジストパターンが形成される。図4(b)に示されるように、周辺回路部分にはフォトレジストパターンは形成されない。なお、本工程や、これ以降のフォトリソグラフィ工程においては、フォトレジストは複数層のレジスト構造を有する積層型のフォトレジストを使用してもよい。
【0018】
図5(a)に示されるように、メモリセルアレイ領域においては、フォトレジストをマスクとして、SiN膜11が異方性エッチング(例えばRIE(Reactive Ion Etching))により加工される。続いて等方性エッチングによりスリミング処理が行われ、SiN膜11の幅はFに細化される。図5(b)に示されるように、周辺回路領域のSiN膜11はRIEにより除去される。
【0019】
次に、図6(a)に示されるように、層間絶縁膜10およびSiN膜11上に側壁転写プロセスのマスクとなる例えばアモルファスシリコン膜12がFの膜厚で形成される。図6(b)に示されるように、周辺回路領域にはFの膜厚でアモルファスシリコン膜12が形成される。
【0020】
次に、図7(a)に示されるように、アモルファスシリコン膜12が異方性エッチングにより加工され、その後のエッチングのマスクとなる側壁が形成される。芯材のSiN膜11が例えばリン酸等のウェットエッチングにより除去される。メモリセルアレイ領域には、Fのラインアンドスペースでアモルファスシリコン膜12が形成される。図7(b)に示されるように、アモルファスシリコン膜12は、周辺回路領域では異方性エッチングにより除去される。
【0021】
次に、図8(a)および(b)に示されるように、層間絶縁膜10およびアモルファスシリコン膜12上に、例えばSOG(Spin on Glass)膜13のような塗布膜を形成する。メモリセルアレイ領域では、側壁パターンのアモルファスシリコン膜12の体積分およびメモリセル領域にあるそれぞれのアモルファスシリコン膜12によって壁が形成されるため、SOG膜13が流されずにアモルファスシリコン膜12の間に留まり、厚く(膜厚8A)形成される。これに対して、周辺回路領域では、アモルファスシリコン膜12が存在しないのでSOG膜13が流れやすく、メモリセル領域のSOG膜13より薄く(膜厚8B)形成される。
【0022】
次に、図9(b)に示されるように、周辺回路領域においてはSOG膜13上に、フォトレジストが形成され、フォトリソグラフィ工程によって、スペースが周辺回路の配線パターンとなるようにフォトレジストパターン15が形成される。このとき、図9(a)に示されるように、メモリセルアレイ領域にはフォトレジストパターンは形成されない。
【0023】
次に、メモリセルアレイ領域ではアモルファスシリコン膜12をマスクとして、周辺回路領域ではフォトレジストパターン15をマスクとして、SOG膜13、および層間絶縁膜10がRIE工程によりエッチングされる。
【0024】
図10(a)および(b)に示されるように、SOG膜がメモリセル領域では厚く(膜厚8A)、周辺領域では薄く(膜厚8B)形成されているので、メモリセル領域でSOG膜13がエッチングされている間に周辺回路領域では層間絶縁膜10がエッチングされる。
【0025】
さらに、図11(a)および(b)に示されるように、メモリセルアレイ領域で層間絶縁膜10がエッチングされる時点でも、周辺回路領域にはメモリセルアレイ領域より深い溝が層間絶縁膜10に形成されている。
【0026】
最終的には、図12(a)および(b)に示されるように、周辺回路領域に形成された配線溝17の深さは、メモリセルアレイ領域に形成された配線溝16の深さより大きくなる。
【0027】
フォトレジスト15、SOG膜13、およびアモルファスシリコン膜12をそれぞれ除去した後、配線溝内および層間絶縁膜表面に金属の配線材料20が形成され、CMPにより平坦化が行われ、図3(a)および(b)の金属配線が形成される。
【0028】
図13〜図14は、比較例の工程断面図である。図13(a)〜図14(a)は、図2(a)のA−Aに沿って切断し矢印方向に眺めた工程断面図、図13(b)〜図14(b)は、図2(b)のB−Bに沿って切断し矢印方向に眺めた工程断面図を示す。メモリセル領域にアモルファスシリコン膜12がFのラインアンドスペースで形成されるまで(図7に相当)は、本発明の実施形態と同様である。
【0029】
比較例においては、図13(a)および(b)に示されるように、SOG膜13が形成されることなく、フォトレジストがアモルファスシリコン膜12の上に形成される。続いて、フォトリソグラフィ工程により、スペースが周辺回路の配線パターンとなるようにフォトレジストパターン15が形成される。このとき、メモリセル領域にはフォトレジストパターン15は形成されない。
【0030】
次に、図14(a)および(b)に示されるように、メモリセルアレイ領域ではアモルファスシリコン膜12をマスクとして、周辺回路領域ではフォトレジストパターン15をマスクとして、層間絶縁膜10がRIE工程によりエッチングされる。したがって、メモリセルアレイ領域と周辺回路領域では、同一の深さの配線溝が形成される。
【0031】
以上述べたように、本発明の実施形態によれば、メモリセル領域と周辺回路領域に膜厚の異なるSOG膜13が形成されるため、周辺回路領域の配線溝の深さをメモリセル領域の配線溝の深さより深く加工することが可能である。これにより、メモリセル領域での配線金属層の埋め込み特性を確保しつつ周辺回路領域で配線抵抗を低減することができる。また、本発明の実施形態は、SOG膜を追加するだけなので、工程のコスト増加も抑制できる。
【符号の説明】
【0032】
100 半導体基板
10 層間絶縁膜
11 側壁転写プロセスの芯材膜(ハードマスク)
12 側壁転写プロセスの側壁膜
13 溝深さ調整膜
15 フォトレジスト
20 配線の金属材料
200 NAND型フラッシュメモリ
201 メモリセル領域
202 周辺回路領域
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の微細化の要求により、リソグラフィの解像限界以下の配線パターンの形成が必要とされている。これを実現する方法として、いわゆる側壁転写プロセスが知られている。
【0003】
この方法は、配線材料の上にハードマスクおよびレジストを形成し、レジストをスリミングした後、レジストをマスクとしてハードマスクをエッチングする。レジストを剥離した後、側壁膜となる薄膜を堆積させ、異方性エッチングエッチング等を用いて底部および上部の薄膜をエッチングすることで、ハードマスク側壁に側壁膜を形成する。そして、異方性エッチング又は等方性エッチングでハードマスクのみを除去して側壁膜は残す。そして、この側壁膜をマスクとして配線材料を加工する。
【0004】
形成するパターンがダマシン工程の配線パターンの場合、上記配線材料の代わりに配線の層間絶縁膜をエッチングすることにより配線溝が形成され、その溝の中に配線となる金属材料等が埋め込まれ、CMP(Chemical Mechanical Polish)等で平坦化され、配線が形成される。
【0005】
また、半導体記憶装置等の、メモリセルアレイと周辺回路のように配線幅に差のあるパターンを有するデバイスでは、側壁転写プロセスによる解像限界以下の配線パターンと、より幅が広い配線パターンとを同一の配線層に形成する必要がある。この場合のダマシン工程では、側壁膜をマスクとしたエッチングに先立ち、周辺回路領域にはレジストパターンが形成される。その後に、メモリセルアレイでは側壁膜をマスクとして配線溝が加工され、周辺回路領域はレジストパターンをマスクとして、配線溝が加工される。
【0006】
しかしながら、ダマシン工程においてメモリセルアレイと周辺回路の配線溝を同時に形成する場合は、配線溝の深さが両者で同一となる。したがって、金属材料等の埋め込みを容易にするため配線溝が浅い方が望ましいというメモリセルアレイ領域における要請と、配線抵抗の低くするため配線溝が深い方が望ましいという周辺回路領域における要請とを両立させることが困難であった。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平7−263677号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
そこで本発明は、上記のような問題点を考慮し、メモリセルアレイ領域(側壁転写プロセス部分)と周辺回路領域(側壁転写プロセスでない部分)との配線溝の深さを最適化することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様の半導体装置の製造方法によれば、以下の点を特徴としている。半導体基板上に被加工膜を形成する工程と、前記被加工膜上に芯材膜を形成する工程と、第1領域において前記芯材膜上にフォトリソグラフィ工程によりレジストパターンを形成する工程と、を備えている。さらに、前記レジストパターンをマスクとして前記芯材膜を加工する工程と、前記芯材膜上に被加工膜とエッチング選択比がある側壁膜を形成する工程と、前記側壁膜を異方性エッチング工程により加工する工程と、前記芯材膜を前記側壁膜と選択的に除去する工程と、前記第1領域の前記側壁膜上および前記被加工膜上に絶縁膜を前記被加工膜表面から第1の膜厚を有するように形成し、前記第1領域と異なる第2領域の前記被加工膜上に前記絶縁膜を前記被加工膜表面から第2の膜厚を有するように形成する工程と、を備えている。さらに、前記第2領域においてフォトリソグラフィ工程によりレジストパターンを形成する工程と、前記第1領域における前記側壁膜と前記第2領域における前記レジストパターンとをマスクとして前記絶縁膜および前記被加工膜を加工し、前記被加工膜に配線溝を形成する工程と、を備えている。
【図面の簡単な説明】
【0010】
【図1】本発明の実施例に係るNAND型フラッシュメモリの全体図である。
【図2】本発明の実施例に係るNAND型フラッシュメモリの平面図である。
【図3】本発明の実施例に係るNAND型フラッシュメモリの断面図であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図4】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その1)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図5】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その2)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図6】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その3)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図7】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その4)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図8】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その5)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図9】本発明の比較例に係るNAND型フラッシュメモリの工程断面図(その6)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図10】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その7)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図11】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その8)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図12】本発明の実施例に係るNAND型フラッシュメモリの工程断面図(その9)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図13】本発明の比較例に係るNAND型フラッシュメモリの工程断面図(その1)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【図14】本発明の比較例に係るNAND型フラッシュメモリの工程断面図(その2)であり、(a)図2のA−Aに沿って切断し矢印方向に眺めた断面図、(b)図2のB−Bに沿って切断し矢印方向に眺めた断面図、である。
【発明を実施するための形態】
【0011】
以下、本発明の実施形態について図面を参照しながら説明する。
【実施例】
【0012】
図1は、本発明の実施形態に係る半導体装置(例えば、NAND型フラッシュメモリ)の全体図を示す。この実施形態に係るNAND型フラッシュメモリ200は、メモリセルアレイ領域201、周辺回路領域202によって構成されている。
【0013】
メモリセルアレイ領域201では、側壁転写プロセスにより、側壁膜をマスクとしてリソグラフィの解像限界以下の幅の狭いL/S(Line and Space)が形成される。周辺回路領域202では、フォトレジストをマスクとした配線パターンが形成される。
【0014】
図2は、本発明の実施形態に係るNAND型フラッシュメモリの平面図である。図2(a)はメモリセルアレイ領域201の平面図を、図2(b)は周辺回路領域202の平面図を示す。図2(a)で示されるメモリセルアレイ領域においては、層間絶縁膜である例えばTEOS(Tetraethoxysilane)膜10に形成された、幅の狭い溝のL/Sの中に、金属配線材料20(例えばCu)が埋め込まれている。図2(b)で示される周辺回路領域では、層間絶縁膜10に形成された溝の中に、金属配線材料20が埋め込まれている。
【0015】
図3は、本発明の実施形態に係るNAND型フラッシュメモリの断面図である。図3(a)は、図2(a)のA−Aに沿って切断し矢印方向に眺めた断面図、図3(b)は、図2(b)のB−Bに沿って切断し矢印方向に眺めた断面図である。ダマシン工程により配線溝が形成される場合は、幅の狭い配線溝に対する金属配線材料の埋め込みを容易にするため、メモリセルアレイ領域201においては、前述のように周辺回路領域202における配線溝17より浅い配線溝16が形成される。
【0016】
図4〜図9は、本発明の実施形態に係るNAND型フラッシュメモリの工程断面図である。図4(a)〜図9(a)は、図2(a)のA−Aに沿って切断し矢印方向に眺めた工程断面図、図4(b)〜図9(b)は、図2(b)のB−Bに沿って切断し矢印方向に眺めた工程断面図を表す。
【0017】
まず、半導体基板101上に、層間絶縁膜となるTEOS膜10および側壁転写プロセスの芯材(ハードマスク)となる例えばSiN膜11が形成される。次に、図4(a)に示されるように、メモリセルアレイ領域では、フォトリソグラフィ技術により、メモリセルアレイの配線幅(F)の2倍のピッチのフォトレジストパターンが形成される。図4(b)に示されるように、周辺回路部分にはフォトレジストパターンは形成されない。なお、本工程や、これ以降のフォトリソグラフィ工程においては、フォトレジストは複数層のレジスト構造を有する積層型のフォトレジストを使用してもよい。
【0018】
図5(a)に示されるように、メモリセルアレイ領域においては、フォトレジストをマスクとして、SiN膜11が異方性エッチング(例えばRIE(Reactive Ion Etching))により加工される。続いて等方性エッチングによりスリミング処理が行われ、SiN膜11の幅はFに細化される。図5(b)に示されるように、周辺回路領域のSiN膜11はRIEにより除去される。
【0019】
次に、図6(a)に示されるように、層間絶縁膜10およびSiN膜11上に側壁転写プロセスのマスクとなる例えばアモルファスシリコン膜12がFの膜厚で形成される。図6(b)に示されるように、周辺回路領域にはFの膜厚でアモルファスシリコン膜12が形成される。
【0020】
次に、図7(a)に示されるように、アモルファスシリコン膜12が異方性エッチングにより加工され、その後のエッチングのマスクとなる側壁が形成される。芯材のSiN膜11が例えばリン酸等のウェットエッチングにより除去される。メモリセルアレイ領域には、Fのラインアンドスペースでアモルファスシリコン膜12が形成される。図7(b)に示されるように、アモルファスシリコン膜12は、周辺回路領域では異方性エッチングにより除去される。
【0021】
次に、図8(a)および(b)に示されるように、層間絶縁膜10およびアモルファスシリコン膜12上に、例えばSOG(Spin on Glass)膜13のような塗布膜を形成する。メモリセルアレイ領域では、側壁パターンのアモルファスシリコン膜12の体積分およびメモリセル領域にあるそれぞれのアモルファスシリコン膜12によって壁が形成されるため、SOG膜13が流されずにアモルファスシリコン膜12の間に留まり、厚く(膜厚8A)形成される。これに対して、周辺回路領域では、アモルファスシリコン膜12が存在しないのでSOG膜13が流れやすく、メモリセル領域のSOG膜13より薄く(膜厚8B)形成される。
【0022】
次に、図9(b)に示されるように、周辺回路領域においてはSOG膜13上に、フォトレジストが形成され、フォトリソグラフィ工程によって、スペースが周辺回路の配線パターンとなるようにフォトレジストパターン15が形成される。このとき、図9(a)に示されるように、メモリセルアレイ領域にはフォトレジストパターンは形成されない。
【0023】
次に、メモリセルアレイ領域ではアモルファスシリコン膜12をマスクとして、周辺回路領域ではフォトレジストパターン15をマスクとして、SOG膜13、および層間絶縁膜10がRIE工程によりエッチングされる。
【0024】
図10(a)および(b)に示されるように、SOG膜がメモリセル領域では厚く(膜厚8A)、周辺領域では薄く(膜厚8B)形成されているので、メモリセル領域でSOG膜13がエッチングされている間に周辺回路領域では層間絶縁膜10がエッチングされる。
【0025】
さらに、図11(a)および(b)に示されるように、メモリセルアレイ領域で層間絶縁膜10がエッチングされる時点でも、周辺回路領域にはメモリセルアレイ領域より深い溝が層間絶縁膜10に形成されている。
【0026】
最終的には、図12(a)および(b)に示されるように、周辺回路領域に形成された配線溝17の深さは、メモリセルアレイ領域に形成された配線溝16の深さより大きくなる。
【0027】
フォトレジスト15、SOG膜13、およびアモルファスシリコン膜12をそれぞれ除去した後、配線溝内および層間絶縁膜表面に金属の配線材料20が形成され、CMPにより平坦化が行われ、図3(a)および(b)の金属配線が形成される。
【0028】
図13〜図14は、比較例の工程断面図である。図13(a)〜図14(a)は、図2(a)のA−Aに沿って切断し矢印方向に眺めた工程断面図、図13(b)〜図14(b)は、図2(b)のB−Bに沿って切断し矢印方向に眺めた工程断面図を示す。メモリセル領域にアモルファスシリコン膜12がFのラインアンドスペースで形成されるまで(図7に相当)は、本発明の実施形態と同様である。
【0029】
比較例においては、図13(a)および(b)に示されるように、SOG膜13が形成されることなく、フォトレジストがアモルファスシリコン膜12の上に形成される。続いて、フォトリソグラフィ工程により、スペースが周辺回路の配線パターンとなるようにフォトレジストパターン15が形成される。このとき、メモリセル領域にはフォトレジストパターン15は形成されない。
【0030】
次に、図14(a)および(b)に示されるように、メモリセルアレイ領域ではアモルファスシリコン膜12をマスクとして、周辺回路領域ではフォトレジストパターン15をマスクとして、層間絶縁膜10がRIE工程によりエッチングされる。したがって、メモリセルアレイ領域と周辺回路領域では、同一の深さの配線溝が形成される。
【0031】
以上述べたように、本発明の実施形態によれば、メモリセル領域と周辺回路領域に膜厚の異なるSOG膜13が形成されるため、周辺回路領域の配線溝の深さをメモリセル領域の配線溝の深さより深く加工することが可能である。これにより、メモリセル領域での配線金属層の埋め込み特性を確保しつつ周辺回路領域で配線抵抗を低減することができる。また、本発明の実施形態は、SOG膜を追加するだけなので、工程のコスト増加も抑制できる。
【符号の説明】
【0032】
100 半導体基板
10 層間絶縁膜
11 側壁転写プロセスの芯材膜(ハードマスク)
12 側壁転写プロセスの側壁膜
13 溝深さ調整膜
15 フォトレジスト
20 配線の金属材料
200 NAND型フラッシュメモリ
201 メモリセル領域
202 周辺回路領域
【特許請求の範囲】
【請求項1】
半導体基板上に被加工膜を形成する工程と、
前記被加工膜上に芯材膜を形成する工程と、
第1領域において前記芯材膜上にフォトリソグラフィ工程によりレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記芯材膜を加工する工程と、
前記芯材膜上に被加工膜とエッチング選択比がある側壁膜を形成する工程と、
前記側壁膜を異方性エッチング工程により加工する工程と、
前記芯材膜を前記側壁膜と選択的に除去する工程と、
前記第1領域の前記側壁膜上および前記被加工膜上に絶縁膜を前記被加工膜表面から第1の膜厚を有するように形成し、前記第1領域と異なる第2領域の前記被加工膜上に前記絶縁膜を前記被加工膜表面から第2の膜厚を有するように形成する工程と、
前記第2領域においてフォトリソグラフィ工程によりレジストパターンを形成する工程と、
前記第1領域における前記側壁膜と前記第2領域における前記レジストパターンとをマスクとして前記絶縁膜および前記被加工膜を加工し、前記被加工膜に配線溝を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項2】
前記絶縁膜の前記第1の膜厚は、前記第2の膜厚より厚いことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記被加工膜の表面からの前記配線溝の深さは、前記第2領域における深さが前記第1領域における深さより深いことを特徴とする請求項1または2のいずれか一項記載の半導体装置の製造方法。
【請求項4】
前記絶縁膜は、SOG膜であることを特徴とする請求項1から3のいずれか一項記載の半導体装置の製造方法。
【請求項5】
前記第1領域における前記配線溝の幅は、前記第2領域における前記配線溝の幅より小さいことを特徴とする請求項1から4のいずれか一項記載の半導体装置の製造方法。
【請求項1】
半導体基板上に被加工膜を形成する工程と、
前記被加工膜上に芯材膜を形成する工程と、
第1領域において前記芯材膜上にフォトリソグラフィ工程によりレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記芯材膜を加工する工程と、
前記芯材膜上に被加工膜とエッチング選択比がある側壁膜を形成する工程と、
前記側壁膜を異方性エッチング工程により加工する工程と、
前記芯材膜を前記側壁膜と選択的に除去する工程と、
前記第1領域の前記側壁膜上および前記被加工膜上に絶縁膜を前記被加工膜表面から第1の膜厚を有するように形成し、前記第1領域と異なる第2領域の前記被加工膜上に前記絶縁膜を前記被加工膜表面から第2の膜厚を有するように形成する工程と、
前記第2領域においてフォトリソグラフィ工程によりレジストパターンを形成する工程と、
前記第1領域における前記側壁膜と前記第2領域における前記レジストパターンとをマスクとして前記絶縁膜および前記被加工膜を加工し、前記被加工膜に配線溝を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項2】
前記絶縁膜の前記第1の膜厚は、前記第2の膜厚より厚いことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記被加工膜の表面からの前記配線溝の深さは、前記第2領域における深さが前記第1領域における深さより深いことを特徴とする請求項1または2のいずれか一項記載の半導体装置の製造方法。
【請求項4】
前記絶縁膜は、SOG膜であることを特徴とする請求項1から3のいずれか一項記載の半導体装置の製造方法。
【請求項5】
前記第1領域における前記配線溝の幅は、前記第2領域における前記配線溝の幅より小さいことを特徴とする請求項1から4のいずれか一項記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2012−33839(P2012−33839A)
【公開日】平成24年2月16日(2012.2.16)
【国際特許分類】
【出願番号】特願2010−174288(P2010−174288)
【出願日】平成22年8月3日(2010.8.3)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年2月16日(2012.2.16)
【国際特許分類】
【出願日】平成22年8月3日(2010.8.3)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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