【課題】ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０内に形成されたビットライン１４と、ビットライン１４上にビットライン１４の長手方向に連続して設けられた絶縁膜ライン１８と、ビットライン１４間の半導体基板１０上に設けられたゲート電極１６と、ゲート電極１６上に接して設けられ、ビットライン１４の幅方向に延在したワードライン２０と、ビットライン１４間でありワードライン２０間の半導体基板に形成されたトレンチ部２２と、を具備する。 （もっと読む）

【課題】エッチング選択比の高い非晶質炭素膜を用いたシリンダ型キャパシタを有する半導体デバイスでは、非晶質炭素膜を除去する際に、キャパシタの下部電極に変形が生じやすい。
【解決手段】非晶質炭素膜及び層間絶縁膜をメモリセル領域及び周辺回路領域にそれぞれ形成し、非晶質炭素膜及び層間絶縁膜上に絶縁膜を形成し、非晶質炭素膜上のキャパシタに対応した部分における絶縁膜を除去して、キャパシタの下部電極を両側から支持すると共に、メモリセル領域から周辺回路領域まで連続的に覆う絶縁膜パターンを形成する。続いて、非晶質炭素膜を用いたキャパシタを形成した後、絶縁膜パターン下部の非晶質炭素膜を除去する。 （もっと読む）

【課題】 層間絶縁膜をＣＭＰ法で研磨、平坦化する際、ＭＯＳ型トランジスタのチャネル領域に応力を与えるためにゲート電極を覆うように形成される応力ライナー膜が研磨されて、トランジスタ特性の変動やバラツキが発生しないようにする。
【解決手段】 第１活性領域（例えばＰチャネルトランジスタ形成領域）上のゲート電極（シリコン膜１４と金属シリサイド膜１５との積層膜）上には第１応力膜（圧縮応力ライナー膜）１６のみを形成し、第２活性領域（例えばＮチャネルトランジスタ領域）上のゲート電極上には第２応力膜（引っ張り応力ライナー膜）１８のみを形成する。一方、素子分離１０上のゲート電極上には第１および第２応力膜１６、１８の積層膜を形成する。層間絶縁膜２０のＣＭＰ法による研磨は、素子分離１０上の第２応力膜１８の露出後に停止する。 （もっと読む）

【課題】ウェル給電領域の面積を縮小して、半導体装置の微細化を行う。素子形成領域間のウェル電位のばらつきを抑制する。分離部の幅を細くする。
【解決手段】半導体装置は、半導体基板の表面に形成され、底部がウェル領域内に位置する溝状の分離部を有する。分離部は、ウェル領域と電気的に接続された導体配線と、底部に導体配線を埋め込む絶縁膜とを有する。分離部に囲まれるようにして区画されたウェル領域の一部は素子形成領域を形成し、素子形成領域には半導体素子が配置される。 （もっと読む）

【課題】従来のＲｅＲＡＭを有する半導体装置では、メモリ素子特性にばらつきが生ずるおそれがあった。
【解決手段】基板１１を覆う第１の絶縁膜２３を形成する工程と、第１の絶縁膜２３を貫通する導電プラグ２４を形成する工程と、導電プラグ２４の上部を一部除去して、導電プラグ２４の上面を底面として有し、かつ、一部除去した導電プラグ２４に覆われていた部分の第１の絶縁膜２３を側壁として有する孔部を形成する工程と、孔部の側壁を覆い、孔部の底面の一部を露出させる側壁絶縁膜２５を形成する工程と、孔部の側壁絶縁膜２５および底面を覆う可変抵抗膜２６を形成する工程と、可変抵抗膜２６を覆う導電膜２７を形成する工程と、を有する。 （もっと読む）

【課題】、メモリセルエリアの総面積を低減できるという積層構造のメリットを維持しつつ、セルキャパシタの容量に余裕を持たせる。
【解決手段】半導体記憶装置１は、半導体基板と、半導体基板の表面に配置された複数のセルトランジスタＴ１−１〜９及びＴ２−１〜９と、それぞれセルトランジスタＴ１−１〜９及びＴ２−１〜９に対応し、これらが配置された半導体基板の表面内の領域Ｃと平面的に見て重複する領域に設けられる複数のセルキャパシタＣ１−１〜９及びＣ２−１〜９とを備え、セルキャパシタＣ１−１〜９及びＣ２−１〜９は、平面的に見て互いに重複する領域に形成される。 （もっと読む）

【課題】絶縁膜の不要な部分を除去するときのエッチングとして、ウェットエッチングを用いても、浮遊ゲート絶縁膜がサイドエッチングされることを抑制する。
【解決手段】選択ゲート絶縁膜１７２は浮遊ゲート絶縁膜１１０の隣に位置している。選択ゲート電極１７０は選択ゲート絶縁膜１７２上に位置しており、側面が第２絶縁膜１５２を介して浮遊ゲート電極１２０の第１側面に接続している。消去ゲート電極１８０は、第３絶縁膜１６０を介して浮遊ゲート電極１２０に接続している。第２絶縁膜１５２の下端は、浮遊ゲート絶縁膜１１０の上面よりも、半導体基板１００の表面の近くに位置している。第２絶縁膜１５２の下端から半導体基板１００の表面までの距離は、選択ゲート絶縁膜１７２の厚さよりも大きい。 （もっと読む）

【課題】良好な電気特性を有する半導体装置および該半導体装置の作製方法を提供する。
【解決手段】ゲート電極を形成し、ゲート電極を覆ってゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上に水素透過膜を形成し、水素透過膜上に水素捕縛膜を形成し、加熱処理を行って、酸化物半導体膜から水素を脱離させ、酸化物半導体膜の一部に接するソース電極およびドレイン電極を形成し、水素捕縛膜の露出されている部分を除去して、水素透過膜のチャネル保護膜を形成する半導体装置の作製方法である。また、該作製方法で作製された半導体装置である。 （もっと読む）

【課題】プラグ形成時に位置ずれが発生しても水分や不純物が溜まる窪みが発生することがなく、微細化しても長期間にわたる信頼性を確保できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１の絶縁膜１２１の上に形成された強誘電体キャパシタ１３１と、強誘電体キャパシタ１３１を覆う第２の絶縁膜３１１及びエッチングストッパ膜３１２と、エッチングストッパ膜３１２の上面からトランジスタＴの不純物領域に到達する第１のコンタクトホール内に導電体材料を充填して形成された第１のプラグ３１３と、エッチングストッパ膜の上に形成された第３の絶縁膜３１４と、第３の絶縁膜３１４の上面から第１のプラグに到達する第２のコンタクトホール内に導電体材料を充填して形成された第２のプラグ３１５とを有する。 （もっと読む）

【課題】 ２層構造のビットライン配線において、製造工程を減少することができる半導体記憶装置及びその製造方法を提供する。
【解決手段】 実施形態に係る半導体記憶装置は、半導体基板を持つ。前記半導体基板上に第１及び第２のコンタクトプラグが設けられる。前記第１のコンタクトプラグに接する第１のビットラインが設けられ、前記第２のコンタクトプラグ上には第２のビットラインが設けられる。前記第１のコンタクトプラグは、前記第１のビットラインの上面と接し、かつ前記第２のビットラインと電気的に絶縁しており、前記第２のビットラインの底面の高さは、前記第１のビットラインの上面よりも高い。 （もっと読む）

【課題】従来のＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法では、トップ絶縁膜のエッチング加工にウェットエッチングを用いるため、サイドエッチングが侵攻してしまうという問題があった。これにより電荷蓄積層とゲート電極との間の絶縁性が損なわれ、電気的リークが発生し、消去特性などの電気特性が低下していた。
【解決手段】本発明の不揮発性半導体記憶装置の製造方法は、２つの犠牲膜を用いることにより、トップ絶縁膜と側壁保護膜とを同時に形成するエリアを作り出し、酸化処理によってそれらを形成する。このような製造方法とすることで、メモリゲート絶縁膜のサイドエッチングが発生することはない。 （もっと読む）

【課題】従来のＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法では、トップ絶縁膜のエッチング加工にウェットエッチングを用いるため、サイドエッチングが侵攻してしまうという問題があった。これにより電荷蓄積層とゲート電極との間の絶縁性が損なわれ、電気的リークが発生し、消去特性などの電気特性が低下していた。
【解決手段】メモリゲート絶縁膜の形成前に保護絶縁膜を形成し、この保護絶縁膜によりメモリゲート絶縁膜のサイドエッチングを防止する製造方法とすることで、電荷蓄積層とゲート電極との間の絶縁性が向上する。そして、この保護絶縁膜を不揮発性半導体記憶装置の製造後も側壁保護膜として残してもよい。そうすると不揮発性半導体記憶装置の完成後に、他の半導体素子を形成するためのウェットエッチング工程があったとしても、メモリゲート絶縁膜がサイドエッチングされることはない。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化する。
【解決手段】酸化物半導体層を含むトランジスタの作製工程において、酸化シリコン膜上に、酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている非晶質酸化物半導体層を形成し、該非晶質酸化物半導体層上に酸化アルミニウム膜を形成した後、加熱処理を行い該非晶質酸化物半導体層の少なくとも一部を結晶化させて、表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体層を形成する。 （もっと読む）

【課題】ライナー膜をストッパ膜とした平坦化処理工程を設けることなくゲート電極上の段差を解消できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【解決手段】上端がキャップ膜と第２ゲート電極のシリコン層６との接触界面にほぼ一致するか低くなるようにメモリセルトランジスタの積層ゲート電極ＭＧ間および選択ゲート電極の積層ゲート電極ＳＧＤ間に積層ゲート間絶縁膜８，９を形成する工程と、ライナー膜１０を形成する工程と、選択ゲート電極ＳＧＤ間のライナー膜１０上に、第１の絶縁膜１１を形成する工程と、ライナー膜１０およびキャップ膜をエッチング処理する工程と、第１の絶縁膜１１および積層ゲート間絶縁膜８，９をエッチングして第１の絶縁膜１１の上面を第２ゲート電極６の上面高さとほぼ一致させる工程と、第２ゲート電極のシリコン層６の上部にシリサイド層７を形成する工程とを備える。 （もっと読む）

【課題】実施形態によれば、メモリストリングの下端を連結する構造を少ない工程数で形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、シリコンを含む下地層にマスクを用いて選択的に不純物を注入し、下地層に、ホウ素を含むホウ素添加領域と、ホウ素添加領域よりもホウ素濃度が低い被エッチング領域とを形成する工程を有する。また、複数層の電極層を含む積層体に、被エッチング領域に達する一対のホールを形成する工程を有する。また、エッチング液を用いて被エッチング領域をホールを通じて除去し、下地層に、一対のホールのそれぞれの下端とつながった凹部を形成する工程を有する。 （もっと読む）

【課題】コンタクトと素子領域間にかかる電界を緩和し絶縁破壊を防ぐ。
【解決手段】実施形態の半導体装置は、基板上第１方向に延伸し並列し高さが同じ第１〜４分離、第１、２分離間の低い第１領域、高さが等しい第２、３分離間の第２領域、第３、４分離間の第３領域、第１領域上面、第１分離の第２分離に対向した側面および上面の一部、第２分離の第１分離に対向した側面および上面の一部に接する第１電極１５−１、その第２方向で第３領域上面、第３分離の第４分離に対向した側面および上面の一部、第４分離の第３分離に対向した側面および上面の一部に接する第２電極１５−２を有す。半導体装置は、第１電極の第２方向とは異なる方向に位置し第２領域上面、第２分離の第３分離に対向した側面および上面の一部、第３分離の第２分離に対向した側面および上面の一部に接する第３電極を有す。 （もっと読む）

【課題】製造工程数の削減が可能な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１、第２積層体、第１、第２半導体ピラー、第１、第２メモリ膜、接続部及び分断部を備えた不揮発性半導体記憶装置が提供される。第１、第２積層体は、第１軸に沿って積層された複数の第１、第２電極膜と、第１、第２電極膜間に設けられた第１、第２電極間絶縁膜と、をそれぞれ含む。第１、第２半導体ピラーは第１、第２積層体を第１軸に沿って貫通する。第２積層体は、第１積層体と並置される。接続部は第１、第２半導体ピラーを接続する。第１メモリ膜は、第１、第２電極膜と、第１、第２半導体ピラーとの間に設けられる。分断部は、第１、第２半導体ピラー間で第１、第２電極膜を分断し、接続部に接し、第１メモリ膜に用いられる材料を含む積層膜を含む。 （もっと読む）

【課題】半導体集積回路内の抵抗素子の抵抗値のばらつきを抑制した半導体装置を提供する。
【解決手段】半導体装置は基板を備える。第１の絶縁膜は基板上に設けられる。第１の抵抗部は第１の絶縁膜上に設けられる。境界膜は第１の抵抗部上に設けられる。第２の抵抗部は境界膜上に設けられる。第２の絶縁膜は、第２の抵抗部上に設けられている。第１の導電部および第２の導電部は、第２の絶縁膜上に設けられ、互いに絶縁されている。第１の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第１のコネクト部を含む。第２の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第２のコネクト部を含む。第１の抵抗部は、一端において第１のコネクト部を介して第１の導電部に電気的に接続され、かつ、他端において第２のコネクト部を介して第２の導電部に電気的に接続された抵抗素子である。 （もっと読む）

【課題】耐圧確保に有利な構造を提供する。
【解決手段】実施形態の半導体記憶装置は、基板上で所定方向に平行に延伸した複数の素子分離領域と、隣接する素子分離領域に挟まれた素子領域上の第１絶縁膜と、素子領域上の所定方向に間隔を空けて形成され、第１絶縁膜の上に順に積層された電荷蓄積層、第２絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、その両側に１つずつ配置され所定方向の幅がワードラインより大きい選択トランジスタと、ワードライン及び選択トランジスタの上面を覆う層間絶縁膜と、ワードライン間に位置し上部を層間絶縁膜に覆われた第１空洞部と、選択トランジスタのワードラインとは反対側の側壁部に形成され上部が層間絶縁膜で覆われた第２空洞部を備える。実施形態の半導体記憶装置は、互いに隣接する選択トランジスタ間の基板表面に酸化膜が形成され、その下の所定方向に垂直方向の断面が凸型形状になっている。 （もっと読む）

【課題】側壁転写プロセスを用いて被加工膜を形成する場合に、従来に比して工程数を減少させ、製造コストの上昇を抑えることができる配線の形成方法を提供する。
【解決手段】実施形態によれば、まず、被加工膜１１上にマスク膜１２と所定の形状のパターンの芯材膜１３とを形成し、その上にスペーサ膜１４を形成する。ついで、スペーサ膜１４を後のエッチング時のマスクとして残す位置から所定の距離の範囲にスペーサ膜１４が位置するようにダミーのスペーサ膜１４３と、芯材膜１３の側壁に側壁パターンとをリソグラフィ技術とエッチング技術とを用いて形成する。その後、芯材膜１３を除去し、ダミーパターンが除去されるまでスペーサ膜１４をエッチングし、所定の範囲に他のスペーサ膜１４が存在しない位置にパターン変質部２１を生成する。そして、パターン変質部２１を除去し、スペーサ膜１４をマスクとしてマスク膜１２と被加工膜１１をエッチングする。 （もっと読む）