不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
【課題】ライナー膜をストッパ膜とした平坦化処理工程を設けることなくゲート電極上の段差を解消できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【解決手段】上端がキャップ膜と第２ゲート電極のシリコン層６との接触界面にほぼ一致するか低くなるようにメモリセルトランジスタの積層ゲート電極ＭＧ間および選択ゲート電極の積層ゲート電極ＳＧＤ間に積層ゲート間絶縁膜８，９を形成する工程と、ライナー膜１０を形成する工程と、選択ゲート電極ＳＧＤ間のライナー膜１０上に、第１の絶縁膜１１を形成する工程と、ライナー膜１０およびキャップ膜をエッチング処理する工程と、第１の絶縁膜１１および積層ゲート間絶縁膜８，９をエッチングして第１の絶縁膜１１の上面を第２ゲート電極６の上面高さとほぼ一致させる工程と、第２ゲート電極のシリコン層６の上部にシリサイド層７を形成する工程とを備える。
【解決手段】上端がキャップ膜と第２ゲート電極のシリコン層６との接触界面にほぼ一致するか低くなるようにメモリセルトランジスタの積層ゲート電極ＭＧ間および選択ゲート電極の積層ゲート電極ＳＧＤ間に積層ゲート間絶縁膜８，９を形成する工程と、ライナー膜１０を形成する工程と、選択ゲート電極ＳＧＤ間のライナー膜１０上に、第１の絶縁膜１１を形成する工程と、ライナー膜１０およびキャップ膜をエッチング処理する工程と、第１の絶縁膜１１および積層ゲート間絶縁膜８，９をエッチングして第１の絶縁膜１１の上面を第２ゲート電極６の上面高さとほぼ一致させる工程と、第２ゲート電極のシリコン層６の上部にシリサイド層７を形成する工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリセルトランジスタ、選択ゲートトランジスタの各ゲート電極上に金属をシリサイド化してシリサイド層を形成する不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置としての例えばＮＡＮＤ型のフラッシュメモリ装置では、メモリセルトランジスタの積層ゲート電極、および、選択ゲートトランジスタの積層ゲート電極を低抵抗化するため、シリコン層による積層ゲート電極上に金属をシリサイド化してシリサイド層を形成するようにしている。特に、当該積層ゲート電極の低抵抗化特性を良好なものとするため、シリサイド層形成に用いる金属としてコバルト（Ｃｏ）、ニッケル（Ｎｉ）などで形成する。
【０００３】
他方、複数の選択ゲート電極間にコンタクトを形成するため、当該選択ゲート電極間の間隔はメモリセルトランジスタのゲート電極間の間隔よりも広く構成される。すると、ゲート電極の上部を金属によりシリサイド化した後、当該シリサイド層上にライナー膜としてバリア絶縁膜を形成すると、当該選択ゲート電極間に層間絶縁膜の段差を生じるため当該段差の窪んだ部分に別途その他の膜を埋込み、当該埋込膜についてライナー膜をストッパ膜として平坦化処理を行うと良い。すると段差を解消できる。
【０００４】
しかしながら、このようなストッパ膜はシリサイド工程後に当該シリサイド層近くに形成する膜であり、シリサイド層に悪影響を及ぼさないようにするため高温条件下で形成できない。すると、ストッパ膜としての機能を十分に発揮することができず、場合によっては、平坦化処理のストッパ膜の突抜けなどの不具合を生じ、信頼性が劣化するおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−７８２９８号公報
【特許文献２】特開２００８−１９２８９１号公報
【特許文献３】特開２００８−９８５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ライナー膜をストッパ膜とした平坦化処理工程を設けることなく層間絶縁膜の段差を解消できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、ゲート絶縁膜、第１ゲート電極膜、ゲート間絶縁膜、第２ゲート電極を構成するシリコン層、および、キャップ膜を順に形成する工程と、前記キャップ膜、前記第２ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第１ゲート電極膜を複数に分断することにより、前記第２ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第１ゲート電極膜によりメモリセルトランジスタの積層ゲート電極および複数の選択ゲート電極の積層ゲート電極を形成する工程と、上端が前記キャップ膜と前記第２ゲート電極のシリコン層との接触界面にほぼ一致するか前記接触界面より低くなるように前記メモリセルトランジスタの積層ゲート電極間および選択ゲート電極の積層ゲート電極間に積層ゲート間絶縁膜を形成する工程と、前記メモリセルトランジスタの積層ゲート電極上、前記メモリセルトランジスタの積層ゲート電極間の積層ゲート間絶縁膜上、前記複数の選択ゲート電極間に渡り、前記キャップ膜との間で低選択のエッチング処理が可能なライナー膜を形成する工程と、前記選択ゲート電極間のライナー膜上に、前記ライナー膜および前記キャップ膜との間で高選択なエッチング処理が可能な第１の絶縁膜を形成する工程と、前記ライナー膜をストッパとして前記第１の絶縁膜を平坦化する工程と、前記第１の絶縁膜に対して高選択条件下において前記ライナー膜および前記キャップ膜をエッチング処理して前記第２ゲート電極のシリコン層の上面を露出させる工程と、前記第１の絶縁膜および前記積層ゲート間絶縁膜を前記第２ゲート電極のシリコン層に対して高選択条件化でエッチングして前記第１の絶縁膜の上面を前記第２ゲート電極の上面高さとほぼ一致させる工程と、前記第２ゲート電極のシリコン層を金属によりシリサイド化したシリサイド層を形成する工程と、前記複数の積層ゲート電極の第２ゲート電極のシリサイド層上に第２の絶縁膜を介してバリア絶縁膜を形成する工程と、前記バリア絶縁膜上に層間絶縁膜を形成し、前記層間絶縁膜、前記第２の絶縁膜、前記バリア絶縁膜、前記第１の絶縁膜、及び、前記ライナー膜を前記半導体基板に至るまで貫通するコンタクトホールを形成し、当該コンタクトホール内にコンタクトプラグを形成する工程とを備えている。
【０００８】
また、実施形態に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して第１ゲート電極、ゲート間絶縁膜、シリサイド層を備える第２ゲート電極を順に積層して形成されたメモリセルトランジスタの積層ゲート電極と、前記メモリセルトランジスタの積層ゲート電極に隣接して複数構成され、前記第１ゲート電極、前記ゲート間絶縁膜、前記シリサイド層を備える第２ゲート電極と同一材質が積層されることにより形成された複数の選択ゲートトランジスタの積層ゲート電極と、前記複数の選択ゲートトランジスタの積層ゲート電極間に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第２ゲート電極の上面より低く形成された選択ゲート電極間絶縁膜と、前記複数の選択ゲートトランジスタの積層ゲート電極間の前記選択ゲート電極間絶縁膜上および前記半導体基板上に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第２ゲート電極の上面とほぼ一致する高さに形成されたライナー膜と、前記ライナー膜上、前記選択ゲートトランジスタの積層ゲート電極上に沿って形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同じ高さに形成された第１層間絶縁膜と、前記第１層間絶縁膜上に形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同一高さに形成されたバリア絶縁膜と、前記バリア絶縁膜上に形成された第２層間絶縁膜と、前記第２層間絶縁膜、前記バリア絶縁膜、前記第１層間絶縁膜、および前記選択ゲート電極間絶縁膜を貫通して形成されたコンタクトプラグとを備える。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態について不揮発性半導体記憶装置の電気的構成の一部を示す等価回路図
【図２】不揮発性半導体記憶装置のレイアウト構成の一部を示す平面図
【図３】（ａ）は図２のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）は図２のＢ−Ｂ線に沿って模式的に示す縦断面図
【図４】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１）
【図５】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２）
【図６】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その３）
【図７】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その４）
【図８】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その５）
【図９】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その６）
【図１０】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その７）
【図１１】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その８）
【図１２】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その９）
【図１３】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１０）
【図１４】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１１）
【図１５】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１２）
【図１６】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１３）
【図１７】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１４）
【図１８】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１５）
【図１９】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１６）
【図２０】第２実施形態について示す図３相当図
【図２１】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１７）
【図２２】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１８）
【図２３】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１９）
【図２４】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２０）
【図２５】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２１）
【図２６】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２２）
【図２７】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２３）
【図２８】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２４）
【図２９】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２５）
【図３０】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２６）
【図３１】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２７）
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、不揮発性半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した場合の第１実施形態について図１ないし図１９を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
まず、本実施形態のＮＡＮＤ型のフラッシュメモリ装置の構造について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。
【００１２】
ＮＡＮＤ型フラッシュメモリ装置１は、そのメモリセルアレイ内に、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に形成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１３】
図１中のＸ方向（ワード線方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２に示すように、半導体基板としてのシリコン基板１には、図２中Ｙ方向に沿ってそれぞれ延びる複数の素子分離領域Ｓｂ（例えばＳＴＩ（shallow trench isolation））が形成されている。これらの素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成されている。これにより、活性領域Ｓａが図２中のＹ方向に沿って延伸して形成されることになり、複数の活性領域ＳａがＸ方向に分離して形成されている。
【００１５】
ワード線ＷＬは、活性領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸して構成される。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する活性領域Ｓａ上には、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（メモリセルゲート電極：図３参照）が形成されている。
【００１６】
Ｙ方向に隣接した複数個のメモリセルトランジスタＴｒｍはＮＡＮＤ列を構成するが、当該ＮＡＮＤ列のＹ方向両端には、それぞれ選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２が構成されている。
【００１７】
選択ゲートトランジスタＴｒｓ１は、Ｘ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１の選択ゲート電極は選択ゲート線ＳＧＬ１により電気的に接続されている。選択ゲート線ＳＧＬ１と交差する活性領域Ｓａ上には、メモリセルトランジスタＴｒｓ１の選択ゲート電極ＳＧ（図３参照）が構成されている。
【００１８】
選択ゲートトランジスタＴｒｓ２は、Ｘ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２の選択ゲート電極は選択ゲート線ＳＧＬ２により電気的に接続されている。選択ゲート線ＳＧＬ２と交差する活性領域Ｓａ上には、選択ゲート電極ＳＧ（図３参照）が構成されている。
【００１９】
Ｙ方向に隣接するＮＡＮＤセルユニットＳＵ−ＳＵの選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間にはビット線コンタクト領域が構成されている。このビット線コンタクト領域にはビット線コンタクトＣＢが構成されている。ビット線コンタクトＣＢは隣接する選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間の活性領域Ｓａ上に１つずつ形成されている。
【００２０】
図２に示すように、Ｘ方向の奇数本目の活性領域Ｓａ上に形成されたビット線コンタクトＣＢａは、そのＹ方向位置がブロックＢkのセルユニットＳＵの選択ゲート線ＳＧＬ１側に近接して配置されている。また、Ｘ方向の偶数本目の活性領域Ｓａ上の形成されたビット線コンタクトＣＢｂは、そのＹ方向位置がブロックＢk+1のセルユニットＳＵの選択ゲート線ＳＧＬ１側に近接して配置されている。
【００２１】
したがって、ビット線コンタクトＣＢａ，ＣＢｂは、隣接する２本の活性領域Ｓａ上においてＹ方向にずらして配置されており、これにより所謂千鳥配置の態様とされている。これにより、互いに隣接する２本の活性領域Ｓａ、Ｓｂのそれぞれのビット線コンタクトＣＢａ，ＣＢｂ間の長距離化が図られている。図示しないが、一対の選択ゲート線ＳＧＬ２−ＳＧＬ２間の活性領域Ｓａ上にはソース線コンタクトがそれぞれ形成されている。
【００２２】
図３（ａ）は、図２のＡ−Ａ線に沿う断面構造を模式的に示しており、図３（ｂ）は、図２のＢ−Ｂ線に沿う断面構造を模式的に示している。図３（ａ）には、一対の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ１、当該選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間のビット線コンタクトプラグＣＢの周辺断面構造を模式的に示しており、図３（ｂ）には、複数のメモリセルトランジスタＴｒｍの周辺断面構造について模式的に示している。
【００２３】
これらの図３（ａ）および図３（ｂ）に示すように、半導体基板２上にはゲート絶縁膜３が形成されている。半導体基板２は例えばｐ型のシリコン基板により形成されている。またゲート絶縁膜３は例えばシリコン酸化膜により形成され、メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓ１の形成領域におけるシリコン基板２の上面上に渡って形成されている。なお、このゲート絶縁膜３はビット線コンタクトＣＢａ，ＣＢｂの脇周辺では半導体基板２上に形成されていない。
【００２４】
メモリセルトランジスタＴｒｍは、当該ゲート絶縁膜３上に形成された積層ゲート電極（メモリセルゲート電極）ＭＧと、ソース／ドレイン領域２ａとを含む。メモリセルゲート電極ＭＧは、ゲート絶縁膜３上に形成された不純物がドープされた多結晶シリコン層（以下、シリコン層）４からなる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成されたゲート間絶縁膜５と、ゲート間絶縁膜５上に形成された制御ゲート電極ＣＧとを含む。ソース／ドレイン領域２ａは積層ゲート電極ＭＧの脇のシリコン基板２の表層に位置して形成されている。ゲート間絶縁膜５は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に位置した絶縁膜であり、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜と考慮しても良い。
【００２５】
このゲート間絶縁膜５としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜（所謂ＯＮＯ膜）を適用している。制御ゲート電極ＣＧは、不純物がドープされた多結晶シリコン層（以下、シリコン層）６と、このシリコン層６上に形成されたシリサイド層７とを含む。シリサイド層７はシリコン層７の上部をコバルト（Ｃｏ）、ニッケル（Ｎｉ）などの低抵抗化金属によりシリサイド化した層として構成されている。本実施形態ではシリサイド層７としてはニッケルシリサイド（ＮｉＳｉ）を適用する。
【００２６】
図３（ｂ）に示すように、メモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成されているが、メモリセルトランジスタＴｒｍに隣接して選択ゲートトランジスタＴｒｓ１が形成されている。
【００２７】
この選択ゲートトランジスタＴｒｓ１の積層ゲート電極（選択ゲート電極）ＳＧＤは、メモリセルトランジスタＴｒｍの積層ゲート電極（メモリセルゲート電極）ＭＧとほぼ同様の構造であり、シリコン層４、ゲート間絶縁膜５、シリコン層６、シリサイド層７を積層した構造となっているが、ゲート間絶縁膜５のほぼ中央に位置して貫通孔が形成されており、シリコン層４および６間を構造的に接触させることでゲート電極ＭＧ内のゲート間絶縁膜５としての構成を無効化している。
【００２８】
なお、選択ゲートトランジスタＴｒｓ２の積層ゲート電極（選択ゲート電極）も積層ゲート電極ＳＧＤと同様の構造により構成されている。さて、メモリセルトランジスタＴｒｍの積層ゲート電極ＭＧと選択ゲートトランジスタＴｒｓ１の積層ゲート電極ＳＧＤとはＹ方向に並設されており、これらの積層ゲート電極ＭＧ、ＳＧＤは互いにＹ方向に電気的に分離されている。
【００２９】
積層ゲート電極ＭＧ−ＭＧ間、積層ゲート電極ＭＧ−ＳＧＤ間には、それぞれ、その下側にシリコン酸化膜８、９が層間絶縁膜として構成されている。また、積層ゲート電極ＳＧＤ−ＳＧＤ間には、シリコン酸化膜８，９が層間絶縁膜として構成されると共に、その中間部には、シリコン窒化膜１０とＢＰＳＧ(Boron-doped Phospho-Silicate Glass)膜１１とが形成されている。
【００３０】
シリコン酸化膜１２は、これらの積層ゲート電極ＭＧ、ＳＧＤおよびシリコン酸化膜８、９およびシリコン窒化膜１０およびＢＰＳＧ膜１１上に渡り形成されている。また、シリコン窒化膜１３がシリコン酸化膜１２の上に形成されている。この層間絶縁膜１４がシリコン窒化膜１３の上に形成されている。
【００３１】
積層ゲート電極ＭＧ−ＭＧ間の膜構造を説明する。シリコン酸化膜８が積層ゲート電極ＭＧの下側壁面およびゲート絶縁膜３の上面に沿って形成されている。このシリコン酸化膜８は、ＬＰ−ＣＶＤ法を用いて成膜されたＨＴＯ（High Temperature Oxide）膜であり、シリコン酸化膜９は、ＴＥＯＳガスを用いたＬＰ−ＣＶＤ法により形成されている。シリコン酸化膜９は、このシリコン酸化膜８の内側に埋込み形成されている。これらのシリコン酸化膜８、９はその上面がシリコン層６とシリサイド層７との界面より上方で且つシリサイド層７の上面より下方に位置して構成されている。
【００３２】
積層ゲート電極ＭＧ−ＳＧＤ間の膜構造を説明する。シリコン酸化膜８が積層ゲート電極ＳＧＤの下側壁面に沿って形成されている。このシリコン酸化膜８はゲート絶縁膜３の上面上に沿ってビット線コンタクトＣＢａ、ＣＢｂの形成領域側に向けて延伸形成されている。
【００３３】
シリコン酸化膜９は、シリコン酸化膜８の上面上および側面脇に位置して形成されている。シリコン酸化膜９は、その上端位置９ａが積層ゲート電極ＳＧＤを構成するシリサイド層７の上面高さにほぼ一致して形成され、その上側面が上端位置９ａからビット線コンタクトＣＢａ，ＣＢｂの形成領域側に向けて上側方に湾曲して形成されている。
【００３４】
また、これらのシリコン酸化膜８，９は積層ゲート電極ＳＧＤの上側壁直脇に位置して一部欠落した状態に形成されている。シリコン窒化膜１０がシリコン酸化膜９の湾曲面上に沿って形成され、ビット線コンタクトＣＢａ，ＣＢｂの形成領域内では、半導体基板２の上面上に直に接触して形成されている。
【００３５】
このシリコン窒化膜１０上にはＢＰＳＧ膜１１が埋込み形成されている。このＢＰＳＧ膜１１は、シリコン窒化膜１０の湾曲面上に形成されており、ＢＰＳＧ膜１１は、その上面高さがシリサイド層７の上面高さとほぼ一致するように形成されている。
【００３６】
このＢＰＳＧ膜１１上にはシリコン酸化膜１２が形成されている。このシリコン酸化膜１２はビット線コンタクトＣＢａ，ＣＢｂの形成領域における上面高さとシリサイド層７の直上方における上面高さとがほぼ一致するように形成されている。なお、後述するように、層間絶縁膜１４は数百ｎｍ高さで成膜されるが、ＢＰＳＧ膜１１の上面高さとシリサイド層７の上面高さとの間は層間絶縁膜１４の高さの数％程度の誤差が存在して高さが一致するように形成されても良い。
【００３７】
このシリコン酸化膜１２上にはシリコン窒化膜１３が形成されている。このシリコン窒化膜１３は膜成膜時の不要物（例えば炭素、水素）をバリアするバリア性を有する膜でありバリア絶縁膜として機能する。シリコン窒化膜１３の上には層間絶縁膜１４が形成されている。この層間絶縁膜１４は、例えばＴＥＯＳによるシリコン酸化膜により数百ｎｍ（例えば５００ｎｍ〜６００ｎｍ）の高さで形成されている。
【００３８】
ビット線コンタクトＣＢａ，ＣＢｂは、これらの層間絶縁膜１４、シリコン窒化膜１３、シリコン酸化膜１２、ＢＰＳＧ膜１１、シリコン窒化膜１０を貫通するように形成されている。これらのビット線コンタクトＣＢａ，ＣＢｂは、タングステン（Ｗ）をバリアメタル膜により被覆したコンタクトにより構成されている。
【００３９】
前記構成の製造方法の一例について図４（ａ）および図４（ｂ）ないし図１９（ａ）および図１９（ｂ）を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば必要に応じて入れ替えても良い。
【００４０】
（ａ）を付した図４（ａ）ないし図１９（ａ）は、図３（ａ）に対応した各製造段階における縦断面構造を模式的に示しており、（ｂ）を付した図４（ｂ）ないし図１９（ｂ）は、図３（ｂ）に対応した各製造段階における縦断面構造を模式的に示している。
【００４１】
図４に示すように、半導体基板２上にゲート絶縁膜３を形成する。本実施形態では、半導体基板２をｐ型のシリコン基板により形成しているため、シリコン基板の上面を熱酸化処理することでシリコン酸化膜を形成する。次に、浮遊ゲート電極ＦＧ用の材料となるシリコン層４について減圧ＣＶＤ（化学気相成長）法により成膜する。このとき不純物としてはｎ型の不純物であるリン（Ｐ）が用いられる。
【００４２】
その後、図示しないが、シリコン層４および半導体基板２の上部をフォトリソグラフィ技術およびエッチング技術により図４の掲載面に対して垂直方向に分断し、当該分断領域内に素子分離絶縁膜（図示せず）を埋込むことで活性領域Ｓａを複数に分断し素子分離領域Ｓｂを形成する。
【００４３】
次に、シリコン層４上にＬＰ−ＣＶＤ法によりＯＮＯ膜などを形成することでゲート間絶縁膜５を形成する。次に、ゲート間絶縁膜５上にＣＶＤ法によりシリコン層６を形成する。次に、シリコン層６上にＣＶＤ法によりシリコン窒化膜１５をキャップ膜として形成する。
【００４４】
次に、図５に示すように、このシリコン窒化膜１５上にドライエッチング加工のハードマスクとなるシリコン酸化膜（図示せず）を成膜した後、フォトレジスト（図示せず）を塗布し、当該フォトレジストをフォトリソグラフィ技術によりパターニングする。そして、これらのパターンをマスクとしてハードマスクをパターニングした後、当該ハードマスクをマスクとしてシリコン窒化膜１５を異方性エッチング（例えばＲＩＥ法）によりエッチング処理する。
【００４５】
次いで、シリコン層６、ゲート間絶縁膜５、シリコン層４を異方性エッチング処理することで、ゲート電極ＭＧ、ＳＧＤの基層部分（積層ゲート電極に相当）を分断処理する。これにより、図５に示すような構造が得られる。なお、この製造段階においてゲート絶縁膜３を同時に除去処理しても良い。
【００４６】
次に、図６に示すように、ＬＰ−ＣＶＤ法によりシリコン酸化膜８（ＨＴＯ膜）を形成する。このシリコン酸化膜８は、ゲート絶縁膜３の上面上、シリコン層４の側面上、ゲート間絶縁膜５の側面上、シリコン層６の側面上、シリコン窒化膜１５の上面上に沿って形成される。
【００４７】
次に、各ゲート電極ＭＧ、ＳＧＤの基層部分（積層ゲート電極）をマスクとして半導体基板２の表層に既存のイオン注入法により不純物（ｎ型の場合例えばリン）をイオン注入する。その後には、不純物の活性化に必要な熱処理を施すことにより拡散層をソース／ドレイン領域２ａとして自己整合的に形成する。
【００４８】
なお、このときメモリセル領域における拡散層のみ示しているが、実際の不揮発性半導体記憶装置にはメモリセルを駆動するための周辺回路が設けられており、当該周辺回路の動作に必要なトランジスタの拡散層を形成する工程も本工程と同時に行われる。
【００４９】
次に、図７に示すように、ゲート電極ＭＧ−ＳＧＤの積層ゲート電極間、ゲート電極ＭＧ−ＭＧの積層ゲート電極間内にＴＥＯＳガスを用いたＬＰ−ＣＶＤ法によりシリコン酸化膜９を形成する。
【００５０】
次に、図８に示すように、シリコン酸化膜９をシリコン窒化膜１５の上面および側面が露出するまでＲＩＥ法により異方性エッチング処理し、シリコン酸化膜９の上端９ａの位置をシリコン窒化膜１５とシリコン層７との接触界面にほぼ一致させる。これにより、シリコン窒化膜１５の側壁脇にシリコン酸化膜８、９（積層ゲート間絶縁膜）を残留させないようにしている。
【００５１】
このとき、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の距離がゲート電極ＳＧＤ−ＭＧの積層ゲート電極間の距離や、ゲート電極ＭＧ−ＭＧの積層ゲート電極間の距離よりも広く形成されるため、シリコン酸化膜８、９は、その積層構造が各ゲート電極ＳＧＤ，ＳＧＤの積層ゲート電極の側壁に沿って残留し、その上面が上側方に湾曲した湾曲面に形成されることになる。また、これらのシリコン酸化膜８、９は、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間のほぼ中央領域では全てエッチング処理されることになり半導体基板２の表面が露出する。
【００５２】
次に、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間のシリコン酸化膜８、９の内側に不純物（ｎ型の場合、例えばリン）を高濃度イオン注入する。その後には、不純物の活性化に必要な熱処理を施すことによりコンタクト用の高濃度不純物導入領域となる拡散層を形成する。
【００５３】
次に、図９に示すように、シリコン酸化膜８、９のそれぞれの上面上および側面上（湾曲面上）、シリコン窒化膜１５の上面上および側面上、半導体基板２の上面上に沿ってＣＶＤ法によりシリコン窒化膜１０をバリア絶縁膜、ライナー膜として形成する。このバリア絶縁膜は、メモリセル間絶縁膜とエッチングレートが異なる膜にすると良い。このとき、シリコン層６の上面より上方には、シリコン窒化膜１５、１０が互いに同質の膜により積層される。
【００５４】
次に、図１０に示すように、シリコン窒化膜１０の上にＢＰＳＧ膜１１を成膜し、約８００℃で熱処理しＢＰＳＧ膜１１をリフローさせる。
次に、図１１に示すように、ＣＭＰ処理を行いＢＰＳＧ膜１１の表面を平坦化処理する。このとき、シリコン窒化膜１０がＣＭＰ処理のストッパとしての役割を果たすことになり、ＣＭＰ処理による平坦化の制御性を向上させる。
【００５５】
次に、図１２に示すように、シリコン酸化膜８、９に対して高選択性を有する条件下でシリコン窒化膜１５、１０を全面エッチバック処理し、シリコン窒化膜１５をシリコン層６上から除去しシリコン層６の上面上を露出させる。これにより、シリコン酸化膜８、９の上端位置をシリコン層６の上面の位置とほぼ一致させる。
【００５６】
次に、図１３に示すように、シリコン層６に対して高選択性を有する条件下で例えばＲＩＥ法による全面エッチバック処理を行うことでシリコン酸化膜８、９の上部、及びＢＰＳＧ膜１１の上部を除去する。このとき、メモリセルゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間のシリコン酸化膜８、９と同様に、選択ゲート電極ＳＧＤ−ＳＧＤ間ではＢＰＳＧ膜１１がシリコン酸化膜系であるため、シリコン酸化膜８、９の上部と原理的には同じ膜厚（図１３のＸｃｅｌｌ＝Ｘｓｇ）だけＢＰＳＧ膜１１の上部もエッチング除去される。このとき最終的に、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間のＢＰＳＧ膜１１の上面高さを、シリコン層６の上面高さとほぼ一致する高さとなるように形成する（図１３の符号Ｚ参照）。
【００５７】
そのため、選択ゲート電極ＳＧＤ−ＳＧＤ間のＢＰＳＧ膜１１は、メモリセルゲート電極ＭＧ−ＭＧ間のシリコン酸化膜８、９の上面を処理する図１２に示すタイミングにおいてＢＰＳＧ膜１１の上面高さをシリコン層６の上面高さよりも高さＸｓｇだけ高く形成すると良い。
【００５８】
さらに遡ると、図１１に示すタイミングにおいて、選択ゲート電極ＳＧＤ−ＳＧＤ間のＢＰＳＧ膜１１に対して高選択条件下でゲート電極ＭＧ−ＭＧ間上のシリコン窒化膜１０および１５を異方性エッチング処理するときには、ゲート電極ＭＧ−ＭＧ間のエッチング高さがＺｃｅｌｌとなるのに対し、選択ゲート電極ＳＧＤ−ＳＧＤ間のエッチング高さがＺｓｇとなるため、ＢＰＳＧ膜１１に対して高選択性を有する条件の選択比がＺｓｇ／Ｚｃｅｌｌで定められる。このエッチング選択比は、ゲート電極ＭＧ−ＭＧ間におけるシリコン酸化膜８および９のエッチング量およびマスク材であるシリコン窒化膜１５および１０の膜厚により決定される。これらの選択比は適宜設定すれば良い。
【００５９】
次に、図１４に示すように、コバルト（Ｃｏ）またはニッケル（Ｎｉ）による金属７ａをスパッタによりシリコン層６の上面および上側面に沿って形成する。この後、図１５に示すように、ＲＴＡ（Rapid Thermal Anneal）の熱処理を行うことで当該金属によるシリサイド層７を形成させる。この場合、金属７ａとシリコン層６との界面の洗浄度がシリサイド形成において重要であるため、金属７ａのスパッタ処理の前に、ウェットエッチング処理またはドライエッチング処理によりシリコン層６の表面の洗浄を行うと良い。この後、未反応のまま残留した金属７ａを硫酸過水（硫酸＋過酸化水素水）処理によって除去する。その後、更にＲＴＡ技術を用いて熱処理を行うことでシリサイド層７の安定化を行う。
【００６０】
なお、シリサイド層７の構成膜厚は、主に金属７ａの膜厚、金属７ａとシリコン層６との接触面積、熱処理工程の温度、時間などのパラメータにより決定され、電気抵抗を低減するためにはシリサイド層７をより厚く形成すると良い。
【００６１】
金属７ａおよびシリコン層６の接触面積を増加させるためには、事前に行われるメモリセルゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧＤ間のメモリセル間絶縁膜（シリコン酸化膜８、９）の落し込み量（エッチング量）を増加させると良い。例えば、ニッケルシリサイドはシリコンより膨張することが知られており、形成後のシリサイド層７の膜厚は形成前のシリコン層６の膜厚よりもわずかに増加する。このため、シリサイド層７は、その上面高さが反応前のシリコン層６の高さよりもわずかに高く形成される。図面（例えば図３、図１５）上では同一高さに描いている。本実施形態では、このシリサイド層７の上面高さをシリコン酸化膜８の上面高さとほぼ同一高さに形成するため、処理マージンを考慮し、シリサイド層７の形成膜厚およびシリコン酸化膜８および９のエッチング処理量などを調整すると良い。
【００６２】
次に、図１６に示すように、シリコン酸化膜８、９の上面上、シリサイド層７の上面上および側面上、シリコン窒化膜１０の上面上、ＢＰＳＧ膜１１の上面上に沿ってシリコン酸化膜１２を形成する。
【００６３】
次に、図１７に示すように、シリコン酸化膜１２上にシリコン窒化膜１３を形成する。このシリコン窒化膜１３は、シリサイドの形成には熱処理温度と大きく関係し一般的にはシリサイド形成温度以上の処理を行うことができない。このため、例えば５５０℃の温度条件下でＬＰ−ＣＶＤ法によりシリコン窒化膜１３を成膜する。このシリコン窒化膜１３は、ビット線コンタクトＣＢａ、ＣＢｂを形成する際に行われる異方性エッチング（ＲＩＥ法）のストッパ膜、および、後工程の膜製膜時の不要物（例えば炭素、水素）をバリアするバリア絶縁膜として形成する。
【００６４】
次に、図１８に示すように、シリコン窒化膜１３上に層間絶縁膜１４をシリコン酸化膜により形成する。次に、図１９に示すように、フォトレジスト１６を塗布しビット線コンタクトＣＢａ、ＣＢｂの形成領域内にコンタクトホールを形成するためのレジストパターンを形成し、当該パターンをマスクとして半導体基板２の上面まで貫通するコンタクトホールを形成する。次に、図３に示すように、コンタクトホール内にビット線コンタクトＣＢａ、ＣＢｂを埋込む。その後、ビット線コンタクトＣＢａ、ＣＢｂ上に多層配線構造を構成することでＮＡＮＤ型のフラッシュメモリ装置１を形成できる。
【００６５】
本実施形態によれば、次に示す製造方法上の特徴を備える。半導体基板２上に、ゲート絶縁膜３、シリコン層４、ゲート間絶縁膜５、シリコン層６、及び、シリコン窒化膜１５を順に形成する。次に、シリコン窒化膜１５、シリコン層６、ゲート間絶縁膜５、シリコン層４を複数に分断することにより、シリコン層６、ゲート間絶縁膜５、シリコン層４によりメモリセルトランジスタＴｒｍの積層ゲート電極、および、複数の選択ゲート電極Ｔｒｓ１の積層ゲート電極を形成する。
【００６６】
次に、シリコン窒化膜１５の側壁脇にシリコン酸化膜８、９を残留させることなくメモリセルトランジスタＴｒｍの積層ゲート電極間に積層ゲート間絶縁膜を形成する。メモリセルトランジスタＴｒｍの積層ゲート電極上、メモリセルトランジスタＴｒｍの積層ゲート電極間のシリコン酸化膜８および９上、複数の選択ゲート電極Ｔｒｓ１間に渡り、シリコン窒化膜１５との間で低選択なエッチング処理が可能なシリコン窒化膜１０を形成する。
【００６７】
選択ゲート電極ＳＧＤ−ＳＧＤ間のシリコン窒化膜１０上に、シリコン窒化膜１０及びシリコン窒化膜１５との間で高選択なエッチング処理が可能なＢＰＳＧ膜１１を形成する。ＢＰＳＧ膜１１に対して高選択条件においてシリコン窒化膜１０および１５をエッチング処理することで、シリコン層６の上面を露出させると共にＢＰＳＧ膜１１の上面高さをシリコン層６の上面高さとほぼ一致する高さに形成する。シリコン層６の上にシリサイド層７を形成する。
【００６８】
選択ゲート電極ＳＧＤおよびメモリセルゲート電極ＭＧのシリサイド層７、７間、メモリセルゲート電極ＭＧ−ＭＧ間にシリコン酸化膜１２を埋込む。次に、このシリコン酸化膜１２の上にシリコン窒化膜１３を形成する。次に、シリコン窒化膜１３上に層間絶縁膜１４を形成する。層間絶縁膜１４、シリコン窒化膜１３、シリコン酸化膜１２、ＢＰＳＧ膜１１、シリコン窒化膜１０を貫通するコンタクトホールを形成する。そして、コンタクトホール内にビット線コンタクトＣＢａ、ＣＢｂの材料を埋込み形成する。
【００６９】
このように形成することで、ＢＰＳＧ膜１１の上面高さとシリコン層６（シリサイド層７）の上面高さとを図１３の符号Ｚに示すようにほぼ一致するように形成でき、シリコン酸化膜１２を介してシリコン窒化膜１３を積層した時点において、ビット線コンタクトＣＢａ、ＣＢｂの形成領域およびその周辺領域に渡り、シリコン窒化膜１３の上面位置を選択ゲート電極ＳＧＤの上方におけるシリコン窒化膜１３の上面位置とほぼ一致するように形成できる。
【００７０】
選択ゲート電極ＳＧＤ−ＳＧＤ間のビット線コンタクト形成領域およびその周辺においてシリコン窒化膜１３の上に別途他の絶縁膜等を埋込んだ後に平坦化処理を行う必要がなくなる。これにより、シリサイド工程後にシリサイド層７に近接して形成するシリコン窒化膜１３をＣＭＰ処理用のストッパ膜として形成する必要がなくなる。
【００７１】
すなわち、シリコン窒化膜１３は、前述したパリア絶縁膜として機能させるように形成できると共に、コンタクトホール形成時の異方性エッチング処理のコンタクトホールストッパ膜として機能するように形成すれば良い。したがって、シリコン窒化膜１３を高温条件下で形成する必要がなくなり、低温条件（例えば５５０℃）にて形成したとしても信頼性を確保できる。平坦化処理工程を削減できる。
【００７２】
本実施形態では、シリコン酸化膜８、９（積層ゲート間絶縁膜）をシリコン窒化膜１５および１０の上面上まで形成した後、シリコン窒化膜１５とシリコン層６との界面までエッチング処理している。シリコン窒化膜１０を成膜するときに、シリコン層６の上面上にてシリコン窒化膜１５と同質で膜形成するため、シリコン層６の上面上を露出処理したときにはシリコン窒化膜１５の側壁脇には膜が残留しない。
【００７３】
その後、シリコン酸化膜８、９（積層ゲート間絶縁膜）をＢＰＳＧ膜１１と同時にエッチング処理した後には、ＢＰＳＧ膜１１の上面高さとシリコン層６の上面高さとをほぼ一致させることができると共にシリコン層６の上部脇を露出させることができる。したがって、その後、シリコン層６の上部をシリサイド化したシリサイド層７を形成したとしても、その高さを十分確保でき、低抵抗化を実現できる。
【００７４】
さらに、その後、シリコン酸化膜１２を形成し、当該シリコン酸化膜１２上にシリコン窒化膜１３を形成したとしても、選択ゲート電極ＳＧＤ−ＳＧＤ間、選択ゲート電極ＳＧＤ上、選択ゲート電極ＳＧＤ−メモリセルゲート電極ＭＧ間、メモリセルゲート電極ＭＧ上に渡りほぼ一致する高さに形成することができ、上面バラツキを低減できる。したがって、平坦化処理工程を設けることなく、選択ゲート電極ＳＧＤ上、メモリセルゲート電極ＭＧ上の段差を解消できる。
【００７５】
（第２実施形態）
図２０ないし図３１は、第２実施形態の説明を示している。図２０は、図３に代わる図面を示している。前述実施形態と異なるところは、前述実施形態ではシリコン酸化膜９ａの上端位置をシリサイド層７の上面（上端）位置とほぼ一致するように形成しているのに対し、本実施形態では、シリコン窒化膜１０ａの上端位置をメモリセルゲート電極ＭＧのシリサイド層７（またはシリサイド化前のシリコン層６）の上面（上端）位置とほぼ一致するように形成しているところにある。
【００７６】
図２０に示すように、シリコン窒化膜１０の上端１０ａの位置が、シリサイド層７の上面高さ位置にほぼ一致するように形成されている。また、シリコン酸化膜９の上端９ａの高さがシリコン窒化膜１０の上端１０ａの高さよりもシリコン窒化膜１０の成膜膜厚分だけ低く形成されている。また、ＢＰＳＧ膜１１の上面高さがメモリセルゲート電極ＭＧのシリサイド層７の上面高さ（またはシリサイド化前のシリコン層６の上面高さ）とほぼ一致するように形成されている。その他の構成は前述実施形態とほぼ同様である。
【００７７】
前記構成の製造方法について、図２１ないし図３１を参照しながら説明する。なお、前述実施形態における図７に示す工程までは同一工程であるため、その説明を省略する。図７に示すようにシリコン酸化膜９を形成した後、図２１に示すように、シリコン酸化膜９をシリコン窒化膜１５の上面および側面が露出すると共にシリコン層６の上部側面が露出するまでＲＩＥ法により異方性エッチング処理し、シリコン酸化膜９の上端９ａの位置をシリコン層６の上面よりも下方でシリコン層６の下面よりも上方の高さ位置に形成する。なお、シリコン酸化膜８の上端の位置は、シリコン層６の上面よりも下方で且つゲート間絶縁膜５よりも上方に位置するように形成される。
【００７８】
次に、図２２に示すように、シリコン酸化膜８および９の上面上、側面上およびシリコン層６の上側面およびシリコン窒化膜１５の上面上、側面上に沿ってＣＶＤ法によりシリコン窒化膜１０をバリア絶縁膜、ライナー膜として形成する。
【００７９】
次に、図２３に示すように、シリコン窒化膜１０の上にＢＰＳＧ膜１１を成膜し、約８００℃で熱処理しＢＰＳＧ膜１１をリフローさせる。
次に、図２４に示すように、ＣＭＰ処理を行いＢＰＳＧ膜１１の表面を平坦化処理する。このとき、シリコン窒化膜１０がＣＭＰ処理のストッパとしての役割を果たす。
【００８０】
次に、図２５に示すように、ＢＰＳＧ膜１１に対して高選択性を有する条件下で例えばＲＩＥ法による全面エッチバック処理を行うことでシリコン窒化膜１０および１５を除去処理する。このときのメモリセルゲート電極ＭＧ−ＭＧ間のシリコン窒化膜１０および１５は、ＢＰＳＧ膜１１に対して高選択条件下でエッチング処理されるため、シリコン窒化膜１０および１５のエッチング量（エッチング処理高さ）Ｚｃｅｌｌ２は、ＢＰＳＧ膜１１のエッチング量（エッチング処理高さ）Ｚｓｇ２に比較して高くなる。また、このときのシリコン窒化膜１０の上端１０ａは露出したシリコン層６の上面の高さとほぼ同一高さとなり、また、シリコン酸化膜９の上端９ａは、シリコン層６の上面高さよりもシリコン窒化膜１０の成膜膜厚分だけ低く形成される。
【００８１】
次に、図２６に示すように、シリコン層６に対して高選択性を有する条件下で例えばＲＩＥ法による全面エッチバック処理を行い、シリコン酸化膜８および９の上面をエッチング処理する。このとき、シリコン酸化膜８および９のエッチング量（エッチング処理高さ）Ｘｃｅｌｌ２は、ＢＰＳＧ膜１１のエッチング量（エッチング処理高さ）Ｘｓｇ２とほぼ同等量となる。このとき、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間のＢＰＳＧ膜１１の上面高さを、シリコン層６の上面高さとほぼ一致する高さとなるように形成する（図２６の符号Ｚ２参照）。
【００８２】
そのため、選択ゲート電極ＳＧＤ−ＳＧＤ間のＢＰＳＧ膜１１は、メモリセルゲート電極ＭＧ−ＭＧ間のシリコン酸化膜８、９の上面を処理する図２５に示すタイミングにおいてＢＰＳＧ膜１１の上面高さをシリコン層６の上面高さよりも高さＸｓｇ２だけ高く形成すると良い。
【００８３】
さらに遡ると、図２４に示すタイミングにおいて、選択ゲート電極ＳＧＤ−ＳＧＤ間のＢＰＳＧ膜１１に対して高選択性を有する条件下でゲート電極ＭＧ−ＭＧ間上のシリコン窒化膜１０および１５を異方性エッチング処理するときには、ゲート電極ＭＧ−ＭＧ間のエッチング高さがＺｃｅｌｌ２となるのに対し、選択ゲート電極ＳＧＤ−ＳＧＤ間のＢＰＳＧ膜１１のエッチング高さがＺｓｇ２となるため、これらの選択比がＺｓｇ２／Ｚｃｅｌｌ２で定められる。このエッチング選択比は、ゲート電極ＭＧ−ＭＧ間のエッチング量およびマスク材であるシリコン窒化膜１５および１０の膜厚により決定される。これらの選択比は適宜設定すれば良い。
【００８４】
なお、前述実施形態に比較して本実施形態では、ＢＰＳＧ膜１１のエッチング高さに対するシリコン窒化膜１０および１５のエッチング高さの割合Ｚｃｅｌｌ２／Ｚｓｇ２を大きくすることができ、したがって、エッチング選択比をより高選択となる条件にてエッチング処理できる。また、その後のシリコン酸化膜８および９のエッチング量を少なくできる。そして、極狭なメモリセルゲート電極ＭＧ−ＭＧ間のシリコン酸化膜８および９をエッチング処理する場合であってもエッチングプロセスが容易となる。
【００８５】
次に、図２６に示すように、ＢＰＳＧ膜１１の上面高さをシリコン層６の上面高さとほぼ一致する高さに形成した後、図２７に示すように、前記のエッチング処理により露出したシリコン層６の上面および上側面に沿って金属７ａをスパッタ処理する。この後、図２８に示すように、ＲＴＡの熱処理を行うことで当該金属７ａによるシリサイド層７を成長させる。
【００８６】
次に、図２９に示すように、シリコン酸化膜８、９の上面上、シリサイド層７の上面上および側面上、シリコン窒化膜１０のエッチング露出側面上、ＢＰＳＧ膜１１の上面上に沿ってシリコン酸化膜１２を形成する。すると、シリコン酸化膜１２は、その上面上がビット線コンタクトＣＢａ，ＣＢｂの形成領域および選択ゲート電極ＳＧＤ−ＳＧＤの上に沿ってほぼ一致する高さに形成されるようになる。
【００８７】
次に、図３０に示すように、シリコン酸化膜１２の上にシリコン窒化膜１３を形成する。次に、図３１に示すように、シリコン窒化膜１３上に層間絶縁膜１４をシリコン酸化膜により形成する。この後、フォトレジスト１６を塗布しビット線コンタクトＣＢａ、ＣＢｂの形成領域内にコンタクトホールを形成するためのレジストパターンを形成し、当該パターンをマスクとして半導体基板２の上面まで貫通するコンタクトホールを形成する。次に、図２０に示すように、コンタクトホール内にビット線コンタクトＣＢａ、ＣＢｂを埋込む。その後、ビット線コンタクトＣＢａ、ＣＢｂ上に多相配線構造を構成することでＮＡＮＤ型のフラッシュメモリ装置１を形成できる。
【００８８】
本実施形態によれば、前述実施形態に示した特徴を備えると共に、シリコン酸化膜８、９の上面位置を、シリコン窒化膜１５の下面とシリコン層６の上面との間の界面下のシリコン窒化膜１０の膜厚分だけ下方に位置するようにエッチング処理しているので、ＢＰＳＧ膜１１に対してシリコン窒化膜１０および１５のエッチング選択比を大きくしたエッチング条件を採用することができ、最終的にシリコン酸化膜８および９の上面のエッチング処理量Ｘｃｅｌｌ２を少なくすることができ、極狭なゲート電極ＭＧ−ＭＧの積層ゲート電極の間隔であっても容易にエッチング処理できる。
【００８９】
（第３実施形態）
第３実施形態は、ＢＰＳＧ膜１１に代えてＮＳＧ（Non-doped Silicate Glass）膜を形成するところを特徴としている。前述実施形態において、ＢＰＳＧ膜１１を形成するときにはリフロー処理を行うが、ＮＳＧ膜を形成するときにはリフロー処理を行わない。ＮＳＧ膜を適用したときには、ＮＳＧ膜には不純物が添加されていないためシリコン窒化膜とＮＳＧ膜とで選択比を高くしやすい。この場合、容易にエッチング処理できる。
【００９０】
（その他の実施形態）
選択ゲートトランジスタＴｒｓ１とメモリセルトランジスタＴｒｍとの間にダミートランジスタが必要に応じて設けられた形態に適用しても良い。
【００９１】
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等にも適用できる。
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９２】
図面中、Ｔｒｓ１、Ｔｒｓ２は選択ゲートトランジスタ、Ｔｒｍはメモリセルトランジスタ、ＣＢａ、ＣＢｂはビット線コンタクト（コンタクトプラグ）、ＳＵはセルユニット、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極、ＭＧはメモリセルゲート電極（メモリセルトランジスタの積層ゲート電極）、ＳＧＤは選択ゲート電極（選択ゲートトランジスタの積層ゲート電極）、１はＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置）、２は半導体基板、３はゲート絶縁膜、４は多結晶シリコン層（第１ゲート電極膜）、５はゲート間絶縁膜、６は多結晶シリコン層（第２ゲート電極のシリコン層）、７はシリサイド層、８、９はシリコン酸化膜（積層ゲート間絶縁膜）、１０はシリコン窒化膜（ライナー膜）、１１はＢＰＳＧ膜（第１の絶縁膜）、１２はシリコン酸化膜（第２の絶縁膜、第１層間絶縁膜）、１３はシリコン窒化膜（バリア絶縁膜）、１４は層間絶縁膜（第２層間絶縁膜）、１５はシリコン窒化膜（キャップ膜）を示す。
【技術分野】
【０００１】
本発明の実施形態は、メモリセルトランジスタ、選択ゲートトランジスタの各ゲート電極上に金属をシリサイド化してシリサイド層を形成する不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置としての例えばＮＡＮＤ型のフラッシュメモリ装置では、メモリセルトランジスタの積層ゲート電極、および、選択ゲートトランジスタの積層ゲート電極を低抵抗化するため、シリコン層による積層ゲート電極上に金属をシリサイド化してシリサイド層を形成するようにしている。特に、当該積層ゲート電極の低抵抗化特性を良好なものとするため、シリサイド層形成に用いる金属としてコバルト（Ｃｏ）、ニッケル（Ｎｉ）などで形成する。
【０００３】
他方、複数の選択ゲート電極間にコンタクトを形成するため、当該選択ゲート電極間の間隔はメモリセルトランジスタのゲート電極間の間隔よりも広く構成される。すると、ゲート電極の上部を金属によりシリサイド化した後、当該シリサイド層上にライナー膜としてバリア絶縁膜を形成すると、当該選択ゲート電極間に層間絶縁膜の段差を生じるため当該段差の窪んだ部分に別途その他の膜を埋込み、当該埋込膜についてライナー膜をストッパ膜として平坦化処理を行うと良い。すると段差を解消できる。
【０００４】
しかしながら、このようなストッパ膜はシリサイド工程後に当該シリサイド層近くに形成する膜であり、シリサイド層に悪影響を及ぼさないようにするため高温条件下で形成できない。すると、ストッパ膜としての機能を十分に発揮することができず、場合によっては、平坦化処理のストッパ膜の突抜けなどの不具合を生じ、信頼性が劣化するおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−７８２９８号公報
【特許文献２】特開２００８−１９２８９１号公報
【特許文献３】特開２００８−９８５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ライナー膜をストッパ膜とした平坦化処理工程を設けることなく層間絶縁膜の段差を解消できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、ゲート絶縁膜、第１ゲート電極膜、ゲート間絶縁膜、第２ゲート電極を構成するシリコン層、および、キャップ膜を順に形成する工程と、前記キャップ膜、前記第２ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第１ゲート電極膜を複数に分断することにより、前記第２ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第１ゲート電極膜によりメモリセルトランジスタの積層ゲート電極および複数の選択ゲート電極の積層ゲート電極を形成する工程と、上端が前記キャップ膜と前記第２ゲート電極のシリコン層との接触界面にほぼ一致するか前記接触界面より低くなるように前記メモリセルトランジスタの積層ゲート電極間および選択ゲート電極の積層ゲート電極間に積層ゲート間絶縁膜を形成する工程と、前記メモリセルトランジスタの積層ゲート電極上、前記メモリセルトランジスタの積層ゲート電極間の積層ゲート間絶縁膜上、前記複数の選択ゲート電極間に渡り、前記キャップ膜との間で低選択のエッチング処理が可能なライナー膜を形成する工程と、前記選択ゲート電極間のライナー膜上に、前記ライナー膜および前記キャップ膜との間で高選択なエッチング処理が可能な第１の絶縁膜を形成する工程と、前記ライナー膜をストッパとして前記第１の絶縁膜を平坦化する工程と、前記第１の絶縁膜に対して高選択条件下において前記ライナー膜および前記キャップ膜をエッチング処理して前記第２ゲート電極のシリコン層の上面を露出させる工程と、前記第１の絶縁膜および前記積層ゲート間絶縁膜を前記第２ゲート電極のシリコン層に対して高選択条件化でエッチングして前記第１の絶縁膜の上面を前記第２ゲート電極の上面高さとほぼ一致させる工程と、前記第２ゲート電極のシリコン層を金属によりシリサイド化したシリサイド層を形成する工程と、前記複数の積層ゲート電極の第２ゲート電極のシリサイド層上に第２の絶縁膜を介してバリア絶縁膜を形成する工程と、前記バリア絶縁膜上に層間絶縁膜を形成し、前記層間絶縁膜、前記第２の絶縁膜、前記バリア絶縁膜、前記第１の絶縁膜、及び、前記ライナー膜を前記半導体基板に至るまで貫通するコンタクトホールを形成し、当該コンタクトホール内にコンタクトプラグを形成する工程とを備えている。
【０００８】
また、実施形態に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して第１ゲート電極、ゲート間絶縁膜、シリサイド層を備える第２ゲート電極を順に積層して形成されたメモリセルトランジスタの積層ゲート電極と、前記メモリセルトランジスタの積層ゲート電極に隣接して複数構成され、前記第１ゲート電極、前記ゲート間絶縁膜、前記シリサイド層を備える第２ゲート電極と同一材質が積層されることにより形成された複数の選択ゲートトランジスタの積層ゲート電極と、前記複数の選択ゲートトランジスタの積層ゲート電極間に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第２ゲート電極の上面より低く形成された選択ゲート電極間絶縁膜と、前記複数の選択ゲートトランジスタの積層ゲート電極間の前記選択ゲート電極間絶縁膜上および前記半導体基板上に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第２ゲート電極の上面とほぼ一致する高さに形成されたライナー膜と、前記ライナー膜上、前記選択ゲートトランジスタの積層ゲート電極上に沿って形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同じ高さに形成された第１層間絶縁膜と、前記第１層間絶縁膜上に形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同一高さに形成されたバリア絶縁膜と、前記バリア絶縁膜上に形成された第２層間絶縁膜と、前記第２層間絶縁膜、前記バリア絶縁膜、前記第１層間絶縁膜、および前記選択ゲート電極間絶縁膜を貫通して形成されたコンタクトプラグとを備える。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態について不揮発性半導体記憶装置の電気的構成の一部を示す等価回路図
【図２】不揮発性半導体記憶装置のレイアウト構成の一部を示す平面図
【図３】（ａ）は図２のＡ−Ａ線に沿って模式的に示す縦断面図、（ｂ）は図２のＢ−Ｂ線に沿って模式的に示す縦断面図
【図４】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１）
【図５】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２）
【図６】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その３）
【図７】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その４）
【図８】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その５）
【図９】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その６）
【図１０】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その７）
【図１１】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その８）
【図１２】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その９）
【図１３】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１０）
【図１４】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１１）
【図１５】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１２）
【図１６】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１３）
【図１７】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１４）
【図１８】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１５）
【図１９】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１６）
【図２０】第２実施形態について示す図３相当図
【図２１】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１７）
【図２２】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１８）
【図２３】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その１９）
【図２４】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２０）
【図２５】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２１）
【図２６】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２２）
【図２７】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２３）
【図２８】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２４）
【図２９】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２５）
【図３０】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２６）
【図３１】（ａ）（ｂ）は製造工程の一段階における模式的な縦断面図（その２７）
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、不揮発性半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した場合の第１実施形態について図１ないし図１９を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
まず、本実施形態のＮＡＮＤ型のフラッシュメモリ装置の構造について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。
【００１２】
ＮＡＮＤ型フラッシュメモリ装置１は、そのメモリセルアレイ内に、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に形成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１３】
図１中のＸ方向（ワード線方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２に示すように、半導体基板としてのシリコン基板１には、図２中Ｙ方向に沿ってそれぞれ延びる複数の素子分離領域Ｓｂ（例えばＳＴＩ（shallow trench isolation））が形成されている。これらの素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成されている。これにより、活性領域Ｓａが図２中のＹ方向に沿って延伸して形成されることになり、複数の活性領域ＳａがＸ方向に分離して形成されている。
【００１５】
ワード線ＷＬは、活性領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸して構成される。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する活性領域Ｓａ上には、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（メモリセルゲート電極：図３参照）が形成されている。
【００１６】
Ｙ方向に隣接した複数個のメモリセルトランジスタＴｒｍはＮＡＮＤ列を構成するが、当該ＮＡＮＤ列のＹ方向両端には、それぞれ選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２が構成されている。
【００１７】
選択ゲートトランジスタＴｒｓ１は、Ｘ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１の選択ゲート電極は選択ゲート線ＳＧＬ１により電気的に接続されている。選択ゲート線ＳＧＬ１と交差する活性領域Ｓａ上には、メモリセルトランジスタＴｒｓ１の選択ゲート電極ＳＧ（図３参照）が構成されている。
【００１８】
選択ゲートトランジスタＴｒｓ２は、Ｘ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２の選択ゲート電極は選択ゲート線ＳＧＬ２により電気的に接続されている。選択ゲート線ＳＧＬ２と交差する活性領域Ｓａ上には、選択ゲート電極ＳＧ（図３参照）が構成されている。
【００１９】
Ｙ方向に隣接するＮＡＮＤセルユニットＳＵ−ＳＵの選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間にはビット線コンタクト領域が構成されている。このビット線コンタクト領域にはビット線コンタクトＣＢが構成されている。ビット線コンタクトＣＢは隣接する選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間の活性領域Ｓａ上に１つずつ形成されている。
【００２０】
図２に示すように、Ｘ方向の奇数本目の活性領域Ｓａ上に形成されたビット線コンタクトＣＢａは、そのＹ方向位置がブロックＢkのセルユニットＳＵの選択ゲート線ＳＧＬ１側に近接して配置されている。また、Ｘ方向の偶数本目の活性領域Ｓａ上の形成されたビット線コンタクトＣＢｂは、そのＹ方向位置がブロックＢk+1のセルユニットＳＵの選択ゲート線ＳＧＬ１側に近接して配置されている。
【００２１】
したがって、ビット線コンタクトＣＢａ，ＣＢｂは、隣接する２本の活性領域Ｓａ上においてＹ方向にずらして配置されており、これにより所謂千鳥配置の態様とされている。これにより、互いに隣接する２本の活性領域Ｓａ、Ｓｂのそれぞれのビット線コンタクトＣＢａ，ＣＢｂ間の長距離化が図られている。図示しないが、一対の選択ゲート線ＳＧＬ２−ＳＧＬ２間の活性領域Ｓａ上にはソース線コンタクトがそれぞれ形成されている。
【００２２】
図３（ａ）は、図２のＡ−Ａ線に沿う断面構造を模式的に示しており、図３（ｂ）は、図２のＢ−Ｂ線に沿う断面構造を模式的に示している。図３（ａ）には、一対の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ１、当該選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間のビット線コンタクトプラグＣＢの周辺断面構造を模式的に示しており、図３（ｂ）には、複数のメモリセルトランジスタＴｒｍの周辺断面構造について模式的に示している。
【００２３】
これらの図３（ａ）および図３（ｂ）に示すように、半導体基板２上にはゲート絶縁膜３が形成されている。半導体基板２は例えばｐ型のシリコン基板により形成されている。またゲート絶縁膜３は例えばシリコン酸化膜により形成され、メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓ１の形成領域におけるシリコン基板２の上面上に渡って形成されている。なお、このゲート絶縁膜３はビット線コンタクトＣＢａ，ＣＢｂの脇周辺では半導体基板２上に形成されていない。
【００２４】
メモリセルトランジスタＴｒｍは、当該ゲート絶縁膜３上に形成された積層ゲート電極（メモリセルゲート電極）ＭＧと、ソース／ドレイン領域２ａとを含む。メモリセルゲート電極ＭＧは、ゲート絶縁膜３上に形成された不純物がドープされた多結晶シリコン層（以下、シリコン層）４からなる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成されたゲート間絶縁膜５と、ゲート間絶縁膜５上に形成された制御ゲート電極ＣＧとを含む。ソース／ドレイン領域２ａは積層ゲート電極ＭＧの脇のシリコン基板２の表層に位置して形成されている。ゲート間絶縁膜５は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に位置した絶縁膜であり、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜と考慮しても良い。
【００２５】
このゲート間絶縁膜５としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜（所謂ＯＮＯ膜）を適用している。制御ゲート電極ＣＧは、不純物がドープされた多結晶シリコン層（以下、シリコン層）６と、このシリコン層６上に形成されたシリサイド層７とを含む。シリサイド層７はシリコン層７の上部をコバルト（Ｃｏ）、ニッケル（Ｎｉ）などの低抵抗化金属によりシリサイド化した層として構成されている。本実施形態ではシリサイド層７としてはニッケルシリサイド（ＮｉＳｉ）を適用する。
【００２６】
図３（ｂ）に示すように、メモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成されているが、メモリセルトランジスタＴｒｍに隣接して選択ゲートトランジスタＴｒｓ１が形成されている。
【００２７】
この選択ゲートトランジスタＴｒｓ１の積層ゲート電極（選択ゲート電極）ＳＧＤは、メモリセルトランジスタＴｒｍの積層ゲート電極（メモリセルゲート電極）ＭＧとほぼ同様の構造であり、シリコン層４、ゲート間絶縁膜５、シリコン層６、シリサイド層７を積層した構造となっているが、ゲート間絶縁膜５のほぼ中央に位置して貫通孔が形成されており、シリコン層４および６間を構造的に接触させることでゲート電極ＭＧ内のゲート間絶縁膜５としての構成を無効化している。
【００２８】
なお、選択ゲートトランジスタＴｒｓ２の積層ゲート電極（選択ゲート電極）も積層ゲート電極ＳＧＤと同様の構造により構成されている。さて、メモリセルトランジスタＴｒｍの積層ゲート電極ＭＧと選択ゲートトランジスタＴｒｓ１の積層ゲート電極ＳＧＤとはＹ方向に並設されており、これらの積層ゲート電極ＭＧ、ＳＧＤは互いにＹ方向に電気的に分離されている。
【００２９】
積層ゲート電極ＭＧ−ＭＧ間、積層ゲート電極ＭＧ−ＳＧＤ間には、それぞれ、その下側にシリコン酸化膜８、９が層間絶縁膜として構成されている。また、積層ゲート電極ＳＧＤ−ＳＧＤ間には、シリコン酸化膜８，９が層間絶縁膜として構成されると共に、その中間部には、シリコン窒化膜１０とＢＰＳＧ(Boron-doped Phospho-Silicate Glass)膜１１とが形成されている。
【００３０】
シリコン酸化膜１２は、これらの積層ゲート電極ＭＧ、ＳＧＤおよびシリコン酸化膜８、９およびシリコン窒化膜１０およびＢＰＳＧ膜１１上に渡り形成されている。また、シリコン窒化膜１３がシリコン酸化膜１２の上に形成されている。この層間絶縁膜１４がシリコン窒化膜１３の上に形成されている。
【００３１】
積層ゲート電極ＭＧ−ＭＧ間の膜構造を説明する。シリコン酸化膜８が積層ゲート電極ＭＧの下側壁面およびゲート絶縁膜３の上面に沿って形成されている。このシリコン酸化膜８は、ＬＰ−ＣＶＤ法を用いて成膜されたＨＴＯ（High Temperature Oxide）膜であり、シリコン酸化膜９は、ＴＥＯＳガスを用いたＬＰ−ＣＶＤ法により形成されている。シリコン酸化膜９は、このシリコン酸化膜８の内側に埋込み形成されている。これらのシリコン酸化膜８、９はその上面がシリコン層６とシリサイド層７との界面より上方で且つシリサイド層７の上面より下方に位置して構成されている。
【００３２】
積層ゲート電極ＭＧ−ＳＧＤ間の膜構造を説明する。シリコン酸化膜８が積層ゲート電極ＳＧＤの下側壁面に沿って形成されている。このシリコン酸化膜８はゲート絶縁膜３の上面上に沿ってビット線コンタクトＣＢａ、ＣＢｂの形成領域側に向けて延伸形成されている。
【００３３】
シリコン酸化膜９は、シリコン酸化膜８の上面上および側面脇に位置して形成されている。シリコン酸化膜９は、その上端位置９ａが積層ゲート電極ＳＧＤを構成するシリサイド層７の上面高さにほぼ一致して形成され、その上側面が上端位置９ａからビット線コンタクトＣＢａ，ＣＢｂの形成領域側に向けて上側方に湾曲して形成されている。
【００３４】
また、これらのシリコン酸化膜８，９は積層ゲート電極ＳＧＤの上側壁直脇に位置して一部欠落した状態に形成されている。シリコン窒化膜１０がシリコン酸化膜９の湾曲面上に沿って形成され、ビット線コンタクトＣＢａ，ＣＢｂの形成領域内では、半導体基板２の上面上に直に接触して形成されている。
【００３５】
このシリコン窒化膜１０上にはＢＰＳＧ膜１１が埋込み形成されている。このＢＰＳＧ膜１１は、シリコン窒化膜１０の湾曲面上に形成されており、ＢＰＳＧ膜１１は、その上面高さがシリサイド層７の上面高さとほぼ一致するように形成されている。
【００３６】
このＢＰＳＧ膜１１上にはシリコン酸化膜１２が形成されている。このシリコン酸化膜１２はビット線コンタクトＣＢａ，ＣＢｂの形成領域における上面高さとシリサイド層７の直上方における上面高さとがほぼ一致するように形成されている。なお、後述するように、層間絶縁膜１４は数百ｎｍ高さで成膜されるが、ＢＰＳＧ膜１１の上面高さとシリサイド層７の上面高さとの間は層間絶縁膜１４の高さの数％程度の誤差が存在して高さが一致するように形成されても良い。
【００３７】
このシリコン酸化膜１２上にはシリコン窒化膜１３が形成されている。このシリコン窒化膜１３は膜成膜時の不要物（例えば炭素、水素）をバリアするバリア性を有する膜でありバリア絶縁膜として機能する。シリコン窒化膜１３の上には層間絶縁膜１４が形成されている。この層間絶縁膜１４は、例えばＴＥＯＳによるシリコン酸化膜により数百ｎｍ（例えば５００ｎｍ〜６００ｎｍ）の高さで形成されている。
【００３８】
ビット線コンタクトＣＢａ，ＣＢｂは、これらの層間絶縁膜１４、シリコン窒化膜１３、シリコン酸化膜１２、ＢＰＳＧ膜１１、シリコン窒化膜１０を貫通するように形成されている。これらのビット線コンタクトＣＢａ，ＣＢｂは、タングステン（Ｗ）をバリアメタル膜により被覆したコンタクトにより構成されている。
【００３９】
前記構成の製造方法の一例について図４（ａ）および図４（ｂ）ないし図１９（ａ）および図１９（ｂ）を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば必要に応じて入れ替えても良い。
【００４０】
（ａ）を付した図４（ａ）ないし図１９（ａ）は、図３（ａ）に対応した各製造段階における縦断面構造を模式的に示しており、（ｂ）を付した図４（ｂ）ないし図１９（ｂ）は、図３（ｂ）に対応した各製造段階における縦断面構造を模式的に示している。
【００４１】
図４に示すように、半導体基板２上にゲート絶縁膜３を形成する。本実施形態では、半導体基板２をｐ型のシリコン基板により形成しているため、シリコン基板の上面を熱酸化処理することでシリコン酸化膜を形成する。次に、浮遊ゲート電極ＦＧ用の材料となるシリコン層４について減圧ＣＶＤ（化学気相成長）法により成膜する。このとき不純物としてはｎ型の不純物であるリン（Ｐ）が用いられる。
【００４２】
その後、図示しないが、シリコン層４および半導体基板２の上部をフォトリソグラフィ技術およびエッチング技術により図４の掲載面に対して垂直方向に分断し、当該分断領域内に素子分離絶縁膜（図示せず）を埋込むことで活性領域Ｓａを複数に分断し素子分離領域Ｓｂを形成する。
【００４３】
次に、シリコン層４上にＬＰ−ＣＶＤ法によりＯＮＯ膜などを形成することでゲート間絶縁膜５を形成する。次に、ゲート間絶縁膜５上にＣＶＤ法によりシリコン層６を形成する。次に、シリコン層６上にＣＶＤ法によりシリコン窒化膜１５をキャップ膜として形成する。
【００４４】
次に、図５に示すように、このシリコン窒化膜１５上にドライエッチング加工のハードマスクとなるシリコン酸化膜（図示せず）を成膜した後、フォトレジスト（図示せず）を塗布し、当該フォトレジストをフォトリソグラフィ技術によりパターニングする。そして、これらのパターンをマスクとしてハードマスクをパターニングした後、当該ハードマスクをマスクとしてシリコン窒化膜１５を異方性エッチング（例えばＲＩＥ法）によりエッチング処理する。
【００４５】
次いで、シリコン層６、ゲート間絶縁膜５、シリコン層４を異方性エッチング処理することで、ゲート電極ＭＧ、ＳＧＤの基層部分（積層ゲート電極に相当）を分断処理する。これにより、図５に示すような構造が得られる。なお、この製造段階においてゲート絶縁膜３を同時に除去処理しても良い。
【００４６】
次に、図６に示すように、ＬＰ−ＣＶＤ法によりシリコン酸化膜８（ＨＴＯ膜）を形成する。このシリコン酸化膜８は、ゲート絶縁膜３の上面上、シリコン層４の側面上、ゲート間絶縁膜５の側面上、シリコン層６の側面上、シリコン窒化膜１５の上面上に沿って形成される。
【００４７】
次に、各ゲート電極ＭＧ、ＳＧＤの基層部分（積層ゲート電極）をマスクとして半導体基板２の表層に既存のイオン注入法により不純物（ｎ型の場合例えばリン）をイオン注入する。その後には、不純物の活性化に必要な熱処理を施すことにより拡散層をソース／ドレイン領域２ａとして自己整合的に形成する。
【００４８】
なお、このときメモリセル領域における拡散層のみ示しているが、実際の不揮発性半導体記憶装置にはメモリセルを駆動するための周辺回路が設けられており、当該周辺回路の動作に必要なトランジスタの拡散層を形成する工程も本工程と同時に行われる。
【００４９】
次に、図７に示すように、ゲート電極ＭＧ−ＳＧＤの積層ゲート電極間、ゲート電極ＭＧ−ＭＧの積層ゲート電極間内にＴＥＯＳガスを用いたＬＰ−ＣＶＤ法によりシリコン酸化膜９を形成する。
【００５０】
次に、図８に示すように、シリコン酸化膜９をシリコン窒化膜１５の上面および側面が露出するまでＲＩＥ法により異方性エッチング処理し、シリコン酸化膜９の上端９ａの位置をシリコン窒化膜１５とシリコン層７との接触界面にほぼ一致させる。これにより、シリコン窒化膜１５の側壁脇にシリコン酸化膜８、９（積層ゲート間絶縁膜）を残留させないようにしている。
【００５１】
このとき、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の距離がゲート電極ＳＧＤ−ＭＧの積層ゲート電極間の距離や、ゲート電極ＭＧ−ＭＧの積層ゲート電極間の距離よりも広く形成されるため、シリコン酸化膜８、９は、その積層構造が各ゲート電極ＳＧＤ，ＳＧＤの積層ゲート電極の側壁に沿って残留し、その上面が上側方に湾曲した湾曲面に形成されることになる。また、これらのシリコン酸化膜８、９は、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間のほぼ中央領域では全てエッチング処理されることになり半導体基板２の表面が露出する。
【００５２】
次に、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間のシリコン酸化膜８、９の内側に不純物（ｎ型の場合、例えばリン）を高濃度イオン注入する。その後には、不純物の活性化に必要な熱処理を施すことによりコンタクト用の高濃度不純物導入領域となる拡散層を形成する。
【００５３】
次に、図９に示すように、シリコン酸化膜８、９のそれぞれの上面上および側面上（湾曲面上）、シリコン窒化膜１５の上面上および側面上、半導体基板２の上面上に沿ってＣＶＤ法によりシリコン窒化膜１０をバリア絶縁膜、ライナー膜として形成する。このバリア絶縁膜は、メモリセル間絶縁膜とエッチングレートが異なる膜にすると良い。このとき、シリコン層６の上面より上方には、シリコン窒化膜１５、１０が互いに同質の膜により積層される。
【００５４】
次に、図１０に示すように、シリコン窒化膜１０の上にＢＰＳＧ膜１１を成膜し、約８００℃で熱処理しＢＰＳＧ膜１１をリフローさせる。
次に、図１１に示すように、ＣＭＰ処理を行いＢＰＳＧ膜１１の表面を平坦化処理する。このとき、シリコン窒化膜１０がＣＭＰ処理のストッパとしての役割を果たすことになり、ＣＭＰ処理による平坦化の制御性を向上させる。
【００５５】
次に、図１２に示すように、シリコン酸化膜８、９に対して高選択性を有する条件下でシリコン窒化膜１５、１０を全面エッチバック処理し、シリコン窒化膜１５をシリコン層６上から除去しシリコン層６の上面上を露出させる。これにより、シリコン酸化膜８、９の上端位置をシリコン層６の上面の位置とほぼ一致させる。
【００５６】
次に、図１３に示すように、シリコン層６に対して高選択性を有する条件下で例えばＲＩＥ法による全面エッチバック処理を行うことでシリコン酸化膜８、９の上部、及びＢＰＳＧ膜１１の上部を除去する。このとき、メモリセルゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間のシリコン酸化膜８、９と同様に、選択ゲート電極ＳＧＤ−ＳＧＤ間ではＢＰＳＧ膜１１がシリコン酸化膜系であるため、シリコン酸化膜８、９の上部と原理的には同じ膜厚（図１３のＸｃｅｌｌ＝Ｘｓｇ）だけＢＰＳＧ膜１１の上部もエッチング除去される。このとき最終的に、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間のＢＰＳＧ膜１１の上面高さを、シリコン層６の上面高さとほぼ一致する高さとなるように形成する（図１３の符号Ｚ参照）。
【００５７】
そのため、選択ゲート電極ＳＧＤ−ＳＧＤ間のＢＰＳＧ膜１１は、メモリセルゲート電極ＭＧ−ＭＧ間のシリコン酸化膜８、９の上面を処理する図１２に示すタイミングにおいてＢＰＳＧ膜１１の上面高さをシリコン層６の上面高さよりも高さＸｓｇだけ高く形成すると良い。
【００５８】
さらに遡ると、図１１に示すタイミングにおいて、選択ゲート電極ＳＧＤ−ＳＧＤ間のＢＰＳＧ膜１１に対して高選択条件下でゲート電極ＭＧ−ＭＧ間上のシリコン窒化膜１０および１５を異方性エッチング処理するときには、ゲート電極ＭＧ−ＭＧ間のエッチング高さがＺｃｅｌｌとなるのに対し、選択ゲート電極ＳＧＤ−ＳＧＤ間のエッチング高さがＺｓｇとなるため、ＢＰＳＧ膜１１に対して高選択性を有する条件の選択比がＺｓｇ／Ｚｃｅｌｌで定められる。このエッチング選択比は、ゲート電極ＭＧ−ＭＧ間におけるシリコン酸化膜８および９のエッチング量およびマスク材であるシリコン窒化膜１５および１０の膜厚により決定される。これらの選択比は適宜設定すれば良い。
【００５９】
次に、図１４に示すように、コバルト（Ｃｏ）またはニッケル（Ｎｉ）による金属７ａをスパッタによりシリコン層６の上面および上側面に沿って形成する。この後、図１５に示すように、ＲＴＡ（Rapid Thermal Anneal）の熱処理を行うことで当該金属によるシリサイド層７を形成させる。この場合、金属７ａとシリコン層６との界面の洗浄度がシリサイド形成において重要であるため、金属７ａのスパッタ処理の前に、ウェットエッチング処理またはドライエッチング処理によりシリコン層６の表面の洗浄を行うと良い。この後、未反応のまま残留した金属７ａを硫酸過水（硫酸＋過酸化水素水）処理によって除去する。その後、更にＲＴＡ技術を用いて熱処理を行うことでシリサイド層７の安定化を行う。
【００６０】
なお、シリサイド層７の構成膜厚は、主に金属７ａの膜厚、金属７ａとシリコン層６との接触面積、熱処理工程の温度、時間などのパラメータにより決定され、電気抵抗を低減するためにはシリサイド層７をより厚く形成すると良い。
【００６１】
金属７ａおよびシリコン層６の接触面積を増加させるためには、事前に行われるメモリセルゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧＤ間のメモリセル間絶縁膜（シリコン酸化膜８、９）の落し込み量（エッチング量）を増加させると良い。例えば、ニッケルシリサイドはシリコンより膨張することが知られており、形成後のシリサイド層７の膜厚は形成前のシリコン層６の膜厚よりもわずかに増加する。このため、シリサイド層７は、その上面高さが反応前のシリコン層６の高さよりもわずかに高く形成される。図面（例えば図３、図１５）上では同一高さに描いている。本実施形態では、このシリサイド層７の上面高さをシリコン酸化膜８の上面高さとほぼ同一高さに形成するため、処理マージンを考慮し、シリサイド層７の形成膜厚およびシリコン酸化膜８および９のエッチング処理量などを調整すると良い。
【００６２】
次に、図１６に示すように、シリコン酸化膜８、９の上面上、シリサイド層７の上面上および側面上、シリコン窒化膜１０の上面上、ＢＰＳＧ膜１１の上面上に沿ってシリコン酸化膜１２を形成する。
【００６３】
次に、図１７に示すように、シリコン酸化膜１２上にシリコン窒化膜１３を形成する。このシリコン窒化膜１３は、シリサイドの形成には熱処理温度と大きく関係し一般的にはシリサイド形成温度以上の処理を行うことができない。このため、例えば５５０℃の温度条件下でＬＰ−ＣＶＤ法によりシリコン窒化膜１３を成膜する。このシリコン窒化膜１３は、ビット線コンタクトＣＢａ、ＣＢｂを形成する際に行われる異方性エッチング（ＲＩＥ法）のストッパ膜、および、後工程の膜製膜時の不要物（例えば炭素、水素）をバリアするバリア絶縁膜として形成する。
【００６４】
次に、図１８に示すように、シリコン窒化膜１３上に層間絶縁膜１４をシリコン酸化膜により形成する。次に、図１９に示すように、フォトレジスト１６を塗布しビット線コンタクトＣＢａ、ＣＢｂの形成領域内にコンタクトホールを形成するためのレジストパターンを形成し、当該パターンをマスクとして半導体基板２の上面まで貫通するコンタクトホールを形成する。次に、図３に示すように、コンタクトホール内にビット線コンタクトＣＢａ、ＣＢｂを埋込む。その後、ビット線コンタクトＣＢａ、ＣＢｂ上に多層配線構造を構成することでＮＡＮＤ型のフラッシュメモリ装置１を形成できる。
【００６５】
本実施形態によれば、次に示す製造方法上の特徴を備える。半導体基板２上に、ゲート絶縁膜３、シリコン層４、ゲート間絶縁膜５、シリコン層６、及び、シリコン窒化膜１５を順に形成する。次に、シリコン窒化膜１５、シリコン層６、ゲート間絶縁膜５、シリコン層４を複数に分断することにより、シリコン層６、ゲート間絶縁膜５、シリコン層４によりメモリセルトランジスタＴｒｍの積層ゲート電極、および、複数の選択ゲート電極Ｔｒｓ１の積層ゲート電極を形成する。
【００６６】
次に、シリコン窒化膜１５の側壁脇にシリコン酸化膜８、９を残留させることなくメモリセルトランジスタＴｒｍの積層ゲート電極間に積層ゲート間絶縁膜を形成する。メモリセルトランジスタＴｒｍの積層ゲート電極上、メモリセルトランジスタＴｒｍの積層ゲート電極間のシリコン酸化膜８および９上、複数の選択ゲート電極Ｔｒｓ１間に渡り、シリコン窒化膜１５との間で低選択なエッチング処理が可能なシリコン窒化膜１０を形成する。
【００６７】
選択ゲート電極ＳＧＤ−ＳＧＤ間のシリコン窒化膜１０上に、シリコン窒化膜１０及びシリコン窒化膜１５との間で高選択なエッチング処理が可能なＢＰＳＧ膜１１を形成する。ＢＰＳＧ膜１１に対して高選択条件においてシリコン窒化膜１０および１５をエッチング処理することで、シリコン層６の上面を露出させると共にＢＰＳＧ膜１１の上面高さをシリコン層６の上面高さとほぼ一致する高さに形成する。シリコン層６の上にシリサイド層７を形成する。
【００６８】
選択ゲート電極ＳＧＤおよびメモリセルゲート電極ＭＧのシリサイド層７、７間、メモリセルゲート電極ＭＧ−ＭＧ間にシリコン酸化膜１２を埋込む。次に、このシリコン酸化膜１２の上にシリコン窒化膜１３を形成する。次に、シリコン窒化膜１３上に層間絶縁膜１４を形成する。層間絶縁膜１４、シリコン窒化膜１３、シリコン酸化膜１２、ＢＰＳＧ膜１１、シリコン窒化膜１０を貫通するコンタクトホールを形成する。そして、コンタクトホール内にビット線コンタクトＣＢａ、ＣＢｂの材料を埋込み形成する。
【００６９】
このように形成することで、ＢＰＳＧ膜１１の上面高さとシリコン層６（シリサイド層７）の上面高さとを図１３の符号Ｚに示すようにほぼ一致するように形成でき、シリコン酸化膜１２を介してシリコン窒化膜１３を積層した時点において、ビット線コンタクトＣＢａ、ＣＢｂの形成領域およびその周辺領域に渡り、シリコン窒化膜１３の上面位置を選択ゲート電極ＳＧＤの上方におけるシリコン窒化膜１３の上面位置とほぼ一致するように形成できる。
【００７０】
選択ゲート電極ＳＧＤ−ＳＧＤ間のビット線コンタクト形成領域およびその周辺においてシリコン窒化膜１３の上に別途他の絶縁膜等を埋込んだ後に平坦化処理を行う必要がなくなる。これにより、シリサイド工程後にシリサイド層７に近接して形成するシリコン窒化膜１３をＣＭＰ処理用のストッパ膜として形成する必要がなくなる。
【００７１】
すなわち、シリコン窒化膜１３は、前述したパリア絶縁膜として機能させるように形成できると共に、コンタクトホール形成時の異方性エッチング処理のコンタクトホールストッパ膜として機能するように形成すれば良い。したがって、シリコン窒化膜１３を高温条件下で形成する必要がなくなり、低温条件（例えば５５０℃）にて形成したとしても信頼性を確保できる。平坦化処理工程を削減できる。
【００７２】
本実施形態では、シリコン酸化膜８、９（積層ゲート間絶縁膜）をシリコン窒化膜１５および１０の上面上まで形成した後、シリコン窒化膜１５とシリコン層６との界面までエッチング処理している。シリコン窒化膜１０を成膜するときに、シリコン層６の上面上にてシリコン窒化膜１５と同質で膜形成するため、シリコン層６の上面上を露出処理したときにはシリコン窒化膜１５の側壁脇には膜が残留しない。
【００７３】
その後、シリコン酸化膜８、９（積層ゲート間絶縁膜）をＢＰＳＧ膜１１と同時にエッチング処理した後には、ＢＰＳＧ膜１１の上面高さとシリコン層６の上面高さとをほぼ一致させることができると共にシリコン層６の上部脇を露出させることができる。したがって、その後、シリコン層６の上部をシリサイド化したシリサイド層７を形成したとしても、その高さを十分確保でき、低抵抗化を実現できる。
【００７４】
さらに、その後、シリコン酸化膜１２を形成し、当該シリコン酸化膜１２上にシリコン窒化膜１３を形成したとしても、選択ゲート電極ＳＧＤ−ＳＧＤ間、選択ゲート電極ＳＧＤ上、選択ゲート電極ＳＧＤ−メモリセルゲート電極ＭＧ間、メモリセルゲート電極ＭＧ上に渡りほぼ一致する高さに形成することができ、上面バラツキを低減できる。したがって、平坦化処理工程を設けることなく、選択ゲート電極ＳＧＤ上、メモリセルゲート電極ＭＧ上の段差を解消できる。
【００７５】
（第２実施形態）
図２０ないし図３１は、第２実施形態の説明を示している。図２０は、図３に代わる図面を示している。前述実施形態と異なるところは、前述実施形態ではシリコン酸化膜９ａの上端位置をシリサイド層７の上面（上端）位置とほぼ一致するように形成しているのに対し、本実施形態では、シリコン窒化膜１０ａの上端位置をメモリセルゲート電極ＭＧのシリサイド層７（またはシリサイド化前のシリコン層６）の上面（上端）位置とほぼ一致するように形成しているところにある。
【００７６】
図２０に示すように、シリコン窒化膜１０の上端１０ａの位置が、シリサイド層７の上面高さ位置にほぼ一致するように形成されている。また、シリコン酸化膜９の上端９ａの高さがシリコン窒化膜１０の上端１０ａの高さよりもシリコン窒化膜１０の成膜膜厚分だけ低く形成されている。また、ＢＰＳＧ膜１１の上面高さがメモリセルゲート電極ＭＧのシリサイド層７の上面高さ（またはシリサイド化前のシリコン層６の上面高さ）とほぼ一致するように形成されている。その他の構成は前述実施形態とほぼ同様である。
【００７７】
前記構成の製造方法について、図２１ないし図３１を参照しながら説明する。なお、前述実施形態における図７に示す工程までは同一工程であるため、その説明を省略する。図７に示すようにシリコン酸化膜９を形成した後、図２１に示すように、シリコン酸化膜９をシリコン窒化膜１５の上面および側面が露出すると共にシリコン層６の上部側面が露出するまでＲＩＥ法により異方性エッチング処理し、シリコン酸化膜９の上端９ａの位置をシリコン層６の上面よりも下方でシリコン層６の下面よりも上方の高さ位置に形成する。なお、シリコン酸化膜８の上端の位置は、シリコン層６の上面よりも下方で且つゲート間絶縁膜５よりも上方に位置するように形成される。
【００７８】
次に、図２２に示すように、シリコン酸化膜８および９の上面上、側面上およびシリコン層６の上側面およびシリコン窒化膜１５の上面上、側面上に沿ってＣＶＤ法によりシリコン窒化膜１０をバリア絶縁膜、ライナー膜として形成する。
【００７９】
次に、図２３に示すように、シリコン窒化膜１０の上にＢＰＳＧ膜１１を成膜し、約８００℃で熱処理しＢＰＳＧ膜１１をリフローさせる。
次に、図２４に示すように、ＣＭＰ処理を行いＢＰＳＧ膜１１の表面を平坦化処理する。このとき、シリコン窒化膜１０がＣＭＰ処理のストッパとしての役割を果たす。
【００８０】
次に、図２５に示すように、ＢＰＳＧ膜１１に対して高選択性を有する条件下で例えばＲＩＥ法による全面エッチバック処理を行うことでシリコン窒化膜１０および１５を除去処理する。このときのメモリセルゲート電極ＭＧ−ＭＧ間のシリコン窒化膜１０および１５は、ＢＰＳＧ膜１１に対して高選択条件下でエッチング処理されるため、シリコン窒化膜１０および１５のエッチング量（エッチング処理高さ）Ｚｃｅｌｌ２は、ＢＰＳＧ膜１１のエッチング量（エッチング処理高さ）Ｚｓｇ２に比較して高くなる。また、このときのシリコン窒化膜１０の上端１０ａは露出したシリコン層６の上面の高さとほぼ同一高さとなり、また、シリコン酸化膜９の上端９ａは、シリコン層６の上面高さよりもシリコン窒化膜１０の成膜膜厚分だけ低く形成される。
【００８１】
次に、図２６に示すように、シリコン層６に対して高選択性を有する条件下で例えばＲＩＥ法による全面エッチバック処理を行い、シリコン酸化膜８および９の上面をエッチング処理する。このとき、シリコン酸化膜８および９のエッチング量（エッチング処理高さ）Ｘｃｅｌｌ２は、ＢＰＳＧ膜１１のエッチング量（エッチング処理高さ）Ｘｓｇ２とほぼ同等量となる。このとき、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間のＢＰＳＧ膜１１の上面高さを、シリコン層６の上面高さとほぼ一致する高さとなるように形成する（図２６の符号Ｚ２参照）。
【００８２】
そのため、選択ゲート電極ＳＧＤ−ＳＧＤ間のＢＰＳＧ膜１１は、メモリセルゲート電極ＭＧ−ＭＧ間のシリコン酸化膜８、９の上面を処理する図２５に示すタイミングにおいてＢＰＳＧ膜１１の上面高さをシリコン層６の上面高さよりも高さＸｓｇ２だけ高く形成すると良い。
【００８３】
さらに遡ると、図２４に示すタイミングにおいて、選択ゲート電極ＳＧＤ−ＳＧＤ間のＢＰＳＧ膜１１に対して高選択性を有する条件下でゲート電極ＭＧ−ＭＧ間上のシリコン窒化膜１０および１５を異方性エッチング処理するときには、ゲート電極ＭＧ−ＭＧ間のエッチング高さがＺｃｅｌｌ２となるのに対し、選択ゲート電極ＳＧＤ−ＳＧＤ間のＢＰＳＧ膜１１のエッチング高さがＺｓｇ２となるため、これらの選択比がＺｓｇ２／Ｚｃｅｌｌ２で定められる。このエッチング選択比は、ゲート電極ＭＧ−ＭＧ間のエッチング量およびマスク材であるシリコン窒化膜１５および１０の膜厚により決定される。これらの選択比は適宜設定すれば良い。
【００８４】
なお、前述実施形態に比較して本実施形態では、ＢＰＳＧ膜１１のエッチング高さに対するシリコン窒化膜１０および１５のエッチング高さの割合Ｚｃｅｌｌ２／Ｚｓｇ２を大きくすることができ、したがって、エッチング選択比をより高選択となる条件にてエッチング処理できる。また、その後のシリコン酸化膜８および９のエッチング量を少なくできる。そして、極狭なメモリセルゲート電極ＭＧ−ＭＧ間のシリコン酸化膜８および９をエッチング処理する場合であってもエッチングプロセスが容易となる。
【００８５】
次に、図２６に示すように、ＢＰＳＧ膜１１の上面高さをシリコン層６の上面高さとほぼ一致する高さに形成した後、図２７に示すように、前記のエッチング処理により露出したシリコン層６の上面および上側面に沿って金属７ａをスパッタ処理する。この後、図２８に示すように、ＲＴＡの熱処理を行うことで当該金属７ａによるシリサイド層７を成長させる。
【００８６】
次に、図２９に示すように、シリコン酸化膜８、９の上面上、シリサイド層７の上面上および側面上、シリコン窒化膜１０のエッチング露出側面上、ＢＰＳＧ膜１１の上面上に沿ってシリコン酸化膜１２を形成する。すると、シリコン酸化膜１２は、その上面上がビット線コンタクトＣＢａ，ＣＢｂの形成領域および選択ゲート電極ＳＧＤ−ＳＧＤの上に沿ってほぼ一致する高さに形成されるようになる。
【００８７】
次に、図３０に示すように、シリコン酸化膜１２の上にシリコン窒化膜１３を形成する。次に、図３１に示すように、シリコン窒化膜１３上に層間絶縁膜１４をシリコン酸化膜により形成する。この後、フォトレジスト１６を塗布しビット線コンタクトＣＢａ、ＣＢｂの形成領域内にコンタクトホールを形成するためのレジストパターンを形成し、当該パターンをマスクとして半導体基板２の上面まで貫通するコンタクトホールを形成する。次に、図２０に示すように、コンタクトホール内にビット線コンタクトＣＢａ、ＣＢｂを埋込む。その後、ビット線コンタクトＣＢａ、ＣＢｂ上に多相配線構造を構成することでＮＡＮＤ型のフラッシュメモリ装置１を形成できる。
【００８８】
本実施形態によれば、前述実施形態に示した特徴を備えると共に、シリコン酸化膜８、９の上面位置を、シリコン窒化膜１５の下面とシリコン層６の上面との間の界面下のシリコン窒化膜１０の膜厚分だけ下方に位置するようにエッチング処理しているので、ＢＰＳＧ膜１１に対してシリコン窒化膜１０および１５のエッチング選択比を大きくしたエッチング条件を採用することができ、最終的にシリコン酸化膜８および９の上面のエッチング処理量Ｘｃｅｌｌ２を少なくすることができ、極狭なゲート電極ＭＧ−ＭＧの積層ゲート電極の間隔であっても容易にエッチング処理できる。
【００８９】
（第３実施形態）
第３実施形態は、ＢＰＳＧ膜１１に代えてＮＳＧ（Non-doped Silicate Glass）膜を形成するところを特徴としている。前述実施形態において、ＢＰＳＧ膜１１を形成するときにはリフロー処理を行うが、ＮＳＧ膜を形成するときにはリフロー処理を行わない。ＮＳＧ膜を適用したときには、ＮＳＧ膜には不純物が添加されていないためシリコン窒化膜とＮＳＧ膜とで選択比を高くしやすい。この場合、容易にエッチング処理できる。
【００９０】
（その他の実施形態）
選択ゲートトランジスタＴｒｓ１とメモリセルトランジスタＴｒｍとの間にダミートランジスタが必要に応じて設けられた形態に適用しても良い。
【００９１】
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等にも適用できる。
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９２】
図面中、Ｔｒｓ１、Ｔｒｓ２は選択ゲートトランジスタ、Ｔｒｍはメモリセルトランジスタ、ＣＢａ、ＣＢｂはビット線コンタクト（コンタクトプラグ）、ＳＵはセルユニット、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極、ＭＧはメモリセルゲート電極（メモリセルトランジスタの積層ゲート電極）、ＳＧＤは選択ゲート電極（選択ゲートトランジスタの積層ゲート電極）、１はＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置）、２は半導体基板、３はゲート絶縁膜、４は多結晶シリコン層（第１ゲート電極膜）、５はゲート間絶縁膜、６は多結晶シリコン層（第２ゲート電極のシリコン層）、７はシリサイド層、８、９はシリコン酸化膜（積層ゲート間絶縁膜）、１０はシリコン窒化膜（ライナー膜）、１１はＢＰＳＧ膜（第１の絶縁膜）、１２はシリコン酸化膜（第２の絶縁膜、第１層間絶縁膜）、１３はシリコン窒化膜（バリア絶縁膜）、１４は層間絶縁膜（第２層間絶縁膜）、１５はシリコン窒化膜（キャップ膜）を示す。
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜、第１ゲート電極膜、ゲート間絶縁膜、第２ゲート電極を構成するシリコン層、および、キャップ膜を順に形成する工程と、
前記キャップ膜、前記第２ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第１ゲート電極膜を複数に分断することにより、前記第２ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第１ゲート電極膜によりメモリセルトランジスタの積層ゲート電極および複数の選択ゲート電極の積層ゲート電極を形成する工程と、
上端が前記キャップ膜と前記第２ゲート電極のシリコン層との接触界面にほぼ一致するか前記接触界面より低くなるように前記メモリセルトランジスタの積層ゲート電極間および選択ゲート電極の積層ゲート電極間に積層ゲート間絶縁膜を形成する工程と、
前記メモリセルトランジスタの積層ゲート電極上、前記メモリセルトランジスタの積層ゲート電極間の積層ゲート間絶縁膜上、前記複数の選択ゲート電極間に渡り、前記キャップ膜との間で低選択のエッチング処理が可能なライナー膜を形成する工程と、
前記選択ゲート電極間のライナー膜上に、前記ライナー膜および前記キャップ膜との間で高選択なエッチング処理が可能な第１の絶縁膜を形成する工程と、
前記ライナー膜をストッパとして前記第１の絶縁膜を平坦化する工程と、
前記第１の絶縁膜に対して高選択条件下において前記ライナー膜および前記キャップ膜をエッチング処理して前記第２ゲート電極のシリコン層の上面を露出させる工程と、
前記第１の絶縁膜および前記積層ゲート間絶縁膜を前記第２ゲート電極のシリコン層に対して高選択条件化でエッチングして前記第１の絶縁膜の上面を前記第２ゲート電極の上面高さとほぼ一致させる工程と、
前記第２ゲート電極のシリコン層を金属によりシリサイド化したシリサイド層を形成する工程と、
前記複数の積層ゲート電極の第２ゲート電極のシリサイド層上に第２の絶縁膜を介してバリア絶縁膜を形成する工程と、
前記バリア絶縁膜上に層間絶縁膜を形成し、前記層間絶縁膜、前記第２の絶縁膜、前記バリア絶縁膜、前記第１の絶縁膜、及び、前記ライナー膜を前記半導体基板に至るまで貫通するコンタクトホールを形成し、当該コンタクトホール内にコンタクトプラグを形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１の絶縁膜としてＢＰＳＧ膜を適用すると共に前記ライナー膜および前記キャップ膜としてそれぞれシリコン窒化膜を適用し、
前記第１の絶縁膜を形成した後にリフロー処理する工程をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記選択ゲート電極の積層ゲート電極間に積層ゲート間絶縁膜を形成するときには、上端が前記キャップ膜と前記第２ゲート電極のシリコン層との接触界面より低くなるように積層ゲート間絶縁膜を形成し、
前記ライナー膜を形成するときには、前記積層ゲート間絶縁膜の上端と前記接触界面との間の高さに相当する膜厚で形成し、
前記ライナー膜および前記キャップ膜をエッチング処理して前記第２ゲート電極のシリコン層の上面を露出させるときには、前記第２ゲート電極のシリコン層の上側面に沿って形成されたライナー膜を除去することで当該シリコン層の上側面を露出させることを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１の絶縁膜としてＮＳＧ膜を適用すると共に前記ライナー膜および前記キャップ膜としてそれぞれシリコン窒化膜を適用することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して第１ゲート電極、ゲート間絶縁膜、シリサイド層を備える第２ゲート電極を順に積層して形成されたメモリセルトランジスタの積層ゲート電極と、
前記メモリセルトランジスタの積層ゲート電極に隣接して複数構成され、前記第１ゲート電極、前記ゲート間絶縁膜、前記シリサイド層を備える第２ゲート電極と同一材質が積層されることにより形成された複数の選択ゲートトランジスタの積層ゲート電極と、
前記複数の選択ゲートトランジスタの積層ゲート電極間に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第２ゲート電極の上面より低く形成された選択ゲート電極間絶縁膜と、
前記複数の選択ゲートトランジスタの積層ゲート電極間の前記選択ゲート電極間絶縁膜上および前記半導体基板上に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第２ゲート電極の上面とほぼ一致する高さに形成されたライナー膜と、
前記ライナー膜上、前記選択ゲートトランジスタの積層ゲート電極上に沿って形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同じ高さに形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同一高さに形成されたバリア絶縁膜と、
前記バリア絶縁膜上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜、前記バリア絶縁膜、前記第１層間絶縁膜、および前記選択ゲート電極間絶縁膜を貫通して形成されたコンタクトプラグとを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１】
半導体基板上に、ゲート絶縁膜、第１ゲート電極膜、ゲート間絶縁膜、第２ゲート電極を構成するシリコン層、および、キャップ膜を順に形成する工程と、
前記キャップ膜、前記第２ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第１ゲート電極膜を複数に分断することにより、前記第２ゲート電極のシリコン層、前記ゲート間絶縁膜、前記第１ゲート電極膜によりメモリセルトランジスタの積層ゲート電極および複数の選択ゲート電極の積層ゲート電極を形成する工程と、
上端が前記キャップ膜と前記第２ゲート電極のシリコン層との接触界面にほぼ一致するか前記接触界面より低くなるように前記メモリセルトランジスタの積層ゲート電極間および選択ゲート電極の積層ゲート電極間に積層ゲート間絶縁膜を形成する工程と、
前記メモリセルトランジスタの積層ゲート電極上、前記メモリセルトランジスタの積層ゲート電極間の積層ゲート間絶縁膜上、前記複数の選択ゲート電極間に渡り、前記キャップ膜との間で低選択のエッチング処理が可能なライナー膜を形成する工程と、
前記選択ゲート電極間のライナー膜上に、前記ライナー膜および前記キャップ膜との間で高選択なエッチング処理が可能な第１の絶縁膜を形成する工程と、
前記ライナー膜をストッパとして前記第１の絶縁膜を平坦化する工程と、
前記第１の絶縁膜に対して高選択条件下において前記ライナー膜および前記キャップ膜をエッチング処理して前記第２ゲート電極のシリコン層の上面を露出させる工程と、
前記第１の絶縁膜および前記積層ゲート間絶縁膜を前記第２ゲート電極のシリコン層に対して高選択条件化でエッチングして前記第１の絶縁膜の上面を前記第２ゲート電極の上面高さとほぼ一致させる工程と、
前記第２ゲート電極のシリコン層を金属によりシリサイド化したシリサイド層を形成する工程と、
前記複数の積層ゲート電極の第２ゲート電極のシリサイド層上に第２の絶縁膜を介してバリア絶縁膜を形成する工程と、
前記バリア絶縁膜上に層間絶縁膜を形成し、前記層間絶縁膜、前記第２の絶縁膜、前記バリア絶縁膜、前記第１の絶縁膜、及び、前記ライナー膜を前記半導体基板に至るまで貫通するコンタクトホールを形成し、当該コンタクトホール内にコンタクトプラグを形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１の絶縁膜としてＢＰＳＧ膜を適用すると共に前記ライナー膜および前記キャップ膜としてそれぞれシリコン窒化膜を適用し、
前記第１の絶縁膜を形成した後にリフロー処理する工程をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記選択ゲート電極の積層ゲート電極間に積層ゲート間絶縁膜を形成するときには、上端が前記キャップ膜と前記第２ゲート電極のシリコン層との接触界面より低くなるように積層ゲート間絶縁膜を形成し、
前記ライナー膜を形成するときには、前記積層ゲート間絶縁膜の上端と前記接触界面との間の高さに相当する膜厚で形成し、
前記ライナー膜および前記キャップ膜をエッチング処理して前記第２ゲート電極のシリコン層の上面を露出させるときには、前記第２ゲート電極のシリコン層の上側面に沿って形成されたライナー膜を除去することで当該シリコン層の上側面を露出させることを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１の絶縁膜としてＮＳＧ膜を適用すると共に前記ライナー膜および前記キャップ膜としてそれぞれシリコン窒化膜を適用することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して第１ゲート電極、ゲート間絶縁膜、シリサイド層を備える第２ゲート電極を順に積層して形成されたメモリセルトランジスタの積層ゲート電極と、
前記メモリセルトランジスタの積層ゲート電極に隣接して複数構成され、前記第１ゲート電極、前記ゲート間絶縁膜、前記シリサイド層を備える第２ゲート電極と同一材質が積層されることにより形成された複数の選択ゲートトランジスタの積層ゲート電極と、
前記複数の選択ゲートトランジスタの積層ゲート電極間に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第２ゲート電極の上面より低く形成された選択ゲート電極間絶縁膜と、
前記複数の選択ゲートトランジスタの積層ゲート電極間の前記選択ゲート電極間絶縁膜上および前記半導体基板上に、その上面が前記複数の選択ゲートトランジスタの積層ゲート電極の第２ゲート電極の上面とほぼ一致する高さに形成されたライナー膜と、
前記ライナー膜上、前記選択ゲートトランジスタの積層ゲート電極上に沿って形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同じ高さに形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成され、前記選択ゲートトランジスタの積層ゲート電極上方における上面高さと当該積層ゲート電極間における上面高さとがほぼ同一高さに形成されたバリア絶縁膜と、
前記バリア絶縁膜上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜、前記バリア絶縁膜、前記第１層間絶縁膜、および前記選択ゲート電極間絶縁膜を貫通して形成されたコンタクトプラグとを備えたことを特徴とする不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１２−２０４３８５（Ｐ２０１２−２０４３８５Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６４７０５（Ｐ２０１１−６４７０５）
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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