【課題】デバイス特性の向上を図る。
【解決手段】本実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法においては、半導体層１０上に、トンネル絶縁膜１１を形成する。トンネル絶縁膜上に、浮遊ゲート電極となる第１導電膜１２を形成する。第１導電膜、トンネル絶縁膜、および半導体層を加工することにより、溝１５を形成する。溝内の下部側に、第１犠牲膜１７を埋め込む。溝内の第１犠牲膜上に、その上面がトンネル絶縁膜の上面よりも高く、第１導電膜の上面よりも低くなるように、第１犠牲膜よりも高密度な第２犠牲膜１８を形成する。第１導電膜上および第２犠牲膜上に、絶縁膜１９を形成する。絶縁膜上に制御ゲート電極となる第２導電膜ＷＬを形成する。第２導電膜を加工することにより、第２犠牲膜を露出する。第１犠牲膜および第２犠牲膜を除去する。 （もっと読む）

【課題】消去動作の際、充分な量の正孔を生成させて消去特性を確保することができる３次元不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板から突出されたチャンネル膜と、チャンネル膜に沿って積層された複数のメモリセルと、チャンネル膜の一側端と繋がれたソースラインと、チャンネル膜の他側端と繋がれたビットラインと、チャンネル膜の一側端とソースラインとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションと、チャンネル膜の他側端と前記ビットラインとの間に介在されて、Ｎタイプの不純物がドープされた第２ジャンクションと、を含む。 （もっと読む）

【課題】第1の領域において、第２の絶縁膜からゲート絶縁膜への酸化剤の侵入を防止する。第２の領域において、複数の第１の配線間に設けられた第２の絶縁膜を第１の絶縁膜に対して選択的に除去する。
【解決手段】半導体装置の製造方法では、基板の第１の領域には第１の積層体を形成し第２の領域には複数の第１の配線を形成する。第1の絶縁膜をマスクとして、第1の領域の主面に第１の不純物のイオン注入を施す。第１の積層体の側壁を覆いかつ複数の第１の配線間を埋設するように第２の絶縁膜を形成する。第２の絶縁膜をマスクとして、第1の領域の主面に第２の不純物のイオン注入を施す。第1のエッチングにより、第２の絶縁膜を第１の絶縁膜に対して選択的に除去した後、基板に熱処理を行う。 （もっと読む）

【課題】キャパシタの上部電極上に形成される充填膜の膜厚均一性を向上させる。
【解決手段】半導体基板１と、半導体基板１上に形成された下部電極１４と、下部電極１４上に形成された容量絶縁膜１５と、容量絶縁膜１５上に形成された上部電極１６と、上部電極１６の表面に形成された表面改質層と、表面改質層上に形成された充填膜１８を有する半導体装置１００。 （もっと読む）

【課題】微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供する。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成する。
【解決手段】酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を、酸化物半導体層上のゲート絶縁層及び絶縁層の開口を埋め込むように設ける。ソース電極層を設けるための開口とドレイン電極層を設けるための開口は、それぞれ異なるマスクを用いた個別のエッチング処理によって形成される。これにより、ソース電極層（またはドレイン電極層）と酸化物半導体層が接する領域と、ゲート電極層との距離を十分に縮小することができる。また、酸化物半導体層の下に第１の電極層および第２の電極層を設けてコンタクト抵抗の低減を図る。 （もっと読む）

【課題】不揮発性メモリ装置の製造方法を提供する。
【解決手段】基板１０上に第１絶縁膜１１及び第１導電膜１２を形成するステップと、第１領域Ｃの第１導電膜１２、第１絶縁膜１１及び基板１０をエッチングして、第１素子分離トレンチを形成するステップと、第１素子分離トレンチに埋め立てられる第１素子分離膜を形成するステップと、第２絶縁膜１６及び導電性のキャップ膜１７を形成するステップと、第２領域Ｐのキャップ膜１７及び第２絶縁膜１６をエッチングするステップと、第２導電膜１９を形成するステップと、第１領域Ｃの第２導電膜１９、キャップ膜１７、第２絶縁膜１６、第１導電膜１２及び第１絶縁膜１１を選択的にエッチングして、第１ゲートパターンを形成しながら、第２領域Ｐの第２導電膜１９、第１導電膜１２、第１絶縁膜１１及び基板１０を選択的にエッチングして、第２領域Ｐに第２素子分離トレンチＴ２、Ｔ３を形成するステップとを含む。 （もっと読む）

【課題】信頼性が高い記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられた絶縁性の芯材層と、前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、前記芯材層の側面上に設けられ、前記下部電極層及び前記上部電極層に接し、複数の微小導電体が隙間を介して集合した抵抗変化層と、を備える。 （もっと読む）

【課題】微細化が可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、上面に、一方向に延び上方に突出した複数本のアクティブエリアが形成された半導体基板と、前記アクティブエリア間のトレンチの下部に埋め込まれた素子分離絶縁体と、第１の絶縁材料からなり、前記素子分離絶縁体の直上域に配置され、下部が前記トレンチ内に配置され、上部が前記アクティブエリアの上端よりも上方に突出した絶縁ブロックと、前記第１の絶縁材料とは異なる第２の絶縁材料からなり、前記半導体基板及び前記絶縁ブロックの上方に設けられた層間絶縁膜と、前記層間絶縁膜内に形成され、下端が前記アクティブエリアの上面に接続されたコンタクトと、を備える。前記コンタクトにおける前記絶縁ブロックの直上域に位置する部分の下面は、前記コンタクトにおける前記アクティブエリアの直上域に位置する部分の下面よりも上方に位置している。 （もっと読む）

【課題】新規な構造のコンタクトプラグを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板と、半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有するトランジスタと、トランジスタのソース／ドレイン領域及びゲート電極を覆う絶縁膜と、絶縁膜中に形成され、トランジスタのソース／ドレイン領域またはゲート電極に接されるコンタクトプラグとを有し、コンタクトプラグは、絶縁膜の厚さ方向に延在しトランジスタのソース／ドレイン領域またはゲート電極に接触する柱部と、柱部の上部から絶縁膜の表面と平行な方向に張り出し上面が平坦化された鍔部とを有する。 （もっと読む）

【課題】酸化物半導体を含み、高速動作が可能なトランジスタを提供する。または、該トランジスタを含む信頼性の高い半導体装置を提供する。
【解決手段】下地絶縁層中に埋め込まれ、上面の少なくとも一部が下地絶縁層から露出した電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設け、電極層において、または、酸化物半導体層の低抵抗領域であって電極層と重畳する領域において、酸化物半導体層の上層に設けられる配線層との電気的な接続を行うトランジスタを提供する。 （もっと読む）

【課題】
実施形態は、ゲート配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供する。
【解決手段】
本実施形態の半導体装置の製造方法は、第１領域及び第２領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第１絶縁膜、前記第１絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記素子分離膜及び前記電荷蓄積層上にストッパー膜３０を形成する工程と、前記第２領域を第２絶縁膜で被膜し、前記第１領域の前記ストッパー膜３０と前記素子分離膜をエッチバックする工程と、前記エッチバックされた素子分離膜、前記電荷蓄積層、第２領域の前記ストッパー膜３０上に第３絶縁膜を介して配線を形成する工程とを備えることを特徴とする。 （もっと読む）

【課題】電流―電圧特性の向上およびオン電流を増大することが可能で、高速動作に優れた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１２の主面に形成され、第1の方向に延在する複数の活性領域と、活性領域を区画する素子分離領域と、半導体基板１２の主面に形成されたものであって、平面視して複数の活性領域に交差する方向に延在する複数のゲート溝と、ゲート溝のそれぞれに埋め込まれた複数のゲート電極２２と、を備えた半導体装置であって、ゲート溝のそれぞれの底面には、第１の方向に延在すると共に、上面７１ａが半導体基板１２の主面よりも低い位置に配置する一対の突起部７１が形成されており、ゲート電極２２は、ゲート絶縁膜２１を介して突起部７１の上面７１ａと内側面７１ｂと外側面７１ｃとを覆ってなる、ことを特徴とする。 （もっと読む）

【課題】不純物添加シリコン層に添加された不純物が不純物無添加シリコン層に拡散するのを抑制する。
【解決手段】セレクトゲート電極ＳＧ１上にはワード線ＷＬ１が積層され、最上層のワード線ＷＬ１上にはセレクトゲート電極ＳＧ２がロウごとに形成されることで、ＮＡＮＤセルＮＣ１が構成され、セレクトゲート電極ＳＧ１、ＳＧ２およびワード線ＷＬ１は、不純物添加シリコン層２と層間絶縁膜とを拡散防止層３を介して交互に積層することで構成し、ワード線ＷＬ１は、拡散防止層３にて挟まれた不純物添加シリコン層２にて構成する。 （もっと読む）

【課題】隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、シリコンを含む基板１１と、基板１１の上に設けられた複数のメモリセルと、複数のメモリセルの上方に設けられた配線７と、配線７の上に設けられたリーク抑制層８と、前記リーク抑制層８の上方に設けられた層間絶縁膜１０と、を備えている。そして、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成され、リーク抑制層８の幅寸法は、配線７の幅寸法よりも短いこと、および、隣接するリーク抑制層８の間の寸法は、隣接する配線７の間の寸法よりも長いこと、の少なくともいずれかである。 （もっと読む）

【課題】ＤＲＡＭとＲｅＲＡＭとを混載する場合において、容量素子及び抵抗変化素子の性能を維持しながら製造コストを低減する。
【解決手段】半導体記憶装置は、抵抗変化素子１と容量素子１０１とを具備している。抵抗変化素子１は、第１深さＤ１のシリンダー型のＭＩＭ構造を有し、抵抗変化型メモリ用である。容量素子１０１は、第１深さＤ１よりも深い第２深さＤ２のシリンダー型のＭＩＭ構造を有し、ＤＲＡＭ用である。 （もっと読む）

【課題】メモリセルの制御性を向上した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。
【解決手段】基板上に、第１積層体及び第２積層体を形成する工程と、第１積層体及び第２積層体を貫通する貫通孔を形成する工程と、貫通孔の第１部分の側壁にメモリ膜を形成し、貫通孔の第２部分及び第３部分の側壁にゲート絶縁膜を形成し、メモリ膜及びゲート絶縁膜の内側にチャネルボディを形成する工程と、チャネルボディの内側に酸化シリコンを含む第３絶縁層を形成し、第２部分と第３部分との境界部分を第３絶縁層により閉塞する工程と、第３部分の内側にシリコンを含む第１埋め込み部を形成する工程と、第１埋め込み部の一部と第３絶縁層の一部とを除去してチャネルボディを露出させる工程と、第３部分の内側における第１埋め込み部の上に、第１埋め込み部よりも不純物濃度が高いシリコンを含む第２埋め込み部を埋め込む工程と、を備える。 （もっと読む）

【課題】実施形態によれば、工程数削減によるコスト低減を図れる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、第２の被加工膜の上に第２の方向に延びる複数の第２の芯材膜であって、第１のスペースを隔てて第１の方向に並んだ第１の配列部と、第１のスペースよりも大きな第２のスペースを第１の方向に隔てて配置された第２の配列部とを有し、第２のスペースがループ部の上に位置する第２の芯材膜を形成する工程と、第２の芯材膜を除去し第２の被加工膜上に第２のスペーサー膜を残す工程と、第２のスペーサー膜をマスクにしたエッチングにより、第１の配列部の下の第２の被加工膜を、第２の方向に延びる第２のラインパターンを含む第２のラインアンドスペースパターンに加工するとともに、第２のスペースの下の第２の被加工膜と、第１の被加工膜のループ部とを除去する工程とを備える。 （もっと読む）

【課題】不揮発性半導体記憶装置の加工精度をより向上させる。
【解決手段】実施形態によれば、不純物含有領域と、被エッチング領域と、を有する半導体層を形成し、それぞれの表面から内部にかけて第１絶縁層を形成し、第１絶縁膜を介して、半導体層上に複数の電極層を含む積層体を形成し、積層体に、被エッチング領域に達し第２絶縁層を挟む一対のホールを形成し、被エッチング領域を一対のホールを通じて除去し、半導体層に一対のホールのそれぞれの下端とつながった空間部を形成し、一対のホールのそれぞれの側壁に、メモリ膜を形成し、空間部の内壁に第４絶縁層を形成し、一対のホールのそれぞれの側壁と空間部の内壁とに形成されたメモリ膜の表面に、チャネルボディ層を形成する。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】寄生抵抗がより低いチャネルボディ層を有する不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態の不揮発性半導体記憶装置は、半導体層と、第１絶縁層が表面に設けられた第２絶縁層と、第３絶縁層と、第２絶縁層および第３絶縁層の上に、電極層と絶縁膜とを有する第１積層体と、第１積層体の積層方向に貫通し第２絶縁層に達する一対の第１ホールのそれぞれの側壁に設けられたメモリ膜と、メモリ膜の内側に設けられた第１チャネルボディ層と、層間絶縁膜と選択ゲートとを有する第２積層体と、一対の第１ホールのそれぞれ上端と連通し、第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、ゲート絶縁膜の内側に設けられた第２チャネルボディ層と、第１積層体の下側に設けられた連結部と、一対の第１ホールの間に挟まれ、第１積層体の表面から第１絶縁層に達する第４絶縁層と、を備える。 （もっと読む）