記憶装置及びその製造方法
【課題】信頼性が高い記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられた絶縁性の芯材層と、前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、前記芯材層の側面上に設けられ、前記下部電極層及び前記上部電極層に接し、複数の微小導電体が隙間を介して集合した抵抗変化層と、を備える。
【解決手段】実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられた絶縁性の芯材層と、前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、前記芯材層の側面上に設けられ、前記下部電極層及び前記上部電極層に接し、複数の微小導電体が隙間を介して集合した抵抗変化層と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、特定の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が提案されている。この不揮発性記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。当初、このような挙動を示す抵抗変化材料として金属酸化物系の材料が知られていたが、最近、カーボンナノチューブ（ＣＮＴ：Carbon nanotube）を用いても、このような抵抗変化材料を実現できることが発見された。
【０００３】
一方、ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。３次元クロスポイント構造のＲｅＲＡＭにおいては、ＷＬとＢＬとの間にピラーを設け、このピラーの一部をＣＮＴを集合させた層によって構成する。しかしながら、ＣＮＴを集合させた層は機械的に脆弱であり、信頼性が低いという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１１−５０８９７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、信頼性が高い記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられた絶縁性の芯材層と、前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、前記芯材層の側面上に設けられ、前記下部電極層及び前記上部電極層に接し、複数の微小導電体が隙間を介して集合した抵抗変化層と、を備える。
【０００７】
実施形態に係る記憶装置の製造方法は、下部電極層、絶縁性の芯材層及び上部電極層をこの順に積層させる工程と、前記上部電極層、前記芯材層及び前記下部電極層をパターニングして積層体を形成する工程と、前記積層体の側面上に、複数の微小導電体が隙間を介して集合した抵抗変化層を形成する工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る記憶装置を例示する斜視図である。
【図２】第１の実施形態におけるピラーを例示する断面図である。
【図３】（ａ）及び（ｂ）は、図２に示すＡ−Ａ’線による断面図である。
【図４】抵抗変化層を例示する断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図９】比較例に係る記憶装置のピラーを例示する断面図である。
【図１０】第２の実施形態におけるピラーを例示する断面図である。
【図１１】（ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【図１２】（ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【図１３】第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【図１４】第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【図１５】第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【図１６】第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を例示する斜視図であり、
図２は、本実施形態におけるピラーを例示する断面図であり、
図３（ａ）及び（ｂ）は、図２に示すＡ−Ａ’線による断面図であり、
図４は、抵抗変化層を例示する断面図である。
本実施形態に係る記憶装置は、ＲｅＲＡＭである。
【００１０】
図１に示すように、本実施形態に係る記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１１】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、層間絶縁膜１７（図２参照）を介して交互に積層されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１２】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、各ワード線ＷＬと各ビット線ＢＬとの間に接続されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、層間絶縁膜１７によって埋め込まれている。また、ピラー１６と層間絶縁膜１７との間には、例えばシリコン窒化物からなる絶縁膜１８が設けられている。
【００１３】
図２及び図３（ａ）に示すように、各ピラー１６においては、シリコン基板１１側から上方に向かって、バリアメタル層２１、整流素子層２２、シリサイド層２３、下部電極層２４、芯材層２５及び上部電極層２６がこの順に積層されている。下部電極層２４、芯材層２５及び上部電極層２６の側面上には、抵抗変化層２７が設けられている。抵抗変化層２７は、下部電極層２４、芯材層２５及び上部電極層２６に接しており、下部電極層２４、芯材層２５及び上部電極層２６の周囲を囲んでいる。抵抗変化層２７の周囲には、保護絶縁層２８が設けられている。なお、図２においては、抵抗変化層２７の下面が整流素子層２２とシリサイド層２３との界面と同じ高さに位置する例を示しているが、抵抗変化層２７の下面は、整流素子層２２の内部、シリサイド層２３の内部又は下部電極層２４の内部と同じ高さに位置していてもよい。
【００１４】
バリアメタル層２１は例えばワード線ＷＬに接しており、上部電極層２６は例えばビット線ＢＬに接している。また、ワード線ＷＬは、金属からなる配線本体３１と、配線本体３１の下面を覆うバリアメタル層３２とから構成されている。最下層のワード線ＷＬについては、バリアメタル層３２が配線本体３１の下面の他に、側面も覆っている。ビット線ＢＬは、金属からなる配線本体３３と、配線本体３３の下面を覆うバリアメタル層３４とから構成されている。なお、図１、図３（ａ）及び（ｂ）、図４においては、層間絶縁膜１７及び絶縁膜１８は図示が省略されている。
【００１５】
ワード線ＷＬの配線本体３１及びビット線ＢＬの配線本体３３は、例えば、タングステン（Ｗ）等の導電性材料によって形成されている。
バリアメタル層２１は、ワード線ＷＬと選択素子層２２との間の拡散を防止すると共に、密着性を改善する層であり、バリアメタル層３２は、層間絶縁膜１２又は１７と配線本体３１との間の拡散を防止すると共に、密着性を改善する層であり、バリアメタル層３４は、層間絶縁膜１７と配線本体３３との間、及び上部電極層２６と配線本体３３との間の拡散を防止すると共に、密着性を改善する層である。バリアメタル層２１、３２及び３４は、例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化タングステン（ＷＮ）等の導電性材料により形成されている。
【００１６】
整流素子層２２は、例えばポリシリコンダイオードからなり、下層側から順に、導電形がｎ＋形のｎ形層、真性半導体からなるｉ形層、及び導電形がｐ＋形のｐ形層が積層されている。又は、整流素子層２２は、ショットキーダイオードであってもよい。これにより、整流素子層２２は、例えば、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子層として機能する。電流が流れる方向、すなわち上下方向から見て、整流素子層２２の面積は抵抗変化層２７の面積よりも大きい。
【００１７】
シリサイド層２３は、例えば、チタンシリサイド（ＴｉＳｉ）によって形成されている。下部電極層２４は、窒化チタン等の導電性材料によって形成されている。芯材層２５は、絶縁性材料、例えば、シリコン酸化物又はシリコン窒化物により形成されている。芯材層２５の形状は、軸方向を上下方向とした柱状であり、例えば、図３（ａ）に示すような円柱状である。又は、図３（ｂ）に示すような角が丸められた四角柱状であってもよい。芯材層２５の高さは、例えば、５〜３０ｎｍ程度である。上部電極層２６は、例えば、タングステン（Ｗ）等の導電性材料によって形成されている。
【００１８】
図４に示すように、抵抗変化層２７は、例えば、微小導電体、例えば、フラーレン、グラフェン、カーボンナノチューブ、カーボンナノリボン等のナノスケールの結晶構造をもつカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層である。図４においては、微小導電体がＣＮＴ（カーボンナノチューブ）４１であり、隙間４２を介して集合した例を示している。隙間４２は空気層となっており、従って、抵抗変化層２７の構造は中空構造である。各ＣＮＴ４１の長手方向は、抵抗変化層２７の膜面に対してほぼ平行であるが、膜面内においては、様々な方向を向いている。
【００１９】
保護絶縁層２８は、酸化物以外の絶縁材料によって形成されており、例えば、シリコン窒化物によって形成されている。絶縁膜１８は、例えばシリコン窒化物により形成されている。層間絶縁膜１７は、例えばシリコン酸化物によって形成されている。
【００２０】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００２１】
次に、図５（ａ）に示すように、層間絶縁膜１２の上層部分に、例えばダマシン法により、ワード線方向に相互に平行に延びる複数本のワード線ＷＬを形成する。例えば、層間絶縁膜１２の上面に形成した溝の内面上にバリアメタル層３２を形成し、その後、溝の内部に配線本体３１を埋め込むことにより、ワード線ＷＬを形成する。なお、ワード線ＷＬは、ＲＩＥ（reactive ion etching：反応性イオンエッチング）法によって形成してもよい。これらの複数本のワード線ＷＬにより、ワード線配線層１４が形成される。
【００２２】
次に、図５（ｂ）に示すように、ワード線配線層１４上の全面に、バリアメタル層２１、整流素子層２２、下部電極層２４、芯材層２５及び上部電極層２６をこの順に形成することにより、積層体５０を形成する。各層はそれぞれ１枚の連続膜として全面に成膜する。シリコンを含む整流素子層２２上にチタンを含む下部電極層２４を形成すると、シリコンとチタンが反応して、チタンシリサイドからなるシリサイド層２３が形成される。次に、積層体５０上に、例えば、シリコン酸化物又はシリコン窒化物等の絶縁性材料からなるハードマスク層５１を形成し、その上にレジスト膜を形成する。そして、リソグラフィ法により、このレジスト膜をパターニングして、ワード線ＷＬの直上域に、複数の島状のレジストパターン５２をマトリクス状に配列させる。レジストパターン５２は、ピラー１６を形成する予定の領域に形成する。
【００２３】
次に、図６（ａ）に示すように、レジストパターン５２（図５（ｂ）参照）をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、シリサイド層２３を完全に貫通し、整流素子層２２の上部に到達した時点で停止させる。例えば、整流素子層２２が、下側から順にｎ形層、ｉ形層及びｐ形層が積層されたポリシリコンダイオードである場合、最上層のｐ形層内でエッチングを停止させる。これにより、上部電極層２６、芯材層２５、下部電極層２４及びシリサイド層２３が選択的に除去されて、ワード線ＷＬの直上域にマトリクス状に配列された複数の島状のピラー上部１６ａが形成される。一方、この時点では、整流素子層２２及びバリアメタル層２１は分断されない。なお、このエッチングは、シリサイド層２３又は下部電極層２４内で停止させてもよい。次に、全体を洗浄し、エッチングに伴う副生成物を除去する。
【００２４】
次に、図６（ｂ）に示すように、カーボンナノマテリアル、例えばカーボンナノチューブ（ＣＮＴ）を溶媒、例えば水に分散させた分散液を塗布し、乾燥させ、ベークすることにより、全面に抵抗変化層２７を形成する。抵抗変化層２７は、ピラー上部１６ａ及びハードマスク層５１を覆うと共に、整流素子層２２の上面のうちピラー上部１６ａによって覆われていない領域を覆う。分散液を乾燥及びベークさせて厚さが減少する過程で、ＣＮＴ４１が延びる方向は、膜面方向に近づく。また、下地との間に働く分子間力により、ＣＮＴ４１は下地の凹凸に沿ってほぼ均一に配置される。次に、抵抗変化層２７を覆うように、全面に保護絶縁層２８を成膜する。保護絶縁層２８は、抵抗変化層２７のカーボンナノマテリアル、例えばＣＮＴ４１を酸化しないように、酸化物以外の絶縁性材料、例えば、シリコン窒化物により形成する。
【００２５】
次に、図７（ａ）に示すように、ハードマスク層５１をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、バリアメタル層２１を貫通した後に停止させる。これにより、整流素子層２２及びバリアメタル層２１が選択的に除去されると共に、ピラー上部１６ａの直下域に残留する。なお、図６（ａ）に示す工程において、エッチングがシリサイド層２３内又は下部電極層２４内で停止された場合には、本工程において、下部電極層２４及びシリサイド層２３が分断される。このとき、抵抗変化層２７及び保護絶縁層２８も選択的に除去されて、ピラー上部１６ａの側面上のみに残留する。これにより、ピラー１６が形成される。このとき、抵抗変化層２７は保護絶縁層２８により保護されているため、ＲＩＥによってダメージを受けることはない。
次に、図７（ｂ）に示すように、全面に絶縁膜１８を形成する。次に、例えばシリコン酸化物を堆積させて、ピラー１６を埋め込むように、層間絶縁膜１７を形成する。
【００２６】
次に、図８（ａ）に示すように、上部電極層２６をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）等の平坦化処理を施す。
次に、図８（ｂ）に示すように、ダマシン法又はＲＩＥ法により、ピラー１６の直上域を繋ぐ位置に、ビット線方向に延びる複数本のビット線ＢＬを形成すると共に、ビット線ＢＬ間に層間絶縁膜１７を埋め込む。これにより、ビット線配線層１５が形成される。このとき、抵抗変化層２７の上端部においては、隙間４２内にバリアメタル層３４を形成する導電性材料が染み込み、環状の染込部分２７ａ（図２参照）が形成される。但し、染込部分２７ａが上部電極層２６の下面よりも下方まで進出しなければ、問題はない。
【００２７】
次に、上述と同様な方法により、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、選択素子層２２におけるｎ形層、ｉ形層及びｐ形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返し形成する。これにより、本実施形態に係る記憶装置１が製造される。
【００２８】
次に、本実施形態の動作について説明する。
本実施形態に係る記憶装置１においては、各ピラー１６において、下部電極層２４と上部電極層２６との間に、抵抗変化層２７を介した電流経路が形成される。そして、抵抗変化層２７は、「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができる。なお、芯材層２５は絶縁性であるため、芯材層２５内には実質的に電流が流れない。但し、リーク電流を抑えるためには、芯材層２５の電気抵抗値は可及的に高いことが望ましい。
【００２９】
ＣＮＴ４１が集合した抵抗変化層２７が２水準の抵抗値を持つメカニズムは完全には解明されていないが、例えば、以下のように考えられる。
抵抗変化層２７に電圧が印加されていないときは、ＣＮＴ４１同士、ＣＮＴ４１と下部電極層２４、ＣＮＴ４１と上部電極層２６は概ね相互に離隔した状態にあり、抵抗変化層２７は「高抵抗状態」にある。一方、抵抗変化層２７に電圧を印加すると、ＣＮＴ４１間にクーロン力が発生して、引きつけ合う。そして、この電圧を一定時間以上継続して印加すると、クーロン力によってＣＮＴ４１が移動・回転し、隣のＣＮＴ４１又は下部電極層２４若しくは上部電極層２６と接触し、下部電極層２４と上部電極層２６との間に、複数本のＣＮＴ４１を介した電流経路が形成される。この結果、抵抗変化層２７は「低抵抗状態」となる。この状態は、抵抗変化層２７に電圧が印加されなくなっても、維持される。また、抵抗変化層２７に、例えばナノ秒オーダーの短時間のパルス電圧を印加すると、ＣＮＴ４１同士の接触部分が発熱し、ＣＮＴ４１同士が離れる。この結果、抵抗変化層２７は「高抵抗状態」に戻る。このように、抵抗変化層２７は「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができ、これにより、２値のデータを記憶することができる。このような動作を実現するために、ＣＮＴ４１間には適度な隙間４２が形成されていることが必要である。
【００３０】
次に、本実施形態の効果について説明する。
本実施形態においては、図５（ｂ）に示す工程において、下部電極層２４、芯材層２５及び上部電極層２６を積層し、図６（ａ）に示す工程において、これらをピラー形状にパターニングした後、図６（ｂ）に示す工程において、下部電極層２４、芯材層２５及び上部電極層２６の側面上に抵抗変化層２７を形成している。すなわち、上部電極層２６を形成した後、抵抗変化層２７を形成している。このため、上部電極層２６を形成する際に、上部電極層２６の導電性材料が抵抗変化層２７の隙間４２内に侵入することがない。これにより、隙間４２内に侵入した導電性材料を介して、下部電極層２４と上部電極層２６とが短絡することがない。また、隙間４２内に侵入した導電性材料に起因して、メモリセル間で電気的特性がばらつくことがない。このように、本実施形態によれば、信頼性が高い記憶装置を実現することができる。
【００３１】
また、本実施形態においては、抵抗変化層２７はピラー１６の側面部分に形成されるため、抵抗変化層２７を下地として、リソグラフィ及びパターン転写等の処理を行うことがない。抵抗変化層２７においては、カーボンナノマテリアルの局所的な凝集等により、表面にナノメートルオーダーのミクロ的なラフネスが生じることがある。このため、抵抗変化層２７を下地としてリソグラフィを行うと、焦点ぼけが発生し、露光の精度が低下してパターンに不良が発生する場合がある。また、ミクロ的なラフネスがある抵抗変化層２７を下地としてパターン転写を行うと、凹部における抜け残り、及び、凸部におけるパターン消失が発生する場合がある。更に、３次元クロスポイント構造においては、各ピラー層における抵抗変化層２７のラフネスが、積層を重ねるにつれて積算されてしまう。しかしながら、本実施形態においては、抵抗変化層２７を下地としてこれらの処理を行うことがないため、上述の不具合が生じない。また、各抵抗変化層２７ラフネスが積算されることもない。このような理由により、メモリセルごとの電気特性のばらつきが小さい。これによっても、記憶装置１の信頼性を向上させることができる。
【００３２】
更に、本実施形態においては、抵抗変化層２７をピラー１６の側面部分に形成している。このため、抵抗変化層２７上に、ハードマスク層５１等の厚い膜を形成する必要がない。また、本実施形態においては、図６（ｂ）に示す工程において、全面に抵抗変化層２７を形成した後、図７（ａ）に示す工程において、ピラー１６毎に抵抗変化層２７を分断しているため、抵抗変化層２７が連続膜である時間が短い。これにより、抵抗変化層２７が膜応力によって剥がれることを抑制できる。
【００３３】
更にまた、本実施形態においては、図６（ａ）に示す工程において、上部電極層２６、芯材層２５、下部電極層２４及びシリサイド層２３をエッチングした後、洗浄して副生成物を除去し、その後、図６（ｂ）に示す工程において、抵抗変化層２７及び保護絶縁層２８を形成している。そして、図７（ａ）に示す工程において、整流素子層２２及びバリアメタル層２１をエッチングしている。このように、本実施形態によれば、抵抗変化層２７を形成する工程と保護絶縁層２８を形成する工程との間に、エッチング工程が存在しないため、抵抗変化層２７にエッチングの際に生成される副生成物が付着することがない。
【００３４】
更にまた、本実施形態においては、ピラー１６の機械的な強度が、芯材層２５によって担保されている。芯材層２５の材料には、下部電極層２４及び上部電極層２６に対して化学的に結合する材料を選ぶことができる。これにより、芯材層２５と下部電極層２４及び上部電極層２６との密着強度も高めることができる。このように、本実施形態においては、ピラー１６に芯材層２５が設けられているため、ピラー１６の機械的な強度が高く、ピラー１６が倒壊しにくい。例えば、洗浄後の乾燥工程において、洗浄液の表面張力によってピラー１６が倒壊する可能性が低い。このため、記憶装置１は信頼性が高い。
【００３５】
更にまた、本実施形態においては、上下方向から見たピラー１６の面積によって整流素子層２２の面積を決定することができ、上下方向から見た芯材層２５の直径及び抵抗変化層２７の厚さにより、抵抗変化層２７の面積を決定することができる。このように、本実施形態によれば、電流が流れる方向、すなわち、上下方向から見た整流素子層２２の面積及び抵抗変化層２７の面積を、相互に独立して決定することができる。特に、本実施形態においては、整流素子層２２の面積が抵抗変化層２７の面積よりも大きいため、より高品質な整流性を実現することができる。
【００３６】
更にまた、本実施形態においては、芯材層２５の高さを５〜３０ｎｍとしている。芯材層２５の高さを５ｎｍ以上とすることにより、芯材層２５内をトンネル電流が流れることを抑制し、下部電極層２４と上部電極層２６との間のリーク電流を低減することができる。一方、芯材層２５の高さを３０ｎｍ以下とすることにより、ピラー１６を形成する際のアスペクト比を抑え、加工精度を確保することができる。
【００３７】
次に、本実施形態の比較例について説明する。
図９は、本比較例に係る記憶装置のピラーを例示する断面図である。
図９に示すように、本比較例に係る記憶装置においては、各ピラー１１６において、芯材層２５（図２参照）が設けられておらず、下部電極層１２４、抵抗変化層１２７及び上部電極層１２６がこの順に積層されている。抵抗変化層１２７においては、ＣＮＴ等のカーボンナノマテリアルが隙間を介して集合している。なお、図９においては、ピラー１１６を構成する層のうち、バリアメタル層、整流素子層及びシリサイド層は、図示を省略している。
【００３８】
本比較例においては、下部電極層１２４、抵抗変化層１２７及び上部電極層１２６をこの順に積層した後、パターニングすることにより、ピラー１１６を形成する。このように、抵抗変化層１２７を成膜した後で上部電極層１２６を成膜しているため、上部電極層１２６を形成する導電性材料が抵抗変化層１２７の隙間内に侵入し、抵抗変化層１２７の上部に染込層１２７ａが形成されてしまう。染込層１２７ａにおいては、カーボンナノマテリアル間の隙間に導電性材料が充填されているため、電流はこの導電性材料を流れてしまい、全体として抵抗が変化しない。また、導電性材料の侵入深さ、すなわち、染込層１２７ａの厚さは、ピラー１１６毎にばらつき、１本のピラー１１６内においてもばらつく。これにより、メモリセル間において抵抗変化層１２７の電気的特性がばらつく。また、染込層１２７ａが下部電極層１２４に到達すると、下部電極層１２４と上部電極層１２６とが短絡してしまう。
【００３９】
また、上述の如く、抵抗変化層１２７はカーボンナノマテリアルが隙間を介して緩く集合した層であるため、例えば不純物が混入することによって分子間力が発生すると、カーボンナノマテリアルが局所的に凝集し、表面にミクロ的なラフネスが発生することがある。そして、本比較例においては、抵抗変化層１２７上にハードマスク層及びレジストパターン等を積層しているため、このラフネスがハードマスク層及びレジストパターンに反映されてしまう。この結果、ピラー１１６を形成するためのリソグラフィにおいて、露光光の焦点ぼけが発生し、パターンに不良が発生する場合がある。また、レジストパターンのパターンをハードマスク層及びそれより下方の各層に転写する際に、凹部における抜け残り、及び、凸部におけるパターン消失が発生する場合がある。更に、本比較例に係る記憶装置は３次元クロスポイント構造であるため、各段における抵抗変化層１２７のラフネスが、積層を重ねるにつれて積算されてしまい、上段側のピラー１１６ほど、凹凸が大きくなってしまう。
【００４０】
更にまた、抵抗変化層１２７を形成するカーボンナノマテリアルと、下部電極層１２４及び上部電極層１２６を形成する金属とは、化学的に結合せず、分子間力によって結合しているに過ぎないため、抵抗変化層１２７と下部電極層１２４及び上部電極層１２６とは、密着性が低い。そして、本比較例においては、パターニング前の連続膜の状態にある抵抗変化層１２７の上に、ピラー１１６をパターニングするためのハードマスク層等の厚い膜を形成している。このため、これらの膜の膜応力により、抵抗変化層１２７が下部電極層１２４から剥がれてしまうことがある。
【００４１】
更にまた、本比較例においては、ピラー１１６における長手方向の一部を、抵抗変化層１２７のみによって構成しているが、上述の如く、抵抗変化層１２７はカーボンナノマテリアルの集合体であり、機械的強度が低い。このため、ピラー１１６は抵抗変化層１２７の部分で破断しやすく、従って、倒壊しやすい。特に、洗浄工程の後の乾燥工程において、洗浄液の表面張力によってピラー１１６が倒壊しやすい。このように、本比較例に係る記憶装置は、信頼性が低い。
【００４２】
更にまた、本比較例においては、上部電極層１２６、抵抗変化層１２７、下部電極層１２４及び整流素子層（図示せず）等をエッチングしてピラー１１６を形成する際に、副生成物１３０が、抵抗変化層１２７の側面上にも付着してしまう。このため、抵抗変化層１２７の特性が劣化する。なお、エッチング後に、ピラー１１６を覆うように保護絶縁膜１２８を成膜しても、副生成物１３０はそれより前に生成されるため、保護絶縁膜１２８の内側に形成されてしまう。
【００４３】
更にまた、本比較例においては、ピラー１１６における長手方向の一部を整流素子層が占め、他の一部を抵抗変化層１２７が占めているため、電流方向から見た整流素子層の面積及び抵抗変化層１２７の面積は、ピラー１１６の太さによって決まってしまう。このため、整流素子層の面積及び抵抗変化層１２７の面積を、独立して決定することが困難である。
【００４４】
次に、第２の実施形態について説明する。
図１０は、本実施形態におけるピラーを例示する断面図である。
図１０に示すように、本実施形態に係る記憶装置２は、前述の第１の実施形態に係る記憶装置１（図１〜図４参照）と比較して、抵抗変化層２７及び保護絶縁層２８が、ピラー１６の側面の全周ではなく、相互に反対側の２ヶ所の領域のみに設けられている点が異なっている。すなわち、抵抗変化層２７及び保護絶縁層２８は、下部電極層２４、芯材層２５及び上部電極層２６の側面のうち、これらの層のすぐ下に設けられたワード線ＷＬ又はビット線ＢＬが延びる方向に対して略平行な領域上に設けられている。
【００４５】
具体的には、図１０に示すように、ワード線ＷＬ上に設けられたピラー１６については、抵抗変化層２７及び保護絶縁層２８は、ワード線方向に対して略平行な領域２５ａ上に形成されており、ビット線方向に対して平行な領域２５ｂ上には形成されていない。一方、ビット線ＢＬ上に設けられたピラー１６については、抵抗変化層２７及び保護絶縁層２８は、ビット線方向に対して略平行な領域上に形成されており、ワード線方向に対して略平行な領域上には形成されていない。
【００４６】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図１１（ａ）及び（ｂ）、図１２（ａ）及び（ｂ）、図１３〜図１６は、本実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
先ず、図１に示すように、シリコン基板１１の上面に駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成し、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００４７】
次に、図１１（ａ）に示すように、層間絶縁膜１２上に、ワード線ＷＬを形成するための配線材料層として、バリアメタル層３２及び配線本体３１を形成する。次に、バリアメタル層２１、整流素子層２２、下部電極層２４、芯材層２５及び上部電極層２６をこの順に形成することにより、積層体５５を形成する。バリアメタル層３２から上部電極層２６までの各層は、それぞれ１枚の連続膜として全面に成膜する。このとき、整流素子層２２と下部電極層２４との間には、シリサイド層２３が形成される。
【００４８】
次に、積層体５５上にハードマスク層５１を形成し、その上にレジスト膜を形成する。そして、リソグラフィ法により、このレジスト膜をパターニングして、ワード線方向に延びる複数本のライン状のレジストパターン５６を形成する。レジストパターン５６は、ワード線ＷＬを形成する予定の領域に、ラインアンドスペース（Ｌ／Ｓ）状に配列させる。
【００４９】
次に、図１１（ｂ）に示すように、レジストパターン５６をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、シリサイド層２３を完全に貫通し、整流素子層２２の上部に到達した時点で停止させる。これにより、積層体５５の上部、すなわち、上部電極層２６、芯材層２５、下部電極層２４及びシリサイド層２３が選択的に除去されて、ワード線方向に延びるライン状の複数の上部積層体５７が形成される上部積層体５７上にはハードマスク層５１が残留する。一方、この時点では、整流素子層２２、バリアメタル層２１、配線本体３１及びバリアメタル層３２は分断されない。なお、下部電極層２４内又はシリサイド層２３内において、エッチングを停止させてもよい。次に、全体を洗浄し、エッチングに伴う副生成物を除去する。
【００５０】
次に、図１２（ａ）に示すように、カーボンナノマテリアル、例えばカーボンナノチューブ（ＣＮＴ）を溶媒、例えば水に分散させた分散液を塗布し、乾燥させ、ベークすることにより、全面に抵抗変化層２７を形成する。抵抗変化層２７は、上部積層体５７及びハードマスク層５１を覆うと共に、整流素子層２２の上面のうち上部積層体５７によって覆われていない領域を覆う。次に、抵抗変化層２７を覆うように、全面に保護絶縁層２８を成膜する。保護絶縁層２８は、抵抗変化層２７のカーボンナノマテリアルを酸化しないように、酸化物以外の絶縁性材料、例えば、シリコン窒化物により形成する。
【００５１】
次に、図１２（ｂ）に示すように、ハードマスク層５１をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、バリアメタル層３２を貫通し、層間絶縁膜１２に到達した後に停止させる。これにより、積層体５５の下部、すなわち、整流素子層２２及びバリアメタル層２１、並びに、配線本体３１及びバリアメタル層３２が選択的に除去されて、上部積層体５７の直下域に残留する。なお、図１１（ｂ）に示す工程において、エッチングをシリサイド層２３内又は下部電極層２４内で停止した場合は、本工程において、下部電極層２４及びシリサイド層２３が分断される。すなわち、積層体５５の下部が、積層体５５の上部（上部積層体５７）に対して自己整合的にパターニングされる。このとき、抵抗変化層２７及び保護絶縁層２８も選択的に除去されて、上部積層体５７の側面上のみに残留する。抵抗変化層２７は保護絶縁層２８により保護されているため、ＲＩＥによってダメージを受けることはない。
【００５２】
このようにして、バリアメタル層２１、整流素子層２２、シリサイド層２３、下部電極層２４、芯材層２５及び上部電極層２６、並びに抵抗変化層２７及び保護絶縁層２８がワード線方向に延びるライン状に分断されて、ワード線積層体５８が形成される。また、バリアメタル層３２及び配線本体３１がワード線方向に延びるライン状に分断されて、ワード線積層体５８の直下域にワード線ＷＬが形成される。なお、ワード線積層体５８上にはハードマスク層５１が残留する。
【００５３】
次に、図１３に示すように、全面に絶縁膜１８を形成する。次に、例えばシリコン酸化物を堆積させて、ワード線積層体５８を埋め込むように、層間絶縁膜１７を形成する。これにより、ワード線ＷＬ間にも層間絶縁膜１７が配置されて、複数本のワード線ＷＬを含むワード線配線層１４が形成される。次に、上部電極層２６をストッパとしてＣＭＰ等の平坦化処理を施す。これにより、ハードマスク層５１が除去され、上部電極層２６及び層間絶縁膜１７等が露出した平坦面が形成される。
【００５４】
次に、図１４に示すように、ビット線ＢＬを形成するための配線材料層として、バリアメタル層３４及び配線本体３３を形成する。次に、２段目のバリアメタル層２１、整流素子層２２、下部電極層２４、芯材層２５及び上部電極層２６をこの順に形成する。各層はそれぞれ１枚の連続膜として全面に成膜する。このとき、整流素子層２２と下部電極層２４との間には、シリサイド層２３が形成される。２段目のバリアメタル層２１から上部電極層２６までの層により、積層体５９が形成される。
【００５５】
次に、積層体５９上にハードマスク層５１を形成し、その上にレジスト膜を形成する。そして、リソグラフィ法により、このレジスト膜をパターニングして、ビット線方向に延びる複数本のライン状のレジストパターン６０を形成する。レジストパターン６０は、ビット線ＢＬを形成する予定の領域に、ラインアンドスペース（Ｌ／Ｓ）状に配列させる。
【００５６】
次に、図１５に示すように、レジストパターン６０（図１４参照）をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、２段目のシリサイド層２３を完全に貫通し、２段目の整流素子層２２の上部に到達した時点で停止させる。これにより、積層体５９の上部、すなわち、２段目の上部電極層２６、芯材層２５、下部電極層２４及びシリサイド層２３がワード線方向に沿って分断され、ビット線方向に延びるライン状の上部積層体６１が形成される。上部積層体６１上にはハードマスク層５１が残留する。なお、このエッチングも、下部電極層２４内又はシリサイド層２３内で停止させてもよい。次に、全体を洗浄し、エッチングに伴う副生成物を除去する。次に、全面に抵抗変化層２７及び保護絶縁層２８を形成する。保護絶縁層２８は、酸化物以外の絶縁性材料により形成する。
【００５７】
次に、図１６に示すように、ハードマスク層５１（図１５参照）をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、１段目の整流素子層２２を貫通し、ワード線ＷＬに到達した段階で停止させる。これにより、積層体５９の下部、すなわち、２段目の整流素子層２２及びバリアメタル層２１、並びに、配線本体３３及びバリアメタル層３４が選択的に除去されて、ワード線方向に沿って分断される。また、ワード線積層体５８が選択的に除去されて、ワード線方向に沿って分断される。図１５に示すエッチングが下部電極層２４内又はシリサイド層２３内で停止した場合においても、本工程において、下部電極層２４及びシリサイド層２３が分断される。
【００５８】
図１５に示す工程において、積層体５９（図１４参照）の上部、すなわち、２段目の上部電極層２６、芯材層２５、下部電極層２４及びシリサイド層２３は既にワード線方向に沿って分断されて上部積層体６１となっているため、本工程において、積層体５９の下部、すなわち、２段目の整流素子層２２及びバリアメタル層２１がワード線方向に沿って分断されることにより、積層体５９全体がワード線方向に沿って分断され、これに伴って抵抗変化層２７及び保護絶縁層２８も分断される。この結果、ビット線方向に延びるビット線積層体６２が形成される。ビット線積層体６２は、２段目のバリアメタル層２１、整流素子層２２、シリサイド層３３、下部電極層２４、芯材層２５及び上部電極層２６がこの順に積層され、下部電極層２４、芯材層２５及び上部電極層２６の側面上に抵抗変化層２７及び保護絶縁層２８が形成されたものである。
【００５９】
また、配線本体３３及びバリアメタル層３４がワード線方向に沿って分断されることにより、ビット線ＢＬが形成される。更に、ワード線積層体５８は、図１２（ｂ）に示す工程において、既にビット線方向に沿って分断されているため、本工程においてワード線方向に沿って分断されることにより、ビット線方向及びワード線方向の双方に沿ってマトリクス状に配列された複数本のピラー１６となる。
【００６０】
次に、全面に絶縁膜１８を形成し、層間絶縁膜１７を形成する。これにより、ビット線ＢＬ間にも層間絶縁膜１７が配置されて、複数本のビット線ＢＬを含むビット線配線層１５が形成される。次に、２段目の上部電極層２６をストッパとしてＣＭＰ等の平坦化処理を施す。
以後、同様にして、図１１（ａ）〜図１６に示す工程を繰り返す。これにより、本実施形態に係る記憶装置２が製造される。
この繰り返す工程を概略的に説明すると、下記＜１＞〜＜１０＞のようになる。
【００６１】
＜１＞ワード線ＷＬの材料であるバリアメタル層３２及び配線本体３１を積層し、その上にバリアメタル層２１、整流素子層２２、下部電極層２４、芯材層２５及び上部電極層２６をこの順に積層して積層体５５を形成する（図１１（ａ））。
【００６２】
＜２＞積層体５５上に、ハードマスク層５１及びレジストパターン５２を形成し、これをマスクとしてエッチングを施すことにより、積層体５５の上部、すなわち、整流素子層２２よりも上方の部分を、ワード線方向に延びるライン状の上部積層体５７に分断する（図１１（ｂ））。
【００６３】
＜３＞上部積層体５７を覆うように抵抗変化層２７及び保護絶縁層２８を形成する（図１２（ａ））。
【００６４】
＜４＞ハードマスク層５１をマスクとしてエッチングを施す。これにより、積層体５５の下部を分断してワード線方向に延びるワード線積層体５８を形成し、配線本体３１及びバリアメタル層３２を分断してワード線ＷＬを形成し、もしあれば、その下のビット線積層体６２（図１６参照）を分断してピラー１６を形成する（図１２（ｂ））。
【００６５】
＜５＞ワード線積層体５８を覆うように層間絶縁膜１７を形成し、上部電極層２６をストッパとして上面を平坦化する（図１３）。
【００６６】
＜６＞ワード線積層体５８上に、ビット線ＢＬの材料であるバリアメタル層３４及び配線本体３３を積層し、その上にバリアメタル層２１、整流素子層２２、下部電極層２４、芯材層２５及び上部電極層２６をこの順に積層して積層体５９を形成する（図１４）。
【００６７】
＜７＞積層体５９上に、ハードマスク層５１及びレジストパターン６０を形成し、これをマスクとしてエッチングを施すことにより、積層体５９の上部をビット線方向に延びるライン状の上部積層体６１に分断する（図１５）。
【００６８】
＜８＞上部積層体６１を覆うように抵抗変化層２７及び保護絶縁層２８を形成する（図１５）。
【００６９】
＜９＞ハードマスク層５１をマスクとしてエッチングを施す。これにより、積層体５９の下部を分断して、ビット線方向に延びるビット線積層体６２を形成し、配線本体３３及びバリアメタル層３４を分断してビット線ＢＬを形成し、その下のワード線積層体５８を分断してピラー１６を形成する（図１６）。
【００７０】
＜１０＞ピラー１６及びビット線積層体６２を覆うように層間絶縁膜１７を形成し、上面を平坦化する（図１６）。
【００７１】
次に、本実施形態の効果について説明する。
本実施形態においては、上述の＜１＞〜＜１０＞に示す一連の工程により、ワード線配線層１４、複数本のピラー１６からなる層、ビット線配線層１５、複数本のピラー１６からなる層の４層からなる基本構造体を作製することができる。このとき、上述の（２）及び（７）に示す工程において、それぞれリソグラフィを行っている。すなわち、２回のリソグラフィにより、上述の基本構造体を作製することができる。
一方、前述の第１の実施形態においては、ワード線配線層１４、複数本のピラー１６からなる層、ビット線配線層１５、複数本のピラー１６からなる層を形成する際に、それぞれリソグラフィを行っている。すなわち、４回のリソグラフィにより、上述の基本構造体を作製している。
このように、本実施形態によれば、前述の第１の実施形態と比較して、リソグラフィの回数を減らし、記憶装置の製造コストを低減することができる。一方、前述の第１の実施形態によれば、エッチングの際のアスペクト比を抑え、加工を容易にすることができる。
【００７２】
また、本実施形態によれば、上下方向において隣り合う配線とピラーを、同じリソグラフィにより自己整合的に形成することができる。このため、位置合わせの精度が高い。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００７３】
以上説明した実施形態によれば、信頼性が高い記憶装置及びその製造方法を実現することができる。
【００７４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７５】
１、２：記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、１６ａ：ピラー上部、１７：層間絶縁膜、１８：絶縁膜、２１：バリアメタル層、２２：整流素子層、２３：シリサイド層、２４：下部電極層、２５：芯材層、２５ａ、２５ｂ：領域、２６：上部電極層、２７：抵抗変化層、２７ａ：染込部分、２８：保護絶縁層、３１：配線本体、３２：バリアメタル層、３３：配線本体、３４：バリアメタル層、４１：ＣＮＴ、４２：隙間、５０：積層体、５１：ハードマスク層、５２：レジストパターン、５５：積層体、５６：レジストパターン、５７：上部積層体、５８：ワード線積層体、５９：積層体、６０：レジストパターン、６１：上部積層体、６２：ビット線積層体、１１６：ピラー、１２４：下部電極層、１２６：上部電極層、１２７：抵抗変化層、１２７ａ：染込層、１３０：副生成物、ＢＬ：ビット線、ＷＬ：ワード線
【技術分野】
【０００１】
本発明の実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、特定の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が提案されている。この不揮発性記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。当初、このような挙動を示す抵抗変化材料として金属酸化物系の材料が知られていたが、最近、カーボンナノチューブ（ＣＮＴ：Carbon nanotube）を用いても、このような抵抗変化材料を実現できることが発見された。
【０００３】
一方、ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。３次元クロスポイント構造のＲｅＲＡＭにおいては、ＷＬとＢＬとの間にピラーを設け、このピラーの一部をＣＮＴを集合させた層によって構成する。しかしながら、ＣＮＴを集合させた層は機械的に脆弱であり、信頼性が低いという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１１−５０８９７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、信頼性が高い記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられた絶縁性の芯材層と、前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、前記芯材層の側面上に設けられ、前記下部電極層及び前記上部電極層に接し、複数の微小導電体が隙間を介して集合した抵抗変化層と、を備える。
【０００７】
実施形態に係る記憶装置の製造方法は、下部電極層、絶縁性の芯材層及び上部電極層をこの順に積層させる工程と、前記上部電極層、前記芯材層及び前記下部電極層をパターニングして積層体を形成する工程と、前記積層体の側面上に、複数の微小導電体が隙間を介して集合した抵抗変化層を形成する工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る記憶装置を例示する斜視図である。
【図２】第１の実施形態におけるピラーを例示する断面図である。
【図３】（ａ）及び（ｂ）は、図２に示すＡ−Ａ’線による断面図である。
【図４】抵抗変化層を例示する断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図９】比較例に係る記憶装置のピラーを例示する断面図である。
【図１０】第２の実施形態におけるピラーを例示する断面図である。
【図１１】（ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【図１２】（ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【図１３】第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【図１４】第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【図１５】第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【図１６】第２の実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を例示する斜視図であり、
図２は、本実施形態におけるピラーを例示する断面図であり、
図３（ａ）及び（ｂ）は、図２に示すＡ−Ａ’線による断面図であり、
図４は、抵抗変化層を例示する断面図である。
本実施形態に係る記憶装置は、ＲｅＲＡＭである。
【００１０】
図１に示すように、本実施形態に係る記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１１】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、層間絶縁膜１７（図２参照）を介して交互に積層されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１２】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、各ワード線ＷＬと各ビット線ＢＬとの間に接続されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、層間絶縁膜１７によって埋め込まれている。また、ピラー１６と層間絶縁膜１７との間には、例えばシリコン窒化物からなる絶縁膜１８が設けられている。
【００１３】
図２及び図３（ａ）に示すように、各ピラー１６においては、シリコン基板１１側から上方に向かって、バリアメタル層２１、整流素子層２２、シリサイド層２３、下部電極層２４、芯材層２５及び上部電極層２６がこの順に積層されている。下部電極層２４、芯材層２５及び上部電極層２６の側面上には、抵抗変化層２７が設けられている。抵抗変化層２７は、下部電極層２４、芯材層２５及び上部電極層２６に接しており、下部電極層２４、芯材層２５及び上部電極層２６の周囲を囲んでいる。抵抗変化層２７の周囲には、保護絶縁層２８が設けられている。なお、図２においては、抵抗変化層２７の下面が整流素子層２２とシリサイド層２３との界面と同じ高さに位置する例を示しているが、抵抗変化層２７の下面は、整流素子層２２の内部、シリサイド層２３の内部又は下部電極層２４の内部と同じ高さに位置していてもよい。
【００１４】
バリアメタル層２１は例えばワード線ＷＬに接しており、上部電極層２６は例えばビット線ＢＬに接している。また、ワード線ＷＬは、金属からなる配線本体３１と、配線本体３１の下面を覆うバリアメタル層３２とから構成されている。最下層のワード線ＷＬについては、バリアメタル層３２が配線本体３１の下面の他に、側面も覆っている。ビット線ＢＬは、金属からなる配線本体３３と、配線本体３３の下面を覆うバリアメタル層３４とから構成されている。なお、図１、図３（ａ）及び（ｂ）、図４においては、層間絶縁膜１７及び絶縁膜１８は図示が省略されている。
【００１５】
ワード線ＷＬの配線本体３１及びビット線ＢＬの配線本体３３は、例えば、タングステン（Ｗ）等の導電性材料によって形成されている。
バリアメタル層２１は、ワード線ＷＬと選択素子層２２との間の拡散を防止すると共に、密着性を改善する層であり、バリアメタル層３２は、層間絶縁膜１２又は１７と配線本体３１との間の拡散を防止すると共に、密着性を改善する層であり、バリアメタル層３４は、層間絶縁膜１７と配線本体３３との間、及び上部電極層２６と配線本体３３との間の拡散を防止すると共に、密着性を改善する層である。バリアメタル層２１、３２及び３４は、例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化タングステン（ＷＮ）等の導電性材料により形成されている。
【００１６】
整流素子層２２は、例えばポリシリコンダイオードからなり、下層側から順に、導電形がｎ＋形のｎ形層、真性半導体からなるｉ形層、及び導電形がｐ＋形のｐ形層が積層されている。又は、整流素子層２２は、ショットキーダイオードであってもよい。これにより、整流素子層２２は、例えば、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子層として機能する。電流が流れる方向、すなわち上下方向から見て、整流素子層２２の面積は抵抗変化層２７の面積よりも大きい。
【００１７】
シリサイド層２３は、例えば、チタンシリサイド（ＴｉＳｉ）によって形成されている。下部電極層２４は、窒化チタン等の導電性材料によって形成されている。芯材層２５は、絶縁性材料、例えば、シリコン酸化物又はシリコン窒化物により形成されている。芯材層２５の形状は、軸方向を上下方向とした柱状であり、例えば、図３（ａ）に示すような円柱状である。又は、図３（ｂ）に示すような角が丸められた四角柱状であってもよい。芯材層２５の高さは、例えば、５〜３０ｎｍ程度である。上部電極層２６は、例えば、タングステン（Ｗ）等の導電性材料によって形成されている。
【００１８】
図４に示すように、抵抗変化層２７は、例えば、微小導電体、例えば、フラーレン、グラフェン、カーボンナノチューブ、カーボンナノリボン等のナノスケールの結晶構造をもつカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層である。図４においては、微小導電体がＣＮＴ（カーボンナノチューブ）４１であり、隙間４２を介して集合した例を示している。隙間４２は空気層となっており、従って、抵抗変化層２７の構造は中空構造である。各ＣＮＴ４１の長手方向は、抵抗変化層２７の膜面に対してほぼ平行であるが、膜面内においては、様々な方向を向いている。
【００１９】
保護絶縁層２８は、酸化物以外の絶縁材料によって形成されており、例えば、シリコン窒化物によって形成されている。絶縁膜１８は、例えばシリコン窒化物により形成されている。層間絶縁膜１７は、例えばシリコン酸化物によって形成されている。
【００２０】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００２１】
次に、図５（ａ）に示すように、層間絶縁膜１２の上層部分に、例えばダマシン法により、ワード線方向に相互に平行に延びる複数本のワード線ＷＬを形成する。例えば、層間絶縁膜１２の上面に形成した溝の内面上にバリアメタル層３２を形成し、その後、溝の内部に配線本体３１を埋め込むことにより、ワード線ＷＬを形成する。なお、ワード線ＷＬは、ＲＩＥ（reactive ion etching：反応性イオンエッチング）法によって形成してもよい。これらの複数本のワード線ＷＬにより、ワード線配線層１４が形成される。
【００２２】
次に、図５（ｂ）に示すように、ワード線配線層１４上の全面に、バリアメタル層２１、整流素子層２２、下部電極層２４、芯材層２５及び上部電極層２６をこの順に形成することにより、積層体５０を形成する。各層はそれぞれ１枚の連続膜として全面に成膜する。シリコンを含む整流素子層２２上にチタンを含む下部電極層２４を形成すると、シリコンとチタンが反応して、チタンシリサイドからなるシリサイド層２３が形成される。次に、積層体５０上に、例えば、シリコン酸化物又はシリコン窒化物等の絶縁性材料からなるハードマスク層５１を形成し、その上にレジスト膜を形成する。そして、リソグラフィ法により、このレジスト膜をパターニングして、ワード線ＷＬの直上域に、複数の島状のレジストパターン５２をマトリクス状に配列させる。レジストパターン５２は、ピラー１６を形成する予定の領域に形成する。
【００２３】
次に、図６（ａ）に示すように、レジストパターン５２（図５（ｂ）参照）をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、シリサイド層２３を完全に貫通し、整流素子層２２の上部に到達した時点で停止させる。例えば、整流素子層２２が、下側から順にｎ形層、ｉ形層及びｐ形層が積層されたポリシリコンダイオードである場合、最上層のｐ形層内でエッチングを停止させる。これにより、上部電極層２６、芯材層２５、下部電極層２４及びシリサイド層２３が選択的に除去されて、ワード線ＷＬの直上域にマトリクス状に配列された複数の島状のピラー上部１６ａが形成される。一方、この時点では、整流素子層２２及びバリアメタル層２１は分断されない。なお、このエッチングは、シリサイド層２３又は下部電極層２４内で停止させてもよい。次に、全体を洗浄し、エッチングに伴う副生成物を除去する。
【００２４】
次に、図６（ｂ）に示すように、カーボンナノマテリアル、例えばカーボンナノチューブ（ＣＮＴ）を溶媒、例えば水に分散させた分散液を塗布し、乾燥させ、ベークすることにより、全面に抵抗変化層２７を形成する。抵抗変化層２７は、ピラー上部１６ａ及びハードマスク層５１を覆うと共に、整流素子層２２の上面のうちピラー上部１６ａによって覆われていない領域を覆う。分散液を乾燥及びベークさせて厚さが減少する過程で、ＣＮＴ４１が延びる方向は、膜面方向に近づく。また、下地との間に働く分子間力により、ＣＮＴ４１は下地の凹凸に沿ってほぼ均一に配置される。次に、抵抗変化層２７を覆うように、全面に保護絶縁層２８を成膜する。保護絶縁層２８は、抵抗変化層２７のカーボンナノマテリアル、例えばＣＮＴ４１を酸化しないように、酸化物以外の絶縁性材料、例えば、シリコン窒化物により形成する。
【００２５】
次に、図７（ａ）に示すように、ハードマスク層５１をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、バリアメタル層２１を貫通した後に停止させる。これにより、整流素子層２２及びバリアメタル層２１が選択的に除去されると共に、ピラー上部１６ａの直下域に残留する。なお、図６（ａ）に示す工程において、エッチングがシリサイド層２３内又は下部電極層２４内で停止された場合には、本工程において、下部電極層２４及びシリサイド層２３が分断される。このとき、抵抗変化層２７及び保護絶縁層２８も選択的に除去されて、ピラー上部１６ａの側面上のみに残留する。これにより、ピラー１６が形成される。このとき、抵抗変化層２７は保護絶縁層２８により保護されているため、ＲＩＥによってダメージを受けることはない。
次に、図７（ｂ）に示すように、全面に絶縁膜１８を形成する。次に、例えばシリコン酸化物を堆積させて、ピラー１６を埋め込むように、層間絶縁膜１７を形成する。
【００２６】
次に、図８（ａ）に示すように、上部電極層２６をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）等の平坦化処理を施す。
次に、図８（ｂ）に示すように、ダマシン法又はＲＩＥ法により、ピラー１６の直上域を繋ぐ位置に、ビット線方向に延びる複数本のビット線ＢＬを形成すると共に、ビット線ＢＬ間に層間絶縁膜１７を埋め込む。これにより、ビット線配線層１５が形成される。このとき、抵抗変化層２７の上端部においては、隙間４２内にバリアメタル層３４を形成する導電性材料が染み込み、環状の染込部分２７ａ（図２参照）が形成される。但し、染込部分２７ａが上部電極層２６の下面よりも下方まで進出しなければ、問題はない。
【００２７】
次に、上述と同様な方法により、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、選択素子層２２におけるｎ形層、ｉ形層及びｐ形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返し形成する。これにより、本実施形態に係る記憶装置１が製造される。
【００２８】
次に、本実施形態の動作について説明する。
本実施形態に係る記憶装置１においては、各ピラー１６において、下部電極層２４と上部電極層２６との間に、抵抗変化層２７を介した電流経路が形成される。そして、抵抗変化層２７は、「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができる。なお、芯材層２５は絶縁性であるため、芯材層２５内には実質的に電流が流れない。但し、リーク電流を抑えるためには、芯材層２５の電気抵抗値は可及的に高いことが望ましい。
【００２９】
ＣＮＴ４１が集合した抵抗変化層２７が２水準の抵抗値を持つメカニズムは完全には解明されていないが、例えば、以下のように考えられる。
抵抗変化層２７に電圧が印加されていないときは、ＣＮＴ４１同士、ＣＮＴ４１と下部電極層２４、ＣＮＴ４１と上部電極層２６は概ね相互に離隔した状態にあり、抵抗変化層２７は「高抵抗状態」にある。一方、抵抗変化層２７に電圧を印加すると、ＣＮＴ４１間にクーロン力が発生して、引きつけ合う。そして、この電圧を一定時間以上継続して印加すると、クーロン力によってＣＮＴ４１が移動・回転し、隣のＣＮＴ４１又は下部電極層２４若しくは上部電極層２６と接触し、下部電極層２４と上部電極層２６との間に、複数本のＣＮＴ４１を介した電流経路が形成される。この結果、抵抗変化層２７は「低抵抗状態」となる。この状態は、抵抗変化層２７に電圧が印加されなくなっても、維持される。また、抵抗変化層２７に、例えばナノ秒オーダーの短時間のパルス電圧を印加すると、ＣＮＴ４１同士の接触部分が発熱し、ＣＮＴ４１同士が離れる。この結果、抵抗変化層２７は「高抵抗状態」に戻る。このように、抵抗変化層２７は「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができ、これにより、２値のデータを記憶することができる。このような動作を実現するために、ＣＮＴ４１間には適度な隙間４２が形成されていることが必要である。
【００３０】
次に、本実施形態の効果について説明する。
本実施形態においては、図５（ｂ）に示す工程において、下部電極層２４、芯材層２５及び上部電極層２６を積層し、図６（ａ）に示す工程において、これらをピラー形状にパターニングした後、図６（ｂ）に示す工程において、下部電極層２４、芯材層２５及び上部電極層２６の側面上に抵抗変化層２７を形成している。すなわち、上部電極層２６を形成した後、抵抗変化層２７を形成している。このため、上部電極層２６を形成する際に、上部電極層２６の導電性材料が抵抗変化層２７の隙間４２内に侵入することがない。これにより、隙間４２内に侵入した導電性材料を介して、下部電極層２４と上部電極層２６とが短絡することがない。また、隙間４２内に侵入した導電性材料に起因して、メモリセル間で電気的特性がばらつくことがない。このように、本実施形態によれば、信頼性が高い記憶装置を実現することができる。
【００３１】
また、本実施形態においては、抵抗変化層２７はピラー１６の側面部分に形成されるため、抵抗変化層２７を下地として、リソグラフィ及びパターン転写等の処理を行うことがない。抵抗変化層２７においては、カーボンナノマテリアルの局所的な凝集等により、表面にナノメートルオーダーのミクロ的なラフネスが生じることがある。このため、抵抗変化層２７を下地としてリソグラフィを行うと、焦点ぼけが発生し、露光の精度が低下してパターンに不良が発生する場合がある。また、ミクロ的なラフネスがある抵抗変化層２７を下地としてパターン転写を行うと、凹部における抜け残り、及び、凸部におけるパターン消失が発生する場合がある。更に、３次元クロスポイント構造においては、各ピラー層における抵抗変化層２７のラフネスが、積層を重ねるにつれて積算されてしまう。しかしながら、本実施形態においては、抵抗変化層２７を下地としてこれらの処理を行うことがないため、上述の不具合が生じない。また、各抵抗変化層２７ラフネスが積算されることもない。このような理由により、メモリセルごとの電気特性のばらつきが小さい。これによっても、記憶装置１の信頼性を向上させることができる。
【００３２】
更に、本実施形態においては、抵抗変化層２７をピラー１６の側面部分に形成している。このため、抵抗変化層２７上に、ハードマスク層５１等の厚い膜を形成する必要がない。また、本実施形態においては、図６（ｂ）に示す工程において、全面に抵抗変化層２７を形成した後、図７（ａ）に示す工程において、ピラー１６毎に抵抗変化層２７を分断しているため、抵抗変化層２７が連続膜である時間が短い。これにより、抵抗変化層２７が膜応力によって剥がれることを抑制できる。
【００３３】
更にまた、本実施形態においては、図６（ａ）に示す工程において、上部電極層２６、芯材層２５、下部電極層２４及びシリサイド層２３をエッチングした後、洗浄して副生成物を除去し、その後、図６（ｂ）に示す工程において、抵抗変化層２７及び保護絶縁層２８を形成している。そして、図７（ａ）に示す工程において、整流素子層２２及びバリアメタル層２１をエッチングしている。このように、本実施形態によれば、抵抗変化層２７を形成する工程と保護絶縁層２８を形成する工程との間に、エッチング工程が存在しないため、抵抗変化層２７にエッチングの際に生成される副生成物が付着することがない。
【００３４】
更にまた、本実施形態においては、ピラー１６の機械的な強度が、芯材層２５によって担保されている。芯材層２５の材料には、下部電極層２４及び上部電極層２６に対して化学的に結合する材料を選ぶことができる。これにより、芯材層２５と下部電極層２４及び上部電極層２６との密着強度も高めることができる。このように、本実施形態においては、ピラー１６に芯材層２５が設けられているため、ピラー１６の機械的な強度が高く、ピラー１６が倒壊しにくい。例えば、洗浄後の乾燥工程において、洗浄液の表面張力によってピラー１６が倒壊する可能性が低い。このため、記憶装置１は信頼性が高い。
【００３５】
更にまた、本実施形態においては、上下方向から見たピラー１６の面積によって整流素子層２２の面積を決定することができ、上下方向から見た芯材層２５の直径及び抵抗変化層２７の厚さにより、抵抗変化層２７の面積を決定することができる。このように、本実施形態によれば、電流が流れる方向、すなわち、上下方向から見た整流素子層２２の面積及び抵抗変化層２７の面積を、相互に独立して決定することができる。特に、本実施形態においては、整流素子層２２の面積が抵抗変化層２７の面積よりも大きいため、より高品質な整流性を実現することができる。
【００３６】
更にまた、本実施形態においては、芯材層２５の高さを５〜３０ｎｍとしている。芯材層２５の高さを５ｎｍ以上とすることにより、芯材層２５内をトンネル電流が流れることを抑制し、下部電極層２４と上部電極層２６との間のリーク電流を低減することができる。一方、芯材層２５の高さを３０ｎｍ以下とすることにより、ピラー１６を形成する際のアスペクト比を抑え、加工精度を確保することができる。
【００３７】
次に、本実施形態の比較例について説明する。
図９は、本比較例に係る記憶装置のピラーを例示する断面図である。
図９に示すように、本比較例に係る記憶装置においては、各ピラー１１６において、芯材層２５（図２参照）が設けられておらず、下部電極層１２４、抵抗変化層１２７及び上部電極層１２６がこの順に積層されている。抵抗変化層１２７においては、ＣＮＴ等のカーボンナノマテリアルが隙間を介して集合している。なお、図９においては、ピラー１１６を構成する層のうち、バリアメタル層、整流素子層及びシリサイド層は、図示を省略している。
【００３８】
本比較例においては、下部電極層１２４、抵抗変化層１２７及び上部電極層１２６をこの順に積層した後、パターニングすることにより、ピラー１１６を形成する。このように、抵抗変化層１２７を成膜した後で上部電極層１２６を成膜しているため、上部電極層１２６を形成する導電性材料が抵抗変化層１２７の隙間内に侵入し、抵抗変化層１２７の上部に染込層１２７ａが形成されてしまう。染込層１２７ａにおいては、カーボンナノマテリアル間の隙間に導電性材料が充填されているため、電流はこの導電性材料を流れてしまい、全体として抵抗が変化しない。また、導電性材料の侵入深さ、すなわち、染込層１２７ａの厚さは、ピラー１１６毎にばらつき、１本のピラー１１６内においてもばらつく。これにより、メモリセル間において抵抗変化層１２７の電気的特性がばらつく。また、染込層１２７ａが下部電極層１２４に到達すると、下部電極層１２４と上部電極層１２６とが短絡してしまう。
【００３９】
また、上述の如く、抵抗変化層１２７はカーボンナノマテリアルが隙間を介して緩く集合した層であるため、例えば不純物が混入することによって分子間力が発生すると、カーボンナノマテリアルが局所的に凝集し、表面にミクロ的なラフネスが発生することがある。そして、本比較例においては、抵抗変化層１２７上にハードマスク層及びレジストパターン等を積層しているため、このラフネスがハードマスク層及びレジストパターンに反映されてしまう。この結果、ピラー１１６を形成するためのリソグラフィにおいて、露光光の焦点ぼけが発生し、パターンに不良が発生する場合がある。また、レジストパターンのパターンをハードマスク層及びそれより下方の各層に転写する際に、凹部における抜け残り、及び、凸部におけるパターン消失が発生する場合がある。更に、本比較例に係る記憶装置は３次元クロスポイント構造であるため、各段における抵抗変化層１２７のラフネスが、積層を重ねるにつれて積算されてしまい、上段側のピラー１１６ほど、凹凸が大きくなってしまう。
【００４０】
更にまた、抵抗変化層１２７を形成するカーボンナノマテリアルと、下部電極層１２４及び上部電極層１２６を形成する金属とは、化学的に結合せず、分子間力によって結合しているに過ぎないため、抵抗変化層１２７と下部電極層１２４及び上部電極層１２６とは、密着性が低い。そして、本比較例においては、パターニング前の連続膜の状態にある抵抗変化層１２７の上に、ピラー１１６をパターニングするためのハードマスク層等の厚い膜を形成している。このため、これらの膜の膜応力により、抵抗変化層１２７が下部電極層１２４から剥がれてしまうことがある。
【００４１】
更にまた、本比較例においては、ピラー１１６における長手方向の一部を、抵抗変化層１２７のみによって構成しているが、上述の如く、抵抗変化層１２７はカーボンナノマテリアルの集合体であり、機械的強度が低い。このため、ピラー１１６は抵抗変化層１２７の部分で破断しやすく、従って、倒壊しやすい。特に、洗浄工程の後の乾燥工程において、洗浄液の表面張力によってピラー１１６が倒壊しやすい。このように、本比較例に係る記憶装置は、信頼性が低い。
【００４２】
更にまた、本比較例においては、上部電極層１２６、抵抗変化層１２７、下部電極層１２４及び整流素子層（図示せず）等をエッチングしてピラー１１６を形成する際に、副生成物１３０が、抵抗変化層１２７の側面上にも付着してしまう。このため、抵抗変化層１２７の特性が劣化する。なお、エッチング後に、ピラー１１６を覆うように保護絶縁膜１２８を成膜しても、副生成物１３０はそれより前に生成されるため、保護絶縁膜１２８の内側に形成されてしまう。
【００４３】
更にまた、本比較例においては、ピラー１１６における長手方向の一部を整流素子層が占め、他の一部を抵抗変化層１２７が占めているため、電流方向から見た整流素子層の面積及び抵抗変化層１２７の面積は、ピラー１１６の太さによって決まってしまう。このため、整流素子層の面積及び抵抗変化層１２７の面積を、独立して決定することが困難である。
【００４４】
次に、第２の実施形態について説明する。
図１０は、本実施形態におけるピラーを例示する断面図である。
図１０に示すように、本実施形態に係る記憶装置２は、前述の第１の実施形態に係る記憶装置１（図１〜図４参照）と比較して、抵抗変化層２７及び保護絶縁層２８が、ピラー１６の側面の全周ではなく、相互に反対側の２ヶ所の領域のみに設けられている点が異なっている。すなわち、抵抗変化層２７及び保護絶縁層２８は、下部電極層２４、芯材層２５及び上部電極層２６の側面のうち、これらの層のすぐ下に設けられたワード線ＷＬ又はビット線ＢＬが延びる方向に対して略平行な領域上に設けられている。
【００４５】
具体的には、図１０に示すように、ワード線ＷＬ上に設けられたピラー１６については、抵抗変化層２７及び保護絶縁層２８は、ワード線方向に対して略平行な領域２５ａ上に形成されており、ビット線方向に対して平行な領域２５ｂ上には形成されていない。一方、ビット線ＢＬ上に設けられたピラー１６については、抵抗変化層２７及び保護絶縁層２８は、ビット線方向に対して略平行な領域上に形成されており、ワード線方向に対して略平行な領域上には形成されていない。
【００４６】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図１１（ａ）及び（ｂ）、図１２（ａ）及び（ｂ）、図１３〜図１６は、本実施形態に係る記憶装置の製造方法を例示する工程斜視図である。
先ず、図１に示すように、シリコン基板１１の上面に駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成し、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００４７】
次に、図１１（ａ）に示すように、層間絶縁膜１２上に、ワード線ＷＬを形成するための配線材料層として、バリアメタル層３２及び配線本体３１を形成する。次に、バリアメタル層２１、整流素子層２２、下部電極層２４、芯材層２５及び上部電極層２６をこの順に形成することにより、積層体５５を形成する。バリアメタル層３２から上部電極層２６までの各層は、それぞれ１枚の連続膜として全面に成膜する。このとき、整流素子層２２と下部電極層２４との間には、シリサイド層２３が形成される。
【００４８】
次に、積層体５５上にハードマスク層５１を形成し、その上にレジスト膜を形成する。そして、リソグラフィ法により、このレジスト膜をパターニングして、ワード線方向に延びる複数本のライン状のレジストパターン５６を形成する。レジストパターン５６は、ワード線ＷＬを形成する予定の領域に、ラインアンドスペース（Ｌ／Ｓ）状に配列させる。
【００４９】
次に、図１１（ｂ）に示すように、レジストパターン５６をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、シリサイド層２３を完全に貫通し、整流素子層２２の上部に到達した時点で停止させる。これにより、積層体５５の上部、すなわち、上部電極層２６、芯材層２５、下部電極層２４及びシリサイド層２３が選択的に除去されて、ワード線方向に延びるライン状の複数の上部積層体５７が形成される上部積層体５７上にはハードマスク層５１が残留する。一方、この時点では、整流素子層２２、バリアメタル層２１、配線本体３１及びバリアメタル層３２は分断されない。なお、下部電極層２４内又はシリサイド層２３内において、エッチングを停止させてもよい。次に、全体を洗浄し、エッチングに伴う副生成物を除去する。
【００５０】
次に、図１２（ａ）に示すように、カーボンナノマテリアル、例えばカーボンナノチューブ（ＣＮＴ）を溶媒、例えば水に分散させた分散液を塗布し、乾燥させ、ベークすることにより、全面に抵抗変化層２７を形成する。抵抗変化層２７は、上部積層体５７及びハードマスク層５１を覆うと共に、整流素子層２２の上面のうち上部積層体５７によって覆われていない領域を覆う。次に、抵抗変化層２７を覆うように、全面に保護絶縁層２８を成膜する。保護絶縁層２８は、抵抗変化層２７のカーボンナノマテリアルを酸化しないように、酸化物以外の絶縁性材料、例えば、シリコン窒化物により形成する。
【００５１】
次に、図１２（ｂ）に示すように、ハードマスク層５１をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、バリアメタル層３２を貫通し、層間絶縁膜１２に到達した後に停止させる。これにより、積層体５５の下部、すなわち、整流素子層２２及びバリアメタル層２１、並びに、配線本体３１及びバリアメタル層３２が選択的に除去されて、上部積層体５７の直下域に残留する。なお、図１１（ｂ）に示す工程において、エッチングをシリサイド層２３内又は下部電極層２４内で停止した場合は、本工程において、下部電極層２４及びシリサイド層２３が分断される。すなわち、積層体５５の下部が、積層体５５の上部（上部積層体５７）に対して自己整合的にパターニングされる。このとき、抵抗変化層２７及び保護絶縁層２８も選択的に除去されて、上部積層体５７の側面上のみに残留する。抵抗変化層２７は保護絶縁層２８により保護されているため、ＲＩＥによってダメージを受けることはない。
【００５２】
このようにして、バリアメタル層２１、整流素子層２２、シリサイド層２３、下部電極層２４、芯材層２５及び上部電極層２６、並びに抵抗変化層２７及び保護絶縁層２８がワード線方向に延びるライン状に分断されて、ワード線積層体５８が形成される。また、バリアメタル層３２及び配線本体３１がワード線方向に延びるライン状に分断されて、ワード線積層体５８の直下域にワード線ＷＬが形成される。なお、ワード線積層体５８上にはハードマスク層５１が残留する。
【００５３】
次に、図１３に示すように、全面に絶縁膜１８を形成する。次に、例えばシリコン酸化物を堆積させて、ワード線積層体５８を埋め込むように、層間絶縁膜１７を形成する。これにより、ワード線ＷＬ間にも層間絶縁膜１７が配置されて、複数本のワード線ＷＬを含むワード線配線層１４が形成される。次に、上部電極層２６をストッパとしてＣＭＰ等の平坦化処理を施す。これにより、ハードマスク層５１が除去され、上部電極層２６及び層間絶縁膜１７等が露出した平坦面が形成される。
【００５４】
次に、図１４に示すように、ビット線ＢＬを形成するための配線材料層として、バリアメタル層３４及び配線本体３３を形成する。次に、２段目のバリアメタル層２１、整流素子層２２、下部電極層２４、芯材層２５及び上部電極層２６をこの順に形成する。各層はそれぞれ１枚の連続膜として全面に成膜する。このとき、整流素子層２２と下部電極層２４との間には、シリサイド層２３が形成される。２段目のバリアメタル層２１から上部電極層２６までの層により、積層体５９が形成される。
【００５５】
次に、積層体５９上にハードマスク層５１を形成し、その上にレジスト膜を形成する。そして、リソグラフィ法により、このレジスト膜をパターニングして、ビット線方向に延びる複数本のライン状のレジストパターン６０を形成する。レジストパターン６０は、ビット線ＢＬを形成する予定の領域に、ラインアンドスペース（Ｌ／Ｓ）状に配列させる。
【００５６】
次に、図１５に示すように、レジストパターン６０（図１４参照）をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、２段目のシリサイド層２３を完全に貫通し、２段目の整流素子層２２の上部に到達した時点で停止させる。これにより、積層体５９の上部、すなわち、２段目の上部電極層２６、芯材層２５、下部電極層２４及びシリサイド層２３がワード線方向に沿って分断され、ビット線方向に延びるライン状の上部積層体６１が形成される。上部積層体６１上にはハードマスク層５１が残留する。なお、このエッチングも、下部電極層２４内又はシリサイド層２３内で停止させてもよい。次に、全体を洗浄し、エッチングに伴う副生成物を除去する。次に、全面に抵抗変化層２７及び保護絶縁層２８を形成する。保護絶縁層２８は、酸化物以外の絶縁性材料により形成する。
【００５７】
次に、図１６に示すように、ハードマスク層５１（図１５参照）をマスクとしてＲＩＥ等の異方性エッチングを施す。このエッチングは、１段目の整流素子層２２を貫通し、ワード線ＷＬに到達した段階で停止させる。これにより、積層体５９の下部、すなわち、２段目の整流素子層２２及びバリアメタル層２１、並びに、配線本体３３及びバリアメタル層３４が選択的に除去されて、ワード線方向に沿って分断される。また、ワード線積層体５８が選択的に除去されて、ワード線方向に沿って分断される。図１５に示すエッチングが下部電極層２４内又はシリサイド層２３内で停止した場合においても、本工程において、下部電極層２４及びシリサイド層２３が分断される。
【００５８】
図１５に示す工程において、積層体５９（図１４参照）の上部、すなわち、２段目の上部電極層２６、芯材層２５、下部電極層２４及びシリサイド層２３は既にワード線方向に沿って分断されて上部積層体６１となっているため、本工程において、積層体５９の下部、すなわち、２段目の整流素子層２２及びバリアメタル層２１がワード線方向に沿って分断されることにより、積層体５９全体がワード線方向に沿って分断され、これに伴って抵抗変化層２７及び保護絶縁層２８も分断される。この結果、ビット線方向に延びるビット線積層体６２が形成される。ビット線積層体６２は、２段目のバリアメタル層２１、整流素子層２２、シリサイド層３３、下部電極層２４、芯材層２５及び上部電極層２６がこの順に積層され、下部電極層２４、芯材層２５及び上部電極層２６の側面上に抵抗変化層２７及び保護絶縁層２８が形成されたものである。
【００５９】
また、配線本体３３及びバリアメタル層３４がワード線方向に沿って分断されることにより、ビット線ＢＬが形成される。更に、ワード線積層体５８は、図１２（ｂ）に示す工程において、既にビット線方向に沿って分断されているため、本工程においてワード線方向に沿って分断されることにより、ビット線方向及びワード線方向の双方に沿ってマトリクス状に配列された複数本のピラー１６となる。
【００６０】
次に、全面に絶縁膜１８を形成し、層間絶縁膜１７を形成する。これにより、ビット線ＢＬ間にも層間絶縁膜１７が配置されて、複数本のビット線ＢＬを含むビット線配線層１５が形成される。次に、２段目の上部電極層２６をストッパとしてＣＭＰ等の平坦化処理を施す。
以後、同様にして、図１１（ａ）〜図１６に示す工程を繰り返す。これにより、本実施形態に係る記憶装置２が製造される。
この繰り返す工程を概略的に説明すると、下記＜１＞〜＜１０＞のようになる。
【００６１】
＜１＞ワード線ＷＬの材料であるバリアメタル層３２及び配線本体３１を積層し、その上にバリアメタル層２１、整流素子層２２、下部電極層２４、芯材層２５及び上部電極層２６をこの順に積層して積層体５５を形成する（図１１（ａ））。
【００６２】
＜２＞積層体５５上に、ハードマスク層５１及びレジストパターン５２を形成し、これをマスクとしてエッチングを施すことにより、積層体５５の上部、すなわち、整流素子層２２よりも上方の部分を、ワード線方向に延びるライン状の上部積層体５７に分断する（図１１（ｂ））。
【００６３】
＜３＞上部積層体５７を覆うように抵抗変化層２７及び保護絶縁層２８を形成する（図１２（ａ））。
【００６４】
＜４＞ハードマスク層５１をマスクとしてエッチングを施す。これにより、積層体５５の下部を分断してワード線方向に延びるワード線積層体５８を形成し、配線本体３１及びバリアメタル層３２を分断してワード線ＷＬを形成し、もしあれば、その下のビット線積層体６２（図１６参照）を分断してピラー１６を形成する（図１２（ｂ））。
【００６５】
＜５＞ワード線積層体５８を覆うように層間絶縁膜１７を形成し、上部電極層２６をストッパとして上面を平坦化する（図１３）。
【００６６】
＜６＞ワード線積層体５８上に、ビット線ＢＬの材料であるバリアメタル層３４及び配線本体３３を積層し、その上にバリアメタル層２１、整流素子層２２、下部電極層２４、芯材層２５及び上部電極層２６をこの順に積層して積層体５９を形成する（図１４）。
【００６７】
＜７＞積層体５９上に、ハードマスク層５１及びレジストパターン６０を形成し、これをマスクとしてエッチングを施すことにより、積層体５９の上部をビット線方向に延びるライン状の上部積層体６１に分断する（図１５）。
【００６８】
＜８＞上部積層体６１を覆うように抵抗変化層２７及び保護絶縁層２８を形成する（図１５）。
【００６９】
＜９＞ハードマスク層５１をマスクとしてエッチングを施す。これにより、積層体５９の下部を分断して、ビット線方向に延びるビット線積層体６２を形成し、配線本体３３及びバリアメタル層３４を分断してビット線ＢＬを形成し、その下のワード線積層体５８を分断してピラー１６を形成する（図１６）。
【００７０】
＜１０＞ピラー１６及びビット線積層体６２を覆うように層間絶縁膜１７を形成し、上面を平坦化する（図１６）。
【００７１】
次に、本実施形態の効果について説明する。
本実施形態においては、上述の＜１＞〜＜１０＞に示す一連の工程により、ワード線配線層１４、複数本のピラー１６からなる層、ビット線配線層１５、複数本のピラー１６からなる層の４層からなる基本構造体を作製することができる。このとき、上述の（２）及び（７）に示す工程において、それぞれリソグラフィを行っている。すなわち、２回のリソグラフィにより、上述の基本構造体を作製することができる。
一方、前述の第１の実施形態においては、ワード線配線層１４、複数本のピラー１６からなる層、ビット線配線層１５、複数本のピラー１６からなる層を形成する際に、それぞれリソグラフィを行っている。すなわち、４回のリソグラフィにより、上述の基本構造体を作製している。
このように、本実施形態によれば、前述の第１の実施形態と比較して、リソグラフィの回数を減らし、記憶装置の製造コストを低減することができる。一方、前述の第１の実施形態によれば、エッチングの際のアスペクト比を抑え、加工を容易にすることができる。
【００７２】
また、本実施形態によれば、上下方向において隣り合う配線とピラーを、同じリソグラフィにより自己整合的に形成することができる。このため、位置合わせの精度が高い。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００７３】
以上説明した実施形態によれば、信頼性が高い記憶装置及びその製造方法を実現することができる。
【００７４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７５】
１、２：記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、１６ａ：ピラー上部、１７：層間絶縁膜、１８：絶縁膜、２１：バリアメタル層、２２：整流素子層、２３：シリサイド層、２４：下部電極層、２５：芯材層、２５ａ、２５ｂ：領域、２６：上部電極層、２７：抵抗変化層、２７ａ：染込部分、２８：保護絶縁層、３１：配線本体、３２：バリアメタル層、３３：配線本体、３４：バリアメタル層、４１：ＣＮＴ、４２：隙間、５０：積層体、５１：ハードマスク層、５２：レジストパターン、５５：積層体、５６：レジストパターン、５７：上部積層体、５８：ワード線積層体、５９：積層体、６０：レジストパターン、６１：上部積層体、６２：ビット線積層体、１１６：ピラー、１２４：下部電極層、１２６：上部電極層、１２７：抵抗変化層、１２７ａ：染込層、１３０：副生成物、ＢＬ：ビット線、ＷＬ：ワード線
【特許請求の範囲】
【請求項１】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に接続されたピラーと、
前記ピラー間に設けられ、酸化物からなる層間絶縁膜と、
酸化物以外の絶縁材料からなる保護絶縁層と、
を備え、
前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
前記ピラーは、
整流素子層と、
前記整流素子層上に設けられた下部電極層と、
前記下部電極層上に設けられた絶縁性の芯材層と、
前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、
前記芯材層の側面上に設けられ、前記芯材層の周囲を囲み、前記下部電極層及び前記上部電極層に接し、複数のカーボンナノチューブが隙間を介して集合した抵抗変化層と、
を有し、
前記保護絶縁層は、前記抵抗変化層と前記層間絶縁膜との間に設けられており、
上方から見て、前記整流素子層の面積は前記抵抗変化層の面積よりも大きい記憶装置。
【請求項２】
下部電極層と、
前記下部電極層上に設けられた絶縁性の芯材層と、
前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、
前記芯材層の側面上に設けられ、前記下部電極層及び前記上部電極層に接し、複数の微小導電体が隙間を介して集合した抵抗変化層と、
を備えた記憶装置。
【請求項３】
前記微小導電体はカーボンナノチューブである請求項２記載の記憶装置。
【請求項４】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
をさらに備え、
前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
前記下部電極層、前記芯材層、前記上部電極層及び前記抵抗変化層は、各前記ワード線と各前記ビット線との間に接続されたピラーを形成している請求項２または３に記載の記憶装置。
【請求項５】
前記ピラー間に設けられた層間絶縁膜と、
前記抵抗変化層と前記層間絶縁膜との間に設けられた保護絶縁層と、
をさらに備え、
前記層間絶縁膜は酸化物からなり、
前記保護絶縁層は酸化物以外の絶縁材料からなる請求項４記載の記憶装置。
【請求項６】
前記抵抗変化層は、前記芯材層の側面のうち、前記芯材層のすぐ下に設けられた前記ワード線又は前記ビット線が延びる方向に対して平行な領域上に設けられている請求項４または５に記載の記憶装置。
【請求項７】
前記抵抗変化層は、前記芯材層の周囲を囲むように設けられている請求項２〜５のいずれか１つに記載の記憶装置。
【請求項８】
前記下部電極層の下方に設けられた整流素子層をさらに備え、
上方から見て、前記整流素子層の面積は前記抵抗変化層の面積よりも大きい請求項２〜７のいずれか１つに記載の記憶装置。
【請求項９】
下部電極層、絶縁性の芯材層及び上部電極層をこの順に積層させる工程と、
前記上部電極層、前記芯材層及び前記下部電極層をパターニングして積層体を形成する工程と、
前記積層体の側面上に、複数の微小導電体が隙間を介して集合した抵抗変化層を形成する工程と、
を備えた記憶装置の製造方法。
【請求項１０】
第１の方向に延びる複数本のワード線を含むワード線配線層を形成する工程と、
整流素子層、下部電極層、絶縁性の芯材層及び上部電極層をこの順に積層させて積層体を形成する工程と、
前記上部電極層、前記芯材層及び前記下部電極層を選択的に除去することにより、前記ワード線の直上域にマトリクス状に配列された複数本のピラー上部を形成する工程と、
前記ピラー上部を覆うように、複数の微小導電体が隙間を介して集合した抵抗変化層を形成する工程と、
前記整流素子層を選択的に除去して前記ピラー上部の直下域に残留させると共に、前記抵抗変化層を選択的に除去して前記ピラー上部の側面上に残留させることにより、ピラーを形成する工程と、
前記ピラーの相互間に層間絶縁膜を形成する工程と、
前記ピラーの直上域を繋ぐ位置に、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を形成することにより、ビット線配線層を形成する工程と、
を備えた記憶装置の製造方法。
【請求項１１】
前記ピラーを形成する工程の前に、前記抵抗変化層を覆う保護絶縁層を形成する工程をさらに備えた請求項１０記載の記憶装置の製造方法。
【請求項１２】
前記保護絶縁層を酸化物以外の絶縁材料により形成し、
前記層間絶縁膜を酸化物により形成する請求項１１記載の記憶装置の製造方法。
【請求項１３】
第１の配線材料層、第１の整流素子層、第１の下部電極層、第１の芯材層及び第１の上部電極層を積層する工程と、
前記第１の上部電極層、前記第１の芯材層、前記第１の下部電極層を選択的に除去して、第１の方向に延びる第１のライン積層体を形成する工程と、
前記第１のライン積層体を覆うように、複数の微小導電体が隙間を介して集合した第１の抵抗変化層を形成する工程と、
前記第１の整流素子層及び前記第１の配線材料層を選択的に除去して、前記第１のライン積層体の直下域に残留させることにより、前記第１の整流素子層及び前記第１のライン積層体を分断して第１の積層体を形成し、前記第１の配線材料層を分断してワード線を形成する工程と、
全面に層間絶縁膜を形成し、前記第１の上部電極層をストッパとして平坦化処理を施す工程と、
前記第１の積層体及び前記層間絶縁膜上に、第２の配線材料層、第２の整流素子層、第２の下部電極層、第２の芯材層及び第２の上部電極層を積層する工程と、
前記第２の上部電極層、前記第２の芯材層、前記第２の下部電極層を選択的に除去して、前記第１の方向に対して交差した第２の方向に延びる第２のライン積層体を形成する工程と、
前記第２のライン積層体を覆うように、複数の微小導電体が隙間を介して集合した第２の抵抗変化層を形成する工程と、
前記第２の整流素子層、前記第２の配線材料層及び前記第１の積層体を選択的に除去して、前記第２のライン積層体の直下域に残留させることにより、前記第２の整流素子層及び前記第２のライン積層体を分断して第２の積層体を形成し、前記第２の配線材料層を分断してビット線を形成し、前記第１の積層体を分断してピラーを形成する工程と、
全面に層間絶縁膜を形成し、前記第２の上部電極層をストッパとして平坦化処理を施す工程と、
を備えた記憶装置の製造方法。
【請求項１４】
前記第１の抵抗変化層を形成する工程の後、前記第１のライン積層体の直下域に残留させる工程の前に、第１の保護絶縁層を形成する工程と、
前記第２の抵抗変化層を形成する工程の後、前記第２のライン積層体の直下域に残留させる工程の前に、第２の保護絶縁層を形成する工程と、
をさらに備えた請求項１３記載の記憶装置の製造方法。
【請求項１５】
前記第１及び第２の保護絶縁層を酸化物以外の絶縁材料により形成し、
前記層間絶縁膜を酸化物により形成する請求項１４記載の記憶装置の製造方法。
【請求項１】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に接続されたピラーと、
前記ピラー間に設けられ、酸化物からなる層間絶縁膜と、
酸化物以外の絶縁材料からなる保護絶縁層と、
を備え、
前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
前記ピラーは、
整流素子層と、
前記整流素子層上に設けられた下部電極層と、
前記下部電極層上に設けられた絶縁性の芯材層と、
前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、
前記芯材層の側面上に設けられ、前記芯材層の周囲を囲み、前記下部電極層及び前記上部電極層に接し、複数のカーボンナノチューブが隙間を介して集合した抵抗変化層と、
を有し、
前記保護絶縁層は、前記抵抗変化層と前記層間絶縁膜との間に設けられており、
上方から見て、前記整流素子層の面積は前記抵抗変化層の面積よりも大きい記憶装置。
【請求項２】
下部電極層と、
前記下部電極層上に設けられた絶縁性の芯材層と、
前記芯材層上に設けられ、前記芯材層の側面上には設けられていない上部電極層と、
前記芯材層の側面上に設けられ、前記下部電極層及び前記上部電極層に接し、複数の微小導電体が隙間を介して集合した抵抗変化層と、
を備えた記憶装置。
【請求項３】
前記微小導電体はカーボンナノチューブである請求項２記載の記憶装置。
【請求項４】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
をさらに備え、
前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
前記下部電極層、前記芯材層、前記上部電極層及び前記抵抗変化層は、各前記ワード線と各前記ビット線との間に接続されたピラーを形成している請求項２または３に記載の記憶装置。
【請求項５】
前記ピラー間に設けられた層間絶縁膜と、
前記抵抗変化層と前記層間絶縁膜との間に設けられた保護絶縁層と、
をさらに備え、
前記層間絶縁膜は酸化物からなり、
前記保護絶縁層は酸化物以外の絶縁材料からなる請求項４記載の記憶装置。
【請求項６】
前記抵抗変化層は、前記芯材層の側面のうち、前記芯材層のすぐ下に設けられた前記ワード線又は前記ビット線が延びる方向に対して平行な領域上に設けられている請求項４または５に記載の記憶装置。
【請求項７】
前記抵抗変化層は、前記芯材層の周囲を囲むように設けられている請求項２〜５のいずれか１つに記載の記憶装置。
【請求項８】
前記下部電極層の下方に設けられた整流素子層をさらに備え、
上方から見て、前記整流素子層の面積は前記抵抗変化層の面積よりも大きい請求項２〜７のいずれか１つに記載の記憶装置。
【請求項９】
下部電極層、絶縁性の芯材層及び上部電極層をこの順に積層させる工程と、
前記上部電極層、前記芯材層及び前記下部電極層をパターニングして積層体を形成する工程と、
前記積層体の側面上に、複数の微小導電体が隙間を介して集合した抵抗変化層を形成する工程と、
を備えた記憶装置の製造方法。
【請求項１０】
第１の方向に延びる複数本のワード線を含むワード線配線層を形成する工程と、
整流素子層、下部電極層、絶縁性の芯材層及び上部電極層をこの順に積層させて積層体を形成する工程と、
前記上部電極層、前記芯材層及び前記下部電極層を選択的に除去することにより、前記ワード線の直上域にマトリクス状に配列された複数本のピラー上部を形成する工程と、
前記ピラー上部を覆うように、複数の微小導電体が隙間を介して集合した抵抗変化層を形成する工程と、
前記整流素子層を選択的に除去して前記ピラー上部の直下域に残留させると共に、前記抵抗変化層を選択的に除去して前記ピラー上部の側面上に残留させることにより、ピラーを形成する工程と、
前記ピラーの相互間に層間絶縁膜を形成する工程と、
前記ピラーの直上域を繋ぐ位置に、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を形成することにより、ビット線配線層を形成する工程と、
を備えた記憶装置の製造方法。
【請求項１１】
前記ピラーを形成する工程の前に、前記抵抗変化層を覆う保護絶縁層を形成する工程をさらに備えた請求項１０記載の記憶装置の製造方法。
【請求項１２】
前記保護絶縁層を酸化物以外の絶縁材料により形成し、
前記層間絶縁膜を酸化物により形成する請求項１１記載の記憶装置の製造方法。
【請求項１３】
第１の配線材料層、第１の整流素子層、第１の下部電極層、第１の芯材層及び第１の上部電極層を積層する工程と、
前記第１の上部電極層、前記第１の芯材層、前記第１の下部電極層を選択的に除去して、第１の方向に延びる第１のライン積層体を形成する工程と、
前記第１のライン積層体を覆うように、複数の微小導電体が隙間を介して集合した第１の抵抗変化層を形成する工程と、
前記第１の整流素子層及び前記第１の配線材料層を選択的に除去して、前記第１のライン積層体の直下域に残留させることにより、前記第１の整流素子層及び前記第１のライン積層体を分断して第１の積層体を形成し、前記第１の配線材料層を分断してワード線を形成する工程と、
全面に層間絶縁膜を形成し、前記第１の上部電極層をストッパとして平坦化処理を施す工程と、
前記第１の積層体及び前記層間絶縁膜上に、第２の配線材料層、第２の整流素子層、第２の下部電極層、第２の芯材層及び第２の上部電極層を積層する工程と、
前記第２の上部電極層、前記第２の芯材層、前記第２の下部電極層を選択的に除去して、前記第１の方向に対して交差した第２の方向に延びる第２のライン積層体を形成する工程と、
前記第２のライン積層体を覆うように、複数の微小導電体が隙間を介して集合した第２の抵抗変化層を形成する工程と、
前記第２の整流素子層、前記第２の配線材料層及び前記第１の積層体を選択的に除去して、前記第２のライン積層体の直下域に残留させることにより、前記第２の整流素子層及び前記第２のライン積層体を分断して第２の積層体を形成し、前記第２の配線材料層を分断してビット線を形成し、前記第１の積層体を分断してピラーを形成する工程と、
全面に層間絶縁膜を形成し、前記第２の上部電極層をストッパとして平坦化処理を施す工程と、
を備えた記憶装置の製造方法。
【請求項１４】
前記第１の抵抗変化層を形成する工程の後、前記第１のライン積層体の直下域に残留させる工程の前に、第１の保護絶縁層を形成する工程と、
前記第２の抵抗変化層を形成する工程の後、前記第２のライン積層体の直下域に残留させる工程の前に、第２の保護絶縁層を形成する工程と、
をさらに備えた請求項１３記載の記憶装置の製造方法。
【請求項１５】
前記第１及び第２の保護絶縁層を酸化物以外の絶縁材料により形成し、
前記層間絶縁膜を酸化物により形成する請求項１４記載の記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−８９７８９（Ｐ２０１３−８９７８９Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２９４５２（Ｐ２０１１−２２９４５２）
【出願日】平成２３年１０月１９日（２０１１．１０．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１９日（２０１１．１０．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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