【課題】活性領域をライン上に形成することで、コンタクト領域のばらつきを抑制し、リセスゲート電極を用いて隣接するトランジスタ間の分離を行う構造を提供する。
【解決手段】半導体基板中に第１の方向に延在して形成される素子分離領域で分離された活性領域と、第１の方向と交差する第２の方向に延在し、素子分離領域及び活性領域に連通する溝内に形成されたリセスゲート電極と。リセスゲート電極で分断された活性領域であって、リセスゲート電極の底面より浅い領域に形成されるＭＯＳトランジスタのソース／ドレイン領域とを備えた半導体装置であって、リセスゲート電極は、ＭＯＳトランジスタのゲート電極を構成する制御ゲート電極１６２ｔと、第１の方向に隣接するＭＯＳトランジスタを素子分離する補助ゲート電極１６２ｉで構成される。 （もっと読む）

【課題】不揮発性メモリー装置の製造方法であって、特に半導体パターン厚さの均一性が向上される３次元半導体装置の製造方法、及び当該製造方法によって製造された３次元半導体装置を提供する。
【解決手段】この製造方法は、基板１０の上に複数の第１の膜（鋳型膜）１２０及び複数の第２の膜（犠牲膜）が交互に積層された積層膜構造体を形成する段階、積層膜構造体を貫通する開口部、及び開口部周囲にアンダーカット領域を形成する段階、アンダーカット領域に局所的に配置される絶縁スペーサー１５５を形成する段階、絶縁スペーサー１５５が形成された開口部内に半導体パターン１６５を形成する段階を含む。 （もっと読む）

【課題】アンチヒューズにおいて、電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができないようにする。
【解決手段】アンチヒューズ１２は、ゲート絶縁膜、ゲート電極１１４、及び第１拡散層１１６を有している。第２拡散層１２６は、素子分離膜１０２を介して第１拡散層１１６と離間しており、第１拡散層１１６と同一導電型を有している。ゲート配線１２４はゲート電極１１４と一体として形成されており、素子分離膜１０２上を延伸している。共通コンタクト２２０は、ゲート配線１２４と第２拡散層１２６を接続している。そしてゲート電極１１４は、第１拡散層１１６と同一導電型の不純物が導入された半導体、例えばポリシリコンにより形成されている。また第２拡散層１２６は、共通コンタクト２２０のみに接続している。 （もっと読む）

【課題】半導体装置の製造方法において、半導体装置の歩留まりを向上させること。
【解決手段】シリコン基板２０に溝２０ａを形成する工程と、溝２０ａに充填材３０を充填する工程と、溝２０ａに充填材３０が充填された状態で、シリコン基板２０に対してウエット処理を行う工程と、ウエット処理の後、充填材３０を除去する工程と、充填材３０を除去した後、溝２０ａ内に、キャパシタ誘電体膜４５ａを介してキャパシタの対向電極５０ｐを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】半導体記憶装置におけるトランジスタの特性向上と、キャパシタのリーク電流特性の両方を改善し、高信頼、高歩留のデバイスを提供する。
【解決手段】窒化チタンからなる下部電極１０２上に酸化ジルコニウムを主成分とする誘電体膜１０３を有するキャパシタにおいて、微結晶状態の酸化ジルコニウムを主成分とする誘電体膜を成膜し、２次的な結晶粒成長を伴わない条件でチタン化合物を主成分とする第一の保護膜１１０を形成し、その後、上部電極１１１を形成することで、上部電極形成時に伴う熱処理を行っても、またトランジスタの界面準位を低減する水素アニールを行っても、リーク電流の増大を抑制できる。 （もっと読む）

【課題】ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１組及び第２組のドライバトランジスタ１１、ロードトランジスタ１２及びアクセストランジスタ１３とを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、複数のワードラインと、複数のビットラインと、第１組のドライバトランジスタ１１とロードトランジスタ１２とを接続し、直線状の側辺を有する長方形状の第１ゲート配線３ａと、アクセストランジスタ１３と接続され、直線状の側辺を有する長方形状の第２ゲート配線３ｃと、第１ゲート配線３ａと、第２組のドライバトランジスタ１１とロードトランジスタ１２とを接続する第１コネクタ５ａと、第２ゲート配線３ｃとワードラインとを接続する第２コネクタ５ｃとを備える。 （もっと読む）

【課題】高速動作が可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１の方向に平行に延在する第１素子分離溝部とそれに交差する方向に延在する第２素子分離溝部とが交互に連なってなる素子分離溝に第１絶縁膜を埋め込んで形成された素子分離領域を複数備え、素子分離領域間に第１素子形成部と第２素子形成部とが交互に連なってなる素子形成領域を複数備え、各第１素子形成部は所定数の第１半導体ピラーを備え、各第２素子形成部は第２半導体ピラーを備え、各素子形成領域はピラーの下部に不純物拡散層からなる第１のビット線を備え、ピラーの上部に上部不純物拡散層を備え、各素子形成領域の第２半導体ピラーの上部不純物拡散層に電気的に接続する第1のビット線より低抵抗の第２のビット線を備え、ピラーの下部側壁に第２絶縁膜を介して第２の方向に延在するワード線を備えることを特徴とする。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜６ｂとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた空洞ＣＡＶとを有し、窒化シリコン膜６ｂを有していない。 （もっと読む）

【課題】 セルの微細化を図る。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、半導体基板１上に形成された選択素子Ｔｒと、選択素子上に形成された多層配線層７ａ−ｃと、多層配線層上に形成された層間絶縁膜８と、層間絶縁膜内に形成され、多層配線層を介して選択素子と電気的に接続されたコンタクト層９と、コンタクト層と電気的に接続され、金属材で形成された下部電極層２１と、下部電極層の側面を取り囲み、金属材の酸化物で形成された金属酸化絶縁膜２６と、下部電極層上に形成された磁気抵抗素子１０と、磁気抵抗素子上に形成された上部電極層２３と、磁気抵抗素子及び上部電極層の側面上に形成された側壁絶縁膜２５と、上部電極層と電気的に接続されたビット線２９と、を具備する。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜９ａ，９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａからなり、窒化シリコン膜１０ａを有していない。 （もっと読む）

【課題】隣接セルとの容量を抑制することが可能な半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態の半導体記憶装置は、第１の方向および前記第１の方向と直交する第２の方向に配置される複数のメモリセルトランジスタを備える。前記メモリセルトランジスタのそれぞれは、半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される制御ゲート電極と、を有する。前記第１および第２の方向に隣接する２つの前記メモリセルトランジスタの前記浮遊ゲート電極は、前記隣接する方向の側面に括れた領域を有する。 （もっと読む）

【課題】隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成可能とした半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａを選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に第１のシリコン膜１２ａを覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜１２ａの表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜１２ａ上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる工程とを含む。 （もっと読む）

【課題】シリサイド工程による不具合を抑制しつつ、十分な量のシリサイドを形成することのできる不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置の製造方法は、浮遊ゲート電極、浮遊ゲート電極上の第１の電極間絶縁膜及び第１の電極間絶縁膜上の制御ゲート電極を有するメモリセルトランジスタを形成し、下側ゲート電極、第２の電極間絶縁膜及び第２の電極間絶縁膜上の上側ゲート電極を有する電界効果トランジスタを形成する。制御ゲート電極及び上側ゲート電極の上面が露出するように層間絶縁膜を形成する。制御ゲート電極及び上側ゲート電極の上面が層間絶縁膜の上面よりも低くなるようにエッチバックする。制御ゲート電極、上側ゲート電極及び層間絶縁膜上の全面に第１の導電膜を形成する。第１の層間絶縁膜をエッチバックする。制御ゲート電極、上側ゲート電極及び第１の導電膜上に金属を堆積してシリサイド化する。 （もっと読む）

【課題】チャネル領域となるＳＯＩ構造を有する半導体線条突出部の形状のばらつきを抑制し、トランジスタ特性のばらつきを減少することができる半導体装置を提供する。
【解決手段】半導体基板１の素子分離用の溝に埋込み絶縁膜が埋め込まれてなる素子分離領域２と、素子分離領域２によって区画されてなり、素子分離用の溝を区画する側壁面と半導体基板の１一面とを有し、かつ側壁面には埋込み絶縁膜に向けて突出した半導体線条突出部１aが素子分離用の溝に沿って設けられてなる活性領域Ｔと、半導体線条突出部１aを残して活性領域Ｔを分断するように設けられたゲート電極用のゲート溝３と、ゲート溝３の内面に形成されたゲート絶縁膜４と、ゲート溝３に埋め込まれたゲート電極５と、ゲート電極５のゲート長方向両側の活性領域Ｔにそれぞれ形成され、半導体線条突出部１aによって連結される不純物拡散領域７と、を具備してなることを特徴とする。 （もっと読む）

【課題】露光装置の解像限界よりも微細な非周期的な部分を含むパターンを、露光装置を用いて形成する。
【解決手段】パターン形成方法は、ウエハＷ上に第１Ｌ＆Ｓパターン７１を形成し、第１Ｌ＆Ｓパターン７１を覆うように第１保護層４８、周期方向が直交する第２Ｌ＆Ｓパターン７８、及びフォトレジスト層６０を形成し、第２Ｌ＆Ｓパターン７８の一部と重なるように、フォトレジスト層６０に第１開口部６０Ａ，６０Ｂを有する第３パターンを形成し、第１開口部６０Ａ，６０Ｂを介して第１保護層４８に第２開口部４８Ａ，４８Ｂを形成し、第２開口部４８Ａ，４８Ｂを介して第１Ｌ＆Ｓパターン７１の一部を除去する。 （もっと読む）

【課題】マスクの新規な作製技術を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上方に、第１の膜を形成する工程と、第１の膜上方に、第１マスク膜を形成する工程と、第１マスク膜をパターニングする工程と、パターニングされた第１マスク膜の側部にプラズマ処理を行って、側部を変質層に変換する工程と、プラズマ処理の後、第１マスク膜の上部及び側部を覆う第２マスク膜を形成する工程と、第２マスク膜をエッチングして、側部に形成された第２マスク膜を残存させつつ、第１マスク膜上部に形成された第２マスク膜を除去する工程と、第２マスク膜のエッチングの後、変質層を除去する工程と、変質層を除去した後、残った部分の第１マスク膜、及び第２マスク膜をマスクとして、第１の膜をエッチングする工程とを有する。 （もっと読む）

【課題】 セル部のブロック絶縁膜の誘電率を低下させることなく、セル部のブロック絶縁膜を分断するセル間における絶縁膜中の欠陥を低減し、電荷保持特性の劣化を抑制する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】 実施形態の不揮発性半導体記憶装置においては、半導体基板上にトンネル絶縁膜、前記トンネル絶縁膜上に電荷蓄積層、前記電荷蓄積層上にブロック絶縁膜が設けられる。前記半導体基板に設けられた素子分離溝部に埋め込まれ、底面が前記半導体基板と前記トンネル絶縁膜の接する面の高さよりも低く、かつ上面が前記電荷蓄積層および前記ブロック絶縁膜の接する面の高さよりも低い第１の素子分離絶縁膜が設けられる。前記第１の素子分離絶縁膜上に形成され、前記ブロック絶縁膜の側面と接して前記ブロック絶縁膜上面まで突出し、かつSi濃度が前記ブロック絶縁膜よりも高い第２の素子分離絶縁膜が設けられる。 （もっと読む）

【課題】半導体基板の結晶性の悪化を招くことなく、素子分離トレンチの幅を小さくできる半導体装置の製造方法を提供する。
【解決手段】マスク用窒化膜５１およびパッド酸化膜５２からなるハードマスクを用いて、シリコン基板２がエッチングされることにより、素子分離トレンチ２１が形成される。素子分離トレンチ２１の内面に熱酸化法によりライナー酸化膜２２が形成される。続いて、半導体基板２を窒素雰囲気中に配置して、半導体基板２が熱処理される。熱処理後に、エッチングにより、ライナー酸化膜２２が薄膜化される。そして、ＨＤＰ−ＣＶＤ法により、絶縁物２３が素子分離トレンチ２１内に埋め込まれる。 （もっと読む）

【課題】相変化記録素子のまわりを伝導率の低い真空の空隙部で覆うことで、さらに高い発熱効率を得ることができ、書き換え電流を低減することができる半導体装置を提供する。
【解決手段】半導体基板と、半導体基板の上に形成されたスイッチング素子を含む素子層と、素子層上において、スイッチング素子に接続されたヒータ電極１１、ヒータ電極１１の熱によって相転移する相変化記録材料層１２及び上部電極１３が順次積層されてなる相変化記録素子１０と、相変化記録素子１０の上に積層された層間絶縁膜２１ｂと、素子層と層間絶縁膜２１ｂの間にあってヒータ電極１１または相変化記録材料層１２のいずれか一方又は両方の周囲に形成された真空の空隙部１５と、を具備してなる。 （もっと読む）

【課題】接続不良の発生を抑制することのできる、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、所定ピッチで所定の幅の素子領域が形成された半導体基板と、半導体基板上に積層された層間絶縁膜と、層間絶縁膜の上面から半導体基板の素子領域にかけて設けられ素子領域に接続される第１コンタクトとを備える。第１コンタクトは、素子領域上の層間絶縁膜に形成された素子領域の幅よりも大きい径を有するコンタクトホールと、コンタクトホールの底部に設けられ、素子領域に達する開口を有するスペーサ膜と、スペーサ膜の開口を介して素子領域に接続されるようにコンタクトホール内に埋め込まれたコンタクトプラグとを有する。 （もっと読む）