半導体装置及びその製造方法
【課題】接続不良の発生を抑制することのできる、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、所定ピッチで所定の幅の素子領域が形成された半導体基板と、半導体基板上に積層された層間絶縁膜と、層間絶縁膜の上面から半導体基板の素子領域にかけて設けられ素子領域に接続される第１コンタクトとを備える。第１コンタクトは、素子領域上の層間絶縁膜に形成された素子領域の幅よりも大きい径を有するコンタクトホールと、コンタクトホールの底部に設けられ、素子領域に達する開口を有するスペーサ膜と、スペーサ膜の開口を介して素子領域に接続されるようにコンタクトホール内に埋め込まれたコンタクトプラグとを有する。
【解決手段】半導体装置は、所定ピッチで所定の幅の素子領域が形成された半導体基板と、半導体基板上に積層された層間絶縁膜と、層間絶縁膜の上面から半導体基板の素子領域にかけて設けられ素子領域に接続される第１コンタクトとを備える。第１コンタクトは、素子領域上の層間絶縁膜に形成された素子領域の幅よりも大きい径を有するコンタクトホールと、コンタクトホールの底部に設けられ、素子領域に達する開口を有するスペーサ膜と、スペーサ膜の開口を介して素子領域に接続されるようにコンタクトホール内に埋め込まれたコンタクトプラグとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体基板上に形成されたコンタクトを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ等の半導体装置の更なる高集積化に対する要求に対応するため、半導体装置の配線の微細化が著しく進展している。また、ＮＡＮＤ型フラッシュメモリに代表される半導体記憶装置の更なる高集積化も求められており、半導体記憶装置のメモリセルアレイと配線とを接続するコンタクトのサイズもより微細化が求められている。
【０００３】
しかし、微細なコンタクトを形成しようとすると、コンタクトの底部が下層の配線にまで到達しない開口不良が生じるおそれがある。また、複数のコンタクトを垂直方向に連続して形成する場合、コンタクトの合わせずれが生じて上下のコンタクトが接続しないという接続不良が生じるおそれもある。そのため、半導体装置の製造過程において、配線や上層のコンタクトと確実に接続する信頼性の高いコンタクトを形成することが求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−１３０７２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、接続不良の発生を抑制することのできる、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る半導体装置は、所定ピッチで所定の幅の素子領域が形成された半導体基板と、半導体基板上に積層された層間絶縁膜と、層間絶縁膜の上面から半導体基板の素子領域にかけて設けられ素子領域に接続される第１コンタクトとを備える。第１コンタクトは、素子領域上の層間絶縁膜に形成された素子領域の幅よりも大きい径を有するコンタクトホールと、コンタクトホールの底部に設けられ、素子領域に達する開口を有するスペーサ膜と、スペーサ膜の開口を介して素子領域に接続されるようにコンタクトホール内に埋め込まれたコンタクトプラグとを有する。
【図面の簡単な説明】
【０００７】
【図１Ａ】第１の実施の形態に係る半導体装置の構成を模式的に示す斜視図である。
【図１Ｂ】第１の実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図２】第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図３】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図４】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図５】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１０】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１】比較例の半導体装置の構成を示す断面図である。
【図１２】比較例の半導体装置の構成を示す断面図である。
【図１３】比較例の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【０００８】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付してその説明を省略する。また、図面は模式的なものであり、各膜の厚みと平面寸法との関係や、各層の厚みの比率などは実際の半導体装置とは異なるものである。
【０００９】
（第１の実施の形態）
［第１の実施の形態に係る半導体装置の構成］
以下、本発明の第１の実施の形態に係る半導体装置の構成について、図１Ａ及び図１Ｂを参照して説明する。図１Ａ及び図１Ｂは、第１の実施の形態に係る半導体装置の構成を模式的に示す斜視図及び平面図である。
【００１０】
図１Ａ及び図１Ｂに示すように、半導体基板１０には、メモリセルの構造に応じた所定ピッチで所定幅の素子領域１１が形成される。ＮＡＮＤ型フラッシュメモリを例にとれば、半導体基板１０には、図中Ｘ方向に沿って伸びるＳＴＩ（Shallow Trench Isolation）構造の複数の絶縁分離領域１２が形成される。絶縁分離領域１２によって分離された部分に、ソース及びドレインを共有するＮＡＮＤ接続された複数の不揮発性のメモリセル及びその両端の選択トランジスタが形成され、選択トランジスタのドレインにつながる半導体基板上の部分が素子領域１１として機能する。なお、この構成は一例であり、本実施形態は、その他の半導体装置が形成されているものに対しても適用可能であることはいうまでもない。
【００１１】
素子領域１１が形成された半導体基板１０上には、半導体基板１０の素子領域１１と電気的に接続するように第１コンタクト１が形成されている。また、第１コンタクト１上には、第１コンタクトと電気的に接続するように第２コンタクト２が形成されている。図１Ａ及び図１Ｂにおける第１コンタクト１及び第２コンタクト２の構成は模式的なものである。第１コンタクト１及び第２コンタクト２の具体的な構成については、後に詳述する。第２コンタクト２は、上層に形成される金属配線（図示せず）に接続される。半導体基板１０上に形成される半導体装置がＮＡＮＤ型フラッシュメモリである場合、上層の金属配線は、例えばビット線である。
【００１２】
図１Ａ及び図１Ｂに示すように、第１コンタクト１が隣接する素子領域１１に接触すると、接続不良となり誤動作を生じるおそれがある。そのため、第１コンタクト１は、隣接する素子領域１１と接触せず、且つ、第２コンタクトとは十分な余裕を持って接続されるように形成する必要がある。そのため、本実施の形態に係る半導体装置は、以下に示すような構成を有する。以下、本実施の形態に係る半導体装置の構成について、図２を参照して説明する。
【００１３】
図２は、第１の実施の形態に係る半導体装置の構成を示す断面図である。図２は、図１Ａ及び図１Ｂに示した第１コンタクト１及び第２コンタクト２の断面図である。図２に示すように、半導体基板１０には等間隔にトレンチが形成されており、このトレンチに絶縁膜が埋め込まれて素子分離領域１２が形成されている。この素子分離領域１２に挟まれた部分が、半導体装置の素子領域１１として機能する。素子領域１１及び素子分離領域１２上には、絶縁膜２１、及び絶縁膜２２が堆積されている。絶縁膜２１、及び絶縁膜２２は、図示しない領域に形成される半導体装置の製造工程に用いられるものである。絶縁膜２１としては、例えばシリコン窒化膜（ＳｉＮ）、絶縁膜２２としては、例えばシリコン酸化膜（ＳｉＯ２）を用いることができる。また、絶縁膜２２上には、層間絶縁膜として機能する絶縁膜２３、及び絶縁膜２４が堆積されている。絶縁膜２３としては、例えばシリコン窒化膜（ＳｉＮ）、絶縁膜２４としては、例えばシリコン酸化膜（ＳｉＯ２）を用いることができる。
【００１４】
この絶縁膜２１、２２、２３、及び２４には、その内部に第１コンタクト１が形成されるコンタクトホールＣＨ１が形成されている。このコンタクトホールＣＨ１は、絶縁膜２２、２３、及び２４を貫通し、絶縁膜２１の一部を除去するように形成されている。すなわち、コンタクトホールＣＨ１は、底面がエッチングストッパとして機能する絶縁膜２１に到達するように形成されている。コンタクトホールＣＨ１の径は、底部が素子領域１１の幅よりも十分に大きく、且つ、上部が後述する第２コンタクト２と確実に接続するような大きさに設定される。
【００１５】
コンタクトホールＣＨ１の底部には、スペーサ膜３１が設けられている。このスペーサ膜３１は、楕円形状のコンタクトホールＣＨ１の側面に沿って一周するように設けられており、コンタクトホールＣＨ１の底部の側面を覆っている。スペーサ膜３１の略中央には、所定の素子領域１１に到達するように開口Ａが形成されている。スペーサ膜３１は、コンタクトホールＣＨ１の底部に設けられるものであり、コンタクトホールＣＨ１の深さの半分より下の領域に、望ましくは下部１／３の領域に設けられる。
【００１６】
コンタクトホールＣＨ１及び開口Ａの側面に沿って、バリアメタル膜３２が形成される。バリアメタル膜３２は、絶縁膜２１乃至絶縁膜２４へ金属が拡散することを防ぐために設けられるものであり、例えばチタン膜（Ｔｉ）、及び窒化チタン膜（ＴｉＮ）の積層膜等が用いられる。そして、コンタクトホールＣＨ１及び開口Ａを埋め込むようにコンタクトプラグ３３が設けられる。コンタクトプラグ３３としては、例えばタングステン（Ｗ）が用いられる。コンタクトホールＣＨ１内に埋め込まれたバリアメタル膜３２、及びコンタクトプラグ３３が、第１コンタクト１となる。
【００１７】
第１コンタクト１、及び絶縁膜２４の上部は、平坦化されている。第１コンタクト１、及び絶縁膜２４上に、層間絶縁膜として機能する絶縁膜４１が堆積されている。絶縁膜４１としては、例えばシリコン酸化膜（ＳｉＯ２）を用いることができる。この絶縁膜４１には、その内部に第２コンタクト２が形成されるコンタクトホールＣＨ２が形成されている。このコンタクトホールＣＨ２は、絶縁膜４１を貫通し、コンタクトプラグ３３に達するように形成されている。
【００１８】
コンタクトホールＣＨ２の側面及び底面に沿って、バリアメタル膜４２が形成される。バリアメタル膜４２は、絶縁膜４１へ金属が拡散することを防ぐために設けられるものであり、例えば窒化チタン膜（ＴｉＮ）等が用いられる。そして、コンタクトホールＣＨ２を埋め込むようにコンタクトプラグ４３が設けられる。コンタクトプラグ４３としては、例えばタングステン（Ｗ）が用いられる。コンタクトホールＣＨ２内に埋め込まれたバリアメタル膜４２、及びコンタクトプラグ４３が、第２コンタクト２となる。
【００１９】
［第１の実施の形態に係る半導体装置の効果］
このように形成された本実施の形態に係る半導体装置の効果について、比較例の半導体装置と比較して説明する。図１１乃至図１３は、比較例の半導体装置の構成を示す断面図である。
【００２０】
図１１は、コンタクトホールＣＨ１内にスペーサ膜を設けずに、第１コンタクト１を形成した例を示している。図１１に示す比較例では、コンタクトホールＣＨ１は、テーパエッチングを用いて加工されている。すなわち、コンタクトホールＣＨ１の上部が大きな径を持ち、下部では細く形成された素子領域１１に対応するように、コンタクトホールＣＨ１の側壁に傾きを設けている。このように形成された第１コンタクト１は、コンタクトホールＣＨ１の加工時にエッチングストップによる未開口不良が問題となる。図１１に示すように、コンタクトホールＣＨ１の傾きを大きくしすぎると、コンタクトホールＣＨ１の底部が半導体基板１０に到達しなくなる。この場合、コンタクトプラグ３３と素子領域１１とが接続せず、半導体装置の動作不良をもたらす。また、半導体装置の微細化に伴い、コンタクトホールＣＨ１形成時に用いるレジストの開口サイズを小さくすると、エッチングストップによる未開口不良がより発生しやすくなる。
【００２１】
図１２は、コンタクトホールＣＨ１内にスペーサ膜３１を設けて、第１コンタクト１を形成した例を示している。図１２に示す比較例では、大きな径を持つコンタクトホールＣＨ１を形成した後、下部の細く形成された素子領域１１に対応するように、コンタクトホールＣＨ１内にスペーサ膜３１を設けている。しかし、このように形成された第１コンタクト１では、スペーサ膜３１を形成する際、適切に加工することができず、スペーサ膜３１によりコンタクトホールＣＨ１底部が覆われたままとなってしまうことがある。この場合、コンタクトプラグ３３と素子領域１１とが接続せず、半導体装置の動作不良をもたらす。
【００２２】
図１３も、コンタクトホールＣＨ１内にスペーサ膜３１を設けて、第１コンタクト１を形成した例を示している。図１３に示す比較例では、コンタクトホールＣＨ１の底部のスペーサ膜３１は適切に除去され、コンタクトプラグ３３と素子領域１１とが接続されている。しかし、スペーサ膜３１を形成した場合、コンタクトホールＣＨ１上部で露出するコンタクトプラグ３３の面積が小さくなる。そのため、第１コンタクト１の上面と第２コンタクト２の底面との間で合わせずれが生じて、第１コンタクト１と第２コンタクト２とが接続しない接続不良が問題となる。
【００２３】
一般に、第１コンタクト１は、隣接する配線とのショートを防ぐためにコンタクトホールＣＨ１の底部をより細く形成し、第２コンタクト２との接合面積を確保するためにコンタクトホールＣＨ１の上面を大きくすることが求められる。しかし、図１１乃至図１３に示した比較例の第１コンタクト１では、この要求を満たすことができない。
【００２４】
これに対し、図２に示す本実施の形態に係る半導体装置によれば、コンタクトホールＣＨ１の底部にスペーサ膜３１が設けられており、このスペーサ膜３１に形成された開口Ａを介してコンタクトプラグ３３と素子領域１１とが接続している。この開口Ａの径を調整することにより、開口Ａの径をコンタクトホールＣＨ１の径と比べて十分に小さく形成し、隣接する配線とのショートを防ぐことができる。
また、スペーサ膜３１は、コンタクトホールＣＨ１の上部にまでは延長していない。コンタクトホールＣＨ１の上部では、バリアメタル膜３２、及びコンタクトプラグ３３のみが露出している。バリアメタル膜３２と、コンタクトプラグ３３とが露出している面積は、コンタクトホールＣＨ１の上面の面積に等しく、第２コンタクト２との接合面積を十分確保することができる。このため、第１コンタクト１と第２コンタクト２とを接続するための電極パッド等を設ける必要がない。
【００２５】
［第１の実施の形態に係る半導体装置の製造方法］
次に、本実施の形態の半導体装置の製造方法について、図３乃至図１０を参照して説明する。図３乃至図１０は、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。図２に示すように、本実施の形態の半導体装置において、コンタクトホールＣＨ１の底部に設けられたスペーサ膜３１は、コンタクトホールＣＨ１の上部までは延長していない。以下の半導体装置の製造方法では、このようなスペーサ膜３１を有する第１コンタクト１の形成方法について述べる。
【００２６】
図３に示すように、まず、半導体基板１０にトレンチを形成した後、絶縁膜によりトレンチを埋め込み、素子領域１１と絶縁分離領域１２を形成する。この後、周知の方法により半導体基板１０上の図示しない領域にＮＡＮＤ型フラッシュメモリ等の半導体装置を形成する。この半導体装置の製造に伴い、絶縁膜２１、及び絶縁膜２２が堆積される。この絶縁膜２２の上に絶縁膜２３、及び絶縁膜２４を堆積する。絶縁膜２１〜２４は、層間絶縁膜として機能する。次に、絶縁膜２４上に形成したレジストパターン（図示せず）を用いて、ＲＩＥ（Reactive Ion Etching）法によりコンタクトホールＣＨ１を形成する。上述のように、コンタクトホールＣＨ１は、絶縁膜２２、２３、及び２４を貫通し、絶縁膜２１の一部を除去するように形成される。また、コンタクトホールＣＨ１の径は、底部が素子領域１１の幅よりも十分に大きく、且つ、上部が第２コンタクト２と確実に接続するような大きさに設定される。
【００２７】
次に、図４に示すように、アッシング等により絶縁膜２４上のレジストを剥離し、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法等を用いてコンタクトホールＣＨ１内にスペーサ膜３１を成膜する。ここで、スペーサ膜３１の厚さは、コンタクトホールＣＨ１を埋め込むことのない厚さに設定される。スペーサ膜３１としては、後述するエッチング時に絶縁膜２４と選択比のとれる膜が用いられる。
【００２８】
次に、図５に示すように、スペーサ膜３１上にレジストＲを堆積する。レジストＲは、コンタクトホールＣＨ１内を確実に埋め込むように堆積する。図６に示すように、スペーサ膜３１上のレジストＲをエッチバックして、レジストＲの上面をコンタクトホールＣＨ１内の所定の高さまで下げる。図７に示すように、スペーサ膜３１に対してリン酸（Ｈ３ＰＯ４）等を用いたウェットエッチングを行う。このウェットエッチングにより、レジストＲの高さよりも上部のスペーサ膜３１を除去する。その結果、スペーサ膜３１は、コンタクトホールＣＨ１の底部にのみ残存する。スペーサ膜３１は、コンタクトホールＣＨ１の深さの半分より下の領域に、望ましくは下部１／３の領域に設けられる。そして、図８に示すように、アッシング等によりコンタクトホールＣＨ１内のレジストＲを除去する。
【００２９】
次に、図９に示すように、コンタクトホールＣＨ１の底部に設けられたスペーサ膜３１をエッチバックして、開口Ａを形成する。開口Ａの底部では、素子領域１１が露出している。開口Ａは、スペーサ膜３１が楕円形状のコンタクトホールＣＨ１の側面に沿って一周するようにスペーサ膜３１の略中央に形成される。図１０に示すように、コンタクトホールＣＨ１及び開口Ａの側壁にバリアメタル膜３２を形成した後、コンタクトホールＣＨ１内にタングステン（Ｗ）を埋め込んでコンタクトプラグ３３を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化を実行して、絶縁膜２４上の余分なバリアメタル膜３２及びコンタクトプラグ３３を除去する。これにより、第１コンタクト１を形成する。
【００３０】
その後、周知の製造工程を用いて図２に示す本実施の形態の半導体装置の構造を形成する。絶縁膜２４上に絶縁膜４１を成膜し、絶縁膜４１上に形成したレジストパターンを用いて、ＲＩＥ（Reactive Ion Etching）法によりコンタクトホールＣＨ２を形成する。コンタクトホールＣＨ２は、コンタクトホールＣＨ１上に位置し、その底部においてコンタクトホールＣＨ１のコンタクトプラグ３３が露出するように形成する。コンタクトホールＣＨ２の側壁にバリアメタル膜４２を形成した後、コンタクトホールＣＨ２内にタングステン（Ｗ）を埋め込んでコンタクトプラグ４３を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化を実行して、絶縁膜４１上の余分なバリアメタル膜４２及びコンタクトプラグ４３を除去する。これにより第２コンタクト２を形成する。このようにして、図２に示す本実施の形態の半導体装置を製造することができる。
【００３１】
［第１の実施の形態に係る半導体装置の製造方法の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリの製造方法によれば、コンタクトホールＣＨ１の底部にスペーサ膜３１を設けることができ、このスペーサ膜３１に形成された開口Ａを介してコンタクトプラグ３３と素子領域１１とが接続している。この開口Ａの径を調整することにより、開口Ａの径をコンタクトホールＣＨ１の径と比べて十分に小さく、望ましくは素子領域１１の幅と同様の径で形成し、隣接する配線とのショートを防ぐことができる。また、ウェットエッチングによりコンタクトホールＣＨ１の上部のスペーサ膜３１は除去されている。コンタクトホールＣＨ１の上部では、バリアメタル膜３２、及びコンタクトプラグ３３のみが露出している。バリアメタル膜３２と、コンタクトプラグ３３とが露出している面積は、コンタクトホールＣＨ１の上面の面積に等しく、第２コンタクト２との接合面積を十分確保することができる。このため、第１コンタクト１と第２コンタクト２とを接続するための電極パッド等を設ける必要がない。
【００３２】
［第１の実施の形態に係る半導体装置の他の例］
上述の第１の実施の形態の製造方法では、コンタクトホールＣＨ１内に埋め込んだレジストＲをエッチバックして、レジストＲの上面を所定の高さまで下げていた（図６参照）。このレジストＲは感光性レジストに変更することができる。すなわち、コンタクトホールＣＨ１内に感光性レジストを埋め込んだ後、露光及び現像して、感光性レジストの上面を所定の高さまで下げる。このとき、感光性レジストの上面の高さは露光量で制御することができる。これにより感光性レジストの高さを所望の高さまで下げられる。レジストＲの変更以外は上述の実施の形態の製造方法と同様にして、半導体装置を形成することが可能である。
【００３３】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。
【符号の説明】
【００３４】
１・・・第１コンタクト、 ２・・・第２コンタクト、 １０・・・半導体基板、 １１・・・素子領域、 １２・・・絶縁分離領域、 ２１、２２、２３、２４・・・絶縁膜、 ３１・・・スペーサ膜、 ３２・・・バリアメタル膜、 ３３・・・コンタクトプラグ、 ４１・・・絶縁膜、 ４２・・・バリアメタル膜、 ４３・・・コンタクトプラグ、 ＣＨ１、ＣＨ２・・・コンタクトホール。
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体基板上に形成されたコンタクトを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ等の半導体装置の更なる高集積化に対する要求に対応するため、半導体装置の配線の微細化が著しく進展している。また、ＮＡＮＤ型フラッシュメモリに代表される半導体記憶装置の更なる高集積化も求められており、半導体記憶装置のメモリセルアレイと配線とを接続するコンタクトのサイズもより微細化が求められている。
【０００３】
しかし、微細なコンタクトを形成しようとすると、コンタクトの底部が下層の配線にまで到達しない開口不良が生じるおそれがある。また、複数のコンタクトを垂直方向に連続して形成する場合、コンタクトの合わせずれが生じて上下のコンタクトが接続しないという接続不良が生じるおそれもある。そのため、半導体装置の製造過程において、配線や上層のコンタクトと確実に接続する信頼性の高いコンタクトを形成することが求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−１３０７２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、接続不良の発生を抑制することのできる、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る半導体装置は、所定ピッチで所定の幅の素子領域が形成された半導体基板と、半導体基板上に積層された層間絶縁膜と、層間絶縁膜の上面から半導体基板の素子領域にかけて設けられ素子領域に接続される第１コンタクトとを備える。第１コンタクトは、素子領域上の層間絶縁膜に形成された素子領域の幅よりも大きい径を有するコンタクトホールと、コンタクトホールの底部に設けられ、素子領域に達する開口を有するスペーサ膜と、スペーサ膜の開口を介して素子領域に接続されるようにコンタクトホール内に埋め込まれたコンタクトプラグとを有する。
【図面の簡単な説明】
【０００７】
【図１Ａ】第１の実施の形態に係る半導体装置の構成を模式的に示す斜視図である。
【図１Ｂ】第１の実施の形態に係る半導体装置の構成を模式的に示す平面図である。
【図２】第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図３】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図４】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図５】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１０】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１】比較例の半導体装置の構成を示す断面図である。
【図１２】比較例の半導体装置の構成を示す断面図である。
【図１３】比較例の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【０００８】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付してその説明を省略する。また、図面は模式的なものであり、各膜の厚みと平面寸法との関係や、各層の厚みの比率などは実際の半導体装置とは異なるものである。
【０００９】
（第１の実施の形態）
［第１の実施の形態に係る半導体装置の構成］
以下、本発明の第１の実施の形態に係る半導体装置の構成について、図１Ａ及び図１Ｂを参照して説明する。図１Ａ及び図１Ｂは、第１の実施の形態に係る半導体装置の構成を模式的に示す斜視図及び平面図である。
【００１０】
図１Ａ及び図１Ｂに示すように、半導体基板１０には、メモリセルの構造に応じた所定ピッチで所定幅の素子領域１１が形成される。ＮＡＮＤ型フラッシュメモリを例にとれば、半導体基板１０には、図中Ｘ方向に沿って伸びるＳＴＩ（Shallow Trench Isolation）構造の複数の絶縁分離領域１２が形成される。絶縁分離領域１２によって分離された部分に、ソース及びドレインを共有するＮＡＮＤ接続された複数の不揮発性のメモリセル及びその両端の選択トランジスタが形成され、選択トランジスタのドレインにつながる半導体基板上の部分が素子領域１１として機能する。なお、この構成は一例であり、本実施形態は、その他の半導体装置が形成されているものに対しても適用可能であることはいうまでもない。
【００１１】
素子領域１１が形成された半導体基板１０上には、半導体基板１０の素子領域１１と電気的に接続するように第１コンタクト１が形成されている。また、第１コンタクト１上には、第１コンタクトと電気的に接続するように第２コンタクト２が形成されている。図１Ａ及び図１Ｂにおける第１コンタクト１及び第２コンタクト２の構成は模式的なものである。第１コンタクト１及び第２コンタクト２の具体的な構成については、後に詳述する。第２コンタクト２は、上層に形成される金属配線（図示せず）に接続される。半導体基板１０上に形成される半導体装置がＮＡＮＤ型フラッシュメモリである場合、上層の金属配線は、例えばビット線である。
【００１２】
図１Ａ及び図１Ｂに示すように、第１コンタクト１が隣接する素子領域１１に接触すると、接続不良となり誤動作を生じるおそれがある。そのため、第１コンタクト１は、隣接する素子領域１１と接触せず、且つ、第２コンタクトとは十分な余裕を持って接続されるように形成する必要がある。そのため、本実施の形態に係る半導体装置は、以下に示すような構成を有する。以下、本実施の形態に係る半導体装置の構成について、図２を参照して説明する。
【００１３】
図２は、第１の実施の形態に係る半導体装置の構成を示す断面図である。図２は、図１Ａ及び図１Ｂに示した第１コンタクト１及び第２コンタクト２の断面図である。図２に示すように、半導体基板１０には等間隔にトレンチが形成されており、このトレンチに絶縁膜が埋め込まれて素子分離領域１２が形成されている。この素子分離領域１２に挟まれた部分が、半導体装置の素子領域１１として機能する。素子領域１１及び素子分離領域１２上には、絶縁膜２１、及び絶縁膜２２が堆積されている。絶縁膜２１、及び絶縁膜２２は、図示しない領域に形成される半導体装置の製造工程に用いられるものである。絶縁膜２１としては、例えばシリコン窒化膜（ＳｉＮ）、絶縁膜２２としては、例えばシリコン酸化膜（ＳｉＯ２）を用いることができる。また、絶縁膜２２上には、層間絶縁膜として機能する絶縁膜２３、及び絶縁膜２４が堆積されている。絶縁膜２３としては、例えばシリコン窒化膜（ＳｉＮ）、絶縁膜２４としては、例えばシリコン酸化膜（ＳｉＯ２）を用いることができる。
【００１４】
この絶縁膜２１、２２、２３、及び２４には、その内部に第１コンタクト１が形成されるコンタクトホールＣＨ１が形成されている。このコンタクトホールＣＨ１は、絶縁膜２２、２３、及び２４を貫通し、絶縁膜２１の一部を除去するように形成されている。すなわち、コンタクトホールＣＨ１は、底面がエッチングストッパとして機能する絶縁膜２１に到達するように形成されている。コンタクトホールＣＨ１の径は、底部が素子領域１１の幅よりも十分に大きく、且つ、上部が後述する第２コンタクト２と確実に接続するような大きさに設定される。
【００１５】
コンタクトホールＣＨ１の底部には、スペーサ膜３１が設けられている。このスペーサ膜３１は、楕円形状のコンタクトホールＣＨ１の側面に沿って一周するように設けられており、コンタクトホールＣＨ１の底部の側面を覆っている。スペーサ膜３１の略中央には、所定の素子領域１１に到達するように開口Ａが形成されている。スペーサ膜３１は、コンタクトホールＣＨ１の底部に設けられるものであり、コンタクトホールＣＨ１の深さの半分より下の領域に、望ましくは下部１／３の領域に設けられる。
【００１６】
コンタクトホールＣＨ１及び開口Ａの側面に沿って、バリアメタル膜３２が形成される。バリアメタル膜３２は、絶縁膜２１乃至絶縁膜２４へ金属が拡散することを防ぐために設けられるものであり、例えばチタン膜（Ｔｉ）、及び窒化チタン膜（ＴｉＮ）の積層膜等が用いられる。そして、コンタクトホールＣＨ１及び開口Ａを埋め込むようにコンタクトプラグ３３が設けられる。コンタクトプラグ３３としては、例えばタングステン（Ｗ）が用いられる。コンタクトホールＣＨ１内に埋め込まれたバリアメタル膜３２、及びコンタクトプラグ３３が、第１コンタクト１となる。
【００１７】
第１コンタクト１、及び絶縁膜２４の上部は、平坦化されている。第１コンタクト１、及び絶縁膜２４上に、層間絶縁膜として機能する絶縁膜４１が堆積されている。絶縁膜４１としては、例えばシリコン酸化膜（ＳｉＯ２）を用いることができる。この絶縁膜４１には、その内部に第２コンタクト２が形成されるコンタクトホールＣＨ２が形成されている。このコンタクトホールＣＨ２は、絶縁膜４１を貫通し、コンタクトプラグ３３に達するように形成されている。
【００１８】
コンタクトホールＣＨ２の側面及び底面に沿って、バリアメタル膜４２が形成される。バリアメタル膜４２は、絶縁膜４１へ金属が拡散することを防ぐために設けられるものであり、例えば窒化チタン膜（ＴｉＮ）等が用いられる。そして、コンタクトホールＣＨ２を埋め込むようにコンタクトプラグ４３が設けられる。コンタクトプラグ４３としては、例えばタングステン（Ｗ）が用いられる。コンタクトホールＣＨ２内に埋め込まれたバリアメタル膜４２、及びコンタクトプラグ４３が、第２コンタクト２となる。
【００１９】
［第１の実施の形態に係る半導体装置の効果］
このように形成された本実施の形態に係る半導体装置の効果について、比較例の半導体装置と比較して説明する。図１１乃至図１３は、比較例の半導体装置の構成を示す断面図である。
【００２０】
図１１は、コンタクトホールＣＨ１内にスペーサ膜を設けずに、第１コンタクト１を形成した例を示している。図１１に示す比較例では、コンタクトホールＣＨ１は、テーパエッチングを用いて加工されている。すなわち、コンタクトホールＣＨ１の上部が大きな径を持ち、下部では細く形成された素子領域１１に対応するように、コンタクトホールＣＨ１の側壁に傾きを設けている。このように形成された第１コンタクト１は、コンタクトホールＣＨ１の加工時にエッチングストップによる未開口不良が問題となる。図１１に示すように、コンタクトホールＣＨ１の傾きを大きくしすぎると、コンタクトホールＣＨ１の底部が半導体基板１０に到達しなくなる。この場合、コンタクトプラグ３３と素子領域１１とが接続せず、半導体装置の動作不良をもたらす。また、半導体装置の微細化に伴い、コンタクトホールＣＨ１形成時に用いるレジストの開口サイズを小さくすると、エッチングストップによる未開口不良がより発生しやすくなる。
【００２１】
図１２は、コンタクトホールＣＨ１内にスペーサ膜３１を設けて、第１コンタクト１を形成した例を示している。図１２に示す比較例では、大きな径を持つコンタクトホールＣＨ１を形成した後、下部の細く形成された素子領域１１に対応するように、コンタクトホールＣＨ１内にスペーサ膜３１を設けている。しかし、このように形成された第１コンタクト１では、スペーサ膜３１を形成する際、適切に加工することができず、スペーサ膜３１によりコンタクトホールＣＨ１底部が覆われたままとなってしまうことがある。この場合、コンタクトプラグ３３と素子領域１１とが接続せず、半導体装置の動作不良をもたらす。
【００２２】
図１３も、コンタクトホールＣＨ１内にスペーサ膜３１を設けて、第１コンタクト１を形成した例を示している。図１３に示す比較例では、コンタクトホールＣＨ１の底部のスペーサ膜３１は適切に除去され、コンタクトプラグ３３と素子領域１１とが接続されている。しかし、スペーサ膜３１を形成した場合、コンタクトホールＣＨ１上部で露出するコンタクトプラグ３３の面積が小さくなる。そのため、第１コンタクト１の上面と第２コンタクト２の底面との間で合わせずれが生じて、第１コンタクト１と第２コンタクト２とが接続しない接続不良が問題となる。
【００２３】
一般に、第１コンタクト１は、隣接する配線とのショートを防ぐためにコンタクトホールＣＨ１の底部をより細く形成し、第２コンタクト２との接合面積を確保するためにコンタクトホールＣＨ１の上面を大きくすることが求められる。しかし、図１１乃至図１３に示した比較例の第１コンタクト１では、この要求を満たすことができない。
【００２４】
これに対し、図２に示す本実施の形態に係る半導体装置によれば、コンタクトホールＣＨ１の底部にスペーサ膜３１が設けられており、このスペーサ膜３１に形成された開口Ａを介してコンタクトプラグ３３と素子領域１１とが接続している。この開口Ａの径を調整することにより、開口Ａの径をコンタクトホールＣＨ１の径と比べて十分に小さく形成し、隣接する配線とのショートを防ぐことができる。
また、スペーサ膜３１は、コンタクトホールＣＨ１の上部にまでは延長していない。コンタクトホールＣＨ１の上部では、バリアメタル膜３２、及びコンタクトプラグ３３のみが露出している。バリアメタル膜３２と、コンタクトプラグ３３とが露出している面積は、コンタクトホールＣＨ１の上面の面積に等しく、第２コンタクト２との接合面積を十分確保することができる。このため、第１コンタクト１と第２コンタクト２とを接続するための電極パッド等を設ける必要がない。
【００２５】
［第１の実施の形態に係る半導体装置の製造方法］
次に、本実施の形態の半導体装置の製造方法について、図３乃至図１０を参照して説明する。図３乃至図１０は、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。図２に示すように、本実施の形態の半導体装置において、コンタクトホールＣＨ１の底部に設けられたスペーサ膜３１は、コンタクトホールＣＨ１の上部までは延長していない。以下の半導体装置の製造方法では、このようなスペーサ膜３１を有する第１コンタクト１の形成方法について述べる。
【００２６】
図３に示すように、まず、半導体基板１０にトレンチを形成した後、絶縁膜によりトレンチを埋め込み、素子領域１１と絶縁分離領域１２を形成する。この後、周知の方法により半導体基板１０上の図示しない領域にＮＡＮＤ型フラッシュメモリ等の半導体装置を形成する。この半導体装置の製造に伴い、絶縁膜２１、及び絶縁膜２２が堆積される。この絶縁膜２２の上に絶縁膜２３、及び絶縁膜２４を堆積する。絶縁膜２１〜２４は、層間絶縁膜として機能する。次に、絶縁膜２４上に形成したレジストパターン（図示せず）を用いて、ＲＩＥ（Reactive Ion Etching）法によりコンタクトホールＣＨ１を形成する。上述のように、コンタクトホールＣＨ１は、絶縁膜２２、２３、及び２４を貫通し、絶縁膜２１の一部を除去するように形成される。また、コンタクトホールＣＨ１の径は、底部が素子領域１１の幅よりも十分に大きく、且つ、上部が第２コンタクト２と確実に接続するような大きさに設定される。
【００２７】
次に、図４に示すように、アッシング等により絶縁膜２４上のレジストを剥離し、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法等を用いてコンタクトホールＣＨ１内にスペーサ膜３１を成膜する。ここで、スペーサ膜３１の厚さは、コンタクトホールＣＨ１を埋め込むことのない厚さに設定される。スペーサ膜３１としては、後述するエッチング時に絶縁膜２４と選択比のとれる膜が用いられる。
【００２８】
次に、図５に示すように、スペーサ膜３１上にレジストＲを堆積する。レジストＲは、コンタクトホールＣＨ１内を確実に埋め込むように堆積する。図６に示すように、スペーサ膜３１上のレジストＲをエッチバックして、レジストＲの上面をコンタクトホールＣＨ１内の所定の高さまで下げる。図７に示すように、スペーサ膜３１に対してリン酸（Ｈ３ＰＯ４）等を用いたウェットエッチングを行う。このウェットエッチングにより、レジストＲの高さよりも上部のスペーサ膜３１を除去する。その結果、スペーサ膜３１は、コンタクトホールＣＨ１の底部にのみ残存する。スペーサ膜３１は、コンタクトホールＣＨ１の深さの半分より下の領域に、望ましくは下部１／３の領域に設けられる。そして、図８に示すように、アッシング等によりコンタクトホールＣＨ１内のレジストＲを除去する。
【００２９】
次に、図９に示すように、コンタクトホールＣＨ１の底部に設けられたスペーサ膜３１をエッチバックして、開口Ａを形成する。開口Ａの底部では、素子領域１１が露出している。開口Ａは、スペーサ膜３１が楕円形状のコンタクトホールＣＨ１の側面に沿って一周するようにスペーサ膜３１の略中央に形成される。図１０に示すように、コンタクトホールＣＨ１及び開口Ａの側壁にバリアメタル膜３２を形成した後、コンタクトホールＣＨ１内にタングステン（Ｗ）を埋め込んでコンタクトプラグ３３を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化を実行して、絶縁膜２４上の余分なバリアメタル膜３２及びコンタクトプラグ３３を除去する。これにより、第１コンタクト１を形成する。
【００３０】
その後、周知の製造工程を用いて図２に示す本実施の形態の半導体装置の構造を形成する。絶縁膜２４上に絶縁膜４１を成膜し、絶縁膜４１上に形成したレジストパターンを用いて、ＲＩＥ（Reactive Ion Etching）法によりコンタクトホールＣＨ２を形成する。コンタクトホールＣＨ２は、コンタクトホールＣＨ１上に位置し、その底部においてコンタクトホールＣＨ１のコンタクトプラグ３３が露出するように形成する。コンタクトホールＣＨ２の側壁にバリアメタル膜４２を形成した後、コンタクトホールＣＨ２内にタングステン（Ｗ）を埋め込んでコンタクトプラグ４３を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化を実行して、絶縁膜４１上の余分なバリアメタル膜４２及びコンタクトプラグ４３を除去する。これにより第２コンタクト２を形成する。このようにして、図２に示す本実施の形態の半導体装置を製造することができる。
【００３１】
［第１の実施の形態に係る半導体装置の製造方法の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリの製造方法によれば、コンタクトホールＣＨ１の底部にスペーサ膜３１を設けることができ、このスペーサ膜３１に形成された開口Ａを介してコンタクトプラグ３３と素子領域１１とが接続している。この開口Ａの径を調整することにより、開口Ａの径をコンタクトホールＣＨ１の径と比べて十分に小さく、望ましくは素子領域１１の幅と同様の径で形成し、隣接する配線とのショートを防ぐことができる。また、ウェットエッチングによりコンタクトホールＣＨ１の上部のスペーサ膜３１は除去されている。コンタクトホールＣＨ１の上部では、バリアメタル膜３２、及びコンタクトプラグ３３のみが露出している。バリアメタル膜３２と、コンタクトプラグ３３とが露出している面積は、コンタクトホールＣＨ１の上面の面積に等しく、第２コンタクト２との接合面積を十分確保することができる。このため、第１コンタクト１と第２コンタクト２とを接続するための電極パッド等を設ける必要がない。
【００３２】
［第１の実施の形態に係る半導体装置の他の例］
上述の第１の実施の形態の製造方法では、コンタクトホールＣＨ１内に埋め込んだレジストＲをエッチバックして、レジストＲの上面を所定の高さまで下げていた（図６参照）。このレジストＲは感光性レジストに変更することができる。すなわち、コンタクトホールＣＨ１内に感光性レジストを埋め込んだ後、露光及び現像して、感光性レジストの上面を所定の高さまで下げる。このとき、感光性レジストの上面の高さは露光量で制御することができる。これにより感光性レジストの高さを所望の高さまで下げられる。レジストＲの変更以外は上述の実施の形態の製造方法と同様にして、半導体装置を形成することが可能である。
【００３３】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。
【符号の説明】
【００３４】
１・・・第１コンタクト、 ２・・・第２コンタクト、 １０・・・半導体基板、 １１・・・素子領域、 １２・・・絶縁分離領域、 ２１、２２、２３、２４・・・絶縁膜、 ３１・・・スペーサ膜、 ３２・・・バリアメタル膜、 ３３・・・コンタクトプラグ、 ４１・・・絶縁膜、 ４２・・・バリアメタル膜、 ４３・・・コンタクトプラグ、 ＣＨ１、ＣＨ２・・・コンタクトホール。
【特許請求の範囲】
【請求項１】
所定ピッチで所定の幅の素子領域が形成された半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜の上面から前記半導体基板の前記素子領域にかけて設けられ前記素子領域に接続される第１コンタクトとを備え、
前記第１コンタクトは、
前記素子領域上の前記層間絶縁膜に形成された前記素子領域の幅よりも大きい径を少なくとも一箇所で有するコンタクトホールと、
前記コンタクトホールの底部に設けられ、前記素子領域に達する開口を有するスペーサ膜と、
前記スペーサ膜の開口を介して前記素子領域に接続されるように前記コンタクトホール内に埋め込まれたコンタクトプラグとを有する
ことを特徴とする半導体装置。
【請求項２】
前記スペーサ膜は、前記コンタクトホールの側面に沿って一周するように設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コンタクトプラグの上に形成され前記コンタクトプラグの上面に直接接続される第２コンタクトをさらに備えることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
半導体基板に所定ピッチで所定の幅の素子領域を形成する工程と、
前記半導体基板上に層間絶縁膜を積層する工程と、
前記素子領域上の前記層間絶縁膜に前記素子領域の幅よりも大きい径を有するコンタクトホールを形成する工程と、
前記コンタクトホールの底部にスペーサ膜を形成する工程と、
前記スペーサ膜に前記素子領域に達する開口を形成する工程と、
前記素子領域に接続するように前記コンタクトホール内にコンタクトプラグを埋め込むことにより第１コンタクトを形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記スペーサ膜が前記コンタクトホールの側面に沿って一周するように前記開口を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記コンタクトプラグの上に前記コンタクトプラグに直接接続される第２コンタクトを形成する工程をさらに備えることを特徴とする請求項４又は５記載の半導体装置の製造方法。
【請求項１】
所定ピッチで所定の幅の素子領域が形成された半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜の上面から前記半導体基板の前記素子領域にかけて設けられ前記素子領域に接続される第１コンタクトとを備え、
前記第１コンタクトは、
前記素子領域上の前記層間絶縁膜に形成された前記素子領域の幅よりも大きい径を少なくとも一箇所で有するコンタクトホールと、
前記コンタクトホールの底部に設けられ、前記素子領域に達する開口を有するスペーサ膜と、
前記スペーサ膜の開口を介して前記素子領域に接続されるように前記コンタクトホール内に埋め込まれたコンタクトプラグとを有する
ことを特徴とする半導体装置。
【請求項２】
前記スペーサ膜は、前記コンタクトホールの側面に沿って一周するように設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コンタクトプラグの上に形成され前記コンタクトプラグの上面に直接接続される第２コンタクトをさらに備えることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
半導体基板に所定ピッチで所定の幅の素子領域を形成する工程と、
前記半導体基板上に層間絶縁膜を積層する工程と、
前記素子領域上の前記層間絶縁膜に前記素子領域の幅よりも大きい径を有するコンタクトホールを形成する工程と、
前記コンタクトホールの底部にスペーサ膜を形成する工程と、
前記スペーサ膜に前記素子領域に達する開口を形成する工程と、
前記素子領域に接続するように前記コンタクトホール内にコンタクトプラグを埋め込むことにより第１コンタクトを形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記スペーサ膜が前記コンタクトホールの側面に沿って一周するように前記開口を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記コンタクトプラグの上に前記コンタクトプラグに直接接続される第２コンタクトを形成する工程をさらに備えることを特徴とする請求項４又は５記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−６００３５（Ｐ２０１２−６００３５Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０３６７７（Ｐ２０１０−２０３６７７）
【出願日】平成２２年９月１０日（２０１０．９．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月１０日（２０１０．９．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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