半導体装置およびその製造方法
【課題】相変化記録素子のまわりを伝導率の低い真空の空隙部で覆うことで、さらに高い発熱効率を得ることができ、書き換え電流を低減することができる半導体装置を提供する。
【解決手段】半導体基板と、半導体基板の上に形成されたスイッチング素子を含む素子層と、素子層上において、スイッチング素子に接続されたヒータ電極１１、ヒータ電極１１の熱によって相転移する相変化記録材料層１２及び上部電極１３が順次積層されてなる相変化記録素子１０と、相変化記録素子１０の上に積層された層間絶縁膜２１ｂと、素子層と層間絶縁膜２１ｂの間にあってヒータ電極１１または相変化記録材料層１２のいずれか一方又は両方の周囲に形成された真空の空隙部１５と、を具備してなる。
【解決手段】半導体基板と、半導体基板の上に形成されたスイッチング素子を含む素子層と、素子層上において、スイッチング素子に接続されたヒータ電極１１、ヒータ電極１１の熱によって相転移する相変化記録材料層１２及び上部電極１３が順次積層されてなる相変化記録素子１０と、相変化記録素子１０の上に積層された層間絶縁膜２１ｂと、素子層と層間絶縁膜２１ｂの間にあってヒータ電極１１または相変化記録材料層１２のいずれか一方又は両方の周囲に形成された真空の空隙部１５と、を具備してなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
相変化記録メモリ（PRAM:Phase change Random access memory）は、相変化記録材料層が結晶と非結晶（アモルファス）との間で相転移した際の抵抗変化を利用して情報を蓄積するものである。相変化記録メモリのメモリセル回路は、図３９に示すような１セルあたり１T／１R(１トランジスタ-１抵抗)の構成を有している（非特許文献１）。
１Ｒに対する典型的なＰＲＡＭセル１００は、図４０に示すようになる（非特許文献１）。ＰＲＡＭセル１００は、ヒータ電極１０１、相変化記録材料膜１０２、上部電極１０３からなる円柱状の積層構造を有しており、ヒータ電極１０１の周りには絶縁膜１０４が形成されている。なお、ヒータ電極１０１と上部電極１０３のそれぞれの直径は、ヒータ電極１０１よりも上部電極１０３が大きい関係となっている。結晶と非結晶間の相転移は、ヒータ電極１０１に電流を流して、ヒータ電極１０１を発熱させ、その熱を相変化記録材料層１０２に加えて相転移させ、相変化記録材料層１０２内に相変化領域１０２aを形成することで実現している。この相転移させるために必要な電流を書き換え電流と呼ぶ。
【０００３】
近年、低消費電力化を実現するために、この書き換え電流を小さくすることが求められている。
図４０の場合において、相変化記録材料層１０２に熱量ｑ1が加わり相転移し、ヒータ電極１０１の直上に相変化領域１０２aが形成される。しかし、ヒータ電極１０１から発生する熱量は熱量ｑ１のみならず、ヒータ電極の絶縁膜１０４に拡散する熱量ｑ３、ヒータ電極１０１自体に拡散する熱量ｑ４、相変化領域１０２aから上部電極１０３や相変化記録材料層１０２へ逃げる熱量ｑ５や熱量ｑ６がある。また、熱量ｑ２はヒータ電極１０１の温度を上昇させるための熱である。ヒータ電極１０１の熱伝導率(Thermal conductivity)は、２０Ｗ/ｋ・ｍと相変化記録材料層１０２等の他の相変化記録メモリ素子の構成材料と比べてはるかに高い。したがって、ヒータ電極１０１から発生する全熱量の６０〜７０％に相当する多くの熱量ｑ４が、相変化記録材料層１０２に加わらずに、ヒータ電極１０１自体に拡散してしまう。また、相変化記録材料層１０２、上部電極１０３や絶縁膜１０４においても、熱伝導率はヒータ電極１０１よりも低くはなるものの、相変化領域１０２aよりも高いため、ヒータ電極１０１から発生した熱がこれらの部材に逃げてしまう。結果、相変化記録材料層１０２に加わって相転移に寄与する熱量は、ヒータ電極１０１から発生する全熱量の１％前後しかない熱量ｑ１のみとなり、熱効率が低下し、大きな書き換え電流が必要となる。
【０００４】
この書き換え電流の低減化を実現すべく、図４１に示すような、ヒータ電極２０１への熱逃げ対策を行ったＰＲＡＭセル２００が考案されている(非特許文献１)。
このＰＲＡＭセル２００は、図４０に示したＰＲＡＭセル１００同様、ヒータ電極２０１、相変化記録材料膜２０２、上部電極２０３の円柱状の積層構造を有しているが、図４０のＰＲＡＭセル１００と異なるのは、ヒータ電極２０１と上部電極２０３の直径が同じである点、そして相変化記録材料膜２０２中に形成される相変化領域２０２aの側面を、絶縁膜２０４が囲むように形成されている点である。
このＰＲＡＭセル２００の場合、電流が集中する箇所が相変化記録材料膜２０２のみとなるため、相変化領域２０２aは、熱伝導率の高いヒータ電極２０１から離れた相変化記録材料膜２０２の中間部分に形成される。したがって、図４０のＰＲＡＭセル１００より発熱効率が高くなり、書き換え電流の低減化が期待される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S.M.Sadeghipour, L.Pileggi, M.Asheghi, “Phase Change Random Access Memory, Thermal Analysis”, ITHERM-06 pp660
【非特許文献２】M. Gill, T. Lowrey, and J. Park, “Ovonic Unified Memory -A High-performance Nonvolatile Memory Technology for Stand Alone Memory and Embedded Applications”, ISSCC 2002 Digest of Technical Papers vol. 45, pp. 202-203 and 459, February 2002.
【非特許文献３】G.Servalli, “A 45nm Generation Phase Change Memory Technology”, IEDM-09 pp. 113-116
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した図４１のＰＲＡＭセル２００の場合、下部電極（ヒータ）２０１への熱逃げの抑制は実現できるが、絶縁保護膜２０４への熱逃げの対策までは講じられていない。そのため、相転移に必要な熱量はＰＲＡＭセル１００の場合よりも確保はできるものの、やはり相変化記録材料膜２０２に加わる熱量は減少してしまう。このため、さらなる発熱効率の向上、および書き換え電流の低減化を図る必要がある。
【課題を解決するための手段】
【０００７】
半導体基板と、半導体基板の上に形成されたスイッチング素子を含む素子層と、前記素子層上において、前記スイッチング素子に接続されたヒータ電極、前記ヒータ電極の熱によって相変化する相変化記録材料層及び上部電極が順次積層されてなる相変化記録素子と、前記相変化記録素子の上に積層された層間絶縁膜と、前記素子層と前記層間絶縁膜の間にあって前記ヒータ電極または前記相変化記録材料層のいずれか一方又は両方の周囲に形成された真空の空隙部と、を具備してなることを特徴とする。
【発明の効果】
【０００８】
上記の構成によれば、相変化記録素子のまわりを熱伝導率の低い真空の空隙部で覆うことで、ヒータ電極から発した熱のうち、相変化記録素子に伝熱する割合が高まり、これにより高い発熱効率を得ることができ、従来に比べて半導体装置の書き換え電流を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第一の実施形態である半導体装置の一例を示す断面模式図である。
【図２Ａ】本発明の第一の実施形態である半導体装置の一例を示す平面模式図である。
【図２Ｂ】図２中に示す線分A−A´による半導体装置の断面模式図である。
【図２Ｃ】図２中に示す線分Ｂ−Ｂ´による半導体装置の断面模式図である。
【図３Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３Ｂ】図３Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図３Ｃ】図３Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図４Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図４Ｂ】図４Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図５Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図５Ｂ】図５Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図５Ｃ】図５Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図６Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図６Ｂ】図６Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図７Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図７Ｂ】図７Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図７Ｃ】図７Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図８Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図８Ｂ】図８Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図９Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図９Ｂ】図９Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１０Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１０Ｂ】図１０Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１０Ｃ】図１０Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１１Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１１Ｂ】図１１Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１１Ｃ】図１１Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１２Ａ】本発明の第二の実施形態である半導体装置の一例を示す平面模式図である。
【図１２Ｂ】図１２Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図１２Ｃ】図１２Ａ中に示す線分Ｂ−Ｂ´による半導体装置の断面模式図である。
【図１３Ａ】本発明の第三の実施形態である半導体装置の一例を示す平面模式図である。
【図１３Ｂ】図１３Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図１３Ｃ】図１３Ａ中に示す線分Ｂ−Ｂ´による半導体装置の断面模式図である。
【図１４Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１４Ｂ】図１４Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１４Ｃ】図１４Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１５Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１５Ｂ】図１５Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１５Ｃ】図１５Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１６Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１６Ｂ】図１６Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１７Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１７Ｂ】図１７Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１７Ｃ】図１７Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１８Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１８Ｂ】図１８Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１８Ｃ】図１８Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１９Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１９Ｂ】図１９Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２０Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２０Ｂ】図２０Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２０Ｃ】図２０Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２１Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２１Ｂ】図２１Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２２Ａ】本発明の第四の実施形態である半導体装置の一例を示す平面模式図である。
【図２２Ｂ】図２２Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図２２Ｃ】図２２Ａ中に示す線分Ｂ−Ｂ´による半導体装置の断面模式図である。
【図２３Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２３Ｂ】図２３Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２３Ｃ】図２３Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２４Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２４Ｂ】図２４Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２４Ｃ】図２４Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２５Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２５Ｂ】図２５Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２５Ｃ】図２５Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２６Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２６Ｂ】図２６Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２６Ｃ】図２６Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２７Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２７Ｂ】図２７Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２７Ｃ】図２７Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２８Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２８Ｂ】図２８Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２９Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２９Ｂ】図２９Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２９Ｃ】図２９Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３０Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３０Ｂ】図３０Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３１Ａ】本発明の第五の実施形態である半導体装置の一例を示す平面模式図である。
【図３１Ｂ】図３１Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図３１Ｃ】図３１Ａ中に示す線分Ｂ−Ｂ´による半導体装置の断面模式図である。
【図３２Ａ】本発明の第五の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３２Ｂ】図３２Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３３Ａ】本発明の第五の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３３Ｂ】図３３Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図３３Ｃ】図３３Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３４Ａ】本発明の第五の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３４Ｂ】図３４Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図３４Ｃ】図３４Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３５Ａ】本発明の第五の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３５Ｂ】図３４Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３６】本発明の第六の実施形態である半導体装置の一例を示す断面模式図である。
【図３７】本発明の第六の実施形態である半導体装置の一例を示す断面模式図である。
【図３８】本発明の第六の実施形態である半導体装置の一例を示す断面模式図である。
【図３９】従来の半導体装置の平面レイアウトを示す平面模式図である。
【図４０】従来の半導体装置の一例を示す断面模式図である。
【図４１】従来の半導体装置の一例を示す断面模式図である。
【発明を実施するための形態】
【００１０】
以下、本発明の半導体装置および製造方法の実施形態について、図を参照しながら詳細に説明する。なお、以下に示す図面は、半導体装置の構成や製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は一例であって、実際の半導体の寸法関係等とは異なる場合があり、これに限定されるものではない。
【００１１】
（第一の実施形態）
本発明の第一の実施形態である半導体装置について説明する。
図１は、本発明の第一の実施形態である半導体装置の一例を示す断面模式図である。図２Ａは、本発明の第一の実施形態である半導体装置のメモリセル領域およびその周辺回路領域の境界部周辺を示す平面模式図であり、図２Ｂおよび図２Ｃは、図２ＡのＡ−Ａ’線およびＢ−Ｂ’線に対応する断面模式図である。
【００１２】
図１および図２Ａ〜図２Ｃに示すように、本実施形態の半導体装置は相変化記録メモリであり、図示しない半導体基板の上に形成された図示しないスイッチング素子を含む素子層と、素子層上に配置された相変化記録素子１０と、相変化記録素子１０の上に積層された層間絶縁膜（第２層間絶縁膜２１ｂ）と、素子層と第２層間絶縁膜２１ｂの間にあって相変化記録素子１０の周囲に形成された真空の空隙部１５と、を具備して構成されている。
【００１３】
相変化記録素子１０は、スイッチング素子に接続されたヒータ電極１１と、ヒータ電極１１の上に積層され、ヒータ電極１１の熱によって相変化する相変化記録材料層１２と、相変化記録材料層１２上に積層された上部電極１３とが順次積層されて構成されている。空隙部１５は、ヒータ電極１１、相変化記録材料層１２及び上部電極１３の周囲に位置している。
【００１４】
また、本実施形態の半導体装置においては、図２Ｃに示すように、複数の相変化記録素子１０がメモリセル領域Ｃに配置されている。相変化記録素子１０は、メモリセル領域Cにおいてマトリックス状に配置されている。また、メモリセル領域Ｃの周囲には、周辺回路領域Ｔが配置されている。また、素子層に含まれるスイッチング素子は、例えばゲート電極がワード線に接続され、ソース電極がビット線に接続され、ドレイン電極がヒータ電極１１に接続されたＭＯＳトランジスタを例示できる。
【００１５】
本実施形態の半導体装置の構造について更に詳細に説明する。図１に示すように、素子層を構成する第1層間絶縁膜２１ａに、第１層間絶縁膜２１aとはエッチング選択率が異なる第１エッチングストッパ膜２２aが積層されている。第1層間絶縁膜２１ａは、例えば酸化シリコンからなり、第１エッチングストッパ膜２２aは、例えば厚みが１０nmの窒化シリコン膜からなる。第1層間絶縁膜２１ａ及び第１エッチングストッパ膜２２aには、第１コンタクトプラグ３１が埋め込まれている。第１コンタクトプラグ３１は、図示しない例えばＭＯＳトランジスタのドレイン電極に接続されている。第１コンタクトプラグ３１の直径は例えば４０nmとされ、材質としては例えばタングステンが用いられる。
【００１６】
次に、第１コンタクトプラグ３１上には、ヒータ電極１１、相変化記録材料層１２および上部電極１３が順次積層されている。ヒータ電極１１、相変化記録材料層１２および上部電極１３が一体で、例えば直径が４０nmの円柱状に形成されている。ヒータ電極１１および上部電極１３は、例えば窒化チタンから構成され、厚みはともに例えば２５nm程度である。また、相変化記録材料層１２は、ＧＳＴ（ＧｅＳｂＴｅ）から構成されている。このＧＳＴは、冷却速度により抵抗値の値が変化する性質を持っており、徐冷すると低抵抗の結晶が形成され、急冷すると高抵抗の非結晶（アモルファス）が形成される。このＧＳＴからなる相変化記録材料層１２の厚みは、例えば５０nm程度である。
【００１７】
次に、相変化記録素子１０の側面は、例えば厚さが１０ｎｍの絶縁保護膜１４によって被覆されている。絶縁保護膜１４は空隙部１５を形成する際の相変化記録素子１０の保護膜として機能する。この絶縁保護膜１４としては、第１エッチングストッパ膜２２a同様に窒化シリコンを用いるとよい。
【００１８】
次に、素子層（第１エッチングストッパ膜２２ａ）の上方には、第２エッチングストッパ膜２２ｂが形成されており、さらにこの第２エッチングストッパ膜２２ｂ上には第２層間絶縁膜２１ｂが形成されている。
上部電極１３上には、上部電極１３に接続された第２コンタクトプラグ３２が形成されている。第２コンタクトプラグ３２は、第２エッチングストッパ膜２２ｂを貫通するように形成されている。また、第２コンタクトプラグ３２は例えばタングステンから構成され、第２コンタクトプラグ３２の径は上部電極１３と同径の４０nm程度とされている。
【００１９】
相変化記録素子１０は、第１エッチングストッパ膜２２ａと第２エッチングストッパ膜２２ｂとの間に挟まれた形になっている。そして、第１エッチングストッパ膜２２ａと第２エッチングストッパ膜２２ｂとの間に、相変化記録素子１０を囲む真空の空隙部１５が形成されている。
【００２０】
図２Ａおよび図２Ｂに示すように、空隙部１５は、メモリセル領域Ｃ内に設けられている。空隙部１５を有するメモリセル領域Ｃと、メモリセル領域Ｃを囲む周辺回路領域Ｔとは、隔壁層５１によって区画されている。隔壁層５１は、メモリセル領域Ｃを囲むように形成されており、平面視したときの幅が例えば４０nm程度である。また、隔壁層５１は、第１層間絶縁膜２１aに達する深さまで形成されている。また、隔壁層５１は、第１エッチングストッパ膜２２a、絶縁保護膜１４および第２エッチングストッパ膜２２ｂと同様に、窒化シリコンから構成される。
【００２１】
また、図２Ｂに示すように、第２エッチングストッパ膜２２ｂには、相変化記録素子１０とほぼ同じ直径の第１開口部４１が設けられている。この第１開口部４１は第２エッチングストッパ膜２２ｂ上の第２層間絶縁膜２１ｂにより閉塞されている。また、図２Ａに示すように、第１開口部４１は、平面視すると、相変化記録素子１０の間に配置され、相変化記録素子１０と同様にマトリックス状に配列されている。第２層間絶縁膜２１ｂとしては、低カバレッジの条件で成膜された酸化シリコンを用いるとよい。また、第２エッチングストッパ膜２２ｂとしては、第１エッチングストッパ膜２２aおよび絶縁保護膜１４と同様に、第１層間絶縁膜２１aや第２層間絶縁膜２２aとはエッチング選択率の異なる窒化シリコンを用いるとよい。
【００２２】
以上の構成により、空隙部１５は、隔壁層５１と、第１エッチングストッパ膜２２aと、第２エッチングストッパ膜２２ｂと、第１開口部４１を埋める第２層間絶縁膜２１ｂと、によって密閉されている。相変化記録素子１０の側面には絶縁保護膜１４が形成されており、相変化記録素子１０と空隙部１５とはこの絶縁保護膜１４によって区画されている。
【００２３】
また、メモリセル領域Ｃ内の素子層には第１コンタクトプラグ３１と同形状および同直径を有する第３コンタクトプラグ３３が埋め込まれている。さらに、この第３コンタクトプラグ３３上には第３コンタクトプラグ３３と接続するためのコンタクトプラグ（第４コンタクトプラグ３４）が形成されている。第３コンタクトプラグ３３及び第４コンタクトプラグ３４にはタングステンが用いられ、第４コンタクトプラグの直径は、第３コンタクトプラグ３３同様４０ｎｍ程度である。なお、第４コンタクトプラグ３４の上面は第２コンタクトプラグ３２および第２エッチングストッパ膜２２ｂのそれぞれの上面と同程度となるよう形成されている。
【００２４】
次に、本実施形態の半導体装置の製造方法について説明する。
【００２５】
本実施形態の半導体装置の製造方法は、半導体基板上のスイッチング素子を含む素子層上に、ヒータ電極、ヒータ電極の熱によって相変化する相変化記録材料層及び上部電極を順次積層して相変化記録素子を形成し、複数の相変化記録素子を配置したメモリセル領域と、メモリセル領域の周囲に設けた周辺回路領域とを区画する相変化記録素子形成工程と、素子層および相変化記録素子層を挟むようにして形成した第２層間絶縁膜の間であって、ヒータ電極または相変化記録材料層のいずれか一方又は両方の周囲に、内部が真空である空隙部を設ける空隙部形成工程と、を有する。
図３Ａ〜図１１Ｃは、本発明の第一の実施形態である半導体装置の製造方法の一例を説明する工程図であって、これらの工程を経て、図１および図２Ａ〜図２Ｃに示す半導体装置を製造する。
【００２６】
＜相変化記録素子形成工程＞
まず、図３Ａ〜図６Ｂを参照しながら、半導体基板上のスイッチング素子を含む素子層上に、相変化記録素子を形成する工程について説明する。
【００２７】
まず、図３Ｂに示すように、第１層間絶縁膜２１a上に第１エッチングストッパ膜２２aを成膜する。このとき、第一層間絶縁膜２１aは酸化シリコンを用いるとよい。また、第１エッチングストッパ膜２２aは第１層間絶縁膜２１aとはエッチング選択率の異なる窒化シリコンを用いるとよい。また、本例では、第１エッチングストッパ２２aの膜厚を１０ｎｍ程度としている。
次に、図３Ｃに示すように、第１層間絶縁膜２１aおよび第１エッチングストッパ膜２２aに、第１コンタクトプラグ３１および第３コンタクトプラグ３３を形成する。この第１コンタクトプラグ３１は例えばＭＯＳトランジスタと接続させるためのコンタクトプラグである。
【００２８】
ここで、本明細書においては、第１層間絶縁膜２１a、第１コンタクトプラグ３１、第３コンタクトプラグ３３、および、半導体基板の上に形成されているスイッチング素子（図中には示してはないが、第１コンタクトプラグ３１の直下に形成されている）からなる層を素子層とよぶこととする。
また、図３Ａに示すように、第１コンタクトプラグ３１は平面視したときにマトリックス状に形成する。さらに、第３コンタクトプラグ３３は、第１コンタクトプラグ３１の間に一列に配置する。
【００２９】
次に、図４Ｂに示すように、第１エッチングストッパ２２a膜に、ヒータ電極１１、相変化記録材料層１２、上部電極１３およびSｉＮ膜１６を膜状に順次積層する。その後、フォトリソグラフィー技術及びエッチングにより、第１コンタクトプラグ３１上に、ヒータ電極１１、相変化記録材料層１２及び上部電極１３を残す。このようにして円柱状の相変化記録素子１０を形成する。
【００３０】
次に、第１エッチングストッパ膜２２a上、相変化記録素子１０を覆うように窒化シリコン膜を堆積し、その後、異方性エッチングを行って第１エッチングストッパ膜２２a上の窒化シリコン膜を除去する。このようにして、図４Ａ及び図４Ｂに示すように、相変化記録素子１０側面を覆う絶縁保護膜１４を形成する。
【００３１】
次に、図５Ａ〜図５Ｃに示すように、相変化記録素子１０を埋めるように、第１エッチングストッパ膜２２a上に酸化シリコンを堆積させ、その後、絶縁保護膜１４及び上部電極１６が露出するまでＣＭＰにより平坦化する。このようにして第３層間絶縁膜２１cを形成する。
【００３２】
次に、図６Ａおよび図６Ｂに示すように、メモリセル領域Ｃと、メモリセル領域Ｃの周囲に設けた周辺回路領域Ｔとの境界であるメモリセル領域Ｃ外周部に、フォトリソグラフィー技術及びエッチングにより、メモリセル領域Ｃを囲む幅４０ｎｍ程度の溝６１を形成する。このときのエッチング深さは、１４０ｎｍ以上とし、第１エッチングストッパ膜２２aに達するまでエッチングする。
【００３３】
＜空隙部形成工程＞
次に、図７Ａ〜図１１Ｃを参照しながら、素子層および相変化記録素子層を挟むようにして形成した第２層間絶縁膜の間であって、ヒータ電極または相変化記録材料層のいずれか一方又は両方の周囲に、内部が真空である空隙部を設ける工程について説明する。
【００３４】
図７Ａ及び図７Ｂに示すように、溝６１に、第１エッチングストッパ膜２２aおよび絶縁保護膜１４と同材料である窒化シリコンを埋設し、幅４０ｎｍ程度の隔壁層５１を形成する。この隔壁層５１によって、メモリセル領域Ｃおよび周辺回路領域Ｔが区画される。
続いて、図７Ｂ及び図７Ｃに示すように、第３層間絶縁膜２１cおよび相変化記録素子１０上に窒化シリコン膜を成膜し、膜厚が２０ｎｍ程度の第２エッチングストッパ膜２２ｂを形成する。
【００３５】
次に、図８Ａおよび図８Ｂに示すように、第３層間絶縁膜２１ｃ及び第２エッチングストッパ膜２２ｂに、コンタクトホールを開口させて第３コンタクトプラグを露出させる。また、相変化記録素子１０上の第２エッチングストッパ膜２２ｂ及びSｉＮ膜１６を除去してコンタクトホールを形成する。その後、各コンタクトホールを埋めるようにタングステンを、第２エッチングストッパ膜２２ｂの全面に成膜する。次に、成長させたタングステン膜をＣＭＰにより平坦化して第２エッチングストッパ膜２２ｂを露出させる。これにより、相変化記録素子１０上に第２コンタクトプラグ３２を形成するとともに、第３コンタクトプラグ３３上に第４コンタクトプラグ３４を形成する。
【００３６】
次に、図９Ａおよび図９Ｂに示すように、メモリセル領域Ｃ内の第２エッチングストッパ膜２２ｂに、フォトリソグラフィー技術及びエッチングにより、第１開口部４１を形成する。この第１開口部４１の直径は、例えば４０ｎｍ程度とする。また、第１開口部４１は、相変化記録素子１０同士の間にマトリックス状に配列する。また、このとき、隣り合う第１開口部１４同士の間隔は例えば４０ｎｍ程度がよい。
【００３７】
次に、図１０Ｂおよび図１０Ｃに示すように、第１開口部４１よりウエットエッチング液を浸入させ、相変化記録素子１０の間を埋めるように堆積させた第３層間絶縁膜２１cをウエットエッチングする。ウエットエッチング液は、酸化シリコンに対するエッチング選択性が高く、窒化シリコンに対するエッチング選択性が低いものを使用する。これにより、相変化記録素子１０の周囲に空隙部１５aが形成される。この際、周辺回路領域Ｔには、メモリセル領域Ｃを囲むように形成した窒化シリコンからなる隔壁層５１があるためウエットエッチング液は浸入しない。また、第１エッチングストッパ膜２２a、第２エッチングストッパ膜２２ｂも窒化シリコンからなるので、ウエットエッチング液で侵されることはなく、素子層が保護される。同様に、相変化記録素子１０は窒化シリコンからなる絶縁保護膜１４で保護されているので、ウエットエッチング液で侵されることはない。
【００３８】
次に、図１１Ａ〜図１１Ｃに示すように、第２エッチングストッパ膜２２ｂ上に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成し、第１開口部４１を封孔する。これにより、相変化記録素子１０の周囲に、内部が真空である空隙部１５が形成される。なお、第２層間絶縁膜２１ｂを形成する際、空隙部１５内に第２層間絶縁膜２１ｂが入り込まないようにするため、低カバレッジの条件で酸化シリコンを成膜することが望ましい。
【００３９】
本発明の実施形態の半導体装置は、相変化記録素子１０の周囲に伝導率の低い、内部が真空である空隙部１５が形成されている。これにより、相変化記録素子１０の周囲を伝導率の高い絶縁膜等で覆う場合よりもさらに高い発熱効率を得ることができる。つまり、相変化記録材料層１２を相転移させるために必要な書き換え電流を低減することができる。
【００４０】
また、本発明の実施形態の半導体装置は、空隙部１５を形成するためのウエットエッチング液を浸入させる第１開口部４１を、平面視して相変化記録素子１０の間を埋めるように規律的に配列している。これにより、ウエットエッチングをする際のエッチングムラを抑えることができるため、空隙部１５aを均一にかつ容易に形成することができる。
【００４１】
また、メモリセル領域Ｃと周辺回路領域Ｔとの境界であるメモリセル領域Ｃの外周部に、
第３層間絶縁膜２１ｃとはエッチング率の異なる材料からなる隔壁層を設けているため、第３層間絶縁膜２１ｃをウエットエッチングし除去する際に、ウエットエッチング液が周辺回路領域Ｔに浸入するのを防ぐことが出来る。
【００４２】
さらに、相変化記録素子１０を覆うように、第３層間絶縁膜２１ｃとはエッチング率の異なる材料からなる絶縁保護膜１４を形成しているため、第３層間絶縁膜２１ｃをウエットエッチングし除去する際に、相変化記録素子１０にエッチングダメージを与えることなく、相変化記録素子１０の周囲に空隙部１５aを形成することができる。
【００４３】
（第二の実施形態）
次に、本発明の第二の実施形態である半導体装置について説明する。
図１２Ａは、本実施形態である半導体装置のメモリセル領域Ｃおよびその周辺回路領域Ｔの境界部周辺を示す平面模式図であり、図１２Ｂおよび図１２Ｃは、図１２ＡのＡ−Ａ’線およびＢ−Ｂ’線に対応する断面模式図である。
図１２Ａ〜図１２Ｃに示す半導体装置が、図２Ａ〜図２Ｃに示す第一の実施形態である半導体装置と異なる点は、第３層間絶縁膜２１ｃをウエットエッチングするための第１開口部４１の構成のみである。
したがって、図２Ａ〜図２Ｃに示す第一の実施形態である半導体装置と同様の部材においては同じ符号を付し、説明を省略する。
【００４４】
以下に、本実施形態に係る第１開口部４１aを及び第１開口部４１a近傍の構成について説明する。
第一の実施形態において、ウエットエッチング液の浸入口である第１開口部４１は、図２Ａに示すように、平面視すると、相変化記録素子１０の間に配置され、相変化記録素子１０と同様にマトリックス状に配列されていた。
しかし、本実施形態に係る第１開口部４１aは、図１２Ａ及び図１２Ｂに示すように、隔壁層５１のメモリセル領域Ｃ側の側面を沿うように、ライン状に形成されている。つまり、第１開口部４１aは、相変化記録素子１０と隔壁層５１の間に位置し、相変化記録素子１０を囲むように形成されている。
【００４５】
次に、本実施形態に係る第１開口部４１aの製造方法について説明する。なお、第２コンタクトプラグ３２および第４コンタクトプラグ３４の形成工程までは第一の実施形態と同様のため、以下には、その後の工程について説明する。
メモリセル領域Ｃ内の第２エッチングストッパ膜２２ｂに、フォトリソグラフィー技術及びエッチングにより、隔壁層５１のメモリセル領域Ｃ側の側面を沿うように、幅４０ｎｍ程度のライン状の第１開口部４１を形成する。この際、平面視して、相変化記録素子１０と重ならないように設計する。
【００４６】
このように、第１開口部４１aを相変化記録素子１０から離して形成することにより、第２エッチングストッパ膜２２ｂ上に酸化シリコンからなる第２層間絶縁膜２１ｂを堆積させ、第１開口部４１aを封孔する時に、第２層間絶縁膜２１ｂが相変化記録素子１０近傍に堆積されることを防止することができる。
【００４７】
（第三の実施形態）
次に、本発明の第三の実施形態である半導体装置について説明する。
図１３Ａは、本実施形態である半導体装置のメモリセル領域Ｃおよびその周辺回路領域Ｔの境界部周辺を示す平面模式図であり、図１３Ｂおよび図１３Ｃは、図１３ＡのＡ−Ａ’線およびＢ−Ｂ’線に対応する断面模式図である。
第一の実施形態において、第３層間絶縁膜２１ｃをウエットエッチングするための第１開口部４１は、第２エッチングストッパ膜２２ｂに形成されており、ウエットエッチング液を浸入させる開口部は第１開口部４１のみであった。しかし、本実施形態においては、開口部が、第１開口部４１および第２開口部４２の２層構造となっている
したがって、本実施形態において第一の実施形態である半導体装置と異なる点は、第１開口部４１、第２開口部４２及びこれらの周辺部材のみであるため、図２Ａ〜図２Ｃに示す半導体装置と同様の部材においては同じ符号を付し、説明を省略する。
以下に、本実施形態に係る第１開口部４１、第２開口部４２、及びそれら近傍の構成について説明する。
【００４８】
図１３Ｂに示すように、第一の実施形態と同様、第１エッチングストッパ膜の上方には第２エッチングストッパ膜２２ｂが形成されている。さらに、第２エッチングストッパ膜２２ｂには第１開口部４１が形成されている。
次に、第２エッチングストッパ膜２２ｂの上方であって、隔壁層５１上には第３エッチングストッパ膜２２ｃが形成されている。第３エッチングストッパ膜２２ｃは第２エッチングストッパ膜２２ｂに、窒化シリコンから構成される。
第３エッチングストッパ膜２２ｃには第１開口部４１とほぼ同じ直径である第２開口部４２が形成されている。このとき、第２開口部４２は平面視すると、図１３Ａに示すように、相変化記録素子１０同士の間、かつ、第１開口部４１同士の間に設けられ、四方を相変化記録素子１０及び第１開口部４１によって囲まれるような構造となっている。さらに、第１開口部４１と第２開口部４２とは重なり合わないように設けられている。
【００４９】
第２エッチングストッパ膜２２ｂと第３エッチングストッパ膜２２ｃとの間であって、第１開口部４１の上部に相当する箇所は内部が真空である空隙部１５aが形成されている。
また、第３エッチングストッパ膜２２ｃ上には酸化シリコンからなる第２層間絶縁膜２１ｂが成膜されている。この第２層間絶縁膜２１ｂが、第２エッチングストッパ膜２２ｂ上の第２開口部４２の下部に相当する箇所にも堆積されている。さらに、第２層間絶縁膜２１ｂによって第２開口部４２が閉塞されている。
【００５０】
また、相変化記録素子１０上には第２コンタクトプラグ３２が形成されている。第２コンタクトプラグ３２は、第２エッチングストッパ膜２２ｂ及び第３エッチングストッパ膜２２ｃを貫通するように形成されている。
【００５１】
以上の構成により、空隙部１５は、第一の実施形態と同様に、隔壁層５１と、第１エッチングストッパ膜２２aと、第２エッチングストッパ膜２２ｂと、によって密閉されている。さらに、空隙部１５aは、隔壁層５１と、第２エッチングストッパ膜２２ｂと、第３エッチングストッパ膜２２ｃと、第２開口部４２の下部に堆積した第２層間絶縁膜２１ｂと、第２コンタクトプラグ３２と、によって密閉されている。
【００５２】
隔壁層５１については、第一の実施形態と同様に、メモリセル領域Ｃと周辺回路領域Ｔとの境界の第１層間絶縁膜２１aと第２層間絶縁膜２１ｂとの間に形成されている。また、隔壁層５１は第１エッチングストッパ膜２２aを貫通し、第１層間絶縁膜２１aに達する深さまで形成されている。
【００５３】
次に、本発明の第三の実施形態に係る第１開口部４１、第２開口部４２、及びその周辺の構成部材の製造方法について説明する。なお、本実施形態は、前述第一の実施形態における、第１エッチングストッパ膜２１a上に酸化シリコンからなる第３層間絶縁膜２１ｃを形成する工程までは同じであるため、この工程よりも後工程を、図面を参照しながら以下に説明する。
【００５４】
まず、図１４Ｂおよび図１４Ｃに示すように、第３層間絶縁膜２１ｃ上および相変化記録素子１０上に窒化シリコン膜を成膜し、膜厚が２０ｎｍ程度の第２エッチングストッパ膜２２ｂを形成する。
【００５５】
次に、図１４Ｂに示すように、メモリセル領域Ｃ内の第２エッチングストッパ膜２２ｂに、第一の実施形態と同様に、フォトリソグラフィー技術及びエッチングにより、第１開口部４１を形成する。また、図１４Ａに示すように、第１開口部４１は、図１４Ａに示すように、相変化記録素子１０同士の間にマトリックス状に配列する。また、このとき、隣り合う第１開口部４１同士の間隔は例えば４０ｎｍ程度がよい。
【００５６】
次に、図１５Ｂおよび図１５Ｃに示すように、第２エッチングストッパ膜２２ｂ上に、酸化シリコンからなる第４層間絶縁膜２１ｄを形成し、第1開口部４１を封孔する。
【００５７】
次に、図１６Ａおよび図１６Ｂに示すように、第一の実施形態における溝６１の形成工程と同様に、メモリセル領域Ｃと周辺回路領域Ｔとの境界であるメモリセル領域Ｃ外周部に、フォトリソグラフィー技術及びエッチングにより、メモリセル領域Ｃを囲む幅４０ｎｍ程度の溝６１を形成する。このときのエッチングは、第１エッチングストッパ膜２２aに達するまで行う。
【００５８】
次に、図１７Ａおよび図１７Ｂに示すように、溝６１に、第１エッチングストッパ膜２２aと同材料である窒化シリコンを埋設し、幅４０ｎｍ程度の隔壁層５１を形成する。
続いて、図１７Ｂおよび図１７Ｃに示すように、第４層間絶縁膜２１ｄ上に窒化シリコン膜を成膜し、膜厚が２０ｎｍ程度の第３エッチングストッパ膜２２ｃを形成する。
【００５９】
次に、図１８Ａ〜図１８Ｃに示すように、第３層間絶縁膜２１ｃ、第２エッチングストッパ膜２２ｂ、第４層間絶縁膜２１ｄおよび第３エッチングストッパ膜２２ｃに、コンタクトホールを開口させて第３コンタクトプラグを露出させる。また、相変化記録素子１０上の第２エッチングストッパ膜２２ｂ、窒化シリコン膜１６、第４層間絶縁膜２１ｄおよび第３エッチングストッパ膜２２ｃを除去してコンタクトホールを形成する。その後、各コンタクトホールを埋めるようにタングステンを、第３エッチングストッパ膜２２ｃの全面に成膜する。次に、成長させたタングステン膜をＣＭＰにより平坦化して第３エッチングストッパ膜２２ｃを露出させる。これにより、相変化記録素子１０上に第２コンタクトプラグ３２を形成するとともに、第３コンタクトプラグ３３上に第４コンタクトプラグ３４を形成する。
【００６０】
次に、図１９Ｂに示すように、メモリセル領域Ｃ内の第３エッチングストッパ膜２２ｃに、フォトリソグラフィー技術及びエッチングにより第３層間絶縁膜２１ｃ及び第４層間絶縁膜２１ｄをウエットエッチングするための、第２開口部４２を形成する。これにより、ウエットエッチング液を浸入させる開口部が、第１開口部４１と第２開口部４２の２層構造となるよう設計する。
また、図１９Ａに示すように、第２開口部４２は、相変化記録素子１０同士の間、かつ、第１開口部４１同士の間にマトリックス状に配列する。つまり、第２開口部４２は、四方を相変化記録素子１０及び第１開口部４１によって囲まれるように配置する。さらに、平面視して、第１開口部４１と第２開口部４２とは重なり合わないように設計する。
【００６１】
次に、図２０Ｂおよび図２０Ｃに示すように、第２開口部４２よりウエットエッチング液を浸入させる。ウエットエッチング液は、第一の実施形態と同様に、酸化シリコンに対するエッチング選択性が高く、窒化シリコンに対するエッチング選択性が低いものを使用する。これにより、まず、メモリセル領域Ｃ内の第４層間絶縁膜２１ｄをウエットエッチングし、第２エッチングストッパ膜２２ｂと第３エッチングストッパ膜２２ｃとの間に空隙部１５aaを設ける。
引き続き、ウエットエッチングを進行させ、第１開口部４１内を封孔していた第４層間絶縁膜２１ｄもウエットエッチングする。さらに、第２エッチングストッパ膜２２ｂ下に形成していた、メモリセル領域Ｃ内の第３層間絶縁膜２１ｃをウエットエッチングし、相変化記録素子１０の周囲に空隙部１５aを設ける。
なお、空隙部１５aaと空隙部１５aとは、第１開口部４１を介して一体となっている。
また、この際、第３層間絶縁膜２１ｃ及び第４層間絶縁膜２１ｄと周辺回路領域Ｔとの間には、メモリセル領域Ｃを囲むように形成している隔壁層５１があるためウエットエッチング液は浸入しない。
【００６２】
次に、第３エッチングストッパ膜２２ｃ上に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成し、第２開口部４２を封孔する。これにより、第２エッチングストッパ膜２２ｂと第３エッチングストッパ２２ｃと間、及び相変化記録素子１０の周囲に、内部が真空である空隙部１５が設けられる。
このとき、第２開口部４２の下部にも酸化シリコンが入り込み第２層間絶縁膜２１ｂが形成されるが、この第２層間絶縁膜２１ｂが第１開口部４１に入り込み、空隙部１５内堆積するのを防ぐために、低カバレッジの条件で酸化シリコンを成膜することが望ましい。
以上の工程により、図１３Ａ〜図１３Ｃに示す、本実施形態である半導体装置を製造することができる。
【００６３】
本発明の実施形態の半導体装置は、ウエットエッチング液を浸入させる開口部が、第１開口部４１と第２開口部４２の２層構造となっている。このため、空隙部１５を均一にかつ容易に形成することができる。
さらに、第１開口部４１と第２開口部４２が、平面視して、重ならないように形成している。このため、酸化シリコンを真空成膜法により成膜し、第２開口部４２を封孔する際、酸化シリコンは第２開口部４２の下方には堆積するが、第１開口部４１内への浸入を制御することができる。つまり、空隙部１５の相変化記録素子１０の周囲への形成を、より正確に行うことが出来、相変化記録素子１０の周囲の真空精度をより高めることができる。
【００６４】
また、図１３Ａに示す本発明の半導体装置においては、第１開口部４１と第２開口部４２を４Ｆ２配置（Ｆは最小加工寸法）で形成していたが、図２１Ａ及び図２１Ｂに示すように８Ｆ２で形成してもよい。これにより第１開口部４１と第２開口部４２との間隔を１Ｆ分確保することができるため、第１開口部４１と第２開口部４２の目ずれマージンを確保することができる。
【００６５】
（第四の実施形態）
次に、本発明の第四の実施形態である半導体装置について説明する。
図２２Ａは、本発明の第四の実施形態である半導体装置のメモリセル領域Ｃおよび周辺回路領域Ｔの境界部周辺を示す平面模式図であり、図２２Ｂおよび図２２Ｃは、図２２ＡのＡ−Ａ’線およびＢ−Ｂ’線に対応する断面模式図である。
第一の実施形態において、ウエットエッチング液が周辺回路領域Ｔへ浸入することを防ぐ隔壁層５１は、メモリセル領域Ｃと周辺回路領域Ｔとの境界に形成されていたが、本実施形態である半導体装置では、図２２Ａ〜図２２Ｃに示すように、隔壁層５１aが複数の相変化記録素子１０からなるメモリ部Ｍを囲むように形成されている。
したがって、本実施形態において第一の実施形態である半導体装置と異なる点は、隔壁層５１a及び隔壁層５１aの周辺部材のみであるため、図２Ａ〜図２Ｃに示す半導体装置と同様の部材においては同じ符号を付し、説明を省略する。
以下に、本実施形態に係る隔壁層５１及びその周辺部材を説明する。
【００６６】
図２２Ａ〜図２２Ｃに示すように、本実施形態に係る隔壁層５１aは、複数の相変化記録素子１０からなるメモリ部Ｍの外周部を沿うように、第１エッチングストッパ膜２２aと第２エッチングストッパ膜２２ｂとの間に形成されている。つまり、隔壁層５１aは、図２２Ａ及び図２２Ｃに示すように、メモリ部Ｍと第４コンタクトプラグ３４との間に位置し、メモリ部Ｍを囲むように形成されている。
これにより、複数の相変化記録素子１０からなるメモリ部Ｍと第３層間絶縁膜２１ｃとが区画されている。
【００６７】
また、図２２Ａ及び図２２Ｃに示すように、隔壁層５１aよって囲まれた領域内において、第１エッチングストッパ膜２２ａと第２エッチングストッパ膜２２ｂとの間に、相変化記録素子１０を囲む真空の空隙部１５が形成されている。
つまり、第１エッチングストッパ膜２２ａ上に形成された第３層間絶縁膜２１ｃと空隙部１５は、隔壁層５１aによって区画されることとなる。
【００６８】
なお、本実施形態における、空隙部１５及び第３層間絶縁膜２１ｃの上部に形成される第２エッチングストッパ膜２２ｂ、第２エッチングストッパ膜２２ｂに形成される第１開口部４１、第１開口部４１を封孔するための第２層間絶縁膜２２ｂの構成は、前述の第一の実施形態とすべて同じである。
【００６９】
次に、本実施形態に係る隔壁層５１a及びその周辺の構成部材の製造方法について説明する。なお、本実施形態は、前述第一の実施形態における、相変化記録素子１０側面を覆うように絶縁保護膜１４を形成する工程までは同じであるため、この工程よりも後工程を、図面を参照しながら以下に説明する。
【００７０】
まず、図２３Ｂおよび図２３Ｃに示すように、複数の相変化記録素子１０からなるメモリ部Ｍを覆うように酸化シリコンを堆積させ、酸化シリコン膜６０を成膜する。このとき、相変化記録素子１０同士の間にも酸化シリコンが入り込み、酸化シリコン膜６０が形成されるが、この相変化記録素子１０同士の間に埋め込まれた酸化シリコン膜６０中に、図２３Ｃに示すようなボイドＶが形成されていても構わない。これは、後述するが、相変化記録素子１０同士の間に形成された酸化シリコン膜６０は、相変化記録素子１０周辺に空隙部１５を形成するためのウエットエッチング工程の際に除去されるためである。
【００７１】
また、酸化シリコン膜６０の膜厚は、相変化記録素子１０間が酸化シリコン膜６０によって埋設される程度の薄膜とすることが好ましい。より具体的には、酸化シリコン膜６０の膜厚は、隣り合う相変化記録素子１０において、それぞれの相変化記録素子１０の側面に形成された絶縁保護膜１４間距離の１／２以下とするのが好ましい。例えば、図２３Ｃにおいて、絶縁保護膜１４間の距離が２０nｍの場合、酸化シリコン膜６０の膜厚は１０nｍとする。
【００７２】
次に、図２４Ａ〜図２４Ｃに示すように、第１エッチングストッパ膜２２a上及びメモリ部Ｍ上部に形成した酸化シリコン膜６０を、異方性エッチングにより除去する。これにより、絶縁保護膜１４、相変化記録素子１０上に形成したＳｉＮ膜１６及び第３コンタクトプラグ３３の上面が露出する。
【００７３】
次に、図２５Ａ〜図２５Ｃに示すように、メモリ部Ｍ及び第１エッチングストッパ膜２２a表面を覆うように、窒化シリコン５１Ａを堆積させる。
【００７４】
次に、図２６Ａ〜図２６Ｃに示すように、メモリセル領域Ｃおよび周辺回路領域Ｔにおいて、メモリ部Ｍを覆うように酸化シリコンを堆積させ、第１エッチングストッパ膜２２a上に第３層間絶縁膜２１ｃを形成する。続いて、SｉＮ膜１６及び窒化シリコン５１Ａが露出するまでＣＭＰにより平坦化する。これにより、メモリ部Ｍの上部に形成していた窒化シリコン５１Ａは除去され、メモリ部Ｍの周囲に形成されていた窒化シリコン５１Ａは残存する。この、メモリ部Ｍの外周部に形成された窒化シリコン５１Ａを隔壁層５１aと呼ぶ。
【００７５】
次に、図２７Ｂ及び図２７Ｃに示すように、第３層間絶縁膜２１ｃ及びメモリ部Ｍの上部に窒化シリコンを成膜し、第２エッチングストッパ膜２２ｂを形成する。
【００７６】
次に、図２８Ｂに示すように、フォトリソグラフィー技術及びエッチングにより、メモリセル領域Ｃ内の第２エッチングストッパ膜２２ｂに、酸化シリコン膜６０をウエットエッチングするための第１開口部４１を形成する
また、図２８Ａに示すように平面視して、第１開口部４１は、相変化記録素子１０同士の間にマトリックス状に配列し、直径は、例えば４０ｎｍ程度とする。
【００７７】
次に、図２９Ａ〜図２９Ｃに示すように、第１開口部４１よりウエットエッチング液を浸入させ、酸化シリコン膜６０をウエットエッチングする。これにより、相変化記録素子１０の周囲に空隙部１５aが形成される。この際、ウエットエッチング液は、窒化シリコンに対するエッチング選択性が低いものを使用する。これにより、隔壁層１５の周辺回路領域Ｔ側に形成された第３層間絶縁膜２１ｃは、隔壁層５１があるためウエットエッチングはされない。つまり、周辺回路領域Ｔは、ウエットエッチング液で侵されることはない。
【００７８】
次に、図３０Ａ及び図３０Ｂに示すように、第３層間絶縁膜２１ｃ及び第２エッチングストッパ膜２２ｂにコンタクトホールを開口させて第３コンタクトプラグを露出させる。また、相変化記録素子１０上の第２エッチングストッパ膜２２ｂ及びSｉＮ膜１６を除去してコンタクトホールを形成する。その後、各コンタクトホールを埋めるようにタングステンを、第２エッチングストッパ膜２２ｂの全面に成膜する。次に、成長させたタングステン膜をＣＭＰにより平坦化して第２エッチングストッパ膜２２ｂを露出させる。これにより、相変化記録素子１０上に第２コンタクトプラグ３２を形成するとともに、第３コンタクトプラグ３３上に第４コンタクトプラグ３４を形成する。
【００７９】
次に、第２エッチングストッパ膜２２ｂ上に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成し、第１開口部４１を封孔する。これにより、変化記録素子１０の周囲に内部が真空である空隙部１５が形成される。
以上の工程により、図２２Ａ〜図２２Ｃに示す、本発明の実施形態である半導体装置を製造することができる。
【００８０】
本実施形態における半導体装置の隔壁層５１は、複数の相変化記録素子１０からなるメモリ部Ｍの周囲を囲むように形成する。つまり、隔壁層５１を形成するために、メモリセル領域Ｃと周辺回路領域Ｔとの境界に溝を形成する工程が不要となり、作製コストを下げることができる。
また、隔壁層５１をメモリ部Ｍ側に近づけることにより、実効的なメモリセル面積を縮小することができる。
【００８１】
（第五の実施形態）
次に、本発明の第五の実施形態である半導体装置について説明する。
図３１Ａは、本発明の第五の実施形態である半導体装置のメモリセル領域Ｃおよび周辺回路領域Ｔの境界部周辺を示す平面模式図であり、図３１Ｂおよび図３１Ｃは、図３１ＡのＡ−Ａ’線およびＢ−Ｂ’線に対応する断面模式図である。
第一の実施形態である半導体装置では、第４コンタクトプラグ３４が、隣接するメモリ部Ｍ同士の間及びメモリ部Ｍの周辺回路領域Ｔ側の側面に沿うように形成されていたが、本実施形態である半導体装置では、さらに、メモリ部Ｍの側面のうち、第４コンタクトプラグ３４が形成されていない側の側面に、第４コンタクトプラグ３４と同形状かつ同材料からなるダミープラグ３４aが形成されている。つまり、メモリ部Ｍの周囲が、第４コンタクトプラグ３４またはダミープラグ３４aより覆われている構成となっている。
また、本実施形態における半導体装置には、第一の実施形態である半導体装置において形成されていた隔壁層５１及び第１開口部４１は形成されていない。
以下に、本実施形態に係る隔壁層５１及びその周辺部材を説明するが、図２Ａ〜図２Ｃに示す半導体装置と同様の部材においては同じ符号を付し、説明を省略する。
【００８２】
図３１Ｃに示すように、第３コンタクトプラグ３３上に、第４コンタクトプラグ３４が形成されている。第４コンタクトプラグ３４は、図３１Ａに示すように、複数の相変化記録素子１０からなるメモリ部Ｍの両側面に一列に配列され、かつ、隣り合う第４コンタクトプラグ３４が一定の間隔となるように形成されている。また、第４コンタクトプラグ３４とメモリ部Ｍとは所定の間隔となるよう配置されている。
【００８３】
メモリ部Ｍの側面のうち、第４コンタクトプラグ３４が形成されていない側の側面には、図３１Ａに示すように、ダミープラグ３４aが形成され、一列に配列されている。このダミープラグ３４aは、第４コンタクトプラグ３４の同材質からなり、かつ、第４コンタクトプラグ３４と同形状である。
また、ダミープラグ３４aは第４コンタクトプラグ３４と同様に、メモリ部Ｍと所定の間隔となるように配置されており、かつ、隣り合うダミープラグ３４aが一定の間隔となるように形成されている。
また、このダミープラグ３４aは４Ｆ２配置に配置されている。
したがって、図３１Ａに示すように、メモリ部Ｍの周囲が、第４コンタクトプラグ３４またはダミープラグ３４aにより覆われている構成となっている。
【００８４】
メモリセル領域Ｃ及び周辺回路領域Ｔにおいて、第１エッチングストッパ膜２２a上に、第４コンタクトプラグ３４及びダミープラグ３４aの周辺回路領域Ｔ側の周囲を覆うように、酸化シリコンからなる、第３層間絶縁膜２１ｃが形成されている。つまり、第３層間絶縁膜２１ｃとメモリ部Ｍは、第４コンタクトプラグ３４またはダミープラグ３４aによって区画されている。
【００８５】
第４コンタクトプラグ３４、ダミープラグ３４a、絶縁保護膜１４及び第３層間絶縁膜２１ｃの上面に、第２層間絶縁膜２１ｂが形成されている。第２層間絶縁膜２１ｂは第１層間絶縁膜２１a及び第３層間絶縁膜２１ｃと同材料である酸化シリコンからなる。
上部電極１３上には、上部電極１３に接続された第２コンタクトプラグ３２が形成されている。第２コンタクトプラグ３２は、第２層間絶縁膜２１ｂを貫通するように形成されている。
【００８６】
第４コンタクトプラグ３４上には、第５コンタクトプラグ３５が形成されている。この第５コンタクトプラグ３５は、第２コンタクトプラグ３２同様に、第２層間絶縁膜２１ｂを貫通するように形成されている。
【００８７】
第４コンタクトプラグ３４及びダミープラグ３４aに囲まれた領域内において、第１エッチングストッパ膜２２aと第２層間絶縁膜２１ｂとの間に、相変化記録素子１０を囲む真空の空隙部１５が設けられている。
さらに、第４コンタクトプラグ３４及びダミープラグ３４aと、メモリ部Ｍとの間にも空隙部１５が設けられており、第３層間絶縁膜２１ｃと空隙部１５が、第４コンタクトプラグ３４及びダミープラグ３４aによって区画されている。
つまり、空隙部１５は、第４コンタクトプラグ３４と、ダミープラグ３４aと、第１エッチングストッパ膜２２aと、第２層間絶縁膜２１ｂと、によって密閉されている。また、相変化記録素子１−の側面には絶縁保護膜１４が形成されており、相変化記録素子１０と空隙部１５とはこの絶縁保護膜１４によって区画されている。
【００８８】
第２層間絶縁膜２１ｂ、第２コンタクトプラグ３２及び第５コンタクトプラグ３５上には、第２層間絶縁膜２１ｂと同材質である酸化シリコンからなる第５層間絶縁膜２１eが形成されている。
【００８９】
なお、本実施形態においては第１の実施形態における第２エッチングストッパ膜２２ｂに相当する膜は形成されていない。
【００９０】
次に、本実施形態である半導体装置の製造方法について説明する。なお、本実施形態は、前述第一の実施形態における、相変化記録素子１０側面を覆うように絶縁保護膜１４を形成し、第１エッチングストッパ膜２２a上に酸化シリコンを堆積させ、相変化記録素子１０を覆うように第３層間絶縁膜１２ｃを形成する工程までは同じであるため、この工程よりも後工程を、図面を参照しながら以下に説明する。
【００９１】
まず、第３層間絶縁膜２１ｃにコンタクトホールを開口させて、第３コンタクトプラグ３３を露出させるとともに、メモリ部Ｍの側面のうち、第３コンタクトプラグ３４が形成されていない側の側面に、ダミープラグ用コンタクトホールを開口させる。ダミープラグ用コンタクトホールは、コンタクトホールと同形状で形成し、メモリ部Ｍと所定の間隔となるよう、一列に配列する。
その後、コンタクトホール及びダミープラグ用コンタクトホールを埋めるようにタングステンを、第３層間絶縁膜２１ｃ及びＳｉＮ膜１６全面に成膜する。次に、図３２Ｂに示すように、成長させたタングステン膜をＣＭＰにより平坦化してＳｉＮ膜１６を露出させる。これにより、第３コンタクトプラグ２２上に第４コンタクトプラグ３４を形成するとともに、メモリ部Ｍの側面のうち、第３コンタクトプラグ３４が形成されていない側の側面に、ダミープラグ３４aを形成する。
【００９２】
以上のように第4コンタクトプラグ３４及びダミープラグ３４aを形成することにより、平面視して、メモリ部Ｍの周囲が、第４コンタクトプラグ３４またはダミープラグ３４aにより覆われている構造となる。
なお、同時に形成する第４コンタクトプラグ３４は第３コンタクトプラグ３３と接続し、コンタクトプラグとして機能するが、ダミープラグ３４aはコンタクトプラグとして機能するものではなく、後述するが、相変化記録素子１０間に内部が真空である空隙部１５を設ける際、相変化記録素子１０間へ酸化シリコンが堆積するのを防ぐ役割として機能する。
【００９３】
次に、図３３Ａ〜図３３Ｃに示すように、第１エッチングストッパ膜２２a上に形成した第３層間絶縁膜２１ｃをウエットエッチング液により除去する。このように、相変化記録素子１０の間を埋めるように堆積させた第３層間絶縁膜２１ｃを除去することにより、第１エッチングストッパ膜２２a上には、相変化記録素子１０、第４コンタクトプラグ３４及びダミープラグ３４aが立設する構造となる。
【００９４】
次に、図３４Ａ〜図３４Ｃに示すように、第１エッチングストッパ膜２２a、メモリ部Ｍ、第４コンタクトプラグ３４及びダミープラグ３４aの上面に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成する。なお、メモリ部Ｍの外周には第４コンタクトプラグ３４及びダミープラグ３４aが密集して立設しており、さらには、低カバレッジの条件で第２層間絶縁膜２１ｂを形成するため、相変化記録素子１０周辺には第２層間絶縁膜２１ｂは入り込まない。これにより、相変化記録素子１０の周囲に、内部が真空である空隙部１５が形成される。
なお、図３４Ｃに示すように、相変化記録素子１０間に第２層間絶縁膜２１ｂが入りこんだ場合でも、相変化記録材料層１２の周囲に空隙部１５が形成されていれば、相変化記録材料層１２の発熱効率の向上は期待できる。
【００９５】
次に、相変化記録素子１０上のＳｉＮ膜１６および第２層間絶縁膜２１ｂを除去し、コンタクトホールを形成する。また、第４コンタクトプラグ３４上の第２層間絶縁膜２１ｂに、コンタクトホールを開口させて、第４コンタクトプラグ３４を露出させる。
その後、図３５Ａおよび図３５Ｂに示すように、各コンタクトホールを埋めるようにタングステンを、第２層間絶縁膜２１ｂ全面に成膜する。次に、成長させたタングステン膜をＣＭＰにより平坦化して第２層間絶縁膜２１ｂを露出させる。これにより、上部電極１３上に第２コンタクトプラグ３２を形成するとともに、第４コンタクトプラグ３４上に第５コンタクトプラグ３５を形成する。
【００９６】
次に、次の工程である配線工程（本明細書中には記載せず）を行うための酸化シリコンからなる第５層間絶縁膜２１eを形成する。
以上の工程により、図３１Ａ〜図３１Ｃに示す、本発明の実施形態である半導体装置を製造することができる。
【００９７】
本実施形態における半導体装置は、平面視して、メモリ部Ｍの周囲が、第４コンタクトプラグ３４またはダミープラグ３４aにより覆われている構造となっている。そのため、周辺回路領域Ｔへのウエットエッチング液の流出を防ぐために、隔壁層を形成する工程が不要である。さらには、ウエットエッチングにより相変化記録素子１０の周囲に空隙部１５aを形成する工程が不要である。そのため、ウエットエッチング液を浸入させるための開口部を有する第２エッチングストッパ膜が不要であるため、従来の半導体装置と比べ、より小型な半導体装置を提供することができる。
【００９８】
また、本実施形態の半導体装置は、第４コンタクトプラグ３４の形成と同時に、ダミープラグ３４aを形成することができ、ダミープラグ３４aに用いる材料も第４コンタクトプラグと同一のものを使用することが可能なため、製造工程を新たに設ける必要がなく、作製コストを下げることができる。
【００９９】
（第六の実施形態）
次に、本発明の第六の実施形態である半導体装置およびその製造方法について説明する。
図３６〜図３８は、本実施形態である半導体装置の一例を示す断面模式図である。
本実施形態である半導体装置では、従来構造を有する半導体装置において、素子層および第２層間絶縁膜２１ｂの間であって、ヒータ電極１１または相変化記録材料層１２のいずれか一方又は両方の周囲に、内部が真空である空隙部１５が設けられている。つまり、本実施形態における半導体装置の構造は、空隙部１５及びその周辺の構造以外は従来構造を有する半導体装置の構造と同様である。
なお、本実施形態で説明する構成及びその材質、形状については、従来の半導体装置の範囲であれば特に限定するものではなく、所定の構成及び所定の材質、形状によって形成されていて構わない。
以下に、本実施形態である半導体装置について、図３６〜図３８を参照しながら説明する。
【０１００】
まず、図３６に示す本実施形態の一例である半導体装置について説明する。
図３６に示すように、素子層上に第１エッチングストッパ膜２２aが形成されており、第１層間絶縁膜２１a及び第１エッチングストッパ膜２２aに第１コンタクトプラグ３１が埋め込まれている。
第１コンタクトプラグ３１上には、ヒータ電極１１が形成されている。さらに、第１エッチングストッパ膜２２aの上部には、第１エッチングストッパ膜２２aと同材質からなる第２エッチングストッパ膜２２ｂが形成されている。ヒータ電極１１の上面は、この第２エッチングストッパ膜２２ｂの上面と概略同一となるよう形成されている。
第２エッチングストッパ膜２２ｂには、ウエットエッチング液を浸入させるための第１開口部４１が設けられている。この第１開口部４１は、後述するが、第１開口部４１を閉塞させる酸化シリコンからなる第４層間絶縁膜２１ｄが相変化記録材料層１２の下部に形成されないよう、相変化記録素子１０から所定の間隔をあけて配置されている。
【０１０１】
次に、ヒータ電極１１及び第２エッチングストッパ膜２２ｂ上には相変化記録材料層１２が形成されている。なお、ヒータ電極１１に電流を流した際、相変化記録材料層１２中のヒータ電極１１との接触面近傍には、相変化記録材料層１２が相転移してできる相変化領域１２aが形成される。
また、相変化記録材料層１２上には上部電極１３が形成されており、ヒータ電極１１、相変化記録材料層１２及び上部電極１３からなる相変化記録層１０が形成されている。
【０１０２】
上部電極１３上にはＳｉＮ膜１６が形成されている。また、相変化記録材料層１２、上部電極１３及びＳｉＮ膜１６の側面を覆うように絶縁保護膜１４が形成されている。さらに、第２エッチングストッパ膜２２ｂ上であって、相変化記録材料層１２、上部電極及１３及びＳｉＮ膜１６の周囲には、絶縁保護膜１４をはさむようにして酸化シリコンからなる第４層間絶縁膜２１ｄが形成されている。第２エッチングストッパ膜２２ｂに形成されている第１開口部４１は、この第４層間絶縁膜２１ｄによって閉塞されている。
また、第１エッチングストッパ膜２２aと第２エッチングストッパ膜２２ｂとの間であって、ヒータ電極１１の周囲には、内部が真空である空隙部１５が設けられている。
【０１０３】
また、第４層間絶縁膜２１ｄ及びＳｉＮ膜１６上に第３エッチングストッパ膜２２ｃが形成されている。さらに、第３エッチングストッパ膜２２ｃ上には第２層間絶縁膜２１ｂが形成されている。
この第２層間絶縁膜２１ｂ、第３エッチングストッパ膜２２ｃ及びＳｉＮ膜１６を貫通するように第２コンタクトプラグ３２が形成されており、上部電極１１と接続している。
【０１０４】
次に、図３７に示す本実施形態の一例である半導体装置について説明する。
図３７に示す本実施形態の一例である半導体装置は、内部が真空である空隙部１５が、第２エッチングストッパ膜２２ｂと第３エッチングストッパ膜２２ｃとの間であって、相変化記録素子層１２の周囲に設けられている。
【０１０５】
また、ウエットエッチング液を浸入させるための第２開口部４２が第３エッチングストッパ膜２２ｃに形成されている。このとき、第２開口部４２は、ウエットエッチング液が相変化記録層１０近傍に堆積しないよう、相変化記録素子１０から所定の間隔をあけて配置されている。
【０１０６】
次に、図３８に示す本実施形態の一例である半導体装置について説明する。
図３８に示す本実施形態の一例である半導体装置は、内部が真空である空隙部１５が、第１エッチングストッパ膜２２aと第２エッチングストッパ膜２２ｂとの間であって、ヒータ電極１１の周囲及び、第２エッチングストッパ膜２２ｂと第３エッチングストッパ膜２２ｃとの間であって。相変化記録素子層１２の周囲に設けられている。
【０１０７】
また、ウエットエッチング液を浸入させるための第１開口部４１及び第２開口部４２が第２エッチングストッパ膜２２ｂ及び第３エッチングストッパ膜２２ｃにそれぞれ形成されている。つまり、ウエットエッチング液を浸入させる開口部が２層構造となっている。このとき、第１開口部４１及び第２開口部４２は、ウエットエッチング液が相変化記録層１０近傍に堆積しないよう、相変化記録素子１０から所定の間隔をあけて配置されている。
【０１０８】
次に、本実施形態である半導体装置の製造方法について説明する。
ここで、本発明の第六の実施形態である半導体装置は、従来構造を有する半導体装置の製造工程に、第２エッチングストッパ膜２２ｂまたは第３エッチングストッパ膜２２ｃのいずれか一方又は両方に、ウエットエッチング液を浸入させるための第１開口部４１又は第２開口部４２のいずれか一方又は両方を設ける工程と、この第１開口部４１又は第２開口部４２のいずれか一方又は両方からウエットエッチング液を浸入させ、ヒータ電極１１または相変化記録材料層１２のいずれか一方又は両方の周囲に、内部が真空である空隙部１５を設ける工程と、を追加することにより製造することができる。
なお、第２エッチングストッパ膜２２ｂ上に相変化記録材料層１２、上部電極１３及びＳｉＮ膜１６を順次積層し、相変化記録層１０を形成する工程までは、従来構造を有する半導体装置の製造方法と同じである。
したがって、相変化記録層１０を形成する工程後の製造方法を以下に説明する。
【０１０９】
まず、図３６に示す本実施形態の一例である半導体装置の製造方法について説明する。
図３６に示す本実施形態の一例である半導体装置は、従来構造を有する半導体装置の製造工程に、第２エッチングストッパ膜２２ｂに、ウエットエッチング液を浸入させるための第１開口部４１を設ける工程と、第１開口部４１からウエットエッチング液を浸入させ、第１エッチングストッパ膜２２a上に形成している第３層間絶縁膜２１ｃを除去することにより、ヒータ電極１１の周囲に内部が真空である空隙部１５を設ける工程と、を追加することにより製造することができる。
【０１１０】
まず、第２エッチングストッパ膜２２ｂ上に相変化記録層１０を形成後、第２エッチングストッパ膜２２ｂに、フォトリソグラフィー技術及びエッチングにより、第１開口部４１を形成する。
また、後述するが、第１開口部４１は、第２エッチングストッパ膜２２ｂ上に形成する第４層間絶縁膜２１ｄにより閉塞される。このとき、第１開口部４１を相変化記録素子１０に近い箇所に形成すると、この第４層間絶縁膜２１ｄが第１開口部４１より、第２エッチングストッパ膜２２ｂ下面にもぐりこみ、相変化記録材料層１２の下部に第４層間絶縁膜２１ｄが成膜されるおそれがある。そのため、第１開口部４１は相変化記録層１０から所定の間隔をあけて配置することが好ましい。
【０１１１】
次に、第１開口部４１よりウエットエッチング液を浸入させ、第３層間絶縁膜２１ｃをウエットエッチングし、除去する。
【０１１２】
次に、第２エッチングストッパ膜２２ｂの上面に、相変化記録材料層１２及び上部電極１３の周囲を囲むように酸化シリコンからなる第４層間絶縁膜２１ｄを真空成膜法により形成する。このとき、第１開口部４１は、この第４層間絶縁膜２１ｄにより閉塞される。これにより、第１エッチングストッパ膜２２aと第２エッチングストッパ膜２２ｂの間であって、ヒータ電極１１の周囲に内部が真空である空隙部１５が形成される。
また、このとき第４層間絶縁膜２１ｄは低カバレッジの条件で形成することが好ましい。
【０１１３】
次に、第４層間絶縁膜２１ｄ及びＳｉＮ膜１６上に第３エッチングストッパ膜２２ｃを形成する。引き続き、第３エッチングストッパ膜２２ｃ上に第２層間絶縁膜２１ｂを形成する。
さらに、第３エッチングストッパ膜２２ｃ及び第２層間絶縁膜２１ｂを貫通するように、上部電極１３と接続する第２コンタクトプラグ３２を形成する。
以上の工程により、本実施形態の一例である、ヒータ電極１１の周囲に、内部が真空である空隙部１５が設けられた半導体装置を製造する。
【０１１４】
次に、図３７に示す本実施形態の一例である半導体装置の製造方法について説明する。
図３７に示す本実施形態の一例である半導体装置は、従来構造を有する半導体装置の製造工程に、第３エッチングストッパ膜２２ｃに、ウエットエッチング液を浸入させるための第２開口部４２を設ける工程と、この第２開口部４２からウエットエッチング液を浸入させ、相変化記録材料層１２の周囲に、内部が真空である空隙部１５を設ける工程と、を追加することにより製造することができる。
【０１１５】
まず、第２エッチングストッパ膜２２ｂの上面に、相変化記録材料層１２及び上部電極１３の周囲に酸化シリコンを堆積させ、第４層間絶縁膜２１ｄを形成する。
次に、第４層間絶縁膜２１ｄ及びＳｉＮ膜１６上に第３エッチングストッパ膜２２ｃを形成する。引き続き、第３エッチングストッパ膜２２ｃに、フォトリソグラフィー技術及びエッチングにより、第２開口部４２を形成する。
【０１１６】
次に、第２開口部４２よりウエットエッチング液を浸入させ、第４層間絶縁膜２１ｄをウエットエッチングし、除去する。
【０１１７】
次に、第３エッチングストッパ膜２２ｃ上に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成する。このとき、第２開口部４２は、この第２層間絶縁膜２１ｂにより閉塞される。これにより、第２エッチングストッパ膜２２ｂと第３エッチングストッパ膜２２ｃの間であって、相変化記録材料層１２の周囲に内部が真空である空隙部１５を形成する。
また、第２層間絶縁膜２１ｂは低カバレッジの条件で形成することが好ましい。
以上の工程により、本実施形態の一例である、相変化記録材料層１２の周囲に、内部が真空である空隙部１５が設けられた半導体装置を製造する。
【０１１８】
次に、図３８に示す本実施形態の一例である半導体装置の製造方法について説明する。
図３８に示す本実施形態の一例である半導体装置は、従来構造を有する半導体装置の製造工程に、第２エッチングストッパ膜２２ｂ及び第３エッチングストッパ膜２２ｃに、ウエットエッチング液を浸入させるための第１開口部４１及び第２開口部４２のそれぞれを設ける工程と、この第１開口部４１及び第２開口部４２の両方からウエットエッチング液を浸入させ、ヒータ電極１１及び相変化記録材料層１２の周囲に、内部が真空である空隙部１５を設ける工程と、を追加することにより製造することができる。
【０１１９】
まず、第２エッチングストッパ膜２２ｂ上に相変化記録素子１０を形成後、第２エッチングストッパ膜２２ｂに、第１開口部４１を形成する。このとき、第１開口部４１は相変化記録素子１０から所定の間隔をあけて配置することが好ましい。
次に、第２エッチングストッパ膜２２ｂの上面に、相変化記録材料層１２及び上部電極１３の周囲に酸化シリコンを堆積させ、第４層間絶縁膜２１ｄを形成する。このとき、第１開口部４１はこの第４層間絶縁膜２１ｄにより閉塞される。
【０１２０】
次に、第４層間絶縁膜２１ｄ及びＳｉＮ膜１６上に第３エッチングストッパ膜２２ｃを形成する。そしてさらに、第３エッチングストッパ膜２２ｃに、第２開口部４２を形成する。
次に、第２開口部４２よりウエットエッチング液を浸入させ、第４層間絶縁膜２１ｄをウエットエッチングし、相変化記録素子１０の周囲に空隙部１５を形成する。引き続きウエットエッチングを進行させ、第１開口部４１内を封孔していた第４層間絶縁膜２１ｄもウエットエッチングする。さらに、第２エッチングストッパ膜２２ｂ下に形成していた、第３層間絶縁膜２２ｃをウエットエッチングし、ヒータ電極１１の周囲に空隙部１５を設ける。
【０１２１】
次に、第３エッチングストッパ膜２２ｃ上に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成し、第２開口部４２を封孔する。これにより、相変化記録材料層１２及びヒータ電極１１の周囲に内部が真空である空隙部１５を形成する。
以上の工程により、本実施形態の一例である、相変化記録材料層１２及びヒータ電極１１の周囲に、内部が真空である空隙部１５が設けられた半導体装置を製造する。
【０１２２】
本実施形態の半導体装置によると、図３６〜図３８に示すように、ヒータ電極１１に電流を流した際に相変化記録材料層１２に形成される相変化領域１２aが絶縁保護膜１４方向には広がらず、ヒータ電極１１の上方に形成される。これは、ヒータ電極１１または相変化記録材料層１２のいずれか一方又は両方の周囲に、内部が熱伝導率の低い真空である空隙部１５が形成されているため、発熱効率が向上するためである。これにより、相変化記録材料層１２のエッチング時に生じるダメージ層Ｙから相変化領域１２aをより離すことができるため、書き換え電流のバラつきは抑えることができる。
【符号の説明】
【０１２３】
１０…相変化記録素子 １１…ヒータ電極 １２…相変化記録材料層 １３…上部電極 １４…絶縁保護膜 １５…空隙部 ２１a…第１層間絶縁膜 ２１ｂ…第２層間絶縁膜 ２２a…第１エッチングストッパ膜 ２２ｂ…第２エッチングストッパ膜 ３１…第１コンタクトプラグ ３２…第２コンタクトプラグ ４１…第１開口部 ５１…隔壁層
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
相変化記録メモリ（PRAM:Phase change Random access memory）は、相変化記録材料層が結晶と非結晶（アモルファス）との間で相転移した際の抵抗変化を利用して情報を蓄積するものである。相変化記録メモリのメモリセル回路は、図３９に示すような１セルあたり１T／１R(１トランジスタ-１抵抗)の構成を有している（非特許文献１）。
１Ｒに対する典型的なＰＲＡＭセル１００は、図４０に示すようになる（非特許文献１）。ＰＲＡＭセル１００は、ヒータ電極１０１、相変化記録材料膜１０２、上部電極１０３からなる円柱状の積層構造を有しており、ヒータ電極１０１の周りには絶縁膜１０４が形成されている。なお、ヒータ電極１０１と上部電極１０３のそれぞれの直径は、ヒータ電極１０１よりも上部電極１０３が大きい関係となっている。結晶と非結晶間の相転移は、ヒータ電極１０１に電流を流して、ヒータ電極１０１を発熱させ、その熱を相変化記録材料層１０２に加えて相転移させ、相変化記録材料層１０２内に相変化領域１０２aを形成することで実現している。この相転移させるために必要な電流を書き換え電流と呼ぶ。
【０００３】
近年、低消費電力化を実現するために、この書き換え電流を小さくすることが求められている。
図４０の場合において、相変化記録材料層１０２に熱量ｑ1が加わり相転移し、ヒータ電極１０１の直上に相変化領域１０２aが形成される。しかし、ヒータ電極１０１から発生する熱量は熱量ｑ１のみならず、ヒータ電極の絶縁膜１０４に拡散する熱量ｑ３、ヒータ電極１０１自体に拡散する熱量ｑ４、相変化領域１０２aから上部電極１０３や相変化記録材料層１０２へ逃げる熱量ｑ５や熱量ｑ６がある。また、熱量ｑ２はヒータ電極１０１の温度を上昇させるための熱である。ヒータ電極１０１の熱伝導率(Thermal conductivity)は、２０Ｗ/ｋ・ｍと相変化記録材料層１０２等の他の相変化記録メモリ素子の構成材料と比べてはるかに高い。したがって、ヒータ電極１０１から発生する全熱量の６０〜７０％に相当する多くの熱量ｑ４が、相変化記録材料層１０２に加わらずに、ヒータ電極１０１自体に拡散してしまう。また、相変化記録材料層１０２、上部電極１０３や絶縁膜１０４においても、熱伝導率はヒータ電極１０１よりも低くはなるものの、相変化領域１０２aよりも高いため、ヒータ電極１０１から発生した熱がこれらの部材に逃げてしまう。結果、相変化記録材料層１０２に加わって相転移に寄与する熱量は、ヒータ電極１０１から発生する全熱量の１％前後しかない熱量ｑ１のみとなり、熱効率が低下し、大きな書き換え電流が必要となる。
【０００４】
この書き換え電流の低減化を実現すべく、図４１に示すような、ヒータ電極２０１への熱逃げ対策を行ったＰＲＡＭセル２００が考案されている(非特許文献１)。
このＰＲＡＭセル２００は、図４０に示したＰＲＡＭセル１００同様、ヒータ電極２０１、相変化記録材料膜２０２、上部電極２０３の円柱状の積層構造を有しているが、図４０のＰＲＡＭセル１００と異なるのは、ヒータ電極２０１と上部電極２０３の直径が同じである点、そして相変化記録材料膜２０２中に形成される相変化領域２０２aの側面を、絶縁膜２０４が囲むように形成されている点である。
このＰＲＡＭセル２００の場合、電流が集中する箇所が相変化記録材料膜２０２のみとなるため、相変化領域２０２aは、熱伝導率の高いヒータ電極２０１から離れた相変化記録材料膜２０２の中間部分に形成される。したがって、図４０のＰＲＡＭセル１００より発熱効率が高くなり、書き換え電流の低減化が期待される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S.M.Sadeghipour, L.Pileggi, M.Asheghi, “Phase Change Random Access Memory, Thermal Analysis”, ITHERM-06 pp660
【非特許文献２】M. Gill, T. Lowrey, and J. Park, “Ovonic Unified Memory -A High-performance Nonvolatile Memory Technology for Stand Alone Memory and Embedded Applications”, ISSCC 2002 Digest of Technical Papers vol. 45, pp. 202-203 and 459, February 2002.
【非特許文献３】G.Servalli, “A 45nm Generation Phase Change Memory Technology”, IEDM-09 pp. 113-116
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した図４１のＰＲＡＭセル２００の場合、下部電極（ヒータ）２０１への熱逃げの抑制は実現できるが、絶縁保護膜２０４への熱逃げの対策までは講じられていない。そのため、相転移に必要な熱量はＰＲＡＭセル１００の場合よりも確保はできるものの、やはり相変化記録材料膜２０２に加わる熱量は減少してしまう。このため、さらなる発熱効率の向上、および書き換え電流の低減化を図る必要がある。
【課題を解決するための手段】
【０００７】
半導体基板と、半導体基板の上に形成されたスイッチング素子を含む素子層と、前記素子層上において、前記スイッチング素子に接続されたヒータ電極、前記ヒータ電極の熱によって相変化する相変化記録材料層及び上部電極が順次積層されてなる相変化記録素子と、前記相変化記録素子の上に積層された層間絶縁膜と、前記素子層と前記層間絶縁膜の間にあって前記ヒータ電極または前記相変化記録材料層のいずれか一方又は両方の周囲に形成された真空の空隙部と、を具備してなることを特徴とする。
【発明の効果】
【０００８】
上記の構成によれば、相変化記録素子のまわりを熱伝導率の低い真空の空隙部で覆うことで、ヒータ電極から発した熱のうち、相変化記録素子に伝熱する割合が高まり、これにより高い発熱効率を得ることができ、従来に比べて半導体装置の書き換え電流を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第一の実施形態である半導体装置の一例を示す断面模式図である。
【図２Ａ】本発明の第一の実施形態である半導体装置の一例を示す平面模式図である。
【図２Ｂ】図２中に示す線分A−A´による半導体装置の断面模式図である。
【図２Ｃ】図２中に示す線分Ｂ−Ｂ´による半導体装置の断面模式図である。
【図３Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３Ｂ】図３Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図３Ｃ】図３Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図４Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図４Ｂ】図４Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図５Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図５Ｂ】図５Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図５Ｃ】図５Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図６Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図６Ｂ】図６Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図７Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図７Ｂ】図７Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図７Ｃ】図７Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図８Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図８Ｂ】図８Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図９Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図９Ｂ】図９Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１０Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１０Ｂ】図１０Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１０Ｃ】図１０Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１１Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１１Ｂ】図１１Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１１Ｃ】図１１Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１２Ａ】本発明の第二の実施形態である半導体装置の一例を示す平面模式図である。
【図１２Ｂ】図１２Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図１２Ｃ】図１２Ａ中に示す線分Ｂ−Ｂ´による半導体装置の断面模式図である。
【図１３Ａ】本発明の第三の実施形態である半導体装置の一例を示す平面模式図である。
【図１３Ｂ】図１３Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図１３Ｃ】図１３Ａ中に示す線分Ｂ−Ｂ´による半導体装置の断面模式図である。
【図１４Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１４Ｂ】図１４Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１４Ｃ】図１４Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１５Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１５Ｂ】図１５Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１５Ｃ】図１５Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１６Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１６Ｂ】図１６Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１７Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１７Ｂ】図１７Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１７Ｃ】図１７Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１８Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１８Ｂ】図１８Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図１８Ｃ】図１８Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図１９Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１９Ｂ】図１９Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２０Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２０Ｂ】図２０Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２０Ｃ】図２０Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２１Ａ】本発明の第三の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２１Ｂ】図２１Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２２Ａ】本発明の第四の実施形態である半導体装置の一例を示す平面模式図である。
【図２２Ｂ】図２２Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図２２Ｃ】図２２Ａ中に示す線分Ｂ−Ｂ´による半導体装置の断面模式図である。
【図２３Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２３Ｂ】図２３Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２３Ｃ】図２３Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２４Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２４Ｂ】図２４Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２４Ｃ】図２４Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２５Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２５Ｂ】図２５Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２５Ｃ】図２５Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２６Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２６Ｂ】図２６Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２６Ｃ】図２６Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２７Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２７Ｂ】図２７Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２７Ｃ】図２７Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図２８Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２８Ｂ】図２８Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２９Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２９Ｂ】図２９Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図２９Ｃ】図２９Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３０Ａ】本発明の第四の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３０Ｂ】図３０Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３１Ａ】本発明の第五の実施形態である半導体装置の一例を示す平面模式図である。
【図３１Ｂ】図３１Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図３１Ｃ】図３１Ａ中に示す線分Ｂ−Ｂ´による半導体装置の断面模式図である。
【図３２Ａ】本発明の第五の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３２Ｂ】図３２Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３３Ａ】本発明の第五の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３３Ｂ】図３３Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図３３Ｃ】図３３Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３４Ａ】本発明の第五の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３４Ｂ】図３４Ａ中に示す線分A−A´による半導体装置の製造方法を示す工程断面模式図である。
【図３４Ｃ】図３４Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３５Ａ】本発明の第五の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３５Ｂ】図３４Ａ中に示す線分Ｂ−Ｂ´による半導体装置の製造方法を示す工程断面模式図である。
【図３６】本発明の第六の実施形態である半導体装置の一例を示す断面模式図である。
【図３７】本発明の第六の実施形態である半導体装置の一例を示す断面模式図である。
【図３８】本発明の第六の実施形態である半導体装置の一例を示す断面模式図である。
【図３９】従来の半導体装置の平面レイアウトを示す平面模式図である。
【図４０】従来の半導体装置の一例を示す断面模式図である。
【図４１】従来の半導体装置の一例を示す断面模式図である。
【発明を実施するための形態】
【００１０】
以下、本発明の半導体装置および製造方法の実施形態について、図を参照しながら詳細に説明する。なお、以下に示す図面は、半導体装置の構成や製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は一例であって、実際の半導体の寸法関係等とは異なる場合があり、これに限定されるものではない。
【００１１】
（第一の実施形態）
本発明の第一の実施形態である半導体装置について説明する。
図１は、本発明の第一の実施形態である半導体装置の一例を示す断面模式図である。図２Ａは、本発明の第一の実施形態である半導体装置のメモリセル領域およびその周辺回路領域の境界部周辺を示す平面模式図であり、図２Ｂおよび図２Ｃは、図２ＡのＡ−Ａ’線およびＢ−Ｂ’線に対応する断面模式図である。
【００１２】
図１および図２Ａ〜図２Ｃに示すように、本実施形態の半導体装置は相変化記録メモリであり、図示しない半導体基板の上に形成された図示しないスイッチング素子を含む素子層と、素子層上に配置された相変化記録素子１０と、相変化記録素子１０の上に積層された層間絶縁膜（第２層間絶縁膜２１ｂ）と、素子層と第２層間絶縁膜２１ｂの間にあって相変化記録素子１０の周囲に形成された真空の空隙部１５と、を具備して構成されている。
【００１３】
相変化記録素子１０は、スイッチング素子に接続されたヒータ電極１１と、ヒータ電極１１の上に積層され、ヒータ電極１１の熱によって相変化する相変化記録材料層１２と、相変化記録材料層１２上に積層された上部電極１３とが順次積層されて構成されている。空隙部１５は、ヒータ電極１１、相変化記録材料層１２及び上部電極１３の周囲に位置している。
【００１４】
また、本実施形態の半導体装置においては、図２Ｃに示すように、複数の相変化記録素子１０がメモリセル領域Ｃに配置されている。相変化記録素子１０は、メモリセル領域Cにおいてマトリックス状に配置されている。また、メモリセル領域Ｃの周囲には、周辺回路領域Ｔが配置されている。また、素子層に含まれるスイッチング素子は、例えばゲート電極がワード線に接続され、ソース電極がビット線に接続され、ドレイン電極がヒータ電極１１に接続されたＭＯＳトランジスタを例示できる。
【００１５】
本実施形態の半導体装置の構造について更に詳細に説明する。図１に示すように、素子層を構成する第1層間絶縁膜２１ａに、第１層間絶縁膜２１aとはエッチング選択率が異なる第１エッチングストッパ膜２２aが積層されている。第1層間絶縁膜２１ａは、例えば酸化シリコンからなり、第１エッチングストッパ膜２２aは、例えば厚みが１０nmの窒化シリコン膜からなる。第1層間絶縁膜２１ａ及び第１エッチングストッパ膜２２aには、第１コンタクトプラグ３１が埋め込まれている。第１コンタクトプラグ３１は、図示しない例えばＭＯＳトランジスタのドレイン電極に接続されている。第１コンタクトプラグ３１の直径は例えば４０nmとされ、材質としては例えばタングステンが用いられる。
【００１６】
次に、第１コンタクトプラグ３１上には、ヒータ電極１１、相変化記録材料層１２および上部電極１３が順次積層されている。ヒータ電極１１、相変化記録材料層１２および上部電極１３が一体で、例えば直径が４０nmの円柱状に形成されている。ヒータ電極１１および上部電極１３は、例えば窒化チタンから構成され、厚みはともに例えば２５nm程度である。また、相変化記録材料層１２は、ＧＳＴ（ＧｅＳｂＴｅ）から構成されている。このＧＳＴは、冷却速度により抵抗値の値が変化する性質を持っており、徐冷すると低抵抗の結晶が形成され、急冷すると高抵抗の非結晶（アモルファス）が形成される。このＧＳＴからなる相変化記録材料層１２の厚みは、例えば５０nm程度である。
【００１７】
次に、相変化記録素子１０の側面は、例えば厚さが１０ｎｍの絶縁保護膜１４によって被覆されている。絶縁保護膜１４は空隙部１５を形成する際の相変化記録素子１０の保護膜として機能する。この絶縁保護膜１４としては、第１エッチングストッパ膜２２a同様に窒化シリコンを用いるとよい。
【００１８】
次に、素子層（第１エッチングストッパ膜２２ａ）の上方には、第２エッチングストッパ膜２２ｂが形成されており、さらにこの第２エッチングストッパ膜２２ｂ上には第２層間絶縁膜２１ｂが形成されている。
上部電極１３上には、上部電極１３に接続された第２コンタクトプラグ３２が形成されている。第２コンタクトプラグ３２は、第２エッチングストッパ膜２２ｂを貫通するように形成されている。また、第２コンタクトプラグ３２は例えばタングステンから構成され、第２コンタクトプラグ３２の径は上部電極１３と同径の４０nm程度とされている。
【００１９】
相変化記録素子１０は、第１エッチングストッパ膜２２ａと第２エッチングストッパ膜２２ｂとの間に挟まれた形になっている。そして、第１エッチングストッパ膜２２ａと第２エッチングストッパ膜２２ｂとの間に、相変化記録素子１０を囲む真空の空隙部１５が形成されている。
【００２０】
図２Ａおよび図２Ｂに示すように、空隙部１５は、メモリセル領域Ｃ内に設けられている。空隙部１５を有するメモリセル領域Ｃと、メモリセル領域Ｃを囲む周辺回路領域Ｔとは、隔壁層５１によって区画されている。隔壁層５１は、メモリセル領域Ｃを囲むように形成されており、平面視したときの幅が例えば４０nm程度である。また、隔壁層５１は、第１層間絶縁膜２１aに達する深さまで形成されている。また、隔壁層５１は、第１エッチングストッパ膜２２a、絶縁保護膜１４および第２エッチングストッパ膜２２ｂと同様に、窒化シリコンから構成される。
【００２１】
また、図２Ｂに示すように、第２エッチングストッパ膜２２ｂには、相変化記録素子１０とほぼ同じ直径の第１開口部４１が設けられている。この第１開口部４１は第２エッチングストッパ膜２２ｂ上の第２層間絶縁膜２１ｂにより閉塞されている。また、図２Ａに示すように、第１開口部４１は、平面視すると、相変化記録素子１０の間に配置され、相変化記録素子１０と同様にマトリックス状に配列されている。第２層間絶縁膜２１ｂとしては、低カバレッジの条件で成膜された酸化シリコンを用いるとよい。また、第２エッチングストッパ膜２２ｂとしては、第１エッチングストッパ膜２２aおよび絶縁保護膜１４と同様に、第１層間絶縁膜２１aや第２層間絶縁膜２２aとはエッチング選択率の異なる窒化シリコンを用いるとよい。
【００２２】
以上の構成により、空隙部１５は、隔壁層５１と、第１エッチングストッパ膜２２aと、第２エッチングストッパ膜２２ｂと、第１開口部４１を埋める第２層間絶縁膜２１ｂと、によって密閉されている。相変化記録素子１０の側面には絶縁保護膜１４が形成されており、相変化記録素子１０と空隙部１５とはこの絶縁保護膜１４によって区画されている。
【００２３】
また、メモリセル領域Ｃ内の素子層には第１コンタクトプラグ３１と同形状および同直径を有する第３コンタクトプラグ３３が埋め込まれている。さらに、この第３コンタクトプラグ３３上には第３コンタクトプラグ３３と接続するためのコンタクトプラグ（第４コンタクトプラグ３４）が形成されている。第３コンタクトプラグ３３及び第４コンタクトプラグ３４にはタングステンが用いられ、第４コンタクトプラグの直径は、第３コンタクトプラグ３３同様４０ｎｍ程度である。なお、第４コンタクトプラグ３４の上面は第２コンタクトプラグ３２および第２エッチングストッパ膜２２ｂのそれぞれの上面と同程度となるよう形成されている。
【００２４】
次に、本実施形態の半導体装置の製造方法について説明する。
【００２５】
本実施形態の半導体装置の製造方法は、半導体基板上のスイッチング素子を含む素子層上に、ヒータ電極、ヒータ電極の熱によって相変化する相変化記録材料層及び上部電極を順次積層して相変化記録素子を形成し、複数の相変化記録素子を配置したメモリセル領域と、メモリセル領域の周囲に設けた周辺回路領域とを区画する相変化記録素子形成工程と、素子層および相変化記録素子層を挟むようにして形成した第２層間絶縁膜の間であって、ヒータ電極または相変化記録材料層のいずれか一方又は両方の周囲に、内部が真空である空隙部を設ける空隙部形成工程と、を有する。
図３Ａ〜図１１Ｃは、本発明の第一の実施形態である半導体装置の製造方法の一例を説明する工程図であって、これらの工程を経て、図１および図２Ａ〜図２Ｃに示す半導体装置を製造する。
【００２６】
＜相変化記録素子形成工程＞
まず、図３Ａ〜図６Ｂを参照しながら、半導体基板上のスイッチング素子を含む素子層上に、相変化記録素子を形成する工程について説明する。
【００２７】
まず、図３Ｂに示すように、第１層間絶縁膜２１a上に第１エッチングストッパ膜２２aを成膜する。このとき、第一層間絶縁膜２１aは酸化シリコンを用いるとよい。また、第１エッチングストッパ膜２２aは第１層間絶縁膜２１aとはエッチング選択率の異なる窒化シリコンを用いるとよい。また、本例では、第１エッチングストッパ２２aの膜厚を１０ｎｍ程度としている。
次に、図３Ｃに示すように、第１層間絶縁膜２１aおよび第１エッチングストッパ膜２２aに、第１コンタクトプラグ３１および第３コンタクトプラグ３３を形成する。この第１コンタクトプラグ３１は例えばＭＯＳトランジスタと接続させるためのコンタクトプラグである。
【００２８】
ここで、本明細書においては、第１層間絶縁膜２１a、第１コンタクトプラグ３１、第３コンタクトプラグ３３、および、半導体基板の上に形成されているスイッチング素子（図中には示してはないが、第１コンタクトプラグ３１の直下に形成されている）からなる層を素子層とよぶこととする。
また、図３Ａに示すように、第１コンタクトプラグ３１は平面視したときにマトリックス状に形成する。さらに、第３コンタクトプラグ３３は、第１コンタクトプラグ３１の間に一列に配置する。
【００２９】
次に、図４Ｂに示すように、第１エッチングストッパ２２a膜に、ヒータ電極１１、相変化記録材料層１２、上部電極１３およびSｉＮ膜１６を膜状に順次積層する。その後、フォトリソグラフィー技術及びエッチングにより、第１コンタクトプラグ３１上に、ヒータ電極１１、相変化記録材料層１２及び上部電極１３を残す。このようにして円柱状の相変化記録素子１０を形成する。
【００３０】
次に、第１エッチングストッパ膜２２a上、相変化記録素子１０を覆うように窒化シリコン膜を堆積し、その後、異方性エッチングを行って第１エッチングストッパ膜２２a上の窒化シリコン膜を除去する。このようにして、図４Ａ及び図４Ｂに示すように、相変化記録素子１０側面を覆う絶縁保護膜１４を形成する。
【００３１】
次に、図５Ａ〜図５Ｃに示すように、相変化記録素子１０を埋めるように、第１エッチングストッパ膜２２a上に酸化シリコンを堆積させ、その後、絶縁保護膜１４及び上部電極１６が露出するまでＣＭＰにより平坦化する。このようにして第３層間絶縁膜２１cを形成する。
【００３２】
次に、図６Ａおよび図６Ｂに示すように、メモリセル領域Ｃと、メモリセル領域Ｃの周囲に設けた周辺回路領域Ｔとの境界であるメモリセル領域Ｃ外周部に、フォトリソグラフィー技術及びエッチングにより、メモリセル領域Ｃを囲む幅４０ｎｍ程度の溝６１を形成する。このときのエッチング深さは、１４０ｎｍ以上とし、第１エッチングストッパ膜２２aに達するまでエッチングする。
【００３３】
＜空隙部形成工程＞
次に、図７Ａ〜図１１Ｃを参照しながら、素子層および相変化記録素子層を挟むようにして形成した第２層間絶縁膜の間であって、ヒータ電極または相変化記録材料層のいずれか一方又は両方の周囲に、内部が真空である空隙部を設ける工程について説明する。
【００３４】
図７Ａ及び図７Ｂに示すように、溝６１に、第１エッチングストッパ膜２２aおよび絶縁保護膜１４と同材料である窒化シリコンを埋設し、幅４０ｎｍ程度の隔壁層５１を形成する。この隔壁層５１によって、メモリセル領域Ｃおよび周辺回路領域Ｔが区画される。
続いて、図７Ｂ及び図７Ｃに示すように、第３層間絶縁膜２１cおよび相変化記録素子１０上に窒化シリコン膜を成膜し、膜厚が２０ｎｍ程度の第２エッチングストッパ膜２２ｂを形成する。
【００３５】
次に、図８Ａおよび図８Ｂに示すように、第３層間絶縁膜２１ｃ及び第２エッチングストッパ膜２２ｂに、コンタクトホールを開口させて第３コンタクトプラグを露出させる。また、相変化記録素子１０上の第２エッチングストッパ膜２２ｂ及びSｉＮ膜１６を除去してコンタクトホールを形成する。その後、各コンタクトホールを埋めるようにタングステンを、第２エッチングストッパ膜２２ｂの全面に成膜する。次に、成長させたタングステン膜をＣＭＰにより平坦化して第２エッチングストッパ膜２２ｂを露出させる。これにより、相変化記録素子１０上に第２コンタクトプラグ３２を形成するとともに、第３コンタクトプラグ３３上に第４コンタクトプラグ３４を形成する。
【００３６】
次に、図９Ａおよび図９Ｂに示すように、メモリセル領域Ｃ内の第２エッチングストッパ膜２２ｂに、フォトリソグラフィー技術及びエッチングにより、第１開口部４１を形成する。この第１開口部４１の直径は、例えば４０ｎｍ程度とする。また、第１開口部４１は、相変化記録素子１０同士の間にマトリックス状に配列する。また、このとき、隣り合う第１開口部１４同士の間隔は例えば４０ｎｍ程度がよい。
【００３７】
次に、図１０Ｂおよび図１０Ｃに示すように、第１開口部４１よりウエットエッチング液を浸入させ、相変化記録素子１０の間を埋めるように堆積させた第３層間絶縁膜２１cをウエットエッチングする。ウエットエッチング液は、酸化シリコンに対するエッチング選択性が高く、窒化シリコンに対するエッチング選択性が低いものを使用する。これにより、相変化記録素子１０の周囲に空隙部１５aが形成される。この際、周辺回路領域Ｔには、メモリセル領域Ｃを囲むように形成した窒化シリコンからなる隔壁層５１があるためウエットエッチング液は浸入しない。また、第１エッチングストッパ膜２２a、第２エッチングストッパ膜２２ｂも窒化シリコンからなるので、ウエットエッチング液で侵されることはなく、素子層が保護される。同様に、相変化記録素子１０は窒化シリコンからなる絶縁保護膜１４で保護されているので、ウエットエッチング液で侵されることはない。
【００３８】
次に、図１１Ａ〜図１１Ｃに示すように、第２エッチングストッパ膜２２ｂ上に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成し、第１開口部４１を封孔する。これにより、相変化記録素子１０の周囲に、内部が真空である空隙部１５が形成される。なお、第２層間絶縁膜２１ｂを形成する際、空隙部１５内に第２層間絶縁膜２１ｂが入り込まないようにするため、低カバレッジの条件で酸化シリコンを成膜することが望ましい。
【００３９】
本発明の実施形態の半導体装置は、相変化記録素子１０の周囲に伝導率の低い、内部が真空である空隙部１５が形成されている。これにより、相変化記録素子１０の周囲を伝導率の高い絶縁膜等で覆う場合よりもさらに高い発熱効率を得ることができる。つまり、相変化記録材料層１２を相転移させるために必要な書き換え電流を低減することができる。
【００４０】
また、本発明の実施形態の半導体装置は、空隙部１５を形成するためのウエットエッチング液を浸入させる第１開口部４１を、平面視して相変化記録素子１０の間を埋めるように規律的に配列している。これにより、ウエットエッチングをする際のエッチングムラを抑えることができるため、空隙部１５aを均一にかつ容易に形成することができる。
【００４１】
また、メモリセル領域Ｃと周辺回路領域Ｔとの境界であるメモリセル領域Ｃの外周部に、
第３層間絶縁膜２１ｃとはエッチング率の異なる材料からなる隔壁層を設けているため、第３層間絶縁膜２１ｃをウエットエッチングし除去する際に、ウエットエッチング液が周辺回路領域Ｔに浸入するのを防ぐことが出来る。
【００４２】
さらに、相変化記録素子１０を覆うように、第３層間絶縁膜２１ｃとはエッチング率の異なる材料からなる絶縁保護膜１４を形成しているため、第３層間絶縁膜２１ｃをウエットエッチングし除去する際に、相変化記録素子１０にエッチングダメージを与えることなく、相変化記録素子１０の周囲に空隙部１５aを形成することができる。
【００４３】
（第二の実施形態）
次に、本発明の第二の実施形態である半導体装置について説明する。
図１２Ａは、本実施形態である半導体装置のメモリセル領域Ｃおよびその周辺回路領域Ｔの境界部周辺を示す平面模式図であり、図１２Ｂおよび図１２Ｃは、図１２ＡのＡ−Ａ’線およびＢ−Ｂ’線に対応する断面模式図である。
図１２Ａ〜図１２Ｃに示す半導体装置が、図２Ａ〜図２Ｃに示す第一の実施形態である半導体装置と異なる点は、第３層間絶縁膜２１ｃをウエットエッチングするための第１開口部４１の構成のみである。
したがって、図２Ａ〜図２Ｃに示す第一の実施形態である半導体装置と同様の部材においては同じ符号を付し、説明を省略する。
【００４４】
以下に、本実施形態に係る第１開口部４１aを及び第１開口部４１a近傍の構成について説明する。
第一の実施形態において、ウエットエッチング液の浸入口である第１開口部４１は、図２Ａに示すように、平面視すると、相変化記録素子１０の間に配置され、相変化記録素子１０と同様にマトリックス状に配列されていた。
しかし、本実施形態に係る第１開口部４１aは、図１２Ａ及び図１２Ｂに示すように、隔壁層５１のメモリセル領域Ｃ側の側面を沿うように、ライン状に形成されている。つまり、第１開口部４１aは、相変化記録素子１０と隔壁層５１の間に位置し、相変化記録素子１０を囲むように形成されている。
【００４５】
次に、本実施形態に係る第１開口部４１aの製造方法について説明する。なお、第２コンタクトプラグ３２および第４コンタクトプラグ３４の形成工程までは第一の実施形態と同様のため、以下には、その後の工程について説明する。
メモリセル領域Ｃ内の第２エッチングストッパ膜２２ｂに、フォトリソグラフィー技術及びエッチングにより、隔壁層５１のメモリセル領域Ｃ側の側面を沿うように、幅４０ｎｍ程度のライン状の第１開口部４１を形成する。この際、平面視して、相変化記録素子１０と重ならないように設計する。
【００４６】
このように、第１開口部４１aを相変化記録素子１０から離して形成することにより、第２エッチングストッパ膜２２ｂ上に酸化シリコンからなる第２層間絶縁膜２１ｂを堆積させ、第１開口部４１aを封孔する時に、第２層間絶縁膜２１ｂが相変化記録素子１０近傍に堆積されることを防止することができる。
【００４７】
（第三の実施形態）
次に、本発明の第三の実施形態である半導体装置について説明する。
図１３Ａは、本実施形態である半導体装置のメモリセル領域Ｃおよびその周辺回路領域Ｔの境界部周辺を示す平面模式図であり、図１３Ｂおよび図１３Ｃは、図１３ＡのＡ−Ａ’線およびＢ−Ｂ’線に対応する断面模式図である。
第一の実施形態において、第３層間絶縁膜２１ｃをウエットエッチングするための第１開口部４１は、第２エッチングストッパ膜２２ｂに形成されており、ウエットエッチング液を浸入させる開口部は第１開口部４１のみであった。しかし、本実施形態においては、開口部が、第１開口部４１および第２開口部４２の２層構造となっている
したがって、本実施形態において第一の実施形態である半導体装置と異なる点は、第１開口部４１、第２開口部４２及びこれらの周辺部材のみであるため、図２Ａ〜図２Ｃに示す半導体装置と同様の部材においては同じ符号を付し、説明を省略する。
以下に、本実施形態に係る第１開口部４１、第２開口部４２、及びそれら近傍の構成について説明する。
【００４８】
図１３Ｂに示すように、第一の実施形態と同様、第１エッチングストッパ膜の上方には第２エッチングストッパ膜２２ｂが形成されている。さらに、第２エッチングストッパ膜２２ｂには第１開口部４１が形成されている。
次に、第２エッチングストッパ膜２２ｂの上方であって、隔壁層５１上には第３エッチングストッパ膜２２ｃが形成されている。第３エッチングストッパ膜２２ｃは第２エッチングストッパ膜２２ｂに、窒化シリコンから構成される。
第３エッチングストッパ膜２２ｃには第１開口部４１とほぼ同じ直径である第２開口部４２が形成されている。このとき、第２開口部４２は平面視すると、図１３Ａに示すように、相変化記録素子１０同士の間、かつ、第１開口部４１同士の間に設けられ、四方を相変化記録素子１０及び第１開口部４１によって囲まれるような構造となっている。さらに、第１開口部４１と第２開口部４２とは重なり合わないように設けられている。
【００４９】
第２エッチングストッパ膜２２ｂと第３エッチングストッパ膜２２ｃとの間であって、第１開口部４１の上部に相当する箇所は内部が真空である空隙部１５aが形成されている。
また、第３エッチングストッパ膜２２ｃ上には酸化シリコンからなる第２層間絶縁膜２１ｂが成膜されている。この第２層間絶縁膜２１ｂが、第２エッチングストッパ膜２２ｂ上の第２開口部４２の下部に相当する箇所にも堆積されている。さらに、第２層間絶縁膜２１ｂによって第２開口部４２が閉塞されている。
【００５０】
また、相変化記録素子１０上には第２コンタクトプラグ３２が形成されている。第２コンタクトプラグ３２は、第２エッチングストッパ膜２２ｂ及び第３エッチングストッパ膜２２ｃを貫通するように形成されている。
【００５１】
以上の構成により、空隙部１５は、第一の実施形態と同様に、隔壁層５１と、第１エッチングストッパ膜２２aと、第２エッチングストッパ膜２２ｂと、によって密閉されている。さらに、空隙部１５aは、隔壁層５１と、第２エッチングストッパ膜２２ｂと、第３エッチングストッパ膜２２ｃと、第２開口部４２の下部に堆積した第２層間絶縁膜２１ｂと、第２コンタクトプラグ３２と、によって密閉されている。
【００５２】
隔壁層５１については、第一の実施形態と同様に、メモリセル領域Ｃと周辺回路領域Ｔとの境界の第１層間絶縁膜２１aと第２層間絶縁膜２１ｂとの間に形成されている。また、隔壁層５１は第１エッチングストッパ膜２２aを貫通し、第１層間絶縁膜２１aに達する深さまで形成されている。
【００５３】
次に、本発明の第三の実施形態に係る第１開口部４１、第２開口部４２、及びその周辺の構成部材の製造方法について説明する。なお、本実施形態は、前述第一の実施形態における、第１エッチングストッパ膜２１a上に酸化シリコンからなる第３層間絶縁膜２１ｃを形成する工程までは同じであるため、この工程よりも後工程を、図面を参照しながら以下に説明する。
【００５４】
まず、図１４Ｂおよび図１４Ｃに示すように、第３層間絶縁膜２１ｃ上および相変化記録素子１０上に窒化シリコン膜を成膜し、膜厚が２０ｎｍ程度の第２エッチングストッパ膜２２ｂを形成する。
【００５５】
次に、図１４Ｂに示すように、メモリセル領域Ｃ内の第２エッチングストッパ膜２２ｂに、第一の実施形態と同様に、フォトリソグラフィー技術及びエッチングにより、第１開口部４１を形成する。また、図１４Ａに示すように、第１開口部４１は、図１４Ａに示すように、相変化記録素子１０同士の間にマトリックス状に配列する。また、このとき、隣り合う第１開口部４１同士の間隔は例えば４０ｎｍ程度がよい。
【００５６】
次に、図１５Ｂおよび図１５Ｃに示すように、第２エッチングストッパ膜２２ｂ上に、酸化シリコンからなる第４層間絶縁膜２１ｄを形成し、第1開口部４１を封孔する。
【００５７】
次に、図１６Ａおよび図１６Ｂに示すように、第一の実施形態における溝６１の形成工程と同様に、メモリセル領域Ｃと周辺回路領域Ｔとの境界であるメモリセル領域Ｃ外周部に、フォトリソグラフィー技術及びエッチングにより、メモリセル領域Ｃを囲む幅４０ｎｍ程度の溝６１を形成する。このときのエッチングは、第１エッチングストッパ膜２２aに達するまで行う。
【００５８】
次に、図１７Ａおよび図１７Ｂに示すように、溝６１に、第１エッチングストッパ膜２２aと同材料である窒化シリコンを埋設し、幅４０ｎｍ程度の隔壁層５１を形成する。
続いて、図１７Ｂおよび図１７Ｃに示すように、第４層間絶縁膜２１ｄ上に窒化シリコン膜を成膜し、膜厚が２０ｎｍ程度の第３エッチングストッパ膜２２ｃを形成する。
【００５９】
次に、図１８Ａ〜図１８Ｃに示すように、第３層間絶縁膜２１ｃ、第２エッチングストッパ膜２２ｂ、第４層間絶縁膜２１ｄおよび第３エッチングストッパ膜２２ｃに、コンタクトホールを開口させて第３コンタクトプラグを露出させる。また、相変化記録素子１０上の第２エッチングストッパ膜２２ｂ、窒化シリコン膜１６、第４層間絶縁膜２１ｄおよび第３エッチングストッパ膜２２ｃを除去してコンタクトホールを形成する。その後、各コンタクトホールを埋めるようにタングステンを、第３エッチングストッパ膜２２ｃの全面に成膜する。次に、成長させたタングステン膜をＣＭＰにより平坦化して第３エッチングストッパ膜２２ｃを露出させる。これにより、相変化記録素子１０上に第２コンタクトプラグ３２を形成するとともに、第３コンタクトプラグ３３上に第４コンタクトプラグ３４を形成する。
【００６０】
次に、図１９Ｂに示すように、メモリセル領域Ｃ内の第３エッチングストッパ膜２２ｃに、フォトリソグラフィー技術及びエッチングにより第３層間絶縁膜２１ｃ及び第４層間絶縁膜２１ｄをウエットエッチングするための、第２開口部４２を形成する。これにより、ウエットエッチング液を浸入させる開口部が、第１開口部４１と第２開口部４２の２層構造となるよう設計する。
また、図１９Ａに示すように、第２開口部４２は、相変化記録素子１０同士の間、かつ、第１開口部４１同士の間にマトリックス状に配列する。つまり、第２開口部４２は、四方を相変化記録素子１０及び第１開口部４１によって囲まれるように配置する。さらに、平面視して、第１開口部４１と第２開口部４２とは重なり合わないように設計する。
【００６１】
次に、図２０Ｂおよび図２０Ｃに示すように、第２開口部４２よりウエットエッチング液を浸入させる。ウエットエッチング液は、第一の実施形態と同様に、酸化シリコンに対するエッチング選択性が高く、窒化シリコンに対するエッチング選択性が低いものを使用する。これにより、まず、メモリセル領域Ｃ内の第４層間絶縁膜２１ｄをウエットエッチングし、第２エッチングストッパ膜２２ｂと第３エッチングストッパ膜２２ｃとの間に空隙部１５aaを設ける。
引き続き、ウエットエッチングを進行させ、第１開口部４１内を封孔していた第４層間絶縁膜２１ｄもウエットエッチングする。さらに、第２エッチングストッパ膜２２ｂ下に形成していた、メモリセル領域Ｃ内の第３層間絶縁膜２１ｃをウエットエッチングし、相変化記録素子１０の周囲に空隙部１５aを設ける。
なお、空隙部１５aaと空隙部１５aとは、第１開口部４１を介して一体となっている。
また、この際、第３層間絶縁膜２１ｃ及び第４層間絶縁膜２１ｄと周辺回路領域Ｔとの間には、メモリセル領域Ｃを囲むように形成している隔壁層５１があるためウエットエッチング液は浸入しない。
【００６２】
次に、第３エッチングストッパ膜２２ｃ上に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成し、第２開口部４２を封孔する。これにより、第２エッチングストッパ膜２２ｂと第３エッチングストッパ２２ｃと間、及び相変化記録素子１０の周囲に、内部が真空である空隙部１５が設けられる。
このとき、第２開口部４２の下部にも酸化シリコンが入り込み第２層間絶縁膜２１ｂが形成されるが、この第２層間絶縁膜２１ｂが第１開口部４１に入り込み、空隙部１５内堆積するのを防ぐために、低カバレッジの条件で酸化シリコンを成膜することが望ましい。
以上の工程により、図１３Ａ〜図１３Ｃに示す、本実施形態である半導体装置を製造することができる。
【００６３】
本発明の実施形態の半導体装置は、ウエットエッチング液を浸入させる開口部が、第１開口部４１と第２開口部４２の２層構造となっている。このため、空隙部１５を均一にかつ容易に形成することができる。
さらに、第１開口部４１と第２開口部４２が、平面視して、重ならないように形成している。このため、酸化シリコンを真空成膜法により成膜し、第２開口部４２を封孔する際、酸化シリコンは第２開口部４２の下方には堆積するが、第１開口部４１内への浸入を制御することができる。つまり、空隙部１５の相変化記録素子１０の周囲への形成を、より正確に行うことが出来、相変化記録素子１０の周囲の真空精度をより高めることができる。
【００６４】
また、図１３Ａに示す本発明の半導体装置においては、第１開口部４１と第２開口部４２を４Ｆ２配置（Ｆは最小加工寸法）で形成していたが、図２１Ａ及び図２１Ｂに示すように８Ｆ２で形成してもよい。これにより第１開口部４１と第２開口部４２との間隔を１Ｆ分確保することができるため、第１開口部４１と第２開口部４２の目ずれマージンを確保することができる。
【００６５】
（第四の実施形態）
次に、本発明の第四の実施形態である半導体装置について説明する。
図２２Ａは、本発明の第四の実施形態である半導体装置のメモリセル領域Ｃおよび周辺回路領域Ｔの境界部周辺を示す平面模式図であり、図２２Ｂおよび図２２Ｃは、図２２ＡのＡ−Ａ’線およびＢ−Ｂ’線に対応する断面模式図である。
第一の実施形態において、ウエットエッチング液が周辺回路領域Ｔへ浸入することを防ぐ隔壁層５１は、メモリセル領域Ｃと周辺回路領域Ｔとの境界に形成されていたが、本実施形態である半導体装置では、図２２Ａ〜図２２Ｃに示すように、隔壁層５１aが複数の相変化記録素子１０からなるメモリ部Ｍを囲むように形成されている。
したがって、本実施形態において第一の実施形態である半導体装置と異なる点は、隔壁層５１a及び隔壁層５１aの周辺部材のみであるため、図２Ａ〜図２Ｃに示す半導体装置と同様の部材においては同じ符号を付し、説明を省略する。
以下に、本実施形態に係る隔壁層５１及びその周辺部材を説明する。
【００６６】
図２２Ａ〜図２２Ｃに示すように、本実施形態に係る隔壁層５１aは、複数の相変化記録素子１０からなるメモリ部Ｍの外周部を沿うように、第１エッチングストッパ膜２２aと第２エッチングストッパ膜２２ｂとの間に形成されている。つまり、隔壁層５１aは、図２２Ａ及び図２２Ｃに示すように、メモリ部Ｍと第４コンタクトプラグ３４との間に位置し、メモリ部Ｍを囲むように形成されている。
これにより、複数の相変化記録素子１０からなるメモリ部Ｍと第３層間絶縁膜２１ｃとが区画されている。
【００６７】
また、図２２Ａ及び図２２Ｃに示すように、隔壁層５１aよって囲まれた領域内において、第１エッチングストッパ膜２２ａと第２エッチングストッパ膜２２ｂとの間に、相変化記録素子１０を囲む真空の空隙部１５が形成されている。
つまり、第１エッチングストッパ膜２２ａ上に形成された第３層間絶縁膜２１ｃと空隙部１５は、隔壁層５１aによって区画されることとなる。
【００６８】
なお、本実施形態における、空隙部１５及び第３層間絶縁膜２１ｃの上部に形成される第２エッチングストッパ膜２２ｂ、第２エッチングストッパ膜２２ｂに形成される第１開口部４１、第１開口部４１を封孔するための第２層間絶縁膜２２ｂの構成は、前述の第一の実施形態とすべて同じである。
【００６９】
次に、本実施形態に係る隔壁層５１a及びその周辺の構成部材の製造方法について説明する。なお、本実施形態は、前述第一の実施形態における、相変化記録素子１０側面を覆うように絶縁保護膜１４を形成する工程までは同じであるため、この工程よりも後工程を、図面を参照しながら以下に説明する。
【００７０】
まず、図２３Ｂおよび図２３Ｃに示すように、複数の相変化記録素子１０からなるメモリ部Ｍを覆うように酸化シリコンを堆積させ、酸化シリコン膜６０を成膜する。このとき、相変化記録素子１０同士の間にも酸化シリコンが入り込み、酸化シリコン膜６０が形成されるが、この相変化記録素子１０同士の間に埋め込まれた酸化シリコン膜６０中に、図２３Ｃに示すようなボイドＶが形成されていても構わない。これは、後述するが、相変化記録素子１０同士の間に形成された酸化シリコン膜６０は、相変化記録素子１０周辺に空隙部１５を形成するためのウエットエッチング工程の際に除去されるためである。
【００７１】
また、酸化シリコン膜６０の膜厚は、相変化記録素子１０間が酸化シリコン膜６０によって埋設される程度の薄膜とすることが好ましい。より具体的には、酸化シリコン膜６０の膜厚は、隣り合う相変化記録素子１０において、それぞれの相変化記録素子１０の側面に形成された絶縁保護膜１４間距離の１／２以下とするのが好ましい。例えば、図２３Ｃにおいて、絶縁保護膜１４間の距離が２０nｍの場合、酸化シリコン膜６０の膜厚は１０nｍとする。
【００７２】
次に、図２４Ａ〜図２４Ｃに示すように、第１エッチングストッパ膜２２a上及びメモリ部Ｍ上部に形成した酸化シリコン膜６０を、異方性エッチングにより除去する。これにより、絶縁保護膜１４、相変化記録素子１０上に形成したＳｉＮ膜１６及び第３コンタクトプラグ３３の上面が露出する。
【００７３】
次に、図２５Ａ〜図２５Ｃに示すように、メモリ部Ｍ及び第１エッチングストッパ膜２２a表面を覆うように、窒化シリコン５１Ａを堆積させる。
【００７４】
次に、図２６Ａ〜図２６Ｃに示すように、メモリセル領域Ｃおよび周辺回路領域Ｔにおいて、メモリ部Ｍを覆うように酸化シリコンを堆積させ、第１エッチングストッパ膜２２a上に第３層間絶縁膜２１ｃを形成する。続いて、SｉＮ膜１６及び窒化シリコン５１Ａが露出するまでＣＭＰにより平坦化する。これにより、メモリ部Ｍの上部に形成していた窒化シリコン５１Ａは除去され、メモリ部Ｍの周囲に形成されていた窒化シリコン５１Ａは残存する。この、メモリ部Ｍの外周部に形成された窒化シリコン５１Ａを隔壁層５１aと呼ぶ。
【００７５】
次に、図２７Ｂ及び図２７Ｃに示すように、第３層間絶縁膜２１ｃ及びメモリ部Ｍの上部に窒化シリコンを成膜し、第２エッチングストッパ膜２２ｂを形成する。
【００７６】
次に、図２８Ｂに示すように、フォトリソグラフィー技術及びエッチングにより、メモリセル領域Ｃ内の第２エッチングストッパ膜２２ｂに、酸化シリコン膜６０をウエットエッチングするための第１開口部４１を形成する
また、図２８Ａに示すように平面視して、第１開口部４１は、相変化記録素子１０同士の間にマトリックス状に配列し、直径は、例えば４０ｎｍ程度とする。
【００７７】
次に、図２９Ａ〜図２９Ｃに示すように、第１開口部４１よりウエットエッチング液を浸入させ、酸化シリコン膜６０をウエットエッチングする。これにより、相変化記録素子１０の周囲に空隙部１５aが形成される。この際、ウエットエッチング液は、窒化シリコンに対するエッチング選択性が低いものを使用する。これにより、隔壁層１５の周辺回路領域Ｔ側に形成された第３層間絶縁膜２１ｃは、隔壁層５１があるためウエットエッチングはされない。つまり、周辺回路領域Ｔは、ウエットエッチング液で侵されることはない。
【００７８】
次に、図３０Ａ及び図３０Ｂに示すように、第３層間絶縁膜２１ｃ及び第２エッチングストッパ膜２２ｂにコンタクトホールを開口させて第３コンタクトプラグを露出させる。また、相変化記録素子１０上の第２エッチングストッパ膜２２ｂ及びSｉＮ膜１６を除去してコンタクトホールを形成する。その後、各コンタクトホールを埋めるようにタングステンを、第２エッチングストッパ膜２２ｂの全面に成膜する。次に、成長させたタングステン膜をＣＭＰにより平坦化して第２エッチングストッパ膜２２ｂを露出させる。これにより、相変化記録素子１０上に第２コンタクトプラグ３２を形成するとともに、第３コンタクトプラグ３３上に第４コンタクトプラグ３４を形成する。
【００７９】
次に、第２エッチングストッパ膜２２ｂ上に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成し、第１開口部４１を封孔する。これにより、変化記録素子１０の周囲に内部が真空である空隙部１５が形成される。
以上の工程により、図２２Ａ〜図２２Ｃに示す、本発明の実施形態である半導体装置を製造することができる。
【００８０】
本実施形態における半導体装置の隔壁層５１は、複数の相変化記録素子１０からなるメモリ部Ｍの周囲を囲むように形成する。つまり、隔壁層５１を形成するために、メモリセル領域Ｃと周辺回路領域Ｔとの境界に溝を形成する工程が不要となり、作製コストを下げることができる。
また、隔壁層５１をメモリ部Ｍ側に近づけることにより、実効的なメモリセル面積を縮小することができる。
【００８１】
（第五の実施形態）
次に、本発明の第五の実施形態である半導体装置について説明する。
図３１Ａは、本発明の第五の実施形態である半導体装置のメモリセル領域Ｃおよび周辺回路領域Ｔの境界部周辺を示す平面模式図であり、図３１Ｂおよび図３１Ｃは、図３１ＡのＡ−Ａ’線およびＢ−Ｂ’線に対応する断面模式図である。
第一の実施形態である半導体装置では、第４コンタクトプラグ３４が、隣接するメモリ部Ｍ同士の間及びメモリ部Ｍの周辺回路領域Ｔ側の側面に沿うように形成されていたが、本実施形態である半導体装置では、さらに、メモリ部Ｍの側面のうち、第４コンタクトプラグ３４が形成されていない側の側面に、第４コンタクトプラグ３４と同形状かつ同材料からなるダミープラグ３４aが形成されている。つまり、メモリ部Ｍの周囲が、第４コンタクトプラグ３４またはダミープラグ３４aより覆われている構成となっている。
また、本実施形態における半導体装置には、第一の実施形態である半導体装置において形成されていた隔壁層５１及び第１開口部４１は形成されていない。
以下に、本実施形態に係る隔壁層５１及びその周辺部材を説明するが、図２Ａ〜図２Ｃに示す半導体装置と同様の部材においては同じ符号を付し、説明を省略する。
【００８２】
図３１Ｃに示すように、第３コンタクトプラグ３３上に、第４コンタクトプラグ３４が形成されている。第４コンタクトプラグ３４は、図３１Ａに示すように、複数の相変化記録素子１０からなるメモリ部Ｍの両側面に一列に配列され、かつ、隣り合う第４コンタクトプラグ３４が一定の間隔となるように形成されている。また、第４コンタクトプラグ３４とメモリ部Ｍとは所定の間隔となるよう配置されている。
【００８３】
メモリ部Ｍの側面のうち、第４コンタクトプラグ３４が形成されていない側の側面には、図３１Ａに示すように、ダミープラグ３４aが形成され、一列に配列されている。このダミープラグ３４aは、第４コンタクトプラグ３４の同材質からなり、かつ、第４コンタクトプラグ３４と同形状である。
また、ダミープラグ３４aは第４コンタクトプラグ３４と同様に、メモリ部Ｍと所定の間隔となるように配置されており、かつ、隣り合うダミープラグ３４aが一定の間隔となるように形成されている。
また、このダミープラグ３４aは４Ｆ２配置に配置されている。
したがって、図３１Ａに示すように、メモリ部Ｍの周囲が、第４コンタクトプラグ３４またはダミープラグ３４aにより覆われている構成となっている。
【００８４】
メモリセル領域Ｃ及び周辺回路領域Ｔにおいて、第１エッチングストッパ膜２２a上に、第４コンタクトプラグ３４及びダミープラグ３４aの周辺回路領域Ｔ側の周囲を覆うように、酸化シリコンからなる、第３層間絶縁膜２１ｃが形成されている。つまり、第３層間絶縁膜２１ｃとメモリ部Ｍは、第４コンタクトプラグ３４またはダミープラグ３４aによって区画されている。
【００８５】
第４コンタクトプラグ３４、ダミープラグ３４a、絶縁保護膜１４及び第３層間絶縁膜２１ｃの上面に、第２層間絶縁膜２１ｂが形成されている。第２層間絶縁膜２１ｂは第１層間絶縁膜２１a及び第３層間絶縁膜２１ｃと同材料である酸化シリコンからなる。
上部電極１３上には、上部電極１３に接続された第２コンタクトプラグ３２が形成されている。第２コンタクトプラグ３２は、第２層間絶縁膜２１ｂを貫通するように形成されている。
【００８６】
第４コンタクトプラグ３４上には、第５コンタクトプラグ３５が形成されている。この第５コンタクトプラグ３５は、第２コンタクトプラグ３２同様に、第２層間絶縁膜２１ｂを貫通するように形成されている。
【００８７】
第４コンタクトプラグ３４及びダミープラグ３４aに囲まれた領域内において、第１エッチングストッパ膜２２aと第２層間絶縁膜２１ｂとの間に、相変化記録素子１０を囲む真空の空隙部１５が設けられている。
さらに、第４コンタクトプラグ３４及びダミープラグ３４aと、メモリ部Ｍとの間にも空隙部１５が設けられており、第３層間絶縁膜２１ｃと空隙部１５が、第４コンタクトプラグ３４及びダミープラグ３４aによって区画されている。
つまり、空隙部１５は、第４コンタクトプラグ３４と、ダミープラグ３４aと、第１エッチングストッパ膜２２aと、第２層間絶縁膜２１ｂと、によって密閉されている。また、相変化記録素子１−の側面には絶縁保護膜１４が形成されており、相変化記録素子１０と空隙部１５とはこの絶縁保護膜１４によって区画されている。
【００８８】
第２層間絶縁膜２１ｂ、第２コンタクトプラグ３２及び第５コンタクトプラグ３５上には、第２層間絶縁膜２１ｂと同材質である酸化シリコンからなる第５層間絶縁膜２１eが形成されている。
【００８９】
なお、本実施形態においては第１の実施形態における第２エッチングストッパ膜２２ｂに相当する膜は形成されていない。
【００９０】
次に、本実施形態である半導体装置の製造方法について説明する。なお、本実施形態は、前述第一の実施形態における、相変化記録素子１０側面を覆うように絶縁保護膜１４を形成し、第１エッチングストッパ膜２２a上に酸化シリコンを堆積させ、相変化記録素子１０を覆うように第３層間絶縁膜１２ｃを形成する工程までは同じであるため、この工程よりも後工程を、図面を参照しながら以下に説明する。
【００９１】
まず、第３層間絶縁膜２１ｃにコンタクトホールを開口させて、第３コンタクトプラグ３３を露出させるとともに、メモリ部Ｍの側面のうち、第３コンタクトプラグ３４が形成されていない側の側面に、ダミープラグ用コンタクトホールを開口させる。ダミープラグ用コンタクトホールは、コンタクトホールと同形状で形成し、メモリ部Ｍと所定の間隔となるよう、一列に配列する。
その後、コンタクトホール及びダミープラグ用コンタクトホールを埋めるようにタングステンを、第３層間絶縁膜２１ｃ及びＳｉＮ膜１６全面に成膜する。次に、図３２Ｂに示すように、成長させたタングステン膜をＣＭＰにより平坦化してＳｉＮ膜１６を露出させる。これにより、第３コンタクトプラグ２２上に第４コンタクトプラグ３４を形成するとともに、メモリ部Ｍの側面のうち、第３コンタクトプラグ３４が形成されていない側の側面に、ダミープラグ３４aを形成する。
【００９２】
以上のように第4コンタクトプラグ３４及びダミープラグ３４aを形成することにより、平面視して、メモリ部Ｍの周囲が、第４コンタクトプラグ３４またはダミープラグ３４aにより覆われている構造となる。
なお、同時に形成する第４コンタクトプラグ３４は第３コンタクトプラグ３３と接続し、コンタクトプラグとして機能するが、ダミープラグ３４aはコンタクトプラグとして機能するものではなく、後述するが、相変化記録素子１０間に内部が真空である空隙部１５を設ける際、相変化記録素子１０間へ酸化シリコンが堆積するのを防ぐ役割として機能する。
【００９３】
次に、図３３Ａ〜図３３Ｃに示すように、第１エッチングストッパ膜２２a上に形成した第３層間絶縁膜２１ｃをウエットエッチング液により除去する。このように、相変化記録素子１０の間を埋めるように堆積させた第３層間絶縁膜２１ｃを除去することにより、第１エッチングストッパ膜２２a上には、相変化記録素子１０、第４コンタクトプラグ３４及びダミープラグ３４aが立設する構造となる。
【００９４】
次に、図３４Ａ〜図３４Ｃに示すように、第１エッチングストッパ膜２２a、メモリ部Ｍ、第４コンタクトプラグ３４及びダミープラグ３４aの上面に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成する。なお、メモリ部Ｍの外周には第４コンタクトプラグ３４及びダミープラグ３４aが密集して立設しており、さらには、低カバレッジの条件で第２層間絶縁膜２１ｂを形成するため、相変化記録素子１０周辺には第２層間絶縁膜２１ｂは入り込まない。これにより、相変化記録素子１０の周囲に、内部が真空である空隙部１５が形成される。
なお、図３４Ｃに示すように、相変化記録素子１０間に第２層間絶縁膜２１ｂが入りこんだ場合でも、相変化記録材料層１２の周囲に空隙部１５が形成されていれば、相変化記録材料層１２の発熱効率の向上は期待できる。
【００９５】
次に、相変化記録素子１０上のＳｉＮ膜１６および第２層間絶縁膜２１ｂを除去し、コンタクトホールを形成する。また、第４コンタクトプラグ３４上の第２層間絶縁膜２１ｂに、コンタクトホールを開口させて、第４コンタクトプラグ３４を露出させる。
その後、図３５Ａおよび図３５Ｂに示すように、各コンタクトホールを埋めるようにタングステンを、第２層間絶縁膜２１ｂ全面に成膜する。次に、成長させたタングステン膜をＣＭＰにより平坦化して第２層間絶縁膜２１ｂを露出させる。これにより、上部電極１３上に第２コンタクトプラグ３２を形成するとともに、第４コンタクトプラグ３４上に第５コンタクトプラグ３５を形成する。
【００９６】
次に、次の工程である配線工程（本明細書中には記載せず）を行うための酸化シリコンからなる第５層間絶縁膜２１eを形成する。
以上の工程により、図３１Ａ〜図３１Ｃに示す、本発明の実施形態である半導体装置を製造することができる。
【００９７】
本実施形態における半導体装置は、平面視して、メモリ部Ｍの周囲が、第４コンタクトプラグ３４またはダミープラグ３４aにより覆われている構造となっている。そのため、周辺回路領域Ｔへのウエットエッチング液の流出を防ぐために、隔壁層を形成する工程が不要である。さらには、ウエットエッチングにより相変化記録素子１０の周囲に空隙部１５aを形成する工程が不要である。そのため、ウエットエッチング液を浸入させるための開口部を有する第２エッチングストッパ膜が不要であるため、従来の半導体装置と比べ、より小型な半導体装置を提供することができる。
【００９８】
また、本実施形態の半導体装置は、第４コンタクトプラグ３４の形成と同時に、ダミープラグ３４aを形成することができ、ダミープラグ３４aに用いる材料も第４コンタクトプラグと同一のものを使用することが可能なため、製造工程を新たに設ける必要がなく、作製コストを下げることができる。
【００９９】
（第六の実施形態）
次に、本発明の第六の実施形態である半導体装置およびその製造方法について説明する。
図３６〜図３８は、本実施形態である半導体装置の一例を示す断面模式図である。
本実施形態である半導体装置では、従来構造を有する半導体装置において、素子層および第２層間絶縁膜２１ｂの間であって、ヒータ電極１１または相変化記録材料層１２のいずれか一方又は両方の周囲に、内部が真空である空隙部１５が設けられている。つまり、本実施形態における半導体装置の構造は、空隙部１５及びその周辺の構造以外は従来構造を有する半導体装置の構造と同様である。
なお、本実施形態で説明する構成及びその材質、形状については、従来の半導体装置の範囲であれば特に限定するものではなく、所定の構成及び所定の材質、形状によって形成されていて構わない。
以下に、本実施形態である半導体装置について、図３６〜図３８を参照しながら説明する。
【０１００】
まず、図３６に示す本実施形態の一例である半導体装置について説明する。
図３６に示すように、素子層上に第１エッチングストッパ膜２２aが形成されており、第１層間絶縁膜２１a及び第１エッチングストッパ膜２２aに第１コンタクトプラグ３１が埋め込まれている。
第１コンタクトプラグ３１上には、ヒータ電極１１が形成されている。さらに、第１エッチングストッパ膜２２aの上部には、第１エッチングストッパ膜２２aと同材質からなる第２エッチングストッパ膜２２ｂが形成されている。ヒータ電極１１の上面は、この第２エッチングストッパ膜２２ｂの上面と概略同一となるよう形成されている。
第２エッチングストッパ膜２２ｂには、ウエットエッチング液を浸入させるための第１開口部４１が設けられている。この第１開口部４１は、後述するが、第１開口部４１を閉塞させる酸化シリコンからなる第４層間絶縁膜２１ｄが相変化記録材料層１２の下部に形成されないよう、相変化記録素子１０から所定の間隔をあけて配置されている。
【０１０１】
次に、ヒータ電極１１及び第２エッチングストッパ膜２２ｂ上には相変化記録材料層１２が形成されている。なお、ヒータ電極１１に電流を流した際、相変化記録材料層１２中のヒータ電極１１との接触面近傍には、相変化記録材料層１２が相転移してできる相変化領域１２aが形成される。
また、相変化記録材料層１２上には上部電極１３が形成されており、ヒータ電極１１、相変化記録材料層１２及び上部電極１３からなる相変化記録層１０が形成されている。
【０１０２】
上部電極１３上にはＳｉＮ膜１６が形成されている。また、相変化記録材料層１２、上部電極１３及びＳｉＮ膜１６の側面を覆うように絶縁保護膜１４が形成されている。さらに、第２エッチングストッパ膜２２ｂ上であって、相変化記録材料層１２、上部電極及１３及びＳｉＮ膜１６の周囲には、絶縁保護膜１４をはさむようにして酸化シリコンからなる第４層間絶縁膜２１ｄが形成されている。第２エッチングストッパ膜２２ｂに形成されている第１開口部４１は、この第４層間絶縁膜２１ｄによって閉塞されている。
また、第１エッチングストッパ膜２２aと第２エッチングストッパ膜２２ｂとの間であって、ヒータ電極１１の周囲には、内部が真空である空隙部１５が設けられている。
【０１０３】
また、第４層間絶縁膜２１ｄ及びＳｉＮ膜１６上に第３エッチングストッパ膜２２ｃが形成されている。さらに、第３エッチングストッパ膜２２ｃ上には第２層間絶縁膜２１ｂが形成されている。
この第２層間絶縁膜２１ｂ、第３エッチングストッパ膜２２ｃ及びＳｉＮ膜１６を貫通するように第２コンタクトプラグ３２が形成されており、上部電極１１と接続している。
【０１０４】
次に、図３７に示す本実施形態の一例である半導体装置について説明する。
図３７に示す本実施形態の一例である半導体装置は、内部が真空である空隙部１５が、第２エッチングストッパ膜２２ｂと第３エッチングストッパ膜２２ｃとの間であって、相変化記録素子層１２の周囲に設けられている。
【０１０５】
また、ウエットエッチング液を浸入させるための第２開口部４２が第３エッチングストッパ膜２２ｃに形成されている。このとき、第２開口部４２は、ウエットエッチング液が相変化記録層１０近傍に堆積しないよう、相変化記録素子１０から所定の間隔をあけて配置されている。
【０１０６】
次に、図３８に示す本実施形態の一例である半導体装置について説明する。
図３８に示す本実施形態の一例である半導体装置は、内部が真空である空隙部１５が、第１エッチングストッパ膜２２aと第２エッチングストッパ膜２２ｂとの間であって、ヒータ電極１１の周囲及び、第２エッチングストッパ膜２２ｂと第３エッチングストッパ膜２２ｃとの間であって。相変化記録素子層１２の周囲に設けられている。
【０１０７】
また、ウエットエッチング液を浸入させるための第１開口部４１及び第２開口部４２が第２エッチングストッパ膜２２ｂ及び第３エッチングストッパ膜２２ｃにそれぞれ形成されている。つまり、ウエットエッチング液を浸入させる開口部が２層構造となっている。このとき、第１開口部４１及び第２開口部４２は、ウエットエッチング液が相変化記録層１０近傍に堆積しないよう、相変化記録素子１０から所定の間隔をあけて配置されている。
【０１０８】
次に、本実施形態である半導体装置の製造方法について説明する。
ここで、本発明の第六の実施形態である半導体装置は、従来構造を有する半導体装置の製造工程に、第２エッチングストッパ膜２２ｂまたは第３エッチングストッパ膜２２ｃのいずれか一方又は両方に、ウエットエッチング液を浸入させるための第１開口部４１又は第２開口部４２のいずれか一方又は両方を設ける工程と、この第１開口部４１又は第２開口部４２のいずれか一方又は両方からウエットエッチング液を浸入させ、ヒータ電極１１または相変化記録材料層１２のいずれか一方又は両方の周囲に、内部が真空である空隙部１５を設ける工程と、を追加することにより製造することができる。
なお、第２エッチングストッパ膜２２ｂ上に相変化記録材料層１２、上部電極１３及びＳｉＮ膜１６を順次積層し、相変化記録層１０を形成する工程までは、従来構造を有する半導体装置の製造方法と同じである。
したがって、相変化記録層１０を形成する工程後の製造方法を以下に説明する。
【０１０９】
まず、図３６に示す本実施形態の一例である半導体装置の製造方法について説明する。
図３６に示す本実施形態の一例である半導体装置は、従来構造を有する半導体装置の製造工程に、第２エッチングストッパ膜２２ｂに、ウエットエッチング液を浸入させるための第１開口部４１を設ける工程と、第１開口部４１からウエットエッチング液を浸入させ、第１エッチングストッパ膜２２a上に形成している第３層間絶縁膜２１ｃを除去することにより、ヒータ電極１１の周囲に内部が真空である空隙部１５を設ける工程と、を追加することにより製造することができる。
【０１１０】
まず、第２エッチングストッパ膜２２ｂ上に相変化記録層１０を形成後、第２エッチングストッパ膜２２ｂに、フォトリソグラフィー技術及びエッチングにより、第１開口部４１を形成する。
また、後述するが、第１開口部４１は、第２エッチングストッパ膜２２ｂ上に形成する第４層間絶縁膜２１ｄにより閉塞される。このとき、第１開口部４１を相変化記録素子１０に近い箇所に形成すると、この第４層間絶縁膜２１ｄが第１開口部４１より、第２エッチングストッパ膜２２ｂ下面にもぐりこみ、相変化記録材料層１２の下部に第４層間絶縁膜２１ｄが成膜されるおそれがある。そのため、第１開口部４１は相変化記録層１０から所定の間隔をあけて配置することが好ましい。
【０１１１】
次に、第１開口部４１よりウエットエッチング液を浸入させ、第３層間絶縁膜２１ｃをウエットエッチングし、除去する。
【０１１２】
次に、第２エッチングストッパ膜２２ｂの上面に、相変化記録材料層１２及び上部電極１３の周囲を囲むように酸化シリコンからなる第４層間絶縁膜２１ｄを真空成膜法により形成する。このとき、第１開口部４１は、この第４層間絶縁膜２１ｄにより閉塞される。これにより、第１エッチングストッパ膜２２aと第２エッチングストッパ膜２２ｂの間であって、ヒータ電極１１の周囲に内部が真空である空隙部１５が形成される。
また、このとき第４層間絶縁膜２１ｄは低カバレッジの条件で形成することが好ましい。
【０１１３】
次に、第４層間絶縁膜２１ｄ及びＳｉＮ膜１６上に第３エッチングストッパ膜２２ｃを形成する。引き続き、第３エッチングストッパ膜２２ｃ上に第２層間絶縁膜２１ｂを形成する。
さらに、第３エッチングストッパ膜２２ｃ及び第２層間絶縁膜２１ｂを貫通するように、上部電極１３と接続する第２コンタクトプラグ３２を形成する。
以上の工程により、本実施形態の一例である、ヒータ電極１１の周囲に、内部が真空である空隙部１５が設けられた半導体装置を製造する。
【０１１４】
次に、図３７に示す本実施形態の一例である半導体装置の製造方法について説明する。
図３７に示す本実施形態の一例である半導体装置は、従来構造を有する半導体装置の製造工程に、第３エッチングストッパ膜２２ｃに、ウエットエッチング液を浸入させるための第２開口部４２を設ける工程と、この第２開口部４２からウエットエッチング液を浸入させ、相変化記録材料層１２の周囲に、内部が真空である空隙部１５を設ける工程と、を追加することにより製造することができる。
【０１１５】
まず、第２エッチングストッパ膜２２ｂの上面に、相変化記録材料層１２及び上部電極１３の周囲に酸化シリコンを堆積させ、第４層間絶縁膜２１ｄを形成する。
次に、第４層間絶縁膜２１ｄ及びＳｉＮ膜１６上に第３エッチングストッパ膜２２ｃを形成する。引き続き、第３エッチングストッパ膜２２ｃに、フォトリソグラフィー技術及びエッチングにより、第２開口部４２を形成する。
【０１１６】
次に、第２開口部４２よりウエットエッチング液を浸入させ、第４層間絶縁膜２１ｄをウエットエッチングし、除去する。
【０１１７】
次に、第３エッチングストッパ膜２２ｃ上に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成する。このとき、第２開口部４２は、この第２層間絶縁膜２１ｂにより閉塞される。これにより、第２エッチングストッパ膜２２ｂと第３エッチングストッパ膜２２ｃの間であって、相変化記録材料層１２の周囲に内部が真空である空隙部１５を形成する。
また、第２層間絶縁膜２１ｂは低カバレッジの条件で形成することが好ましい。
以上の工程により、本実施形態の一例である、相変化記録材料層１２の周囲に、内部が真空である空隙部１５が設けられた半導体装置を製造する。
【０１１８】
次に、図３８に示す本実施形態の一例である半導体装置の製造方法について説明する。
図３８に示す本実施形態の一例である半導体装置は、従来構造を有する半導体装置の製造工程に、第２エッチングストッパ膜２２ｂ及び第３エッチングストッパ膜２２ｃに、ウエットエッチング液を浸入させるための第１開口部４１及び第２開口部４２のそれぞれを設ける工程と、この第１開口部４１及び第２開口部４２の両方からウエットエッチング液を浸入させ、ヒータ電極１１及び相変化記録材料層１２の周囲に、内部が真空である空隙部１５を設ける工程と、を追加することにより製造することができる。
【０１１９】
まず、第２エッチングストッパ膜２２ｂ上に相変化記録素子１０を形成後、第２エッチングストッパ膜２２ｂに、第１開口部４１を形成する。このとき、第１開口部４１は相変化記録素子１０から所定の間隔をあけて配置することが好ましい。
次に、第２エッチングストッパ膜２２ｂの上面に、相変化記録材料層１２及び上部電極１３の周囲に酸化シリコンを堆積させ、第４層間絶縁膜２１ｄを形成する。このとき、第１開口部４１はこの第４層間絶縁膜２１ｄにより閉塞される。
【０１２０】
次に、第４層間絶縁膜２１ｄ及びＳｉＮ膜１６上に第３エッチングストッパ膜２２ｃを形成する。そしてさらに、第３エッチングストッパ膜２２ｃに、第２開口部４２を形成する。
次に、第２開口部４２よりウエットエッチング液を浸入させ、第４層間絶縁膜２１ｄをウエットエッチングし、相変化記録素子１０の周囲に空隙部１５を形成する。引き続きウエットエッチングを進行させ、第１開口部４１内を封孔していた第４層間絶縁膜２１ｄもウエットエッチングする。さらに、第２エッチングストッパ膜２２ｂ下に形成していた、第３層間絶縁膜２２ｃをウエットエッチングし、ヒータ電極１１の周囲に空隙部１５を設ける。
【０１２１】
次に、第３エッチングストッパ膜２２ｃ上に、酸化シリコンからなる第２層間絶縁膜２１ｂを真空成膜法により形成し、第２開口部４２を封孔する。これにより、相変化記録材料層１２及びヒータ電極１１の周囲に内部が真空である空隙部１５を形成する。
以上の工程により、本実施形態の一例である、相変化記録材料層１２及びヒータ電極１１の周囲に、内部が真空である空隙部１５が設けられた半導体装置を製造する。
【０１２２】
本実施形態の半導体装置によると、図３６〜図３８に示すように、ヒータ電極１１に電流を流した際に相変化記録材料層１２に形成される相変化領域１２aが絶縁保護膜１４方向には広がらず、ヒータ電極１１の上方に形成される。これは、ヒータ電極１１または相変化記録材料層１２のいずれか一方又は両方の周囲に、内部が熱伝導率の低い真空である空隙部１５が形成されているため、発熱効率が向上するためである。これにより、相変化記録材料層１２のエッチング時に生じるダメージ層Ｙから相変化領域１２aをより離すことができるため、書き換え電流のバラつきは抑えることができる。
【符号の説明】
【０１２３】
１０…相変化記録素子 １１…ヒータ電極 １２…相変化記録材料層 １３…上部電極 １４…絶縁保護膜 １５…空隙部 ２１a…第１層間絶縁膜 ２１ｂ…第２層間絶縁膜 ２２a…第１エッチングストッパ膜 ２２ｂ…第２エッチングストッパ膜 ３１…第１コンタクトプラグ ３２…第２コンタクトプラグ ４１…第１開口部 ５１…隔壁層
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板の上に形成されたスイッチング素子を含む素子層と、
前記素子層上において、前記スイッチング素子に接続されたヒータ電極、前記ヒータ電極の熱によって相転移する相変化記録材料層及び上部電極が順次積層されてなる相変化記録素子と、
前記相変化記録素子の上に積層された層間絶縁膜と、
前記素子層と前記層間絶縁膜の間にあって前記ヒータ電極または前記相変化記録材料層のいずれか一方又は両方の周囲に形成された真空の空隙部と、
を具備してなることを特徴とする半導体装置。
【請求項２】
複数の前記相変化記録素子が配置されたメモリセル領域と、前記メモリセル領域の周囲に設けられた周辺回路領域とが区画されてなり、前記メモリセル領域に位置する前記相変化記録素子間に、前記空隙部が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記相変化記録素子の前記空隙部に露出する面に絶縁保護膜が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記層間絶縁膜が、酸化シリコンからなることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記メモリセル領域と前記周辺回路領域との境界に形成された隔壁層と、前記素子層上に成膜された第１エッチングストッパ膜と、前記層間絶縁膜の前記素子層側に配置されて第１開口部を有する第２エッチングストッパ膜と、前記第１開口部を閉塞させる前記層間絶縁膜とによって、前記空隙部が区画されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記メモリセル領域内に形成された複数の前記相変化記録素子からなるメモリ部の外周部に形成された隔壁層と、前記素子層上に成膜された第１エッチングストッパ膜と、前記層間絶縁膜の前記素子層側に配置されて第１開口部を有する第２エッチングストッパ膜と、前記第１開口部を閉塞させる前記層間絶縁膜とによって、前記空隙部が区画されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項７】
前記メモリセル領域と前記周辺回路領域との境界に形成された隔壁層と、前記素子層上に成膜された第１エッチングストッパ膜と、前記層間絶縁膜の前記素子層側に配置されて第１開口部を有する第２エッチングストッパ膜と、前記第２エッチングストッパ膜と前記層間絶縁膜との間に配置されて第２開口部を有する第３エッチングストッパ膜と、前記第２開口部を閉塞させる前記層間絶縁膜とによって、前記空隙部が区画されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項８】
前記第２エッチングストッパ膜、前記第３エッチングストッパ膜及び前記隔壁層が、前記層間絶縁膜とはエッチング率の異なる材質により形成されていることを特徴とする請求項５乃至請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記メモリ部の一方の側面に沿うように形成されたダミープラグと、前記メモリ部の他方の側面に沿うように形成されたコンタクトプラグと、前記素子層上に成膜された第１エッチングストッパ膜と、前記層間絶縁膜とによって前記空隙部が区画されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項１０】
前記相変化記録素子のうち、前記ヒータ電極、前記相変化記録材料層及び前記上部電極の周囲に前記空隙部が設けられていることを特徴とする請求項１乃至請求項９の何れか一項に記載の半導体装置。
【請求項１１】
前記相変化記録素子のうち、前記相変化記録材料層及び前記上部電極の周囲に前記空隙部が設けられていることを特徴とする請求項１乃至請求項９の何れか一項に記載の半導体装置。
【請求項１２】
前記相変化記録素子のうち、前記ヒータ電極の周囲に前記空隙部が設けられていることを特徴とする請求項１乃至請求項９の何れか一項に記載の半導体装置。
【請求項１３】
半導体基板上のスイッチング素子を含む素子層上に、ヒータ電極、前記ヒータ電極の熱によって相転移する相変化記録材料層及び上部電極を順次積層して相変化記録素子を形成し、複数の前記相変化記録素子を配置したメモリセル領域と、前記メモリセル領域の周囲に設けた周辺回路領域とを区画する相変化記録素子形成工程と、
前記素子層および前記相変化記録素子層を挟むようにして形成した第２層間絶縁膜の間であって、前記ヒータ電極または前記相変化記録材料層のいずれか一方又は両方の周囲に、内部が真空である空隙部を設ける空隙部形成工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項１４】
前記相変化記録素子形成工程において、前記素子層上に第１層間絶縁膜を形成し、さらに、前記第１層間絶縁膜とはエッチング選択率が異なる第１エッチングストッパ膜を形成してから、前記相変化記録素子を形成すると共に、前記相変化記録素子の形成後に、前記相変化記録素子の側面に絶縁保護膜を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記相変化記録素子形成工程の後の工程であって、前記メモリセル領域及び前記周辺回路領域における前記第１エッチングストッパ膜上に、前記相変化記録素子層の周囲を覆うように、前記第２層間絶縁膜と同じ材質からなる第３層間絶縁膜を形成するとともに、前記第３層間絶縁膜に隔壁層を形成することを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記隔壁層を、前記メモリセル領域と、前記周辺回路領域との境界にある前記第３層間絶縁膜に設けることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第３層間絶縁膜の幅を、前記相変化記録素子間の距離の１／２以下とし、かつ、前記隔壁層を、複数の前記相変化記録素子からなるメモリ部の周囲を囲むように、かつ、前記第３層間絶縁膜を挟むようにして設けることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記相変化記録素子形成工程の後の工程であって、前記第３層間絶縁膜形成後、前記第３層間絶縁膜上に、前記第１エッチングストッパ膜及び隔壁層と同じ材質からなる、第２エッチングストッパ膜を形成することを特徴とする請求項１３乃至請求項１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記第２エッチングストッパ膜形成後、前記第２エッチングストッパ膜上に、前記第２層間絶縁膜と同じ材質からなる第４層間絶縁膜を形成し、前記第４層間絶縁膜上に前記第２エッチングストッパ膜と同じ材質からなる第３エッチングストッパ膜を形成することを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第２層間絶縁膜及び前記第３層間絶縁膜が、前記第１エッチングストッパ膜、前記隔壁層及び前記第２エッチングストッパ膜とはエッチング選択率が異なることを特徴とする請求項１３乃至請求項１９のいずれか一項に記載の半導体装置の製造方法。
【請求項２１】
前記空隙部形成工程において、前記メモリセル領域内の前記第２エッチングストッパ膜に第１開口部を設け、前記第１開口部からウエットエッチング液を流入することにより、前記第３層間絶縁膜をウエットエッチングして空隙部を形成し、前記第２エッチングストッパ膜上に第２層間絶縁膜を真空成膜法により形成して前記第１開口部を封孔することで前記空隙部を真空状態で密閉することを特徴とする請求項１３乃至請求項１８、２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２２】
前記空隙部形成工程において、前記メモリセル領域内の前記第２エッチングストッパ膜及び前記第３エッチングストッパ膜に前記第１開口部、第２開口部をそれぞれ設け、前記第２開口部からウエットエッチング液を流入させて、前記第４層間絶縁膜をウエットエッチングするとともに、前記第１開口部へもウエットエッチング液を流入することにより、前記第３層間絶縁膜をウエットエッチングして空隙部を形成し、前記第３エッチングストッパ膜上に前記第２層間絶縁膜を真空成膜法により形成して前記第２開口部を封孔することで前記空隙部を真空状態で密閉することを特徴とする請求項１３乃至請求項１６及び請求項１８乃至請求項２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２３】
前記第１開口部を、平面視して前記相変化記録素子同士の間の位置に設けることを特徴とする請求項２１または請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記第１開口部を、複数の前記相変化記録素子を囲む位置に設けることを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２５】
前記第２開口部を、平面視して前記第１開口部と重なり合わないように設けることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２６】
前記相変化記録素子形成工程と前記空隙部形成工程との間において、前記第１エッチングストッパ膜上であって、複数の前記相変化記録素子からなるメモリ部の側面を沿うようにダミープラグを形成することを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項２７】
前記ダミープラグを、第４コンタクトプラグと同時に形成することを特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記空隙部形成工程において、前記相変化記録素子形成工程で形成した前期相変化記録素子を挟むように前記第１エッチングストッパ膜の上方に、前記第１エッチングストッパ膜とはエッチング選択率の異なる前記第２層間絶縁膜を真空成膜法により形成して、前記相変化記録素子の周囲に内部が真空である前記空隙部を設けることを特徴とする請求項２６または請求項２７に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
半導体基板の上に形成されたスイッチング素子を含む素子層と、
前記素子層上において、前記スイッチング素子に接続されたヒータ電極、前記ヒータ電極の熱によって相転移する相変化記録材料層及び上部電極が順次積層されてなる相変化記録素子と、
前記相変化記録素子の上に積層された層間絶縁膜と、
前記素子層と前記層間絶縁膜の間にあって前記ヒータ電極または前記相変化記録材料層のいずれか一方又は両方の周囲に形成された真空の空隙部と、
を具備してなることを特徴とする半導体装置。
【請求項２】
複数の前記相変化記録素子が配置されたメモリセル領域と、前記メモリセル領域の周囲に設けられた周辺回路領域とが区画されてなり、前記メモリセル領域に位置する前記相変化記録素子間に、前記空隙部が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記相変化記録素子の前記空隙部に露出する面に絶縁保護膜が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記層間絶縁膜が、酸化シリコンからなることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記メモリセル領域と前記周辺回路領域との境界に形成された隔壁層と、前記素子層上に成膜された第１エッチングストッパ膜と、前記層間絶縁膜の前記素子層側に配置されて第１開口部を有する第２エッチングストッパ膜と、前記第１開口部を閉塞させる前記層間絶縁膜とによって、前記空隙部が区画されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記メモリセル領域内に形成された複数の前記相変化記録素子からなるメモリ部の外周部に形成された隔壁層と、前記素子層上に成膜された第１エッチングストッパ膜と、前記層間絶縁膜の前記素子層側に配置されて第１開口部を有する第２エッチングストッパ膜と、前記第１開口部を閉塞させる前記層間絶縁膜とによって、前記空隙部が区画されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項７】
前記メモリセル領域と前記周辺回路領域との境界に形成された隔壁層と、前記素子層上に成膜された第１エッチングストッパ膜と、前記層間絶縁膜の前記素子層側に配置されて第１開口部を有する第２エッチングストッパ膜と、前記第２エッチングストッパ膜と前記層間絶縁膜との間に配置されて第２開口部を有する第３エッチングストッパ膜と、前記第２開口部を閉塞させる前記層間絶縁膜とによって、前記空隙部が区画されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項８】
前記第２エッチングストッパ膜、前記第３エッチングストッパ膜及び前記隔壁層が、前記層間絶縁膜とはエッチング率の異なる材質により形成されていることを特徴とする請求項５乃至請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記メモリ部の一方の側面に沿うように形成されたダミープラグと、前記メモリ部の他方の側面に沿うように形成されたコンタクトプラグと、前記素子層上に成膜された第１エッチングストッパ膜と、前記層間絶縁膜とによって前記空隙部が区画されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項１０】
前記相変化記録素子のうち、前記ヒータ電極、前記相変化記録材料層及び前記上部電極の周囲に前記空隙部が設けられていることを特徴とする請求項１乃至請求項９の何れか一項に記載の半導体装置。
【請求項１１】
前記相変化記録素子のうち、前記相変化記録材料層及び前記上部電極の周囲に前記空隙部が設けられていることを特徴とする請求項１乃至請求項９の何れか一項に記載の半導体装置。
【請求項１２】
前記相変化記録素子のうち、前記ヒータ電極の周囲に前記空隙部が設けられていることを特徴とする請求項１乃至請求項９の何れか一項に記載の半導体装置。
【請求項１３】
半導体基板上のスイッチング素子を含む素子層上に、ヒータ電極、前記ヒータ電極の熱によって相転移する相変化記録材料層及び上部電極を順次積層して相変化記録素子を形成し、複数の前記相変化記録素子を配置したメモリセル領域と、前記メモリセル領域の周囲に設けた周辺回路領域とを区画する相変化記録素子形成工程と、
前記素子層および前記相変化記録素子層を挟むようにして形成した第２層間絶縁膜の間であって、前記ヒータ電極または前記相変化記録材料層のいずれか一方又は両方の周囲に、内部が真空である空隙部を設ける空隙部形成工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項１４】
前記相変化記録素子形成工程において、前記素子層上に第１層間絶縁膜を形成し、さらに、前記第１層間絶縁膜とはエッチング選択率が異なる第１エッチングストッパ膜を形成してから、前記相変化記録素子を形成すると共に、前記相変化記録素子の形成後に、前記相変化記録素子の側面に絶縁保護膜を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記相変化記録素子形成工程の後の工程であって、前記メモリセル領域及び前記周辺回路領域における前記第１エッチングストッパ膜上に、前記相変化記録素子層の周囲を覆うように、前記第２層間絶縁膜と同じ材質からなる第３層間絶縁膜を形成するとともに、前記第３層間絶縁膜に隔壁層を形成することを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記隔壁層を、前記メモリセル領域と、前記周辺回路領域との境界にある前記第３層間絶縁膜に設けることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第３層間絶縁膜の幅を、前記相変化記録素子間の距離の１／２以下とし、かつ、前記隔壁層を、複数の前記相変化記録素子からなるメモリ部の周囲を囲むように、かつ、前記第３層間絶縁膜を挟むようにして設けることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記相変化記録素子形成工程の後の工程であって、前記第３層間絶縁膜形成後、前記第３層間絶縁膜上に、前記第１エッチングストッパ膜及び隔壁層と同じ材質からなる、第２エッチングストッパ膜を形成することを特徴とする請求項１３乃至請求項１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記第２エッチングストッパ膜形成後、前記第２エッチングストッパ膜上に、前記第２層間絶縁膜と同じ材質からなる第４層間絶縁膜を形成し、前記第４層間絶縁膜上に前記第２エッチングストッパ膜と同じ材質からなる第３エッチングストッパ膜を形成することを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第２層間絶縁膜及び前記第３層間絶縁膜が、前記第１エッチングストッパ膜、前記隔壁層及び前記第２エッチングストッパ膜とはエッチング選択率が異なることを特徴とする請求項１３乃至請求項１９のいずれか一項に記載の半導体装置の製造方法。
【請求項２１】
前記空隙部形成工程において、前記メモリセル領域内の前記第２エッチングストッパ膜に第１開口部を設け、前記第１開口部からウエットエッチング液を流入することにより、前記第３層間絶縁膜をウエットエッチングして空隙部を形成し、前記第２エッチングストッパ膜上に第２層間絶縁膜を真空成膜法により形成して前記第１開口部を封孔することで前記空隙部を真空状態で密閉することを特徴とする請求項１３乃至請求項１８、２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２２】
前記空隙部形成工程において、前記メモリセル領域内の前記第２エッチングストッパ膜及び前記第３エッチングストッパ膜に前記第１開口部、第２開口部をそれぞれ設け、前記第２開口部からウエットエッチング液を流入させて、前記第４層間絶縁膜をウエットエッチングするとともに、前記第１開口部へもウエットエッチング液を流入することにより、前記第３層間絶縁膜をウエットエッチングして空隙部を形成し、前記第３エッチングストッパ膜上に前記第２層間絶縁膜を真空成膜法により形成して前記第２開口部を封孔することで前記空隙部を真空状態で密閉することを特徴とする請求項１３乃至請求項１６及び請求項１８乃至請求項２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２３】
前記第１開口部を、平面視して前記相変化記録素子同士の間の位置に設けることを特徴とする請求項２１または請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記第１開口部を、複数の前記相変化記録素子を囲む位置に設けることを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２５】
前記第２開口部を、平面視して前記第１開口部と重なり合わないように設けることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２６】
前記相変化記録素子形成工程と前記空隙部形成工程との間において、前記第１エッチングストッパ膜上であって、複数の前記相変化記録素子からなるメモリ部の側面を沿うようにダミープラグを形成することを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項２７】
前記ダミープラグを、第４コンタクトプラグと同時に形成することを特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記空隙部形成工程において、前記相変化記録素子形成工程で形成した前期相変化記録素子を挟むように前記第１エッチングストッパ膜の上方に、前記第１エッチングストッパ膜とはエッチング選択率の異なる前記第２層間絶縁膜を真空成膜法により形成して、前記相変化記録素子の周囲に内部が真空である前記空隙部を設けることを特徴とする請求項２６または請求項２７に記載の半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２５Ａ】
【図２５Ｂ】
【図２５Ｃ】
【図２６Ａ】
【図２６Ｂ】
【図２６Ｃ】
【図２７Ａ】
【図２７Ｂ】
【図２７Ｃ】
【図２８Ａ】
【図２８Ｂ】
【図２９Ａ】
【図２９Ｂ】
【図２９Ｃ】
【図３０Ａ】
【図３０Ｂ】
【図３１Ａ】
【図３１Ｂ】
【図３１Ｃ】
【図３２Ａ】
【図３２Ｂ】
【図３３Ａ】
【図３３Ｂ】
【図３３Ｃ】
【図３４Ａ】
【図３４Ｂ】
【図３４Ｃ】
【図３５Ａ】
【図３５Ｂ】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２５Ａ】
【図２５Ｂ】
【図２５Ｃ】
【図２６Ａ】
【図２６Ｂ】
【図２６Ｃ】
【図２７Ａ】
【図２７Ｂ】
【図２７Ｃ】
【図２８Ａ】
【図２８Ｂ】
【図２９Ａ】
【図２９Ｂ】
【図２９Ｃ】
【図３０Ａ】
【図３０Ｂ】
【図３１Ａ】
【図３１Ｂ】
【図３１Ｃ】
【図３２Ａ】
【図３２Ｂ】
【図３３Ａ】
【図３３Ｂ】
【図３３Ｃ】
【図３４Ａ】
【図３４Ｂ】
【図３４Ｃ】
【図３５Ａ】
【図３５Ｂ】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２０１２−５９８２７（Ｐ２０１２−５９８２７Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２００００４（Ｐ２０１０−２００００４）
【出願日】平成２２年９月７日（２０１０．９．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月７日（２０１０．９．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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