半導体装置およびその製造方法
【課題】電流―電圧特性の向上およびオン電流を増大することが可能で、高速動作に優れた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１２の主面に形成され、第1の方向に延在する複数の活性領域と、活性領域を区画する素子分離領域と、半導体基板１２の主面に形成されたものであって、平面視して複数の活性領域に交差する方向に延在する複数のゲート溝と、ゲート溝のそれぞれに埋め込まれた複数のゲート電極２２と、を備えた半導体装置であって、ゲート溝のそれぞれの底面には、第１の方向に延在すると共に、上面７１ａが半導体基板１２の主面よりも低い位置に配置する一対の突起部７１が形成されており、ゲート電極２２は、ゲート絶縁膜２１を介して突起部７１の上面７１ａと内側面７１ｂと外側面７１ｃとを覆ってなる、ことを特徴とする。
【解決手段】半導体基板１２の主面に形成され、第1の方向に延在する複数の活性領域と、活性領域を区画する素子分離領域と、半導体基板１２の主面に形成されたものであって、平面視して複数の活性領域に交差する方向に延在する複数のゲート溝と、ゲート溝のそれぞれに埋め込まれた複数のゲート電極２２と、を備えた半導体装置であって、ゲート溝のそれぞれの底面には、第１の方向に延在すると共に、上面７１ａが半導体基板１２の主面よりも低い位置に配置する一対の突起部７１が形成されており、ゲート電極２２は、ゲート絶縁膜２１を介して突起部７１の上面７１ａと内側面７１ｂと外側面７１ｃとを覆ってなる、ことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年のトランジスタの微細化に伴い、従来のプレーナートランジスタでは短チャネル効果の抑制が困難となってきている。この問題を解決するために、特に高集積化が求められるＤＲＡＭのセルトランジスタにおいては、半導体基板に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタや、チャネル部をひれ（フィン）状に加工したフィン型トランジスタ（Ｆiｎ型ＦＥＴ）が用いられている。
しかし、トレンチゲート型トランジスタでは、上記構成とすることにより、有効チャネル長（ゲート長）を物理的かつ十分に確保することが可能となるが、微細化に伴いゲート電極を埋め込むための溝底部の曲率が大きくなりトランジスタのスイッチング特性が悪化するおそれがある。
その一方で、Ｆiｎ型ＦＥＴでは、微細化しても上記のような問題を克服でき、短チャネル効果の抑制が期待されているため、その形成方法は種々提案されている。
【０００３】
また、特許文献１及び非特許文献１には、Ｆiｎ型ＦＥＴと似た特性を持つトランジスタとしてマルチチャネル型ＦＥＴが開示されている。
以下、従来の構成のマルチチャネル型ＦＥＴを備える半導体装置について、図１８Ａ〜図１８Ｄを参照しながら説明する。
【０００４】
図１８Ａは、従来のマルチチャネル型ＦＥＴを備えた半導体装置１１０の平面模式図である。また、図１８Ｂは図１８Ａに示すＡ−Ａ線における断面模式図である。図１８Ｃは図１８Ａに示すＢ−Ｂ線における断面模式図である。図１８Ｄは図１８Ａに示すＣ−Ｃ線における断面模式図である。
図１８Ｂ及び図１８Ｄに示すように、半導体装置１１０には、ゲート溝１１８の底部であって、活性領域１１６（図１８Ａ参照）を区画している素子分離領域１１４と対向する側面に沿うように、半導体基板１１２の一部からなる一対の突起部１７１が設けられている。
また、図１８Ｂに示すように、ゲート溝１１８には、ゲート絶縁膜１２１を介して、ゲート電極１２２の少なくとも一部が埋め込まれている。また、Ｙ方向において隣り合うゲート電極１２２同士は、素子分離領域１１４によって区画されている。なお、ゲート電極１２２は、第１の導電膜１５７と第２の導電膜１５８との積層膜から構成されている。
これにより、突起部１７１は、内側面がゲート絶縁膜１２１で覆われ、上面及び外側面が素子分離領域１１４によって覆われた構造となっている。
なお、ゲート電極１２２に所定のバイアスをかけたときに形成されるチャネル領域は、ゲート溝１１８の活性領域１１６と対向する側面及び底面に形成されるだけでなく、突起部１７１の内側面にも形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１４１１０７号公報
【非特許文献】
【０００６】
【非特許文献１】S.Kim,et al.,”A Novel Multi-channel Field Effect Transistor (McFET) on Bulk Si for High Performance Sub-80nm Application.” Technical Digest of IEDM, p.639,2004
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したような従来の構成のマルチチャネル型ＦＥＴを備える半導体装置では、チャネル領域として利用できるのは、突起部のうちのゲート電極と対向する内側面、及びゲート溝の底面のみである。そのため、オン電流を十分に確保することができないという問題があった。またその結果、トランジスタ特性を向上させる効果が期待できないという課題もあった。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板の主面に形成され、第1の方向に延在する複数の活性領域と、前記活性領域を区画する素子分離領域と、前記半導体基板の主面に形成されたものであって、平面視して複数の前記活性領域に交差する方向に延在する複数のゲート溝と、前記ゲート溝のそれぞれに埋め込まれた複数のゲート電極と、を備えた半導体装置であって、前記ゲート溝のそれぞれの底面には、前記第１の方向に延在すると共に、上面が前記主面よりも低い位置に配置する一対の突起部が形成されており、前記ゲート電極は、ゲート絶縁膜を介して前記突起部の上面と内側面と外側面とを覆ってなる、ことを特徴とする。
【発明の効果】
【０００９】
上記の構成によれば、ゲート電極が、半導体基板の少なくとも一部からなる突起部を、ゲート絶縁膜を介して覆うように形成されている。つまり、突起部で構成されるトランジスタのチャネル領域は、内側面のみならず外側面もゲート電極で覆われる構成となる。この結果、ゲート電極に所定のバイアスをかけたときに形成されるチャネル領域は、完全空乏化型のチャネル領域となり、電流―電圧特性の向上およびオン電流を増大することが可能となる。これにより、消費電力を抑制し、高速動作に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【００１０】
【図１Ａ】本発明の第１の実施形態である半導体装置の平面レイアウトを示す平面模式図である。
【図１Ｂ】図１Ａ中に示す線分A−Aによる半導体装置の断面模式図である。
【図１Ｃ】図１Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１Ｄ】図１Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図２Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図２Ｂ】図２Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図２Ｃ】図２Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図２Ｄ】図２Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図２Ｅ】図２Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図３Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図３Ｂ】図２Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図３Ｃ】図２Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図３Ｄ】図２Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図３Ｅ】図２Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図４Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図４Ｂ】図４Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図４Ｃ】図４Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図４Ｄ】図４Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図４Ｅ】図４Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図５Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図５Ｂ】図５Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図５Ｃ】図５Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図５Ｄ】図５Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図５Ｅ】図５Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図６Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図６Ｂ】図６Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図６Ｃ】図６Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図６Ｄ】図６Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図６Ｅ】図６Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図７Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図７Ｂ】図７Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図７Ｃ】図７Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図７Ｄ】図７Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図７Ｅ】図７Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図８Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図８Ｂ】図８Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図８Ｃ】図８Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図８Ｄ】図８Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図８Ｅ】図８Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図９Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図９Ｂ】図９Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図９Ｃ】図９Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図９Ｄ】図９Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図９Ｅ】図９Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図１０Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１０Ｂ】図１０Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１０Ｃ】図１０Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１０Ｄ】図１０Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１０Ｅ】図１０Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図１１Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１１Ｂ】図１１Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１１Ｃ】図１１Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１１Ｄ】図１１Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１１Ｅ】図１１Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図１２Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１２Ｂ】図１３Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１２Ｃ】図１３Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１２Ｄ】図１３Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１２Ｅ】図１３Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図１３Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１３Ｂ】図１４Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１３Ｃ】図１４Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１３Ｄ】図１４Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１３Ｅ】図１４Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図１４】本発明の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１５】本発明の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１６】本発明の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１７Ａ】本発明の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１７Ｂ】本発明の実施形態である半導体装置におけるメモリセルアレイの形成領域外に配置される周辺構造の一部の製造工程を説明するための断面模式図である。
【図１８Ａ】従来の半導体装置を説明するための平面模式図である。
【図１８Ｂ】図２１Ａ中に示す線分A−Aによる半導体装置の断面模式図である。
【図１８Ｃ】図２１Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１８Ｄ】図２１Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【発明を実施するための形態】
【００１１】
以下、本発明の半導体装置およびその製造方法について、図面を参照しながら詳細に説明する。
なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
（半導体装置（第１の実施形態））
まず、図１Ａ〜図１Ｄに示す、本発明の第１の実施形態である半導体装置を適用して得られるＤＲＡＭの構造について説明する。
なお、図１Ａは本発明の第一の実施形態である半導体装置を適用して得られるＤＲＡＭの平面模式図である。また、図１Ｂは、図１Ａ中に示す線分Ａ−Ａによる断面模式図である。また、図１Ｃは、図１Ａに示す線分Ｂ−Ｂによる断面模式図である。また、図１Ｄは、図１Ａに示す線分Ｃ−Ｃによる断面模式図である。
ただし、図１Ａ、図Ｃ及び図Ｄにおいては、この半導体装置の特徴部分を見易くするために、一部の構成を省略して示している。
【００１３】
実施形態である半導体装置１０は、図１Ａ〜図１Ｄに示すように、半導体基板１２の主面１２aに形成され、第1の方向に延在する複数の活性領域１６と、活性領域１６を区画するＳＴＩ構造を有する素子分離領域１４と、半導体基板１２の主面１２ａに形成されたものであって、平面視して複数の活性領域１６に交差する方向に延在する複数のゲート溝１８と、ゲート溝１８のそれぞれに埋め込まれた複数の埋め込みゲート電極２２と、を備えている。なお、埋め込みゲート電極２２のうち、平面視して、後述する容量コンタクトプラグ４２と重ならないよう配置された埋め込みゲート電極２２ｄは、第１の方向に延在する活性領域１６を素子分離する機能を有し、動作時には埋め込みゲート電極２２とは異なる電圧が印加されるものである。
また、ゲート溝１８のそれぞれの底面１８aには、第１の方向に延在すると共に、上面７１ａが主面１２ａよりも低い一対の突起部７１が形成されている。突起部７１は、図１Ａに示すように、ゲート溝１８内において活性領域１６と素子分離領域１４との境界に形成される。
また、ゲート電極２２は、ゲート絶縁膜２１を介して突起部７１の上面７１ａと内側面７１ｂと外側面７１ｃとを覆うように形成されている。
【００１４】
図１Ａ〜図１Ｄでは、本実施形態の半導体装置１０の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げる。また、図１Ａでは、ＤＲＡＭのメモリセルアレイ１１のレイアウトの一例を図示する。なお、本実施形態で説明するＤＲＡＭは、図１Ａに示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
また、図１Ａにおいて、Ｘ方向は、ビット線３４の延在方向を示しており、Ｙ方向は、Ｘ方向に対して直交する埋め込みゲート電極２２の延在方向（第２の方向）を示している。Ｙ方向に延在する埋め込みゲート電極２２はワード線として機能する。
【００１５】
また、図１Ａでは、説明の便宜上、メモリセルアレイ１１の構成要素のうち、半導体基板１２、素子分離領域１４、活性領域１６、ゲート溝１８、ゲート電極２２、ビット線３４、容量コンタクトプラグ４２、容量コンタクトパッド４４のみを同一平面上に図示し、これら以外のメモリセルアレイ１１の構成要素の図示を省略する。
また、図１Ｂでは、図１Ａに示すビット線３４を模式的に図示する。
【００１６】
本実施形態における半導体装置１０は、図１Ａ及び図１Ｂに示すメモリセルアレイ１１が形成されるメモリセル領域と、このメモリセル領域の周囲に配置される周辺構造（周辺回路）領域（不図示）と、を有する。
また、図１Ａ及び図１Ｂに示すように、本実施形態の半導体装置１０に設けられたメモリセルアレイ１１は、半導体基板１２と、パッド酸化膜１３と、素子分離領域１４と、活性領域１６と、ゲート溝１８と、トランジスタ１９−１，１９−２と、ゲート絶縁膜２１と、埋め込み型ゲート電極であるゲート電極２２と、埋め込み絶縁膜２４と、不純物拡散領域２８と、開口部３２と、ビット線３４と、キャップ絶縁膜３６と、サイドウォール膜３７と、層間絶縁膜３８と、容量コンタクト孔４１と、容量コンタクトプラグ４２と、容量コンタクトパッド４４と、シリコン窒化膜４６と、キャパシタ４８と、を有する。
【００１７】
図１Ａに示すように、半導体基板１２は、板状とされた基板である。半導体基板１２としては、例えば、ｐ型単結晶シリコン基板を用いることができる。また、図２に示すように、パッド酸化膜１３が、半導体基板１２の上面を覆うように設けられている。パッド酸化膜１３の厚さは、例えば、１０ｎｍとすることができる。
以下、半導体基板１２としてｐ型単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００１８】
図１Ａに示すように、メモリセル領域には、半導体基板１２上に素子分離用溝５１が形成されている。この素子分離用溝５１は、図１Ａに示すＸ方向に対して所定の角度傾斜を持った方向（第１の方向）にライン状に延在するように形成されている。また、素子分離用溝５１は、図１Ａに示すＹ方向に対して所定の間隔で複数形成されている。なお、素子分離用溝５１の深さは、例えば、２５０ｎｍとすることができる。
【００１９】
また、素子分離用溝５１に埋め込み絶縁膜（第２の絶縁膜５３）が埋め込まれることにより、第２の絶縁膜５３及び素子分離用溝５１とからなる素子分離領域１４が形成されている。つまり、素子分離領域１４は第１の方向に延在するように、ライン状に設けられている。また、素子分離領域１４は、Ｙ方向に対して所定の間隔で複数形成されている。このライン状に設けられた素子分離領域１４により、活性領域１６がＹ方向に区画されている。
なお、第２の絶縁膜５３としては、ＣＶＤ法またはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により形成されたシリコン酸化膜、シリコン窒化膜、或いは回転塗布法により形成されたシリコン酸化膜を単層もしくは積層膜として用いることができる。
【００２０】
また、図１Ａに示すように、半導体基板１２には、Ｙ方向に延在するようにゲート溝１８が複数形成されている。これらゲート溝１８は、平面視して複数の活性領域１６を跨ぎ、かつ、ライン状となるよう形成されている。また、ゲート溝１８は、隣接するゲート溝１８間の距離が所定の間隔となるよう設けられている。つまり、ゲート溝１８は、Ｘ方向に対して周期的に配置されている。
また、図１Ｂに示すように、Ｘ方向に周期的に配置されたゲート溝１８の各々には埋め込みゲート電極２２が設けられるが、トランジスタ１９−１および１９−２のゲート電極として機能するのは、平面視して容量コンタクトプラグ４２と一部重なる位置に配置された埋め込みゲート電極２２であり、平面視して容量コンタクトプラグ４２と重ならないよう配置された埋め込みゲート電極２２ｄはトランジスタのゲート電極としては機能しない。すなわち、埋め込みゲート電極２２ｄは活性領域１６を第１の方向に素子分離するためのダミーゲート電極として設けられ、動作時には埋め込みゲート電極２２とは異なった電圧が印加されるように構成される。したがって、活性領域１６は、Ｙ方向を素子分離領域１４で区画され、延在する第１の方向を埋め込みゲート電極２２ｄで区画された島状の活性領域となっている。
なお、ゲート溝１８の深さは、素子分離用溝５１の深さよりも浅く、形成されている。素子分離用溝５１の深さが１５０ｎｍの場合、ゲート溝１８の深さは、例えば、２００ｎｍとすることができる。
【００２１】
また、図１Ｂに示すように、ゲート絶縁膜２１は、ゲート溝１８の側面及び底面を覆うように形成されている。ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
なお、ゲート絶縁膜２１として単層のシリコン酸化膜を用いる場合、ゲート絶縁膜２１の厚さは、例えば、５ｎｍとすることができる。
【００２２】
また、図１Ｂに示すように、埋め込みゲート電極２２は、ゲート絶縁膜２１を介して、ゲート溝１８の下部を埋め込むように形成されている。これにより、埋め込みゲート電極２２の上面２２ａは、半導体基板１２の主面１２ａよりも低い位置に配置されている。好ましくは、ゲート溝１８の深さの１／５から１／２となる厚さ分だけ主面１２ａより低い位置となるように構成する。ここでは８０ｎｍ低い位置とする。
なお、埋め込みゲート電極２２は、第１の導電膜５７と、第２の導電膜５８とを順次積層した構成としてもよい。この場合、第１の導電膜５７としては、窒化チタン膜を用いることができる。この場合、第２の導電膜５８としては、タングステン膜を用いることができる。
【００２３】
本実施形態において、トランジスタ１９−１、１９−２は、図１Ｂに示すように、埋め込みゲート型トランジスタであり、ゲート絶縁膜２１と、埋め込みゲート電極２２と、埋め込み絶縁膜２４と、不純物拡散領域２８と、から概略構成される。
また、トランジスタ１９−１、１９−２は、隣り合うように配置されている。なお、後述するビット線３４に接続して下方に位置する不純物拡散領域２８は、トランジスタ１９−１、１９−２の共通のソース領域として機能する。
【００２４】
また、図１Ｂに示すように、埋め込み絶縁膜２４は、ゲート絶縁膜２１及び埋め込みゲート電極２２が形成されたゲート溝１８を埋め込むように設けられている。これにより、埋め込み絶縁膜２４は、埋め込みゲート電極２２の上面２２ａを覆っている。
また、埋め込み絶縁膜２４の上端は、半導体基板１２の主面１２ａよりも少し突出した構造となっている。また、埋め込み絶縁膜２４の上面２４ａは、パッド酸化膜１３の上面１３ａに対して略面一とされている。
なお、埋め込み絶縁膜２４としては、シリコン窒化膜を用いることができる。
【００２５】
また、図１Ｂに示すように、不純物拡散領域２８は、隣接するゲート溝１８間の半導体基板１２の主面１２ａに設けられている。具体的には、不純物拡散領域２８は、活性領域１６内の上部であって、埋め込みゲート電極２２の両側に形成されている。また、不純物拡散領域２８の上面２８ａは、半導体基板１２の主面１２ａに対して略面一とされている。
また、半導体基板１２がｐ型単結晶シリコン基板の場合、不純物拡散領域２８は、半導体基板１２にｎ型不純物がイオン注入されることで形成される。
なお、不純物拡散領域２８のうち、後述する容量コンタクトプラグ４２に接続して下方に位置する不純物拡散領域２８は、トランジスタ１９−１、１９−２のドレイン領域として機能する。
【００２６】
ここで、以下の説明において、ビット線３４に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のソース領域として機能する不純物拡散領域２８を第１不純物拡散領域２８−１と呼び、容量コンタクトプラグ４２に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のドレイン領域として機能する不純物拡散領域２８を第２不純物拡散領域２８−２と呼ぶこととする。
【００２７】
図１Ｂに示すように、層間絶縁膜３８は、パッド絶縁膜１３の上面１３ａ、及び埋め込み絶縁膜２４の上面２４ａを覆うように設けられている。
層間絶縁膜３８としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、回転塗布法により形成されたＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｒａｓｓ）膜（シリコン酸化膜）を用いることができる。
【００２８】
また、図１Ｂに示すように、開口部３２は、層間絶縁膜３８を貫通し、第１不純物拡散領域２８−１の上部に形成されている。具体的には、開口部３２は、第１不純物拡散領域２８−１の両側に設けられた埋め込み絶縁膜２４の間に位置するように設けられている。これにより、第１不純物拡散領域２８−１の上面２８−１ａが露出される構造となる。
なお、開口部３２は、平面視して、ゲート溝１８の延在する方向（図１ＡにおけるＹ方向）にライン状に形成されている。
【００２９】
また、図１Ｂに示すように、ビット線３４は、開口部３２内に一部が埋め込まれてビット線コンタクト部を形成すると共に、埋め込み絶縁膜２４の上面２４ａおよび第２の絶縁膜５３の上面に接してＸ方向に延在する構成となっている。また、ビット線コンタクト部におけるビット線３４の底面は第１不純物拡散領域２８−１の上面２８−１ａと接触している。これにより、ビット線３４は、第１不純物拡散領域２８−１と電気的に接続されている。
なお、ビット線３４の材料としては、ポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次積層した積層膜や、ポリシリコン膜を形成せずに上記金属を積層した積層膜等を用いることができる。
【００３０】
また、図１Ｂに示すように、キャップ絶縁膜３６は、ビット線３４の上面を覆うように設けられている。キャップ絶縁膜３６は、ビット線３４の上面を保護すると共に、異方性エッチング（具体的には、ドライエッチング）によりビット線３４となる母材（導電膜）をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜３６としては、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。また、キャップ絶縁膜３６の上面３６ａは、層間絶縁膜３８の上面３８ａに対して略面一とされている。
【００３１】
また、図１Ｂに示すように、サイドウォール膜３７は、ビット線３４の側面を覆うように設けられている。サイドウォール膜３７は、ビット線３４の側壁を保護する機能を有する。サイドウォール膜３７としては、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。
【００３２】
また、図１Ｂに示すように、容量コンタクト孔４１は、層間絶縁膜３８及びパッド絶縁膜１３を貫通し、第２不純物拡散領域２８−２の上面２８−２ａの一部を露出するように、パッド絶縁膜１３、埋め込み絶縁膜２４、及び層間絶縁膜３８に形成されている。
【００３３】
また、図１Ｂに示すように、容量コンタクトプラグ４２は、容量コンタクト孔４１を埋め込むように設けられている。容量コンタクトプラグ４２の底面は、第２不純物拡散領域２８−２の上面２８−２ａの一部と接触している。
これにより容量コンタクトプラグ４２は、第２不純物拡散領域２８−２と電気的に接続されている。容量コンタクトプラグ４２の上面４２ａは、層間絶縁膜３８の上面３８ａ及びキャップ絶縁膜３６の上面３６ａに対して略面一とされている。なお、容量コンタクトプラグ４２は、例えば、窒化チタン膜とタングステン膜とを順次積層した積層構造とすることができる。
【００３４】
また、図１Ｂに示すように、容量コンタクトパッド４４は、その一部が容量コンタクトプラグ４２の上面４２ａと接続されるように、層間絶縁膜３８の上面３８ａに設けられている。また、容量コンタクトパッド４４上には、後述するキャパシタ４８を構成する下部電極６１が接続されている。
これにより、容量コンタクトパッド４４は、容量コンタクトプラグ４２と下部電極６１とを電気的に接続している。
【００３５】
ここで、図１Ａに示すように、容量コンタクトパッド４４は、略円盤状とされており、Ｙ方向において、容量コンタクトプラグ４２に対して互い違いの位置に配列されている。これらの容量コンタクトパッド４４は、Ｘ方向において、隣り合うビット線３４間に周期的に配置されている。
つまり、容量コンタクトパッド４４は、Ｙ方向に沿って１つおきに埋め込みゲート電極２２上に容量コンタクトパッド４４の中心部を配置するか、Ｙ方向に沿って１つおきに埋め込みゲート電極２２の側面上方に容量コンタクトパッド４４の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド４４は、Ｙ方向に千鳥状に配置されている。
【００３６】
図１Ｂに示すように、シリコン窒化膜４６は、容量コンタクトパッド４４の外周部を囲むように、層間絶縁膜３８の上面３８ａに設けられている。
キャパシタ４８は、容量コンタクトパッド４４に対してそれぞれ１つ設けられている。
１つのキャパシタ４８は、１つの下部電極６１と、複数の下部電極６１に対して共通の容量絶縁膜６２と、複数の下部電極６１に対して共通の電極である上部電極６３と、を有している。
【００３７】
下部電極６１は、容量コンタクトパッド４４上に設けられており、容量コンタクトパッド４４と接続されている。下部電極６１は、王冠形状とされている。
容量絶縁膜６２は、シリコン窒化膜４６から露出された複数の下部電極６１の表面、及びシリコン窒化膜４６の上面を覆うように設けられている。
上部電極６３は、容量絶縁膜６２の表面を覆うように設けられている。上部電極６３は、複数の下部電極６１間を埋め込むように配置されている。上部電極６３の上面６３ａは、複数の下部電極６１の上端よりも上方に配置されている。
【００３８】
上記構成とされたキャパシタ４８は、容量コンタクトパッド４４を介して、第２不純物拡散領域２８−２と電気的に接続されている。
なお、上部電極６３の上面６３ａを覆う層間絶縁膜（図示せず）、該層間絶縁膜に内設されたコンタクトプラグ（図示せず）、及び該コンタクトプラグと接続された配線（図示せず）等がさらに設けられてＤＲＡＭを構成する。
【００３９】
また、本実施形態において、図１Ａに１６ａ、１６ｂで示したように、ゲート溝１８のそれぞれの底面１８ａには、第１の方向に延在すると共に、その上面７１ａが半導体基板１２の主面１２ａよりも低い一対の突起部７１が形成されている。
以下、この突起部７１について、図１Ｄを参照しながら詳細に説明する。
【００４０】
上述したように、ゲート溝１８は、第１の方向に交わるように、複数の活性領域１６を跨ぎライン状に形成されている。つまり、活性領域１６と及び素子分離領域１４とに渡り形成されている。
このゲート溝１８の底面１８ａのうち、ゲート溝１８と半導体基板１２とが交わる領域、すなわち平面視で活性領域１６と素子分離絶縁膜５３が接する部分には、図１Ｄに示すように、半導体基板１２の一部からなる一対の突起部７１が形成されている。この一対の突起部７１は、活性領域１６の延在する方向である第１の方向に延在するように設けられている。一対を構成する各々の突起部７１は第１の方向に平行に延在し、各々の突起部７１の第１の方向における両端面はゲート溝１８を構成する側面すなわち半導体基板１２に接続している。また、一対の突起部７１は、ゲート溝１８の底面１８aから半導体基板１２の主面１２ａに向かって突出した形状を有している。
【００４１】
突起部７１の上面７１ａは、半導体基板１２の主面１２ａよりも低く位置している。さらに、上面７１ａは不純物拡散領域２８の下面と離間するよう配置されている。
また、突起部７１の活性領域１６側の内側面７１ｂ、及び素子分離領域１４側の外側面７１ｃともに、ゲート絶縁膜２１で覆われている。さらに、このゲート絶縁膜２１を介して、突起部７１の上面７１ａ、内側面７１ｂ及び外側面７１ｃを覆うように埋め込みゲート電極２２が形成されている。
突起部７１の第１の方向の長さは、ゲート溝１８の幅と同じ長さとなる。また、突起部７１のゲート溝１８の延在する方向（図１ＡにおけるＹ方向）における幅は、隣接する突起部７１同士が接触しないよう、つまり、各突起部７１の内側面７１ｂ同士が接触しない構成となっている。ゲート溝１８の幅をＦ値とした場合、個々の突起部７１のＹ方向の幅はＦ値の１／１０〜１／５の範囲で選択することができる。ここでは８ｎｍとする。
また、突起部７１の高さＨは、図１Ｄに示すように、上面７１ａが埋め込みゲート電極２２により覆われるよう設計する。ここでは、高さＨを６０ｎｍとする。本実施形態では、埋め込みゲート電極２２の上面２２ａの位置が、半導体基板１２の主面１２ａよりもゲート溝１８の深さＤの１／５〜１／２だけ低くなるようにしている。突起部７１の上面７１ａの位置は、主面１２ａに対して埋め込みゲート電極２２の上面２２ａの位置よりさらに低い位置となる。例えば、埋め込みゲート電極２２の上面２２ａの位置を主面１２ａよりゲート溝１８の深さＤの１／５だけ低くなるようにした場合には、突起部７１の上面７１ａは、ゲート溝１８の底面より高く、ゲート溝１８の深さＤの１／５より低い範囲の位置となる。また、埋め込みゲート電極２２の上面２２ａの位置を主面１２ａよりゲート溝１８の深さＤの１／２だけ低くなるようにした場合には、突起部７１の上面７１ａは、ゲート溝１８の底面より高く、ゲート溝１８の深さＤの１／２より低い範囲の位置となる。
【００４２】
本実施形態の半導体装置１０では、埋め込みゲート電極２２が、半導体基板１２の少なくとも一部からなる突起部７１を、ゲート絶縁膜２１を介して覆うように形成されている。つまり、突起部７１で構成されるトランジスタのチャネル領域は、内側面７１ｂのみならず外側面７１ｃも埋め込みゲート電極２２で覆われる構成となる。この結果、ゲート電極２２に所定のバイアスをかけたときに形成されるチャネル領域は、完全空乏化型のチャネル領域となり、電流―電圧特性の向上およびオン電流をより増大させることが可能となる。
【００４３】
また、本実施形態の半導体装置１０によれば、突起部７１の上面７１ａの位置を、不純物拡散領域２８よりも低い位置となるよう設けられているので、上面７１ａの位置はＰＮ接合部から離間して配置される。これにより、チャネル領域とＰＮ接合部との相関関係が希薄となり、ＰＮ接合部における電界を緩やかにすることができる。この結果、接合リーク電流を抑制することができる。
【００４４】
（半導体装置の製造方法（第１の実施形態））
次に、本発明の第１の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、半導体基板の主面に第１の方向に延在する第１溝を形成することによって、第１の方向に延在し、第１の幅を有する活性領域を区画する工程と、前記第１溝の内側壁に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜を第１のマスクとしてエッチングして、前記第１溝の底面に、該第１溝の溝幅よりも狭い溝幅を有する第２溝を形成することにより、前記活性領域において前記第１の幅よりも広い第２の幅を有する幅広部を、前記第１の幅を有する幅狭部の下方に形成する工程と、前記第１溝及び前記第２溝に、第２の絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、第１の方向に交差する方向に延在するゲート溝を形成するためのパターンを有する第２のマスクを形成する工程と、前記第２のマスクを用いて前記半導体基板に対し第１異方性エッチングを行って、前記活性領域の前記幅狭部を除去する工程と、さらに続けて、前記幅広部のうち前記幅狭部の直下に位置する前記幅広部を除去する工程と、前記第２のマスクを用いて、第２異方性エッチングを行って、前記第２の絶縁膜の一部を除去することにより、前記ゲート溝の底面であって、平面視して前記活性領域内に、第１の方向に延在する一対の突起部を形成すると共に、前記ゲート溝を形成する工程と、少なくとも前記突起部の外側面、内側面及び上面に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して、前記突起部の外側面、内側面及び上面に、導電膜を成膜する工程と、で概略構成される。
なお、図２Ａ〜図１８Ｂは、本発明の第１の実施形態である半導体装置１０の製造方法の一例を説明する工程図であって、これらの工程を経て、図１Ａ〜図１Ｄに示す半導体装置を製造する。以下の製造方法の説明においては、最小加工寸法を表すＦ値を４０ｎｍとする。
【００４５】
まず、活性領域１６を区画する工程について図２Ａ〜図２Ｅを参照しながら説明する。
なお、図２Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図２Ｂは、図２Ａ中に示す線分Ａ−Ａによる断面模式図である。図２Ｃは、図２Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図２Ｄは、図２Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図２Ｅは、図２Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
はじめに、図２Ｂに示すように、半導体基板１２として加工前のシリコン基板を準備し、その後、半導体基板１２の主面１２ａに、パッド酸化膜１３を形成する。その後、図２Ａ、図２Ｃ及び図２Ｄに示すように、パッド酸化膜１３上に、溝状の開口部６６ａを有したフィールド窒化膜６６を形成する。
このとき、パッド酸化膜１３は酸化シリコン膜からなり、厚さは、例えば、１０ｎｍとすることができる。また、フィールド窒化膜６６は窒化シリコン膜からなり、厚さは、例えば、５０ｎｍとすることができる。
【００４６】
なお、開口部６６ａは、図２Ａに示すように、Ｘ方向に所定の角度傾斜した方向（第１の方向）に対して帯状に延在し、かつＹ方向に所定の間隔で複数形成する。このとき、第１の方向に直交する方向における開口部６６ａの幅は、例えば４０ｎｍとすることができる。
また、開口部６６ａは、第１溝５１ａの形成領域に対応するパッド酸化膜１３の上面１３ａを露出するように形成する。
なお、開口部６６ａは、フィールド窒化膜６６上にパターニングされたフォトレジスト（不図示）を形成し、該フォトレジストをマスクとする異方性エッチングによりフィールド窒化膜６６をエッチングすることで形成する。該フォトレジストは、開口部６６ａの形成後に除去する。
【００４７】
次いで、開口部６６ａを有したフィールド窒化膜６６をマスクとする異方性のドライエッチングを行うことにより、半導体基板１２をエッチングする。これにより、図２Ａ、図２Ｃ及び図２Ｄに示すような、第１の方向に延在する第１溝５１ａを形成する。
また、第１溝５１ａの深さＤ１（半導体基板１２の主面１２ａを基準としたときの深さ）は、例えば、１４０ｎｍとすることができる。
このように、図２Ａ、図２Ｃ及び図２Ｄに示すような第１の方向に延在する第１溝５１ａを形成することにより、第１の方向に直交する方向に第１の幅Ｗ１を有し、第１の方向にライン状に延在する活性領域１６が区画される。なお、説明の便宜上、活性領域１６の一部であって、第１の幅Ｗ１を有し、第１溝５１ａの底面側から主面１２ａ側に向けて突出した部分を幅狭部１６ａとする。
【００４８】
次に、第１溝５１aの内側壁に第１の絶縁膜６８を形成する工程と、活性領域１６において、幅広部１６ｂを幅狭部１６ａの下方に形成する工程について図３Ａ〜図３Ｅを参照しながら説明する。
なお、図３Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図３Ｂは、図３Ａ中に示す線分Ａ−Ａによる断面模式図である。図３Ｃは、図３Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図３Ｄは、図３Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図３Ｅは、図３Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、第１溝５１ａの内面及びフィールド窒化膜６６の上面を覆うように、シリコン酸化膜を成膜する。該シリコン酸化膜は、例えば、ＣＶＤ法により成膜する。
引き続き、ドライエッチングを行うことにより、図３C及び図３Dに示すように、第１溝５１ａの底面及びフィールド窒化膜６６の上面に成膜したシリコン酸化膜をエッチングする。これにより、第１溝５１ａの内側壁である幅狭部１６ａの側面に、シリコン酸化膜が残存し、第１の絶縁膜６８が形成される。このとき、第１の絶縁膜６８の厚さは、第１溝５１aを埋め込まない程度とし、好ましくは、８ｎｍとする。
【００４９】
次に、図３Ｃ〜図３Ｅに示すように、第１の絶縁膜６８を第１のマスクとする異方性のドライエッチングを行うことにより、第１溝５１ａの下方の半導体基板１２をエッチングする。これにより、第１溝５１aの底面に、第１溝５１ａの溝幅よりも狭い溝幅を有する第２溝５１ｂを形成する。
また、第２溝５１ｂの深さＤ２（第１溝５１ａの底面を基準としたときの深さ）は、例えば、１１０ｎｍとすることができる。
また、図３Ｃ及び図３Ｄに示すように、第２溝５１ｂを形成することにより、第１溝５１ａと第２溝５１ｂとからなり、かつ、その深さがＤ１＋Ｄ２で２５０ｎｍとなる素子分離用溝５１が形成される。
また、第２溝５１ｂを形成することにより、活性領域１６において第１の幅Ｗ１よりも広い第２の幅Ｗ２を有する幅広部１６ｂが幅狭部１６ａの下方に形成される。このとき、第１の幅Ｗ１と第２の幅Ｗ２の差分（Ｗ２−Ｗ１）の半分は第１の絶縁膜６８の厚さに相当し、後述する突起部７１の幅となる。
【００５０】
次に、活性領域１６の外側壁を覆うように素子分離領域１４を形成する工程について図４Ａ〜図４Ｅを参照しながら説明する。
なお、図４Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図４Ｂは、図４Ａ中に示す線分Ａ−Ａによる断面模式図である。図４Ｃは、図４Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図４Ｄは、図４Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図４Ｅは、図４Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、第１溝５１ａ及び第２溝５１ｂからなる素子分離用溝５１に絶縁膜を埋設すると共に、その上面５３ａがパッド酸化膜１３の上面１３ａに対して略面一となるように、第２の絶縁膜５３を形成する。これにより、絶縁膜である第２の絶縁膜５３と、素子分離用溝５１とからなる素子分離領域１４を形成する。
以下、素子分離領域１４の形成方法について具体的に説明する。
【００５１】
まず、ＣＶＤ法またはＨＤＰ法により形成されたシリコン酸化膜、或いはＳＯＧ法により形成された塗布系のシリコン酸化膜を、素子分離用溝５１に埋め込むことで、第２の絶縁膜５３を形成する。つまり、第２の絶縁膜５３は、第１の絶縁膜６８と同材料であるシリコン酸化膜からなる。
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、フィールド窒化膜６６の上面に成膜されている第２の絶縁膜５３を除去し、平坦化する。さらに、ＨＦ含有溶液により第２の絶縁膜５３をエッチングすることにより、素子分離用溝５１に、その上面５３ａがパッド酸化膜１３の上面１３ａに対して略面一とされた第２の絶縁膜５３を形成する。
これにより、素子分離用溝５１及び第２の絶縁膜５３よりなり、第１の方向に延在するライン状の素子分離領域１４が形成される。この素子分離領域１４により、図４Ａ及び図４Ｃに示すように、活性領域１６がＹ方向に区画される。つまり、活性領域１６を構成する幅狭部１６ａ及び幅広部１６ｂの外側壁を覆うように素子分離領域１４される。
その後、熱燐酸によりフィールド窒化膜６６を除去する。これにより、パッド酸化膜１３の上面１３ａが露出される。
【００５２】
なお、素子分離領域１４を、シリコン酸化膜からなる熱酸化膜（不図示）と、第２の絶縁膜５３とから構成される積層絶縁膜としてもよい。この場合、該熱酸化膜が、素子分離用溝５１の内側面と第２の絶縁膜５３との間に位置するよう配置し、膜厚は、例えば２ｎｍとする。
このように、素子分離用溝５１の内側面を覆うように熱酸化膜を形成することで、第１溝５１ａを形成する際のドライエッチングにより、第１溝５１ａの内面に形成されたダメージ層を該熱酸化膜内に取り込むことが可能となる（つまり、第１溝５１ａの内面のダメージ層を除去することが可能となる）ので、リーク源を低減することができる。
【００５３】
次に、ゲート溝１８を形成するためのパターンを有する第２のマスク６７を形成する工程について図５Ａ〜図５Ｅを参照しながら説明する。
なお、図５Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図５Ｂは、図５Ａ中に示す線分Ａ−Ａによる断面模式図である。図５Ｃは、図５Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図５Ｄは、図５Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図５Ｅは、図５Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、パッド酸化膜１３の上面１３ａ及び第２の絶縁膜５３の上面５３ａに、アモルファスカーボン膜６７Ａと有機塗布膜からなる反射防止膜６７Ｂを順次積層する。アモルファスカーボン膜６７Ａの膜厚は２００ｎｍとし、反射防止膜６７Ｂの膜厚は３０ｎｍとする。
次に、反射防止膜６７Ｂ上に、後述するゲート溝１８を形成するためのパターンを有するフォトレジスト膜６７Ｃを形成する。これにより、アモルファスカーボン膜６７Ａと反射防止膜６７Ｂとフォトレジスト膜６７Ｃとが順次積層されたマルチレイヤーレジスト構造を有する第２のマスク６７を形成する。
次いで、フォトレジスト膜６７Ｃをマスクとする異方性のドライエッチング行う。これにより、マスク６７に開口部６７Ｄを形成する。
なお、図５Ａに示すように、開口部６７Ｄは、第１の方向に交差する方向である第２の方向（図５ＡにおけるＹ方向）に延在するとともに、隣接する開口部６７Ｄ同士が所定の間隔となるよう形成する。
【００５４】
次に、アモルファスカーボン膜６７Ａをマスクとした第１異方性エッチングにより、幅狭部１６ａ、及びこの幅狭部１６ａの直下に位置する幅広部１６ｂを除去する工程について図６Ａ〜図６Ｅを参照しながら説明する。
なお、図６Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図６Ｂは、図６Ａ中に示す線分Ａ−Ａによる断面模式図である。図６Ｃは、図６Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図６Ｄは、図６Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図６Ｅは、図６Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
開口部６７Ｄを有する第２のマスク６７をマスクとし、アモルファスカーボン膜６７Ａをドライエッチングする。これにより、アモルファスカーボン膜６７Ａに、ゲート溝１８を形成するためのパターン（開口部６７Ｅ）が形成される。また、これにより、ゲート溝１８の形成領域に対応するパッド酸化膜１３の上面１３ａが露出される。
【００５５】
アモルファスカーボン膜６７Ａに、ゲート溝１８を形成するためのパターンを形成した後、フォトレジスト膜６７Ｃ及び反射防止膜６７Ｂを除去する。
次いで、開口部６７Ｅを有するアモルファスカーボン膜６７Ａをマスクとした第１異方性エッチングにより、素子分離領域１４及び活性領域１６の幅狭部１６ａをエッチングする。
そして、さらに第１異方性エッチングを続けて、活性領域１６の幅広部１６ｂのうち、幅狭部１６ａの直下に位置する部分を除去する。
【００５６】
なお、第１異方性エッチングのエッチング条件は、第１の絶縁膜６８及び第２の絶縁膜５３よりも、半導体基板１２に対して高いエッチング速度を有することとする。具体的には、第１異方性エッチングには、塩素ガス含有プラズマや臭素ガス含有プラズマを用いる。
これにより、第１の絶縁膜６８の下方に位置し、半導体基板１２の一部からなる突起部７１を形成することができる。つまり、幅狭部１６ａを第１異方性エッチングにより除去した後、幅広部１６ｂのうち幅狭部１６ａの直下に位置する部位を第１異方性エッチングする際、第１の絶縁膜６８のエッチング速度が半導体基板１２のエッチング速度より遅いため、幅広部１６ｂのうち第１の絶縁膜６８の下方に位置する部分をエッチングせずに残存させることができる。
【００５７】
次に、上記第２のマスクを用いて、第２異方性エッチングを行って、第２の絶縁膜の一部を除去することにより、ゲート溝の底面であって、平面視して活性領域内に、第１の方向に延在する一対の突起部を形成すると共に、ゲート溝を形成する工程について図７Ａ〜図７Ｅを参照しながら説明する。
なお、図７Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図７Ｂは、図７Ａ中に示す線分Ａ−Ａによる断面模式図である。図７Ｃは、図７Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図７Ｄは、図７Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図７Ｅは、図７Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
第１異方性エッチングの際にマスクとして用いたアモルファスカーボン膜６７Ａを除去せずに第２異方性エッチングを行い、第２の絶縁膜５３をエッチングする。なお、第２異方性エッチングのエッチング条件は、半導体基板１２よりも第２の絶縁膜５３に対して高いエッチング速度を有することとする。具体的には、第２異方性エッチングにはＣ４Ｆ8等の高次フロンガスを含有するプラズマを用いる。
これにより、半導体基板１２の一部からなる突起部７１を残存させた状態で、突起部７１の外側面７１ｃ側に位置する第２の絶縁膜５３の一部を除去することができる。その結果、突起部７１の上面７１ａ、外側面７１ｃ及び内側面７１ｂが露出する。
また、第２異方性エッチングにより、深さ（半導体基板１２の主面１２ａからゲート溝１８の底面１８ａまでの深さ）Ｄ３を有し、Ｙ方向に延在し、かつ素子分離領域１４の一部を分断するゲート溝１８を形成する。なお、ゲート溝１８は、ライン状であって、活性領域１６の延在する方向である第１の方向に交差する方向（第２の方向）に延在するように形成される。
なお、ゲート溝１８の深さＤ３は、第１溝５１ａの深さＤ１よりも深くする。例えば、第１溝５１ａの深さが１４０ｎｍの場合、ゲート溝１８の深さＤ３は、例えば、２００ｎｍとすることができる。また、ゲート溝１８の深さＤ３は、第１溝５１ａの深さＤ１と第２溝５１ｂの深さＤ２の合計（Ｄ１＋Ｄ２）よりも浅くなるようにする。
【００５８】
なお、上記第２異方性エッチングによる第２の絶縁膜５３のエッチング量は、２００ｎｍ程度とする。つまり、第２異方性エッチング後の第２の絶縁膜５３の上面とゲート溝１８の底面とは略同一面となる。この結果、ゲート溝１８の底面であって、平面視して活性領域１６内に一対の突起部７１を形成することができる。また、この一対の突起部７１は、第１の方向に延在するように形成される。また、図７Ｄに示すように、突起部７１の第２の方向における幅は、第１の絶縁膜６８の厚さと略同一となる。つまり、幅広部１６ｂの第２の幅Ｗ２と、幅狭部１６ａの第１の幅Ｗ１との差分（Ｗ２−Ｗ１）の半分に相当する。
本実施形態では、上記のように、半導体基板からなる活性領域１６を先にエッチングし、その後、素子分離絶縁膜５３をエッチングしている。本実施形態の製造方法では上記順番に工程を進めることが必要であり、逆に実施することはできない。先に素子分離絶縁膜５３を掘り下げてしまうと、突起部となるべき活性領域の幅広部１６ｂの頂部が露出してしまい、突起部７１を形成できなくなるからである。
【００５９】
次に、ゲート絶縁膜２１を形成する工程について図８Ａ〜図８Ｅを参照しながら説明する。
なお、図８Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図８Ｂは、図８Ａ中に示す線分Ａ−Ａによる断面模式図である。図８Ｃは、図８Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図８Ｄは、図８Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図８Ｅは、図８Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
マスクとして用いたアモルファスカーボン膜６７Ａを除去した後、熱酸化法により、ゲート溝１８の底面及び側面を覆うようにゲート絶縁膜２１を形成する。具体的には、ゲート絶縁膜２１は、突起部７１の外側面７１ｃ、内側面７１ｂ及び上面７１aを覆うように形成する。なお、ゲート絶縁膜２１を形成する際、ゲート溝１８内を埋め込まない厚さで形成する。
ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜、シリコン酸化膜を窒化した膜、シリコン酸化膜上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
なお、ゲート絶縁膜２１として単層のシリコン酸化膜を用いる場合、ゲート絶縁膜２１の厚さは、例えば、５ｎｍとすることができる。
【００６０】
次に、導電膜からなる埋め込みゲート電極２２を形成する工程について図９Ａ〜図９Ｅ及び図１０Ａ〜図１０Ｅを参照しながら説明する。
なお、図９Ａ、図１０Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図９Ｂ、図１０Ｂはそれぞれ、図９Ａ、図１０Ａ中のそれぞれに示す線分Ａ−Ａによる断面模式図である。図９Ｃ、図１０Ｃはそれぞれ、図９Ａ、図１０Ａ中のそれぞれに示す線分Ｂ−Ｂによる断面模式図である。図９Ｄ、図１０Ｄはそれぞれ、図９Ａ、図１０Ａ中のそれぞれに示す線分Ｃ−Ｃによる断面模式図である。図９Ｅ、図１０Ｅはそれぞれ、図９Ａ、図１０Ａ中のそれぞれに示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、ゲート絶縁膜２１が形成されたゲート溝１８を埋め込むように、第１の導電膜５７と、第２の導電膜５８とを順次成膜する。具体的には、ゲート絶縁膜２１を介して、突起部７１の外側面７１ｃ、内側面７１ｂ及び上面７１aを覆うように、第１の導電膜５７と、第２の導電膜５８とを順次成膜する。このとき、図９Ａに示す構造体の上面側は、第２の導電膜５８により覆われる。つまり、図９Ｂに示すように、パッド酸化膜１３及び第２の絶縁膜５３それぞれの上面１３ａ、５３ａは、第１の導電膜５７及び第２の導電膜５８に覆われる。
より具体的には、ＣＶＤ法により、第１の導電膜５７として窒化チタン膜（例えば、厚さ５ｎｍ）を成膜した後、第２の導電膜５８としてタングステン膜（例えば、厚さ１００ｎｍ）を成膜する。これにより、ゲート溝１８は窒化チタン膜とタングステン膜で完全に埋設される。
【００６１】
次に、図１０Ａ〜図１０Ｅに示すように、第１の導電膜５７及び第２の導電膜５８を全面エッチバックすることで、ゲート溝１８の下部に、埋め込みゲート電極２２の構成要素となる第１の導電膜５７及び第２の導電膜５８を残存させる。
これにより、ゲート溝１８の下部に、ゲート絶縁膜２１を介して、第１及び第２の導電膜５７、５８よりなる埋め込みゲート電極２２が形成される。また、埋め込みゲート電極２２の上面２２ａは、半導体基板１２の主面１２ａよりも低い位置に配置される。
なお、エッチバックは、例えば、半導体基板１２の主面１２ａからエッチバック後の第１の導電膜５７及び第２の導電膜５８の上面（埋め込みゲート電極２２の上面）２２ａまでの深さＤ４が８０ｎｍとなるように行なう。ここでは深さＤ４を８０ｎｍとしたが、ゲート溝１８の深さの１／５〜１／２の範囲とすることができる。
【００６２】
次に、ゲート溝１８を埋め込むように埋め込み絶縁膜２４を形成する工程について図１１Ａ〜図１１Ｅを参照しながら説明する。
なお、図１１Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図１１Ｂは、図１１Ａ中に示す線分Ａ−Ａによる断面模式図である。図１１Ｃは、図１１Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図１１Ｄは、図１１Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図１１Ｅは、図１１Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
ゲート溝１８を埋め込むと共に、その上面２４ａがパッド酸化膜１３の上面に対して略面一とされた埋め込み絶縁膜２４を形成する。
具体的には、まず、ＣＶＤ法、ＨＤＰ法、或いはＳＯＧ法を用いて、ゲート溝１８及び開口部６７Ｅを埋め込むシリコン酸化膜７４を成膜する。このとき、図示してはいないが、パッド酸化膜１３及び第２の絶縁膜５３それぞれの上面にもシリコン酸化膜７４が成膜される。
その後、ＣＭＰ法により、パッド酸化膜１３及び第２の絶縁膜５３それぞれの上面よりも上方に成膜されたシリコン酸化膜７４を除去することで、ゲート絶縁膜２１及び埋め込みゲート電極２２が形成されたゲート溝１８を埋め込むように埋め込み絶縁膜２４を形成する。これにより、埋め込みゲート電極２２の上面２２ａを覆うように、埋め込み絶縁膜２４が形成される。
【００６３】
次に、不純物拡散領域２８を形成する工程について図１２Ａ〜図１２Ｅを参照しながら説明する。
なお、図１２Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図１２Ｂは、図１２Ａ中に示す線分Ａ−Ａによる断面模式図である。図１２Ｃは、図１２Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図１２Ｄは、図１２Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図１２Ｅは、図１２Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
図１１Ｂ及び図１１Ｃに示す構造体の上面側から（図１２Ｂ及び図１２Ｃにおける矢印参照）、パッド酸化膜１３を介して、半導体基板１２の主面１２ａに、半導体基板１２とは異なる導電型の不純物（この場合、ｎ型不純物）をイオン注入する。これにより、その上面が半導体基板１２の主面１２ａに対して略面一とされた不純物拡散領域２８を形成する。
具体的には、ｎ型不純物としてリン（Ｐ）を、エネルギーが５０ＫｅＶ、ドーズ量が１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２の条件で半導体基板１２の主面１２ａにイオン注入することで、不純物拡散領域２８を形成する。
このとき、不純物拡散領域２８は、活性領域１６内の上部であって、埋め込みゲート電極２２を挟んで第１の方向の両側に形成する。
なお、不純物拡散領域２８のうち、後述する容量コンタクトプラグ４２に接続して下方に位置する不純物拡散領域２８は、トランジスタ１９−１、１９−２のドレイン領域として機能する。
【００６４】
ここで、以下の説明の便宜上、後述するビット線３４に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のソース領域として機能する不純物拡散領域２８を第１不純物拡散領域２８−１と呼び、容量コンタクトプラグ４２に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のドレイン領域として機能する不純物拡散領域２８を第２不純物拡散領域２８−２と呼ぶこととするが、これは、各不純物拡散領域２８の機能を区別し説明するためである。
【００６５】
次に、図１３Ａ〜図１３Ｅに示す製造工程について説明する。
なお、図１３Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図１３Ｂは、図１３Ａ中に示す線分Ａ−Ａによる断面模式図である。図１３Ｃは、図１３Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図１３Ｄは、図１３Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図１３Ｅは、図１３Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
埋め込み絶縁膜２４間に形成されたパッド酸化膜１３を選択的に除去することで、第１の不純物拡散領域２８−１の上面２８−１aを露出する開口部３２を形成する。
具体的には、パッド酸化膜１３上に、埋め込み絶縁膜２４間に形成されたパッド酸化膜１３を露出する溝状の開口部（図示せず）を有したフォトレジスト（図示せず）を形成し、その後、該溝状の開口部から露出されたパッド酸化膜１３を選択的にエッチング（例えば、ウエットエッチング）することで、第１の不純物拡散領域２８−１の上面２８−１ａを露出する開口部３２を形成する。上記エッチング後、フォトレジスト（図示せず）を除去する。
なお、パッド酸化膜１３を除去し、パッド酸化膜１３の替わりとなるシリコン酸化膜（図示せず）を別途形成し、その後、埋め込み絶縁膜２４間に形成された該シリコン酸化膜を除去することで、第１の不純物拡散領域２８−１の上面を露出する開口部３２を形成してもよい。
【００６６】
次に、第１の不純物拡散領域２８−１に電気的に接続するビット線３４を形成する工程について図１４を参照しながら説明する。
なお、図１４は、図１Ｂに示す本実施形態に係る半導体装置１０の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
開口部３２内にその一部を埋め込みビット線コンタクト部を形成するとともに、埋め込み絶縁膜２４の上面２４ａおよび素子分離絶縁膜５３の上面に接してＸ方向に延在するビット線３４を形成する。これにより、不純物拡散領域２８のうち、ゲート溝１８を挟んで一方に配置された第１の不純物拡散領域２８−１の上面と接触し、電気的に接続されたビット線３４が形成される。
具体的には、埋め込み絶縁膜２４の上面２４ａ、パッド酸化膜１３の上面及び素子分離領域１４の上面に、開口部３２を埋め込むように、例えば、図示していないポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次成膜することによりビット線３４を構成する積層膜を形成する。なお、上記ポリシリコン膜を形成させずに、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次積成膜させてもよい。
【００６７】
次いで、ビット線３４の一部を構成するタングステン膜上に、後述するキャップ絶縁膜３６の母材となるシリコン窒化膜（不図示）を成膜する。その後、フォトリソグラフィ技術により、該シリコン窒化膜上に、ビット線３４の形成領域を覆うフォトレジスト（不図示）を形成する。
次いで、該フォトレジストをマスクとするドライエッチングにより、上述したキャップ絶縁膜３６の母材となるシリコン窒化膜と、ビット線３４を構成するタングステン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びポリシリコン膜とをパターニングすることで、シリコン窒化膜よりなるキャップ絶縁膜３６と、ポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜よりなるビット線３４と、を同時に形成する。
【００６８】
次いで、ビット線３４の側面、及びキャップ絶縁膜３６を覆うように、図示していないシリコン窒化膜及びシリコン酸化膜を順次成膜し、その後、該シリコン酸化膜及び該シリコン窒化膜を全面エッチバックすることにより、キャップ絶縁膜３６の側面及びビット線３４の側面を覆うサイドウォール絶縁膜３７を形成する。
【００６９】
このように、シリコン窒化膜と、シリコン酸化膜とを順次積層させることでサイドウォール絶縁膜３７を形成することにより、後述する層間絶縁膜３８として、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、回転塗布法により形成されたＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｒａｓｓ）膜（シリコン酸化膜）を成膜した際、シリコン酸化膜の濡れ性が改善されるため、シリコン酸化膜中へのボイドの発生を抑制できる。
【００７０】
次いで、パッド酸化膜１３の上面１３ａ、埋め込み絶縁膜２４の上面２４ａに、サイドウォール絶縁膜３７を覆うと共に、キャップ絶縁膜３６の上面３６ａに対して略面一とされた上面３８ａを有した層間絶縁膜３８を形成する。これにより、キャップ絶縁膜３６の上面３６ａが、層間絶縁膜３８から露出される。
【００７１】
具体的には、まず、パッド酸化膜１３の上面１３ａ、埋め込み絶縁膜２４の上面２４ａに、サイドウォール膜３７を覆うように、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ２膜）を成膜する。なお、回転塗布法によりＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｒａｓｓ）膜（シリコン酸化膜）を成膜してもよい。回転塗布法を採用した場合は、熱処理を行なうことで、該ＳＯＧ膜の膜質を緻密にする。また、上記回転塗布法によりＳＯＧ膜を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
【００７２】
次いで、ＣＭＰ法により、キャップ絶縁膜３６の上面３６ａが露出するまで、シリコン酸化膜の研磨を行なう。これにより、キャップ絶縁膜３６の上面３６ａに対して略面一とされた上面３８ａを有する層間絶縁膜３８が形成される。
なお、図１４に示す構造体には図示していないが、上記シリコン酸化膜の研磨後に、ＣＶＤ法により、キャップ絶縁膜３６の上面３６ａ及び層間絶縁膜３８の上面３８ａを覆うシリコン酸化膜（ＳｉＯ２膜）を形成してもよい。
【００７３】
次に、第２の不純物拡散領域２８−２に電気的に接続する容量コンタクトプラグ４２を形成する工程について図１５を参照しながら説明する。
なお、図１５は、図１Ｂに示す本実施形態に係る半導体装置１０の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
まず、ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）法により、層間絶縁膜３８、埋め込み絶縁膜２４、及びパッド酸化膜１３をドライエッチングすることで、第２の不純物拡散領域２８−２の上面一部を露出する容量コンタクト孔４１を形成する。
【００７４】
次いで、容量コンタクト孔４１内に、上面４２ａが層間絶縁膜３８の上面３８ａに対して略面一とされ、かつ底面が第２の不純物拡散領域２８−２の上面２８−２ａと接触する容量コンタクトプラグ４２を形成する。
具体的には、まず、容量コンタクト孔４１を埋め込むように、ＣＶＤ法により、窒化チタン膜（不図示）と、タングステン膜（不図示）とを順次積層させる。次いで、ＣＭＰ法を用いた研磨により、層間絶縁膜３８の上面３８ａに形成された不要な窒化チタン膜及びタングステン膜を除去することで、容量コンタクト孔４１内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ４２を形成する。これにより、不純物拡散領域２８のうち、ゲート溝１８を挟んで一方の反対側に配置された第２の不純物拡散領域２８−２の上面と接触し、電気的に接続された容量コンタクトプラグ４２が形成される。
【００７５】
次に、容量コンタクトプラグ４２に電気的に接続するキャパシタ４８を形成する工程について図１６及び図１７Ａを参照しながら説明する。
なお、図１６及び図１７Ａのそれぞれは、図１Ｂに示す本実施形態に係る半導体装置１０の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
まず、図１６に示すように、層間絶縁膜３８の上面３８ａに、容量コンタクトプラグ４２の上面４２ａの一部と接触する容量コンタクトパッド４４を形成する。
具体的には、キャップ絶縁膜３６の上面３６ａ、容量コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａを覆うように、容量コンタクトパッド４４の母材となる金属膜（不図示）を成膜する。
次いで、フォトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド４４の形成領域に対応する面を覆うフォトレジスト（不図示）を形成する。その後、該フォトレジストをマスクとするドライエッチングにより、フォトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド４４を形成する。容量コンタクトパッド４４を形成後、フォトレジスト（不図示）を除去する。
次いで、キャップ絶縁膜３６の上面３６ａ、容量コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａに、容量コンタクトパッド４４を覆うシリコン窒化膜４６を形成する。
【００７６】
次いで、図１７Ａに示すように、シリコン窒化膜４６上に、十分な厚みを有するシリコン酸化膜（不図示）を成膜する。該シリコン酸化膜の厚さは、例えば、１５００ｎｍとすることができる。
次いで、フォトリソグラフィ技術により、該シリコン酸化膜上にパターニングされたフォトレジスト（不図示）を形成する。
次いで、該フォトレジストをマスクとするドライエッチングにより、容量コンタクトパッド４４上に形成されたシリコン酸化膜（不図示）及びシリコン窒化膜４６をエッチングすることで、容量コンタクトパッド４４を露出させるシリンダーホール（不図示）を形成する。その後、フォトレジスト（不図示）を除去する。
【００７７】
次いで、該シリンダーホール（不図示）の内面、及び容量コンタクトパッド４４の上面に、導電膜（例えば、窒化チタン膜）を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極６１を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜（不図示）を除去することで、シリコン窒化膜４６の上面を露出させる。その後、シリコン窒化膜４６の上面、及び下部電極６１を覆う容量絶縁膜６２を形成する。
【００７８】
次いで、容量絶縁膜６２の表面を覆うように、上部電極６３を形成する。このとき、上部電極６３は、上面６３ａの位置が容量絶縁膜６２よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド４４上に、下部電極６１、容量絶縁膜６２、及び上部電極６３よりなるキャパシタ４８が形成される。
以上により、本実施形態の半導体装置１０が製造される。
なお、実際には、上部電極６３の上面６３ａに、図示していない層間絶縁膜、ビア、及び配線等を形成する。
また、図１７Ｂには、本実施形態におけるメモリセルアレイの形成領域外に形成される任意のトランジスタの製造工程を示す。本実施形態における半導体装置の製造工程と同工程を経ることにより、半導体基板１２の上部には、図１７Ａに示す半導体装置１０と同様に、ビット線３４が形成される。
【００７９】
以上のような、本実施形態の半導体装置の製造方法によれば、素子分離領域１４を形成するために、それぞれ異なる幅を有する第１溝５１ａ及び第２溝５１ｂを、２段階エッチングで形成する。その結果、第１溝５１ａ及び第２溝５１ｂそれぞれが異なる幅を有するため、段差部が生じる。その後、シリコンからなる半導体基板１２のエッチング速度が大きい第１異方性エッチングを行う際、該段差部上に形成した第１の絶縁膜６８を犠牲膜として機能させることにより、該段差部の下方に位置する半導体基板１２の一部からなる突起部７１を形成することができる。次に、第２の絶縁膜５３（シリコン酸化膜）のエッチング速度が大きい第２異方性エッチングを行う際、突起部７１の外側面７１ｃに位置する第２の絶縁膜５３を選択的に除去する。
つまり、エッチング速度を適宜変更し、シリコンや絶縁膜との選択比を取りながらエッチングをすることのみで、上面、内側面、外側面が露出した突起部を形成することができる。その結果、このような上面、内側面、外側面が露出した突起部を覆うように埋め込みゲート電極を形成することにより、突起部の上面、内側面、外側面をトランジスタのチャネル領域として機能させることができ、ゲート電極に所定のバイアスをかけたときに形成されるチャネル領域は、完全空乏化型のチャネル領域となり、電流―電圧特性の向上およびオン電流を増大することが可能となる。これにより、消費電力を抑制し、高速動作に優れた半導体装置を得ることが可能となる。
【００８０】
また、本実施形態の半導体装置の製造方法によれば、本実施形態における半導体装置を適用して製造するメモリセルアレイと、該メモリセルアレイの形成領域外に配置される任意の周辺構造（例えば、トランジスタ）領域とを同時に製造することができる。
【００８１】
なお、本実施形態において、不純物拡散領域２８を形成する工程を、素子分離領域１４を形成する工程（図６Ａ〜図６Ｅ参照）と、マスク６７を形成する工程（図７Ａ〜図７Ｅ参照）との間に設けても構わない。
具体的には、図６Ａ〜図６Ｅに示したように、素子分離領域１４を形成後、パッド酸化膜１３を介して、半導体基板１２の主面１２ａに、半導体基板１２とは異なる導電型の不純物（この場合、ｎ型不純物）をイオン注入することで、上面２８ａが半導体基板１２の主面１２ａに対して面一とされた不純物拡散領域２８を形成する。
具体的には、ｎ型不純物としてリン（Ｐ）を、エネルギーが５０ＫｅＶ、ドーズ量が１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２の条件で半導体基板１２の主面１２ａにイオン注入することで、上記不純物拡散領域２８を形成する。不純物拡散領域２８は、第１及び第２の不純物拡散領域２８−１、２８−２の母材となる領域である。
【００８２】
次いで、図７Ａ〜図７Ｅに示したように、マスク６７を形成後、先に説明した図８Ａ〜図８Ｅに示す工程（ゲート溝１８を形成する工程）と同様な処理を行なうことにより、不純物拡散領域２８を分断するように、ゲート溝１８を形成することで、ゲート溝１８と共に、第１及び第２の不純物拡散領域２８−１、２８−２を形成する。
その後、先に説明した図９Ａ〜図９Ｅに示す工程以降（但し、第１及び第２の不純物拡散領域２８，２９を形成する工程を除く）までの処理を順次行うことで、図１〜図３に示す第１実施形態の半導体装置１０が製造される。
【００８３】
このように、素子分離領域１４を形成後に、半導体基板１２に、第１及び第２の不純物拡散領域２８−１、２８−２の母材となる不純物拡散領域２８を形成し、その後、不純物拡散領域２８を分断するようにゲート溝１８を形成することで、第１及び第２の不純物拡散領域２８−１、２８−２を形成してもよい。
この場合、第１実施形態の半導体装置１０の製造方法と同様な効果を得ることができる。
【符号の説明】
【００８４】
１０…半導体装置 １１…メモリセルアレイ １２…半導体基板 １２ａ…主面 １３…パッド酸化膜 １３ａ、２２ａ、２４ａ、２８ａ、３６ａ、３８ａ、４２ａ、６３ａ…上面 １４…素子分離領域 １６…活性領域 １６ａ…幅狭部 １６ｂ…幅広部 １８…ゲート溝 １８ａ…底面 １９−１、１９−２…トランジスタ ２１…ゲート絶縁膜 ２２…埋め込みゲート電極 ２４…埋め込み絶縁膜 ２４ａ…上面 ２８…不純物拡散領域 ２８−１…第１の不純物拡散領域（不純物拡散領域） ２８−２…第２の不純物拡散領域（不純物拡散領域） ３２…開口部 ３４…ビット線 ３６…キャップ絶縁膜 ３７…サイドウォール絶縁膜 ３８…層間絶縁膜 ４１…容量コンタクト孔 ４２…容量コンタクトプラグ ４４…容量コンタクトパッド ４６…シリコン窒化膜 ４８…キャパシタ ５１…素子分離用溝 ５１ａ…第１溝 ５１ｂ…第２溝 ５３…第２の絶縁膜 ５７…第１の導電膜 ５８…第２の導電膜 ６１…下部電極 ６２…容量絶縁膜 ６３…上部電極 ６６…フィールド窒化膜 ６６ａ…開口部 ６７…第２のマスク ６７Ａ…アモルファスカーボン膜 ６７Ｂ…反射防止膜 ６７Ｃ…フォトレジスト膜 ６７Ｄ、６７Ｅ…開口部 ６８…第１の絶縁膜 ７１…突起部 ７１ａ…上面 ７１ｂ…内側面 ７１ｃ…外側面 ７４…シリコン酸化膜 Ｄ１、Ｄ２、Ｄ３、Ｄ４…深さ Ｗ１、Ｗ２…幅
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年のトランジスタの微細化に伴い、従来のプレーナートランジスタでは短チャネル効果の抑制が困難となってきている。この問題を解決するために、特に高集積化が求められるＤＲＡＭのセルトランジスタにおいては、半導体基板に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタや、チャネル部をひれ（フィン）状に加工したフィン型トランジスタ（Ｆiｎ型ＦＥＴ）が用いられている。
しかし、トレンチゲート型トランジスタでは、上記構成とすることにより、有効チャネル長（ゲート長）を物理的かつ十分に確保することが可能となるが、微細化に伴いゲート電極を埋め込むための溝底部の曲率が大きくなりトランジスタのスイッチング特性が悪化するおそれがある。
その一方で、Ｆiｎ型ＦＥＴでは、微細化しても上記のような問題を克服でき、短チャネル効果の抑制が期待されているため、その形成方法は種々提案されている。
【０００３】
また、特許文献１及び非特許文献１には、Ｆiｎ型ＦＥＴと似た特性を持つトランジスタとしてマルチチャネル型ＦＥＴが開示されている。
以下、従来の構成のマルチチャネル型ＦＥＴを備える半導体装置について、図１８Ａ〜図１８Ｄを参照しながら説明する。
【０００４】
図１８Ａは、従来のマルチチャネル型ＦＥＴを備えた半導体装置１１０の平面模式図である。また、図１８Ｂは図１８Ａに示すＡ−Ａ線における断面模式図である。図１８Ｃは図１８Ａに示すＢ−Ｂ線における断面模式図である。図１８Ｄは図１８Ａに示すＣ−Ｃ線における断面模式図である。
図１８Ｂ及び図１８Ｄに示すように、半導体装置１１０には、ゲート溝１１８の底部であって、活性領域１１６（図１８Ａ参照）を区画している素子分離領域１１４と対向する側面に沿うように、半導体基板１１２の一部からなる一対の突起部１７１が設けられている。
また、図１８Ｂに示すように、ゲート溝１１８には、ゲート絶縁膜１２１を介して、ゲート電極１２２の少なくとも一部が埋め込まれている。また、Ｙ方向において隣り合うゲート電極１２２同士は、素子分離領域１１４によって区画されている。なお、ゲート電極１２２は、第１の導電膜１５７と第２の導電膜１５８との積層膜から構成されている。
これにより、突起部１７１は、内側面がゲート絶縁膜１２１で覆われ、上面及び外側面が素子分離領域１１４によって覆われた構造となっている。
なお、ゲート電極１２２に所定のバイアスをかけたときに形成されるチャネル領域は、ゲート溝１１８の活性領域１１６と対向する側面及び底面に形成されるだけでなく、突起部１７１の内側面にも形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１４１１０７号公報
【非特許文献】
【０００６】
【非特許文献１】S.Kim,et al.,”A Novel Multi-channel Field Effect Transistor (McFET) on Bulk Si for High Performance Sub-80nm Application.” Technical Digest of IEDM, p.639,2004
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したような従来の構成のマルチチャネル型ＦＥＴを備える半導体装置では、チャネル領域として利用できるのは、突起部のうちのゲート電極と対向する内側面、及びゲート溝の底面のみである。そのため、オン電流を十分に確保することができないという問題があった。またその結果、トランジスタ特性を向上させる効果が期待できないという課題もあった。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板の主面に形成され、第1の方向に延在する複数の活性領域と、前記活性領域を区画する素子分離領域と、前記半導体基板の主面に形成されたものであって、平面視して複数の前記活性領域に交差する方向に延在する複数のゲート溝と、前記ゲート溝のそれぞれに埋め込まれた複数のゲート電極と、を備えた半導体装置であって、前記ゲート溝のそれぞれの底面には、前記第１の方向に延在すると共に、上面が前記主面よりも低い位置に配置する一対の突起部が形成されており、前記ゲート電極は、ゲート絶縁膜を介して前記突起部の上面と内側面と外側面とを覆ってなる、ことを特徴とする。
【発明の効果】
【０００９】
上記の構成によれば、ゲート電極が、半導体基板の少なくとも一部からなる突起部を、ゲート絶縁膜を介して覆うように形成されている。つまり、突起部で構成されるトランジスタのチャネル領域は、内側面のみならず外側面もゲート電極で覆われる構成となる。この結果、ゲート電極に所定のバイアスをかけたときに形成されるチャネル領域は、完全空乏化型のチャネル領域となり、電流―電圧特性の向上およびオン電流を増大することが可能となる。これにより、消費電力を抑制し、高速動作に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【００１０】
【図１Ａ】本発明の第１の実施形態である半導体装置の平面レイアウトを示す平面模式図である。
【図１Ｂ】図１Ａ中に示す線分A−Aによる半導体装置の断面模式図である。
【図１Ｃ】図１Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１Ｄ】図１Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図２Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図２Ｂ】図２Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図２Ｃ】図２Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図２Ｄ】図２Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図２Ｅ】図２Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図３Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図３Ｂ】図２Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図３Ｃ】図２Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図３Ｄ】図２Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図３Ｅ】図２Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図４Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図４Ｂ】図４Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図４Ｃ】図４Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図４Ｄ】図４Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図４Ｅ】図４Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図５Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図５Ｂ】図５Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図５Ｃ】図５Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図５Ｄ】図５Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図５Ｅ】図５Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図６Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図６Ｂ】図６Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図６Ｃ】図６Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図６Ｄ】図６Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図６Ｅ】図６Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図７Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図７Ｂ】図７Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図７Ｃ】図７Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図７Ｄ】図７Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図７Ｅ】図７Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図８Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図８Ｂ】図８Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図８Ｃ】図８Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図８Ｄ】図８Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図８Ｅ】図８Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図９Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図９Ｂ】図９Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図９Ｃ】図９Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図９Ｄ】図９Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図９Ｅ】図９Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図１０Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１０Ｂ】図１０Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１０Ｃ】図１０Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１０Ｄ】図１０Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１０Ｅ】図１０Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図１１Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１１Ｂ】図１１Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１１Ｃ】図１１Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１１Ｄ】図１１Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１１Ｅ】図１１Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図１２Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１２Ｂ】図１３Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１２Ｃ】図１３Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１２Ｄ】図１３Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１２Ｅ】図１３Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図１３Ａ】本発明の実施形態である半導体装置の製造工程を説明するための平面模式図である。
【図１３Ｂ】図１４Ａ中に示す線分Ａ−Ａによる半導体装置の断面模式図である。
【図１３Ｃ】図１４Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１３Ｄ】図１４Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【図１３Ｅ】図１４Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
【図１４】本発明の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１５】本発明の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１６】本発明の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１７Ａ】本発明の実施形態である半導体装置の製造工程を説明するための断面模式図である。
【図１７Ｂ】本発明の実施形態である半導体装置におけるメモリセルアレイの形成領域外に配置される周辺構造の一部の製造工程を説明するための断面模式図である。
【図１８Ａ】従来の半導体装置を説明するための平面模式図である。
【図１８Ｂ】図２１Ａ中に示す線分A−Aによる半導体装置の断面模式図である。
【図１８Ｃ】図２１Ａ中に示す線分Ｂ−Ｂによる半導体装置の断面模式図である。
【図１８Ｄ】図２１Ａ中に示す線分Ｃ−Ｃによる半導体装置の断面模式図である。
【発明を実施するための形態】
【００１１】
以下、本発明の半導体装置およびその製造方法について、図面を参照しながら詳細に説明する。
なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
（半導体装置（第１の実施形態））
まず、図１Ａ〜図１Ｄに示す、本発明の第１の実施形態である半導体装置を適用して得られるＤＲＡＭの構造について説明する。
なお、図１Ａは本発明の第一の実施形態である半導体装置を適用して得られるＤＲＡＭの平面模式図である。また、図１Ｂは、図１Ａ中に示す線分Ａ−Ａによる断面模式図である。また、図１Ｃは、図１Ａに示す線分Ｂ−Ｂによる断面模式図である。また、図１Ｄは、図１Ａに示す線分Ｃ−Ｃによる断面模式図である。
ただし、図１Ａ、図Ｃ及び図Ｄにおいては、この半導体装置の特徴部分を見易くするために、一部の構成を省略して示している。
【００１３】
実施形態である半導体装置１０は、図１Ａ〜図１Ｄに示すように、半導体基板１２の主面１２aに形成され、第1の方向に延在する複数の活性領域１６と、活性領域１６を区画するＳＴＩ構造を有する素子分離領域１４と、半導体基板１２の主面１２ａに形成されたものであって、平面視して複数の活性領域１６に交差する方向に延在する複数のゲート溝１８と、ゲート溝１８のそれぞれに埋め込まれた複数の埋め込みゲート電極２２と、を備えている。なお、埋め込みゲート電極２２のうち、平面視して、後述する容量コンタクトプラグ４２と重ならないよう配置された埋め込みゲート電極２２ｄは、第１の方向に延在する活性領域１６を素子分離する機能を有し、動作時には埋め込みゲート電極２２とは異なる電圧が印加されるものである。
また、ゲート溝１８のそれぞれの底面１８aには、第１の方向に延在すると共に、上面７１ａが主面１２ａよりも低い一対の突起部７１が形成されている。突起部７１は、図１Ａに示すように、ゲート溝１８内において活性領域１６と素子分離領域１４との境界に形成される。
また、ゲート電極２２は、ゲート絶縁膜２１を介して突起部７１の上面７１ａと内側面７１ｂと外側面７１ｃとを覆うように形成されている。
【００１４】
図１Ａ〜図１Ｄでは、本実施形態の半導体装置１０の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げる。また、図１Ａでは、ＤＲＡＭのメモリセルアレイ１１のレイアウトの一例を図示する。なお、本実施形態で説明するＤＲＡＭは、図１Ａに示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
また、図１Ａにおいて、Ｘ方向は、ビット線３４の延在方向を示しており、Ｙ方向は、Ｘ方向に対して直交する埋め込みゲート電極２２の延在方向（第２の方向）を示している。Ｙ方向に延在する埋め込みゲート電極２２はワード線として機能する。
【００１５】
また、図１Ａでは、説明の便宜上、メモリセルアレイ１１の構成要素のうち、半導体基板１２、素子分離領域１４、活性領域１６、ゲート溝１８、ゲート電極２２、ビット線３４、容量コンタクトプラグ４２、容量コンタクトパッド４４のみを同一平面上に図示し、これら以外のメモリセルアレイ１１の構成要素の図示を省略する。
また、図１Ｂでは、図１Ａに示すビット線３４を模式的に図示する。
【００１６】
本実施形態における半導体装置１０は、図１Ａ及び図１Ｂに示すメモリセルアレイ１１が形成されるメモリセル領域と、このメモリセル領域の周囲に配置される周辺構造（周辺回路）領域（不図示）と、を有する。
また、図１Ａ及び図１Ｂに示すように、本実施形態の半導体装置１０に設けられたメモリセルアレイ１１は、半導体基板１２と、パッド酸化膜１３と、素子分離領域１４と、活性領域１６と、ゲート溝１８と、トランジスタ１９−１，１９−２と、ゲート絶縁膜２１と、埋め込み型ゲート電極であるゲート電極２２と、埋め込み絶縁膜２４と、不純物拡散領域２８と、開口部３２と、ビット線３４と、キャップ絶縁膜３６と、サイドウォール膜３７と、層間絶縁膜３８と、容量コンタクト孔４１と、容量コンタクトプラグ４２と、容量コンタクトパッド４４と、シリコン窒化膜４６と、キャパシタ４８と、を有する。
【００１７】
図１Ａに示すように、半導体基板１２は、板状とされた基板である。半導体基板１２としては、例えば、ｐ型単結晶シリコン基板を用いることができる。また、図２に示すように、パッド酸化膜１３が、半導体基板１２の上面を覆うように設けられている。パッド酸化膜１３の厚さは、例えば、１０ｎｍとすることができる。
以下、半導体基板１２としてｐ型単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００１８】
図１Ａに示すように、メモリセル領域には、半導体基板１２上に素子分離用溝５１が形成されている。この素子分離用溝５１は、図１Ａに示すＸ方向に対して所定の角度傾斜を持った方向（第１の方向）にライン状に延在するように形成されている。また、素子分離用溝５１は、図１Ａに示すＹ方向に対して所定の間隔で複数形成されている。なお、素子分離用溝５１の深さは、例えば、２５０ｎｍとすることができる。
【００１９】
また、素子分離用溝５１に埋め込み絶縁膜（第２の絶縁膜５３）が埋め込まれることにより、第２の絶縁膜５３及び素子分離用溝５１とからなる素子分離領域１４が形成されている。つまり、素子分離領域１４は第１の方向に延在するように、ライン状に設けられている。また、素子分離領域１４は、Ｙ方向に対して所定の間隔で複数形成されている。このライン状に設けられた素子分離領域１４により、活性領域１６がＹ方向に区画されている。
なお、第２の絶縁膜５３としては、ＣＶＤ法またはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により形成されたシリコン酸化膜、シリコン窒化膜、或いは回転塗布法により形成されたシリコン酸化膜を単層もしくは積層膜として用いることができる。
【００２０】
また、図１Ａに示すように、半導体基板１２には、Ｙ方向に延在するようにゲート溝１８が複数形成されている。これらゲート溝１８は、平面視して複数の活性領域１６を跨ぎ、かつ、ライン状となるよう形成されている。また、ゲート溝１８は、隣接するゲート溝１８間の距離が所定の間隔となるよう設けられている。つまり、ゲート溝１８は、Ｘ方向に対して周期的に配置されている。
また、図１Ｂに示すように、Ｘ方向に周期的に配置されたゲート溝１８の各々には埋め込みゲート電極２２が設けられるが、トランジスタ１９−１および１９−２のゲート電極として機能するのは、平面視して容量コンタクトプラグ４２と一部重なる位置に配置された埋め込みゲート電極２２であり、平面視して容量コンタクトプラグ４２と重ならないよう配置された埋め込みゲート電極２２ｄはトランジスタのゲート電極としては機能しない。すなわち、埋め込みゲート電極２２ｄは活性領域１６を第１の方向に素子分離するためのダミーゲート電極として設けられ、動作時には埋め込みゲート電極２２とは異なった電圧が印加されるように構成される。したがって、活性領域１６は、Ｙ方向を素子分離領域１４で区画され、延在する第１の方向を埋め込みゲート電極２２ｄで区画された島状の活性領域となっている。
なお、ゲート溝１８の深さは、素子分離用溝５１の深さよりも浅く、形成されている。素子分離用溝５１の深さが１５０ｎｍの場合、ゲート溝１８の深さは、例えば、２００ｎｍとすることができる。
【００２１】
また、図１Ｂに示すように、ゲート絶縁膜２１は、ゲート溝１８の側面及び底面を覆うように形成されている。ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
なお、ゲート絶縁膜２１として単層のシリコン酸化膜を用いる場合、ゲート絶縁膜２１の厚さは、例えば、５ｎｍとすることができる。
【００２２】
また、図１Ｂに示すように、埋め込みゲート電極２２は、ゲート絶縁膜２１を介して、ゲート溝１８の下部を埋め込むように形成されている。これにより、埋め込みゲート電極２２の上面２２ａは、半導体基板１２の主面１２ａよりも低い位置に配置されている。好ましくは、ゲート溝１８の深さの１／５から１／２となる厚さ分だけ主面１２ａより低い位置となるように構成する。ここでは８０ｎｍ低い位置とする。
なお、埋め込みゲート電極２２は、第１の導電膜５７と、第２の導電膜５８とを順次積層した構成としてもよい。この場合、第１の導電膜５７としては、窒化チタン膜を用いることができる。この場合、第２の導電膜５８としては、タングステン膜を用いることができる。
【００２３】
本実施形態において、トランジスタ１９−１、１９−２は、図１Ｂに示すように、埋め込みゲート型トランジスタであり、ゲート絶縁膜２１と、埋め込みゲート電極２２と、埋め込み絶縁膜２４と、不純物拡散領域２８と、から概略構成される。
また、トランジスタ１９−１、１９−２は、隣り合うように配置されている。なお、後述するビット線３４に接続して下方に位置する不純物拡散領域２８は、トランジスタ１９−１、１９−２の共通のソース領域として機能する。
【００２４】
また、図１Ｂに示すように、埋め込み絶縁膜２４は、ゲート絶縁膜２１及び埋め込みゲート電極２２が形成されたゲート溝１８を埋め込むように設けられている。これにより、埋め込み絶縁膜２４は、埋め込みゲート電極２２の上面２２ａを覆っている。
また、埋め込み絶縁膜２４の上端は、半導体基板１２の主面１２ａよりも少し突出した構造となっている。また、埋め込み絶縁膜２４の上面２４ａは、パッド酸化膜１３の上面１３ａに対して略面一とされている。
なお、埋め込み絶縁膜２４としては、シリコン窒化膜を用いることができる。
【００２５】
また、図１Ｂに示すように、不純物拡散領域２８は、隣接するゲート溝１８間の半導体基板１２の主面１２ａに設けられている。具体的には、不純物拡散領域２８は、活性領域１６内の上部であって、埋め込みゲート電極２２の両側に形成されている。また、不純物拡散領域２８の上面２８ａは、半導体基板１２の主面１２ａに対して略面一とされている。
また、半導体基板１２がｐ型単結晶シリコン基板の場合、不純物拡散領域２８は、半導体基板１２にｎ型不純物がイオン注入されることで形成される。
なお、不純物拡散領域２８のうち、後述する容量コンタクトプラグ４２に接続して下方に位置する不純物拡散領域２８は、トランジスタ１９−１、１９−２のドレイン領域として機能する。
【００２６】
ここで、以下の説明において、ビット線３４に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のソース領域として機能する不純物拡散領域２８を第１不純物拡散領域２８−１と呼び、容量コンタクトプラグ４２に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のドレイン領域として機能する不純物拡散領域２８を第２不純物拡散領域２８−２と呼ぶこととする。
【００２７】
図１Ｂに示すように、層間絶縁膜３８は、パッド絶縁膜１３の上面１３ａ、及び埋め込み絶縁膜２４の上面２４ａを覆うように設けられている。
層間絶縁膜３８としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、回転塗布法により形成されたＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｒａｓｓ）膜（シリコン酸化膜）を用いることができる。
【００２８】
また、図１Ｂに示すように、開口部３２は、層間絶縁膜３８を貫通し、第１不純物拡散領域２８−１の上部に形成されている。具体的には、開口部３２は、第１不純物拡散領域２８−１の両側に設けられた埋め込み絶縁膜２４の間に位置するように設けられている。これにより、第１不純物拡散領域２８−１の上面２８−１ａが露出される構造となる。
なお、開口部３２は、平面視して、ゲート溝１８の延在する方向（図１ＡにおけるＹ方向）にライン状に形成されている。
【００２９】
また、図１Ｂに示すように、ビット線３４は、開口部３２内に一部が埋め込まれてビット線コンタクト部を形成すると共に、埋め込み絶縁膜２４の上面２４ａおよび第２の絶縁膜５３の上面に接してＸ方向に延在する構成となっている。また、ビット線コンタクト部におけるビット線３４の底面は第１不純物拡散領域２８−１の上面２８−１ａと接触している。これにより、ビット線３４は、第１不純物拡散領域２８−１と電気的に接続されている。
なお、ビット線３４の材料としては、ポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次積層した積層膜や、ポリシリコン膜を形成せずに上記金属を積層した積層膜等を用いることができる。
【００３０】
また、図１Ｂに示すように、キャップ絶縁膜３６は、ビット線３４の上面を覆うように設けられている。キャップ絶縁膜３６は、ビット線３４の上面を保護すると共に、異方性エッチング（具体的には、ドライエッチング）によりビット線３４となる母材（導電膜）をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜３６としては、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。また、キャップ絶縁膜３６の上面３６ａは、層間絶縁膜３８の上面３８ａに対して略面一とされている。
【００３１】
また、図１Ｂに示すように、サイドウォール膜３７は、ビット線３４の側面を覆うように設けられている。サイドウォール膜３７は、ビット線３４の側壁を保護する機能を有する。サイドウォール膜３７としては、シリコン窒化膜（ＳｉＮ膜）と、シリコン酸化膜（ＳｉＯ２膜）とを順次積層させた積層膜を用いることができる。
【００３２】
また、図１Ｂに示すように、容量コンタクト孔４１は、層間絶縁膜３８及びパッド絶縁膜１３を貫通し、第２不純物拡散領域２８−２の上面２８−２ａの一部を露出するように、パッド絶縁膜１３、埋め込み絶縁膜２４、及び層間絶縁膜３８に形成されている。
【００３３】
また、図１Ｂに示すように、容量コンタクトプラグ４２は、容量コンタクト孔４１を埋め込むように設けられている。容量コンタクトプラグ４２の底面は、第２不純物拡散領域２８−２の上面２８−２ａの一部と接触している。
これにより容量コンタクトプラグ４２は、第２不純物拡散領域２８−２と電気的に接続されている。容量コンタクトプラグ４２の上面４２ａは、層間絶縁膜３８の上面３８ａ及びキャップ絶縁膜３６の上面３６ａに対して略面一とされている。なお、容量コンタクトプラグ４２は、例えば、窒化チタン膜とタングステン膜とを順次積層した積層構造とすることができる。
【００３４】
また、図１Ｂに示すように、容量コンタクトパッド４４は、その一部が容量コンタクトプラグ４２の上面４２ａと接続されるように、層間絶縁膜３８の上面３８ａに設けられている。また、容量コンタクトパッド４４上には、後述するキャパシタ４８を構成する下部電極６１が接続されている。
これにより、容量コンタクトパッド４４は、容量コンタクトプラグ４２と下部電極６１とを電気的に接続している。
【００３５】
ここで、図１Ａに示すように、容量コンタクトパッド４４は、略円盤状とされており、Ｙ方向において、容量コンタクトプラグ４２に対して互い違いの位置に配列されている。これらの容量コンタクトパッド４４は、Ｘ方向において、隣り合うビット線３４間に周期的に配置されている。
つまり、容量コンタクトパッド４４は、Ｙ方向に沿って１つおきに埋め込みゲート電極２２上に容量コンタクトパッド４４の中心部を配置するか、Ｙ方向に沿って１つおきに埋め込みゲート電極２２の側面上方に容量コンタクトパッド４４の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド４４は、Ｙ方向に千鳥状に配置されている。
【００３６】
図１Ｂに示すように、シリコン窒化膜４６は、容量コンタクトパッド４４の外周部を囲むように、層間絶縁膜３８の上面３８ａに設けられている。
キャパシタ４８は、容量コンタクトパッド４４に対してそれぞれ１つ設けられている。
１つのキャパシタ４８は、１つの下部電極６１と、複数の下部電極６１に対して共通の容量絶縁膜６２と、複数の下部電極６１に対して共通の電極である上部電極６３と、を有している。
【００３７】
下部電極６１は、容量コンタクトパッド４４上に設けられており、容量コンタクトパッド４４と接続されている。下部電極６１は、王冠形状とされている。
容量絶縁膜６２は、シリコン窒化膜４６から露出された複数の下部電極６１の表面、及びシリコン窒化膜４６の上面を覆うように設けられている。
上部電極６３は、容量絶縁膜６２の表面を覆うように設けられている。上部電極６３は、複数の下部電極６１間を埋め込むように配置されている。上部電極６３の上面６３ａは、複数の下部電極６１の上端よりも上方に配置されている。
【００３８】
上記構成とされたキャパシタ４８は、容量コンタクトパッド４４を介して、第２不純物拡散領域２８−２と電気的に接続されている。
なお、上部電極６３の上面６３ａを覆う層間絶縁膜（図示せず）、該層間絶縁膜に内設されたコンタクトプラグ（図示せず）、及び該コンタクトプラグと接続された配線（図示せず）等がさらに設けられてＤＲＡＭを構成する。
【００３９】
また、本実施形態において、図１Ａに１６ａ、１６ｂで示したように、ゲート溝１８のそれぞれの底面１８ａには、第１の方向に延在すると共に、その上面７１ａが半導体基板１２の主面１２ａよりも低い一対の突起部７１が形成されている。
以下、この突起部７１について、図１Ｄを参照しながら詳細に説明する。
【００４０】
上述したように、ゲート溝１８は、第１の方向に交わるように、複数の活性領域１６を跨ぎライン状に形成されている。つまり、活性領域１６と及び素子分離領域１４とに渡り形成されている。
このゲート溝１８の底面１８ａのうち、ゲート溝１８と半導体基板１２とが交わる領域、すなわち平面視で活性領域１６と素子分離絶縁膜５３が接する部分には、図１Ｄに示すように、半導体基板１２の一部からなる一対の突起部７１が形成されている。この一対の突起部７１は、活性領域１６の延在する方向である第１の方向に延在するように設けられている。一対を構成する各々の突起部７１は第１の方向に平行に延在し、各々の突起部７１の第１の方向における両端面はゲート溝１８を構成する側面すなわち半導体基板１２に接続している。また、一対の突起部７１は、ゲート溝１８の底面１８aから半導体基板１２の主面１２ａに向かって突出した形状を有している。
【００４１】
突起部７１の上面７１ａは、半導体基板１２の主面１２ａよりも低く位置している。さらに、上面７１ａは不純物拡散領域２８の下面と離間するよう配置されている。
また、突起部７１の活性領域１６側の内側面７１ｂ、及び素子分離領域１４側の外側面７１ｃともに、ゲート絶縁膜２１で覆われている。さらに、このゲート絶縁膜２１を介して、突起部７１の上面７１ａ、内側面７１ｂ及び外側面７１ｃを覆うように埋め込みゲート電極２２が形成されている。
突起部７１の第１の方向の長さは、ゲート溝１８の幅と同じ長さとなる。また、突起部７１のゲート溝１８の延在する方向（図１ＡにおけるＹ方向）における幅は、隣接する突起部７１同士が接触しないよう、つまり、各突起部７１の内側面７１ｂ同士が接触しない構成となっている。ゲート溝１８の幅をＦ値とした場合、個々の突起部７１のＹ方向の幅はＦ値の１／１０〜１／５の範囲で選択することができる。ここでは８ｎｍとする。
また、突起部７１の高さＨは、図１Ｄに示すように、上面７１ａが埋め込みゲート電極２２により覆われるよう設計する。ここでは、高さＨを６０ｎｍとする。本実施形態では、埋め込みゲート電極２２の上面２２ａの位置が、半導体基板１２の主面１２ａよりもゲート溝１８の深さＤの１／５〜１／２だけ低くなるようにしている。突起部７１の上面７１ａの位置は、主面１２ａに対して埋め込みゲート電極２２の上面２２ａの位置よりさらに低い位置となる。例えば、埋め込みゲート電極２２の上面２２ａの位置を主面１２ａよりゲート溝１８の深さＤの１／５だけ低くなるようにした場合には、突起部７１の上面７１ａは、ゲート溝１８の底面より高く、ゲート溝１８の深さＤの１／５より低い範囲の位置となる。また、埋め込みゲート電極２２の上面２２ａの位置を主面１２ａよりゲート溝１８の深さＤの１／２だけ低くなるようにした場合には、突起部７１の上面７１ａは、ゲート溝１８の底面より高く、ゲート溝１８の深さＤの１／２より低い範囲の位置となる。
【００４２】
本実施形態の半導体装置１０では、埋め込みゲート電極２２が、半導体基板１２の少なくとも一部からなる突起部７１を、ゲート絶縁膜２１を介して覆うように形成されている。つまり、突起部７１で構成されるトランジスタのチャネル領域は、内側面７１ｂのみならず外側面７１ｃも埋め込みゲート電極２２で覆われる構成となる。この結果、ゲート電極２２に所定のバイアスをかけたときに形成されるチャネル領域は、完全空乏化型のチャネル領域となり、電流―電圧特性の向上およびオン電流をより増大させることが可能となる。
【００４３】
また、本実施形態の半導体装置１０によれば、突起部７１の上面７１ａの位置を、不純物拡散領域２８よりも低い位置となるよう設けられているので、上面７１ａの位置はＰＮ接合部から離間して配置される。これにより、チャネル領域とＰＮ接合部との相関関係が希薄となり、ＰＮ接合部における電界を緩やかにすることができる。この結果、接合リーク電流を抑制することができる。
【００４４】
（半導体装置の製造方法（第１の実施形態））
次に、本発明の第１の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、半導体基板の主面に第１の方向に延在する第１溝を形成することによって、第１の方向に延在し、第１の幅を有する活性領域を区画する工程と、前記第１溝の内側壁に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜を第１のマスクとしてエッチングして、前記第１溝の底面に、該第１溝の溝幅よりも狭い溝幅を有する第２溝を形成することにより、前記活性領域において前記第１の幅よりも広い第２の幅を有する幅広部を、前記第１の幅を有する幅狭部の下方に形成する工程と、前記第１溝及び前記第２溝に、第２の絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、第１の方向に交差する方向に延在するゲート溝を形成するためのパターンを有する第２のマスクを形成する工程と、前記第２のマスクを用いて前記半導体基板に対し第１異方性エッチングを行って、前記活性領域の前記幅狭部を除去する工程と、さらに続けて、前記幅広部のうち前記幅狭部の直下に位置する前記幅広部を除去する工程と、前記第２のマスクを用いて、第２異方性エッチングを行って、前記第２の絶縁膜の一部を除去することにより、前記ゲート溝の底面であって、平面視して前記活性領域内に、第１の方向に延在する一対の突起部を形成すると共に、前記ゲート溝を形成する工程と、少なくとも前記突起部の外側面、内側面及び上面に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して、前記突起部の外側面、内側面及び上面に、導電膜を成膜する工程と、で概略構成される。
なお、図２Ａ〜図１８Ｂは、本発明の第１の実施形態である半導体装置１０の製造方法の一例を説明する工程図であって、これらの工程を経て、図１Ａ〜図１Ｄに示す半導体装置を製造する。以下の製造方法の説明においては、最小加工寸法を表すＦ値を４０ｎｍとする。
【００４５】
まず、活性領域１６を区画する工程について図２Ａ〜図２Ｅを参照しながら説明する。
なお、図２Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図２Ｂは、図２Ａ中に示す線分Ａ−Ａによる断面模式図である。図２Ｃは、図２Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図２Ｄは、図２Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図２Ｅは、図２Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
はじめに、図２Ｂに示すように、半導体基板１２として加工前のシリコン基板を準備し、その後、半導体基板１２の主面１２ａに、パッド酸化膜１３を形成する。その後、図２Ａ、図２Ｃ及び図２Ｄに示すように、パッド酸化膜１３上に、溝状の開口部６６ａを有したフィールド窒化膜６６を形成する。
このとき、パッド酸化膜１３は酸化シリコン膜からなり、厚さは、例えば、１０ｎｍとすることができる。また、フィールド窒化膜６６は窒化シリコン膜からなり、厚さは、例えば、５０ｎｍとすることができる。
【００４６】
なお、開口部６６ａは、図２Ａに示すように、Ｘ方向に所定の角度傾斜した方向（第１の方向）に対して帯状に延在し、かつＹ方向に所定の間隔で複数形成する。このとき、第１の方向に直交する方向における開口部６６ａの幅は、例えば４０ｎｍとすることができる。
また、開口部６６ａは、第１溝５１ａの形成領域に対応するパッド酸化膜１３の上面１３ａを露出するように形成する。
なお、開口部６６ａは、フィールド窒化膜６６上にパターニングされたフォトレジスト（不図示）を形成し、該フォトレジストをマスクとする異方性エッチングによりフィールド窒化膜６６をエッチングすることで形成する。該フォトレジストは、開口部６６ａの形成後に除去する。
【００４７】
次いで、開口部６６ａを有したフィールド窒化膜６６をマスクとする異方性のドライエッチングを行うことにより、半導体基板１２をエッチングする。これにより、図２Ａ、図２Ｃ及び図２Ｄに示すような、第１の方向に延在する第１溝５１ａを形成する。
また、第１溝５１ａの深さＤ１（半導体基板１２の主面１２ａを基準としたときの深さ）は、例えば、１４０ｎｍとすることができる。
このように、図２Ａ、図２Ｃ及び図２Ｄに示すような第１の方向に延在する第１溝５１ａを形成することにより、第１の方向に直交する方向に第１の幅Ｗ１を有し、第１の方向にライン状に延在する活性領域１６が区画される。なお、説明の便宜上、活性領域１６の一部であって、第１の幅Ｗ１を有し、第１溝５１ａの底面側から主面１２ａ側に向けて突出した部分を幅狭部１６ａとする。
【００４８】
次に、第１溝５１aの内側壁に第１の絶縁膜６８を形成する工程と、活性領域１６において、幅広部１６ｂを幅狭部１６ａの下方に形成する工程について図３Ａ〜図３Ｅを参照しながら説明する。
なお、図３Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図３Ｂは、図３Ａ中に示す線分Ａ−Ａによる断面模式図である。図３Ｃは、図３Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図３Ｄは、図３Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図３Ｅは、図３Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、第１溝５１ａの内面及びフィールド窒化膜６６の上面を覆うように、シリコン酸化膜を成膜する。該シリコン酸化膜は、例えば、ＣＶＤ法により成膜する。
引き続き、ドライエッチングを行うことにより、図３C及び図３Dに示すように、第１溝５１ａの底面及びフィールド窒化膜６６の上面に成膜したシリコン酸化膜をエッチングする。これにより、第１溝５１ａの内側壁である幅狭部１６ａの側面に、シリコン酸化膜が残存し、第１の絶縁膜６８が形成される。このとき、第１の絶縁膜６８の厚さは、第１溝５１aを埋め込まない程度とし、好ましくは、８ｎｍとする。
【００４９】
次に、図３Ｃ〜図３Ｅに示すように、第１の絶縁膜６８を第１のマスクとする異方性のドライエッチングを行うことにより、第１溝５１ａの下方の半導体基板１２をエッチングする。これにより、第１溝５１aの底面に、第１溝５１ａの溝幅よりも狭い溝幅を有する第２溝５１ｂを形成する。
また、第２溝５１ｂの深さＤ２（第１溝５１ａの底面を基準としたときの深さ）は、例えば、１１０ｎｍとすることができる。
また、図３Ｃ及び図３Ｄに示すように、第２溝５１ｂを形成することにより、第１溝５１ａと第２溝５１ｂとからなり、かつ、その深さがＤ１＋Ｄ２で２５０ｎｍとなる素子分離用溝５１が形成される。
また、第２溝５１ｂを形成することにより、活性領域１６において第１の幅Ｗ１よりも広い第２の幅Ｗ２を有する幅広部１６ｂが幅狭部１６ａの下方に形成される。このとき、第１の幅Ｗ１と第２の幅Ｗ２の差分（Ｗ２−Ｗ１）の半分は第１の絶縁膜６８の厚さに相当し、後述する突起部７１の幅となる。
【００５０】
次に、活性領域１６の外側壁を覆うように素子分離領域１４を形成する工程について図４Ａ〜図４Ｅを参照しながら説明する。
なお、図４Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図４Ｂは、図４Ａ中に示す線分Ａ−Ａによる断面模式図である。図４Ｃは、図４Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図４Ｄは、図４Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図４Ｅは、図４Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、第１溝５１ａ及び第２溝５１ｂからなる素子分離用溝５１に絶縁膜を埋設すると共に、その上面５３ａがパッド酸化膜１３の上面１３ａに対して略面一となるように、第２の絶縁膜５３を形成する。これにより、絶縁膜である第２の絶縁膜５３と、素子分離用溝５１とからなる素子分離領域１４を形成する。
以下、素子分離領域１４の形成方法について具体的に説明する。
【００５１】
まず、ＣＶＤ法またはＨＤＰ法により形成されたシリコン酸化膜、或いはＳＯＧ法により形成された塗布系のシリコン酸化膜を、素子分離用溝５１に埋め込むことで、第２の絶縁膜５３を形成する。つまり、第２の絶縁膜５３は、第１の絶縁膜６８と同材料であるシリコン酸化膜からなる。
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、フィールド窒化膜６６の上面に成膜されている第２の絶縁膜５３を除去し、平坦化する。さらに、ＨＦ含有溶液により第２の絶縁膜５３をエッチングすることにより、素子分離用溝５１に、その上面５３ａがパッド酸化膜１３の上面１３ａに対して略面一とされた第２の絶縁膜５３を形成する。
これにより、素子分離用溝５１及び第２の絶縁膜５３よりなり、第１の方向に延在するライン状の素子分離領域１４が形成される。この素子分離領域１４により、図４Ａ及び図４Ｃに示すように、活性領域１６がＹ方向に区画される。つまり、活性領域１６を構成する幅狭部１６ａ及び幅広部１６ｂの外側壁を覆うように素子分離領域１４される。
その後、熱燐酸によりフィールド窒化膜６６を除去する。これにより、パッド酸化膜１３の上面１３ａが露出される。
【００５２】
なお、素子分離領域１４を、シリコン酸化膜からなる熱酸化膜（不図示）と、第２の絶縁膜５３とから構成される積層絶縁膜としてもよい。この場合、該熱酸化膜が、素子分離用溝５１の内側面と第２の絶縁膜５３との間に位置するよう配置し、膜厚は、例えば２ｎｍとする。
このように、素子分離用溝５１の内側面を覆うように熱酸化膜を形成することで、第１溝５１ａを形成する際のドライエッチングにより、第１溝５１ａの内面に形成されたダメージ層を該熱酸化膜内に取り込むことが可能となる（つまり、第１溝５１ａの内面のダメージ層を除去することが可能となる）ので、リーク源を低減することができる。
【００５３】
次に、ゲート溝１８を形成するためのパターンを有する第２のマスク６７を形成する工程について図５Ａ〜図５Ｅを参照しながら説明する。
なお、図５Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図５Ｂは、図５Ａ中に示す線分Ａ−Ａによる断面模式図である。図５Ｃは、図５Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図５Ｄは、図５Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図５Ｅは、図５Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、パッド酸化膜１３の上面１３ａ及び第２の絶縁膜５３の上面５３ａに、アモルファスカーボン膜６７Ａと有機塗布膜からなる反射防止膜６７Ｂを順次積層する。アモルファスカーボン膜６７Ａの膜厚は２００ｎｍとし、反射防止膜６７Ｂの膜厚は３０ｎｍとする。
次に、反射防止膜６７Ｂ上に、後述するゲート溝１８を形成するためのパターンを有するフォトレジスト膜６７Ｃを形成する。これにより、アモルファスカーボン膜６７Ａと反射防止膜６７Ｂとフォトレジスト膜６７Ｃとが順次積層されたマルチレイヤーレジスト構造を有する第２のマスク６７を形成する。
次いで、フォトレジスト膜６７Ｃをマスクとする異方性のドライエッチング行う。これにより、マスク６７に開口部６７Ｄを形成する。
なお、図５Ａに示すように、開口部６７Ｄは、第１の方向に交差する方向である第２の方向（図５ＡにおけるＹ方向）に延在するとともに、隣接する開口部６７Ｄ同士が所定の間隔となるよう形成する。
【００５４】
次に、アモルファスカーボン膜６７Ａをマスクとした第１異方性エッチングにより、幅狭部１６ａ、及びこの幅狭部１６ａの直下に位置する幅広部１６ｂを除去する工程について図６Ａ〜図６Ｅを参照しながら説明する。
なお、図６Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図６Ｂは、図６Ａ中に示す線分Ａ−Ａによる断面模式図である。図６Ｃは、図６Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図６Ｄは、図６Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図６Ｅは、図６Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
開口部６７Ｄを有する第２のマスク６７をマスクとし、アモルファスカーボン膜６７Ａをドライエッチングする。これにより、アモルファスカーボン膜６７Ａに、ゲート溝１８を形成するためのパターン（開口部６７Ｅ）が形成される。また、これにより、ゲート溝１８の形成領域に対応するパッド酸化膜１３の上面１３ａが露出される。
【００５５】
アモルファスカーボン膜６７Ａに、ゲート溝１８を形成するためのパターンを形成した後、フォトレジスト膜６７Ｃ及び反射防止膜６７Ｂを除去する。
次いで、開口部６７Ｅを有するアモルファスカーボン膜６７Ａをマスクとした第１異方性エッチングにより、素子分離領域１４及び活性領域１６の幅狭部１６ａをエッチングする。
そして、さらに第１異方性エッチングを続けて、活性領域１６の幅広部１６ｂのうち、幅狭部１６ａの直下に位置する部分を除去する。
【００５６】
なお、第１異方性エッチングのエッチング条件は、第１の絶縁膜６８及び第２の絶縁膜５３よりも、半導体基板１２に対して高いエッチング速度を有することとする。具体的には、第１異方性エッチングには、塩素ガス含有プラズマや臭素ガス含有プラズマを用いる。
これにより、第１の絶縁膜６８の下方に位置し、半導体基板１２の一部からなる突起部７１を形成することができる。つまり、幅狭部１６ａを第１異方性エッチングにより除去した後、幅広部１６ｂのうち幅狭部１６ａの直下に位置する部位を第１異方性エッチングする際、第１の絶縁膜６８のエッチング速度が半導体基板１２のエッチング速度より遅いため、幅広部１６ｂのうち第１の絶縁膜６８の下方に位置する部分をエッチングせずに残存させることができる。
【００５７】
次に、上記第２のマスクを用いて、第２異方性エッチングを行って、第２の絶縁膜の一部を除去することにより、ゲート溝の底面であって、平面視して活性領域内に、第１の方向に延在する一対の突起部を形成すると共に、ゲート溝を形成する工程について図７Ａ〜図７Ｅを参照しながら説明する。
なお、図７Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図７Ｂは、図７Ａ中に示す線分Ａ−Ａによる断面模式図である。図７Ｃは、図７Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図７Ｄは、図７Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図７Ｅは、図７Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
第１異方性エッチングの際にマスクとして用いたアモルファスカーボン膜６７Ａを除去せずに第２異方性エッチングを行い、第２の絶縁膜５３をエッチングする。なお、第２異方性エッチングのエッチング条件は、半導体基板１２よりも第２の絶縁膜５３に対して高いエッチング速度を有することとする。具体的には、第２異方性エッチングにはＣ４Ｆ8等の高次フロンガスを含有するプラズマを用いる。
これにより、半導体基板１２の一部からなる突起部７１を残存させた状態で、突起部７１の外側面７１ｃ側に位置する第２の絶縁膜５３の一部を除去することができる。その結果、突起部７１の上面７１ａ、外側面７１ｃ及び内側面７１ｂが露出する。
また、第２異方性エッチングにより、深さ（半導体基板１２の主面１２ａからゲート溝１８の底面１８ａまでの深さ）Ｄ３を有し、Ｙ方向に延在し、かつ素子分離領域１４の一部を分断するゲート溝１８を形成する。なお、ゲート溝１８は、ライン状であって、活性領域１６の延在する方向である第１の方向に交差する方向（第２の方向）に延在するように形成される。
なお、ゲート溝１８の深さＤ３は、第１溝５１ａの深さＤ１よりも深くする。例えば、第１溝５１ａの深さが１４０ｎｍの場合、ゲート溝１８の深さＤ３は、例えば、２００ｎｍとすることができる。また、ゲート溝１８の深さＤ３は、第１溝５１ａの深さＤ１と第２溝５１ｂの深さＤ２の合計（Ｄ１＋Ｄ２）よりも浅くなるようにする。
【００５８】
なお、上記第２異方性エッチングによる第２の絶縁膜５３のエッチング量は、２００ｎｍ程度とする。つまり、第２異方性エッチング後の第２の絶縁膜５３の上面とゲート溝１８の底面とは略同一面となる。この結果、ゲート溝１８の底面であって、平面視して活性領域１６内に一対の突起部７１を形成することができる。また、この一対の突起部７１は、第１の方向に延在するように形成される。また、図７Ｄに示すように、突起部７１の第２の方向における幅は、第１の絶縁膜６８の厚さと略同一となる。つまり、幅広部１６ｂの第２の幅Ｗ２と、幅狭部１６ａの第１の幅Ｗ１との差分（Ｗ２−Ｗ１）の半分に相当する。
本実施形態では、上記のように、半導体基板からなる活性領域１６を先にエッチングし、その後、素子分離絶縁膜５３をエッチングしている。本実施形態の製造方法では上記順番に工程を進めることが必要であり、逆に実施することはできない。先に素子分離絶縁膜５３を掘り下げてしまうと、突起部となるべき活性領域の幅広部１６ｂの頂部が露出してしまい、突起部７１を形成できなくなるからである。
【００５９】
次に、ゲート絶縁膜２１を形成する工程について図８Ａ〜図８Ｅを参照しながら説明する。
なお、図８Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図８Ｂは、図８Ａ中に示す線分Ａ−Ａによる断面模式図である。図８Ｃは、図８Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図８Ｄは、図８Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図８Ｅは、図８Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
マスクとして用いたアモルファスカーボン膜６７Ａを除去した後、熱酸化法により、ゲート溝１８の底面及び側面を覆うようにゲート絶縁膜２１を形成する。具体的には、ゲート絶縁膜２１は、突起部７１の外側面７１ｃ、内側面７１ｂ及び上面７１aを覆うように形成する。なお、ゲート絶縁膜２１を形成する際、ゲート溝１８内を埋め込まない厚さで形成する。
ゲート絶縁膜２１としては、例えば、単層のシリコン酸化膜、シリコン酸化膜を窒化した膜、シリコン酸化膜上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
なお、ゲート絶縁膜２１として単層のシリコン酸化膜を用いる場合、ゲート絶縁膜２１の厚さは、例えば、５ｎｍとすることができる。
【００６０】
次に、導電膜からなる埋め込みゲート電極２２を形成する工程について図９Ａ〜図９Ｅ及び図１０Ａ〜図１０Ｅを参照しながら説明する。
なお、図９Ａ、図１０Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図９Ｂ、図１０Ｂはそれぞれ、図９Ａ、図１０Ａ中のそれぞれに示す線分Ａ−Ａによる断面模式図である。図９Ｃ、図１０Ｃはそれぞれ、図９Ａ、図１０Ａ中のそれぞれに示す線分Ｂ−Ｂによる断面模式図である。図９Ｄ、図１０Ｄはそれぞれ、図９Ａ、図１０Ａ中のそれぞれに示す線分Ｃ−Ｃによる断面模式図である。図９Ｅ、図１０Ｅはそれぞれ、図９Ａ、図１０Ａ中のそれぞれに示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、ゲート絶縁膜２１が形成されたゲート溝１８を埋め込むように、第１の導電膜５７と、第２の導電膜５８とを順次成膜する。具体的には、ゲート絶縁膜２１を介して、突起部７１の外側面７１ｃ、内側面７１ｂ及び上面７１aを覆うように、第１の導電膜５７と、第２の導電膜５８とを順次成膜する。このとき、図９Ａに示す構造体の上面側は、第２の導電膜５８により覆われる。つまり、図９Ｂに示すように、パッド酸化膜１３及び第２の絶縁膜５３それぞれの上面１３ａ、５３ａは、第１の導電膜５７及び第２の導電膜５８に覆われる。
より具体的には、ＣＶＤ法により、第１の導電膜５７として窒化チタン膜（例えば、厚さ５ｎｍ）を成膜した後、第２の導電膜５８としてタングステン膜（例えば、厚さ１００ｎｍ）を成膜する。これにより、ゲート溝１８は窒化チタン膜とタングステン膜で完全に埋設される。
【００６１】
次に、図１０Ａ〜図１０Ｅに示すように、第１の導電膜５７及び第２の導電膜５８を全面エッチバックすることで、ゲート溝１８の下部に、埋め込みゲート電極２２の構成要素となる第１の導電膜５７及び第２の導電膜５８を残存させる。
これにより、ゲート溝１８の下部に、ゲート絶縁膜２１を介して、第１及び第２の導電膜５７、５８よりなる埋め込みゲート電極２２が形成される。また、埋め込みゲート電極２２の上面２２ａは、半導体基板１２の主面１２ａよりも低い位置に配置される。
なお、エッチバックは、例えば、半導体基板１２の主面１２ａからエッチバック後の第１の導電膜５７及び第２の導電膜５８の上面（埋め込みゲート電極２２の上面）２２ａまでの深さＤ４が８０ｎｍとなるように行なう。ここでは深さＤ４を８０ｎｍとしたが、ゲート溝１８の深さの１／５〜１／２の範囲とすることができる。
【００６２】
次に、ゲート溝１８を埋め込むように埋め込み絶縁膜２４を形成する工程について図１１Ａ〜図１１Ｅを参照しながら説明する。
なお、図１１Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図１１Ｂは、図１１Ａ中に示す線分Ａ−Ａによる断面模式図である。図１１Ｃは、図１１Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図１１Ｄは、図１１Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図１１Ｅは、図１１Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
ゲート溝１８を埋め込むと共に、その上面２４ａがパッド酸化膜１３の上面に対して略面一とされた埋め込み絶縁膜２４を形成する。
具体的には、まず、ＣＶＤ法、ＨＤＰ法、或いはＳＯＧ法を用いて、ゲート溝１８及び開口部６７Ｅを埋め込むシリコン酸化膜７４を成膜する。このとき、図示してはいないが、パッド酸化膜１３及び第２の絶縁膜５３それぞれの上面にもシリコン酸化膜７４が成膜される。
その後、ＣＭＰ法により、パッド酸化膜１３及び第２の絶縁膜５３それぞれの上面よりも上方に成膜されたシリコン酸化膜７４を除去することで、ゲート絶縁膜２１及び埋め込みゲート電極２２が形成されたゲート溝１８を埋め込むように埋め込み絶縁膜２４を形成する。これにより、埋め込みゲート電極２２の上面２２ａを覆うように、埋め込み絶縁膜２４が形成される。
【００６３】
次に、不純物拡散領域２８を形成する工程について図１２Ａ〜図１２Ｅを参照しながら説明する。
なお、図１２Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図１２Ｂは、図１２Ａ中に示す線分Ａ−Ａによる断面模式図である。図１２Ｃは、図１２Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図１２Ｄは、図１２Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図１２Ｅは、図１２Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
図１１Ｂ及び図１１Ｃに示す構造体の上面側から（図１２Ｂ及び図１２Ｃにおける矢印参照）、パッド酸化膜１３を介して、半導体基板１２の主面１２ａに、半導体基板１２とは異なる導電型の不純物（この場合、ｎ型不純物）をイオン注入する。これにより、その上面が半導体基板１２の主面１２ａに対して略面一とされた不純物拡散領域２８を形成する。
具体的には、ｎ型不純物としてリン（Ｐ）を、エネルギーが５０ＫｅＶ、ドーズ量が１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２の条件で半導体基板１２の主面１２ａにイオン注入することで、不純物拡散領域２８を形成する。
このとき、不純物拡散領域２８は、活性領域１６内の上部であって、埋め込みゲート電極２２を挟んで第１の方向の両側に形成する。
なお、不純物拡散領域２８のうち、後述する容量コンタクトプラグ４２に接続して下方に位置する不純物拡散領域２８は、トランジスタ１９−１、１９−２のドレイン領域として機能する。
【００６４】
ここで、以下の説明の便宜上、後述するビット線３４に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のソース領域として機能する不純物拡散領域２８を第１不純物拡散領域２８−１と呼び、容量コンタクトプラグ４２に接続して下方に位置し、トランジスタ１９−１、１９−２の共通のドレイン領域として機能する不純物拡散領域２８を第２不純物拡散領域２８−２と呼ぶこととするが、これは、各不純物拡散領域２８の機能を区別し説明するためである。
【００６５】
次に、図１３Ａ〜図１３Ｅに示す製造工程について説明する。
なお、図１３Ａは、本実施形態に係る半導体装置１０の製造工程を説明するための平面模式図である。また、図１３Ｂは、図１３Ａ中に示す線分Ａ−Ａによる断面模式図である。図１３Ｃは、図１３Ａ中に示す線分Ｂ−Ｂによる断面模式図である。図１３Ｄは、図１３Ａ中に示す線分Ｃ−Ｃによる断面模式図である。図１３Ｅは、図１３Ａ中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
埋め込み絶縁膜２４間に形成されたパッド酸化膜１３を選択的に除去することで、第１の不純物拡散領域２８−１の上面２８−１aを露出する開口部３２を形成する。
具体的には、パッド酸化膜１３上に、埋め込み絶縁膜２４間に形成されたパッド酸化膜１３を露出する溝状の開口部（図示せず）を有したフォトレジスト（図示せず）を形成し、その後、該溝状の開口部から露出されたパッド酸化膜１３を選択的にエッチング（例えば、ウエットエッチング）することで、第１の不純物拡散領域２８−１の上面２８−１ａを露出する開口部３２を形成する。上記エッチング後、フォトレジスト（図示せず）を除去する。
なお、パッド酸化膜１３を除去し、パッド酸化膜１３の替わりとなるシリコン酸化膜（図示せず）を別途形成し、その後、埋め込み絶縁膜２４間に形成された該シリコン酸化膜を除去することで、第１の不純物拡散領域２８−１の上面を露出する開口部３２を形成してもよい。
【００６６】
次に、第１の不純物拡散領域２８−１に電気的に接続するビット線３４を形成する工程について図１４を参照しながら説明する。
なお、図１４は、図１Ｂに示す本実施形態に係る半導体装置１０の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
開口部３２内にその一部を埋め込みビット線コンタクト部を形成するとともに、埋め込み絶縁膜２４の上面２４ａおよび素子分離絶縁膜５３の上面に接してＸ方向に延在するビット線３４を形成する。これにより、不純物拡散領域２８のうち、ゲート溝１８を挟んで一方に配置された第１の不純物拡散領域２８−１の上面と接触し、電気的に接続されたビット線３４が形成される。
具体的には、埋め込み絶縁膜２４の上面２４ａ、パッド酸化膜１３の上面及び素子分離領域１４の上面に、開口部３２を埋め込むように、例えば、図示していないポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次成膜することによりビット線３４を構成する積層膜を形成する。なお、上記ポリシリコン膜を形成させずに、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次積成膜させてもよい。
【００６７】
次いで、ビット線３４の一部を構成するタングステン膜上に、後述するキャップ絶縁膜３６の母材となるシリコン窒化膜（不図示）を成膜する。その後、フォトリソグラフィ技術により、該シリコン窒化膜上に、ビット線３４の形成領域を覆うフォトレジスト（不図示）を形成する。
次いで、該フォトレジストをマスクとするドライエッチングにより、上述したキャップ絶縁膜３６の母材となるシリコン窒化膜と、ビット線３４を構成するタングステン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びポリシリコン膜とをパターニングすることで、シリコン窒化膜よりなるキャップ絶縁膜３６と、ポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜よりなるビット線３４と、を同時に形成する。
【００６８】
次いで、ビット線３４の側面、及びキャップ絶縁膜３６を覆うように、図示していないシリコン窒化膜及びシリコン酸化膜を順次成膜し、その後、該シリコン酸化膜及び該シリコン窒化膜を全面エッチバックすることにより、キャップ絶縁膜３６の側面及びビット線３４の側面を覆うサイドウォール絶縁膜３７を形成する。
【００６９】
このように、シリコン窒化膜と、シリコン酸化膜とを順次積層させることでサイドウォール絶縁膜３７を形成することにより、後述する層間絶縁膜３８として、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、回転塗布法により形成されたＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｒａｓｓ）膜（シリコン酸化膜）を成膜した際、シリコン酸化膜の濡れ性が改善されるため、シリコン酸化膜中へのボイドの発生を抑制できる。
【００７０】
次いで、パッド酸化膜１３の上面１３ａ、埋め込み絶縁膜２４の上面２４ａに、サイドウォール絶縁膜３７を覆うと共に、キャップ絶縁膜３６の上面３６ａに対して略面一とされた上面３８ａを有した層間絶縁膜３８を形成する。これにより、キャップ絶縁膜３６の上面３６ａが、層間絶縁膜３８から露出される。
【００７１】
具体的には、まず、パッド酸化膜１３の上面１３ａ、埋め込み絶縁膜２４の上面２４ａに、サイドウォール膜３７を覆うように、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ２膜）を成膜する。なお、回転塗布法によりＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｒａｓｓ）膜（シリコン酸化膜）を成膜してもよい。回転塗布法を採用した場合は、熱処理を行なうことで、該ＳＯＧ膜の膜質を緻密にする。また、上記回転塗布法によりＳＯＧ膜を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
【００７２】
次いで、ＣＭＰ法により、キャップ絶縁膜３６の上面３６ａが露出するまで、シリコン酸化膜の研磨を行なう。これにより、キャップ絶縁膜３６の上面３６ａに対して略面一とされた上面３８ａを有する層間絶縁膜３８が形成される。
なお、図１４に示す構造体には図示していないが、上記シリコン酸化膜の研磨後に、ＣＶＤ法により、キャップ絶縁膜３６の上面３６ａ及び層間絶縁膜３８の上面３８ａを覆うシリコン酸化膜（ＳｉＯ２膜）を形成してもよい。
【００７３】
次に、第２の不純物拡散領域２８−２に電気的に接続する容量コンタクトプラグ４２を形成する工程について図１５を参照しながら説明する。
なお、図１５は、図１Ｂに示す本実施形態に係る半導体装置１０の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
まず、ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）法により、層間絶縁膜３８、埋め込み絶縁膜２４、及びパッド酸化膜１３をドライエッチングすることで、第２の不純物拡散領域２８−２の上面一部を露出する容量コンタクト孔４１を形成する。
【００７４】
次いで、容量コンタクト孔４１内に、上面４２ａが層間絶縁膜３８の上面３８ａに対して略面一とされ、かつ底面が第２の不純物拡散領域２８−２の上面２８−２ａと接触する容量コンタクトプラグ４２を形成する。
具体的には、まず、容量コンタクト孔４１を埋め込むように、ＣＶＤ法により、窒化チタン膜（不図示）と、タングステン膜（不図示）とを順次積層させる。次いで、ＣＭＰ法を用いた研磨により、層間絶縁膜３８の上面３８ａに形成された不要な窒化チタン膜及びタングステン膜を除去することで、容量コンタクト孔４１内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ４２を形成する。これにより、不純物拡散領域２８のうち、ゲート溝１８を挟んで一方の反対側に配置された第２の不純物拡散領域２８−２の上面と接触し、電気的に接続された容量コンタクトプラグ４２が形成される。
【００７５】
次に、容量コンタクトプラグ４２に電気的に接続するキャパシタ４８を形成する工程について図１６及び図１７Ａを参照しながら説明する。
なお、図１６及び図１７Ａのそれぞれは、図１Ｂに示す本実施形態に係る半導体装置１０の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
まず、図１６に示すように、層間絶縁膜３８の上面３８ａに、容量コンタクトプラグ４２の上面４２ａの一部と接触する容量コンタクトパッド４４を形成する。
具体的には、キャップ絶縁膜３６の上面３６ａ、容量コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａを覆うように、容量コンタクトパッド４４の母材となる金属膜（不図示）を成膜する。
次いで、フォトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド４４の形成領域に対応する面を覆うフォトレジスト（不図示）を形成する。その後、該フォトレジストをマスクとするドライエッチングにより、フォトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド４４を形成する。容量コンタクトパッド４４を形成後、フォトレジスト（不図示）を除去する。
次いで、キャップ絶縁膜３６の上面３６ａ、容量コンタクトプラグ４２の上面４２ａ、及び層間絶縁膜３８の上面３８ａに、容量コンタクトパッド４４を覆うシリコン窒化膜４６を形成する。
【００７６】
次いで、図１７Ａに示すように、シリコン窒化膜４６上に、十分な厚みを有するシリコン酸化膜（不図示）を成膜する。該シリコン酸化膜の厚さは、例えば、１５００ｎｍとすることができる。
次いで、フォトリソグラフィ技術により、該シリコン酸化膜上にパターニングされたフォトレジスト（不図示）を形成する。
次いで、該フォトレジストをマスクとするドライエッチングにより、容量コンタクトパッド４４上に形成されたシリコン酸化膜（不図示）及びシリコン窒化膜４６をエッチングすることで、容量コンタクトパッド４４を露出させるシリンダーホール（不図示）を形成する。その後、フォトレジスト（不図示）を除去する。
【００７７】
次いで、該シリンダーホール（不図示）の内面、及び容量コンタクトパッド４４の上面に、導電膜（例えば、窒化チタン膜）を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極６１を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜（不図示）を除去することで、シリコン窒化膜４６の上面を露出させる。その後、シリコン窒化膜４６の上面、及び下部電極６１を覆う容量絶縁膜６２を形成する。
【００７８】
次いで、容量絶縁膜６２の表面を覆うように、上部電極６３を形成する。このとき、上部電極６３は、上面６３ａの位置が容量絶縁膜６２よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド４４上に、下部電極６１、容量絶縁膜６２、及び上部電極６３よりなるキャパシタ４８が形成される。
以上により、本実施形態の半導体装置１０が製造される。
なお、実際には、上部電極６３の上面６３ａに、図示していない層間絶縁膜、ビア、及び配線等を形成する。
また、図１７Ｂには、本実施形態におけるメモリセルアレイの形成領域外に形成される任意のトランジスタの製造工程を示す。本実施形態における半導体装置の製造工程と同工程を経ることにより、半導体基板１２の上部には、図１７Ａに示す半導体装置１０と同様に、ビット線３４が形成される。
【００７９】
以上のような、本実施形態の半導体装置の製造方法によれば、素子分離領域１４を形成するために、それぞれ異なる幅を有する第１溝５１ａ及び第２溝５１ｂを、２段階エッチングで形成する。その結果、第１溝５１ａ及び第２溝５１ｂそれぞれが異なる幅を有するため、段差部が生じる。その後、シリコンからなる半導体基板１２のエッチング速度が大きい第１異方性エッチングを行う際、該段差部上に形成した第１の絶縁膜６８を犠牲膜として機能させることにより、該段差部の下方に位置する半導体基板１２の一部からなる突起部７１を形成することができる。次に、第２の絶縁膜５３（シリコン酸化膜）のエッチング速度が大きい第２異方性エッチングを行う際、突起部７１の外側面７１ｃに位置する第２の絶縁膜５３を選択的に除去する。
つまり、エッチング速度を適宜変更し、シリコンや絶縁膜との選択比を取りながらエッチングをすることのみで、上面、内側面、外側面が露出した突起部を形成することができる。その結果、このような上面、内側面、外側面が露出した突起部を覆うように埋め込みゲート電極を形成することにより、突起部の上面、内側面、外側面をトランジスタのチャネル領域として機能させることができ、ゲート電極に所定のバイアスをかけたときに形成されるチャネル領域は、完全空乏化型のチャネル領域となり、電流―電圧特性の向上およびオン電流を増大することが可能となる。これにより、消費電力を抑制し、高速動作に優れた半導体装置を得ることが可能となる。
【００８０】
また、本実施形態の半導体装置の製造方法によれば、本実施形態における半導体装置を適用して製造するメモリセルアレイと、該メモリセルアレイの形成領域外に配置される任意の周辺構造（例えば、トランジスタ）領域とを同時に製造することができる。
【００８１】
なお、本実施形態において、不純物拡散領域２８を形成する工程を、素子分離領域１４を形成する工程（図６Ａ〜図６Ｅ参照）と、マスク６７を形成する工程（図７Ａ〜図７Ｅ参照）との間に設けても構わない。
具体的には、図６Ａ〜図６Ｅに示したように、素子分離領域１４を形成後、パッド酸化膜１３を介して、半導体基板１２の主面１２ａに、半導体基板１２とは異なる導電型の不純物（この場合、ｎ型不純物）をイオン注入することで、上面２８ａが半導体基板１２の主面１２ａに対して面一とされた不純物拡散領域２８を形成する。
具体的には、ｎ型不純物としてリン（Ｐ）を、エネルギーが５０ＫｅＶ、ドーズ量が１Ｅ１２ｃｍ−２〜１Ｅ１４ｃｍ−２の条件で半導体基板１２の主面１２ａにイオン注入することで、上記不純物拡散領域２８を形成する。不純物拡散領域２８は、第１及び第２の不純物拡散領域２８−１、２８−２の母材となる領域である。
【００８２】
次いで、図７Ａ〜図７Ｅに示したように、マスク６７を形成後、先に説明した図８Ａ〜図８Ｅに示す工程（ゲート溝１８を形成する工程）と同様な処理を行なうことにより、不純物拡散領域２８を分断するように、ゲート溝１８を形成することで、ゲート溝１８と共に、第１及び第２の不純物拡散領域２８−１、２８−２を形成する。
その後、先に説明した図９Ａ〜図９Ｅに示す工程以降（但し、第１及び第２の不純物拡散領域２８，２９を形成する工程を除く）までの処理を順次行うことで、図１〜図３に示す第１実施形態の半導体装置１０が製造される。
【００８３】
このように、素子分離領域１４を形成後に、半導体基板１２に、第１及び第２の不純物拡散領域２８−１、２８−２の母材となる不純物拡散領域２８を形成し、その後、不純物拡散領域２８を分断するようにゲート溝１８を形成することで、第１及び第２の不純物拡散領域２８−１、２８−２を形成してもよい。
この場合、第１実施形態の半導体装置１０の製造方法と同様な効果を得ることができる。
【符号の説明】
【００８４】
１０…半導体装置 １１…メモリセルアレイ １２…半導体基板 １２ａ…主面 １３…パッド酸化膜 １３ａ、２２ａ、２４ａ、２８ａ、３６ａ、３８ａ、４２ａ、６３ａ…上面 １４…素子分離領域 １６…活性領域 １６ａ…幅狭部 １６ｂ…幅広部 １８…ゲート溝 １８ａ…底面 １９−１、１９−２…トランジスタ ２１…ゲート絶縁膜 ２２…埋め込みゲート電極 ２４…埋め込み絶縁膜 ２４ａ…上面 ２８…不純物拡散領域 ２８−１…第１の不純物拡散領域（不純物拡散領域） ２８−２…第２の不純物拡散領域（不純物拡散領域） ３２…開口部 ３４…ビット線 ３６…キャップ絶縁膜 ３７…サイドウォール絶縁膜 ３８…層間絶縁膜 ４１…容量コンタクト孔 ４２…容量コンタクトプラグ ４４…容量コンタクトパッド ４６…シリコン窒化膜 ４８…キャパシタ ５１…素子分離用溝 ５１ａ…第１溝 ５１ｂ…第２溝 ５３…第２の絶縁膜 ５７…第１の導電膜 ５８…第２の導電膜 ６１…下部電極 ６２…容量絶縁膜 ６３…上部電極 ６６…フィールド窒化膜 ６６ａ…開口部 ６７…第２のマスク ６７Ａ…アモルファスカーボン膜 ６７Ｂ…反射防止膜 ６７Ｃ…フォトレジスト膜 ６７Ｄ、６７Ｅ…開口部 ６８…第１の絶縁膜 ７１…突起部 ７１ａ…上面 ７１ｂ…内側面 ７１ｃ…外側面 ７４…シリコン酸化膜 Ｄ１、Ｄ２、Ｄ３、Ｄ４…深さ Ｗ１、Ｗ２…幅
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成され、第1の方向に延在する複数の活性領域と、
前記活性領域を区画する素子分離領域と、
前記半導体基板の主面に形成されたものであって、平面視して複数の前記活性領域に交差する方向に延在する複数のゲート溝と、
前記ゲート溝のそれぞれに埋め込まれた複数の埋め込みゲート電極と、を備えた半導体装置であって、
前記ゲート溝のそれぞれの底面には、前記第１の方向に延在すると共に、上面が前記主面よりも低い位置に配置する一対の突起部が形成されており、
前記埋め込みゲート電極は、ゲート絶縁膜を介して前記突起部の上面と内側面と外側面とを覆ってなる、ことを特徴とする半導体装置。
【請求項２】
前記第1の方向において前記ゲート溝を挟んで両側の前記活性領域の上部に不純物拡散領域を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記突起部の前記上面が、前記不純物拡散領域の下面より低い位置に配置することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記両側に配置する不純物拡散領域のうち、一方の不純物拡散領域上には電気的に接続するビット線を備え、他方の不純物拡散領域上には電気的に接続する容量コンタクトプラグを備えることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記ビット線に接続された不純物拡散領域は、該不純物拡散領域を挟んで前記第1の方向に配置する２つの隣接する埋め込みゲート電極に対して共通のソース領域として機能することを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板の主面に第１の方向に延在する第１溝を形成することによって、第１の方向に延在し、第１の幅を有する活性領域を区画する工程と、
前記第１溝の内側壁に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を第１のマスクとしてエッチングして、前記第１溝の底面に、該第１溝の溝幅よりも狭い溝幅を有する第２溝を形成することにより、前記活性領域において前記第１の幅よりも広い第２の幅を有する幅広部を、前記第１の幅を有する幅狭部の下方に形成する工程と、
前記第１溝及び前記第２溝に、第２の絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、
第１の方向に交差する方向に延在するゲート溝を形成するためのパターンを有する第２のマスクを形成する工程と、
前記第２のマスクを用いて、前記半導体基板に対し第１異方性エッチングを行って、前記活性領域の前記幅狭部を除去する工程と、
さらに続けて、前記幅広部のうち前記幅狭部の直下に位置する前記幅広部を除去する工程と、
前記第２のマスクを用いて、第２異方性エッチングを行って、前記第２の絶縁膜の一部を除去することにより、前記ゲート溝の底面であって、平面視して前記活性領域内に、第１の方向に延在する一対の突起部を形成すると共に、前記ゲート溝を形成する工程と、
少なくとも前記突起部の外側面、内側面及び上面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記突起部の外側面、内側面及び上面に、導電膜を成膜する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜と前記第２の絶縁膜とが同じ材料からなることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜と前記第２の絶縁膜とがシリコン酸化膜からなることを特徴する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１異方性エッチングが、前記第１の絶縁膜及び前記第２の絶縁膜よりも、前記半導体基板に対して高いエッチング速度を有することを特徴とする請求項６乃至請求項８の何れか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第２異方性エッチングが、前記半導体基板よりも、前記第２の絶縁膜に対して高いエッチング速度を有することを特徴とする請求項６乃至請求項９の何れか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第１異方性エッチングには、塩素ガス含有プラズマや臭素ガス含有プラズマを用いることを特徴とする請求項６乃至請求項１０の何れか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第２異方性エッチングには、高次フロンガスを含有するプラズマを用いることを特徴とする請求項６乃至請求項１１の何れか一項に記載の半導体装置の製造方法。
【請求項１３】
前記第２のマスクが、
アモルファスカーボン膜と反射防止膜とフォトレジスト膜とが順次積層されたマルチレイヤーレジスト構造を有し、
前記反射防止膜が有機塗布膜からなることを特徴とする請求項６乃至請求項１２の何れか一項に記載の半導体装置の製造方法。
【請求項１４】
前記導電膜を成膜する工程の後に、
前記活性領域の、前記ゲート溝を挟んで第１の方向の両側に不純物拡散領域を形成する工程を備え、
前記不純物拡散領域のうち、前記ゲート溝を挟んで一方に配置する不純物拡散領域に電気的に接続するビット線を形成する工程と、
前記不純物拡散領域のうち、前記ゲート溝を挟んで前記一方の反対側に配置する不純物拡散領域に電気的に接続するコンタクトプラグを形成する工程と、
前記コンタクトプラグに電気的に接続するキャパシタを形成する工程と、
を備えることを特徴とする請求項６乃至請求項１３の何れか一項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の主面に形成され、第1の方向に延在する複数の活性領域と、
前記活性領域を区画する素子分離領域と、
前記半導体基板の主面に形成されたものであって、平面視して複数の前記活性領域に交差する方向に延在する複数のゲート溝と、
前記ゲート溝のそれぞれに埋め込まれた複数の埋め込みゲート電極と、を備えた半導体装置であって、
前記ゲート溝のそれぞれの底面には、前記第１の方向に延在すると共に、上面が前記主面よりも低い位置に配置する一対の突起部が形成されており、
前記埋め込みゲート電極は、ゲート絶縁膜を介して前記突起部の上面と内側面と外側面とを覆ってなる、ことを特徴とする半導体装置。
【請求項２】
前記第1の方向において前記ゲート溝を挟んで両側の前記活性領域の上部に不純物拡散領域を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記突起部の前記上面が、前記不純物拡散領域の下面より低い位置に配置することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記両側に配置する不純物拡散領域のうち、一方の不純物拡散領域上には電気的に接続するビット線を備え、他方の不純物拡散領域上には電気的に接続する容量コンタクトプラグを備えることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記ビット線に接続された不純物拡散領域は、該不純物拡散領域を挟んで前記第1の方向に配置する２つの隣接する埋め込みゲート電極に対して共通のソース領域として機能することを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板の主面に第１の方向に延在する第１溝を形成することによって、第１の方向に延在し、第１の幅を有する活性領域を区画する工程と、
前記第１溝の内側壁に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を第１のマスクとしてエッチングして、前記第１溝の底面に、該第１溝の溝幅よりも狭い溝幅を有する第２溝を形成することにより、前記活性領域において前記第１の幅よりも広い第２の幅を有する幅広部を、前記第１の幅を有する幅狭部の下方に形成する工程と、
前記第１溝及び前記第２溝に、第２の絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、
第１の方向に交差する方向に延在するゲート溝を形成するためのパターンを有する第２のマスクを形成する工程と、
前記第２のマスクを用いて、前記半導体基板に対し第１異方性エッチングを行って、前記活性領域の前記幅狭部を除去する工程と、
さらに続けて、前記幅広部のうち前記幅狭部の直下に位置する前記幅広部を除去する工程と、
前記第２のマスクを用いて、第２異方性エッチングを行って、前記第２の絶縁膜の一部を除去することにより、前記ゲート溝の底面であって、平面視して前記活性領域内に、第１の方向に延在する一対の突起部を形成すると共に、前記ゲート溝を形成する工程と、
少なくとも前記突起部の外側面、内側面及び上面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記突起部の外側面、内側面及び上面に、導電膜を成膜する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜と前記第２の絶縁膜とが同じ材料からなることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜と前記第２の絶縁膜とがシリコン酸化膜からなることを特徴する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１異方性エッチングが、前記第１の絶縁膜及び前記第２の絶縁膜よりも、前記半導体基板に対して高いエッチング速度を有することを特徴とする請求項６乃至請求項８の何れか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第２異方性エッチングが、前記半導体基板よりも、前記第２の絶縁膜に対して高いエッチング速度を有することを特徴とする請求項６乃至請求項９の何れか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第１異方性エッチングには、塩素ガス含有プラズマや臭素ガス含有プラズマを用いることを特徴とする請求項６乃至請求項１０の何れか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第２異方性エッチングには、高次フロンガスを含有するプラズマを用いることを特徴とする請求項６乃至請求項１１の何れか一項に記載の半導体装置の製造方法。
【請求項１３】
前記第２のマスクが、
アモルファスカーボン膜と反射防止膜とフォトレジスト膜とが順次積層されたマルチレイヤーレジスト構造を有し、
前記反射防止膜が有機塗布膜からなることを特徴とする請求項６乃至請求項１２の何れか一項に記載の半導体装置の製造方法。
【請求項１４】
前記導電膜を成膜する工程の後に、
前記活性領域の、前記ゲート溝を挟んで第１の方向の両側に不純物拡散領域を形成する工程を備え、
前記不純物拡散領域のうち、前記ゲート溝を挟んで一方に配置する不純物拡散領域に電気的に接続するビット線を形成する工程と、
前記不純物拡散領域のうち、前記ゲート溝を挟んで前記一方の反対側に配置する不純物拡散領域に電気的に接続するコンタクトプラグを形成する工程と、
前記コンタクトプラグに電気的に接続するキャパシタを形成する工程と、
を備えることを特徴とする請求項６乃至請求項１３の何れか一項に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】
【公開番号】特開２０１３−７４０４０（Ｐ２０１３−７４０４０Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１１０５６（Ｐ２０１１−２１１０５６）
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２７日（２０１１．９．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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