半導体装置及びその製造方法
【課題】キャパシタの上部電極上に形成される充填膜の膜厚均一性を向上させる。
【解決手段】半導体基板１と、半導体基板１上に形成された下部電極１４と、下部電極１４上に形成された容量絶縁膜１５と、容量絶縁膜１５上に形成された上部電極１６と、上部電極１６の表面に形成された表面改質層と、表面改質層上に形成された充填膜１８を有する半導体装置１００。
【解決手段】半導体基板１と、半導体基板１上に形成された下部電極１４と、下部電極１４上に形成された容量絶縁膜１５と、容量絶縁膜１５上に形成された上部電極１６と、上部電極１６の表面に形成された表面改質層と、表面改質層上に形成された充填膜１８を有する半導体装置１００。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、キャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
微細化の進展が著しいＤＲＡＭ（Dynamic Random Access Memory）に用いられるキャパシタは、より大きな容量を確保するために立体構造となっている。このキャパシタは、立体形成された下部電極表面を容量絶縁膜及び上部電極で覆うことにより形成される。窒化チタン（ＴｉＮ）膜で構成される上下電極の形成にはＣＶＤ（chemical Vapor Deposition）法が必要となるが、成膜温度が５５０℃以上と高いため、厚く形成すると容量絶縁膜への熱負荷が過大となり絶縁性が劣化する。従って、上部電極は１０ｎｍ以下の薄い膜厚で形成せざるを得ない。結果的に、上部電極を形成した段階では、隣接キャパシタ間に空隙が生じる。この空隙を埋設する充填膜（導体）としては、５００℃以下の低温で形成が可能なボロンドープシリコンゲルマニウム膜（Ｂ-ＳｉＧｅ）が好適である。
【０００３】
これに関連する技術として、例えば、特開２００４−３２００２２号公報（特許文献１）、特開２００６−３３９６３２号公報（特許文献２）がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３２００２２号公報
【特許文献２】特開２００６−３３９６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記従来技術では、キャパシタの上部電極（ＴｉＮ）上に充填膜（Ｂ-ＳｉＧｅ）を形成すると、充填膜の膜厚分布が著しく悪化するという問題がある。
【０００６】
本発明は、上記従来技術の問題点を解決するものであり、その目的は、キャパシタの上部電極上に形成される充填膜の膜厚均一性を向上させることが可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、
半導体基板と、
半導体基板上に形成された下部電極と、
前記下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
前記上部電極の表面に形成された表面改質層と、
前記表面改質層上に形成された充填膜を有することを特徴とする。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法は、
半導体基板上に下部電極を形成し、
前記下部電極上に容量絶縁膜を形成し、
前記容量絶縁膜上に上部電極を形成し、
前記上部電極の表面に表面改質層を形成し、
前記表面改質層上に充填膜を形成することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、キャパシタの上部電極上に形成される充填膜の膜厚均一性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）は本発明を適用する半導体装置（ＤＲＡＭ）１００の断面図であり、（ｂ）は（ａ）の破線部を拡大した図である。
【図２】充填膜１８の成膜に用いる薄膜形成装置の主要部の断面である。
【図３】本発明の実施形態に係る半導体装置の製造工程を示すフローチャートである。
【図４】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図である。
【図５】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図である。
【図６】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図であり、（ａ）は断面図であり、（ｂ）は（ａ）の破線部を拡大した図である。
【図７】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図である。
【図８】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図である。
【図９】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０】（ａ）〜（ｅ）は、本発明の実施形態による充填膜１８の形成状態を時系列で模式的に示した図である。
【図１１】（ａ）〜（ｅ）は、従来技術による充填膜１８の形成状態を時系列で模式的に示した図である。
【図１２】（ａ）は、図１０における（ｃ）の状態を平面視した模式図であり、（ｂ）は、図１１における（ｃ）の状態を平面視した模式図である。
【図１３】半導体基板面内における充填膜１８の平均膜厚並びに膜厚の面内均一性とウェハボート３１における半導体基板３０の設置位置との相関を示したグラフである。
【図１４】上部電極１６における含有塩素（Ｃｌ）濃度と形成されたボロンドープＳｉＧｅ膜のストレスとの相関図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１２】
図１を参照して、本発明を適用する半導体装置１００としてＤＲＡＭ（Dynamic Random Access Memory）を例に取り説明する。ここで、（ａ）は半導体装置１００の断面図であり、（ｂ）は（ａ）の破線部を拡大した図である。
【００１３】
半導体基板１は、絶縁膜で構成された素子分離領域２と、イオンを拡散させた不純物拡散領域３を備えている。さらに、半導体基板1上には、熱酸化膜からなるゲート絶縁膜とゲート電極とエッチングマスクが積層され、それらの側面部がサイドウォール絶縁膜で被覆されてトランジスタ（図示せず）が構成されている。
【００１４】
前記トランジスタが埋め込まれた層間絶縁膜４には、コンタクトプラグ５が設けられており、不純物拡散領域３に接続されている。層間絶縁膜４上には、ビットライン６が配置されており、コンタクトプラグ５によって、不純物拡散領域３に接続されている。ビットライン６上には、マスク膜７が積層されており、それらの側面部がサイドウォール絶縁膜８で被覆されて、層間絶縁膜９で埋め込まれている。層間絶縁膜９上には、容量コンタクトパッド１０が配置されており、コンタクトプラグ１１によって不純物拡散領域３と接続されている。さらに、層間絶縁膜９を被覆するように、ストッパ膜１２と層間絶縁膜２１が積層されている。
【００１５】
メモリセル領域の層間絶縁膜２１内には、下部電極１４と容量絶縁膜１５と上部電極１６が設けられて、キャパシタが構成されている。なお、図１（ｂ）に示すように、容量絶縁膜１５と上部電極１６は、下部電極１４における左右の側面部に夫々設けられている。また、下部電極１４の上端面には、サポート膜１７が接続されている。Ｕ字形状となっている下部電極１４は、その表面の容量絶縁膜１５と上部電極１６を介して、充填膜１８で覆われている。さらに、充填膜１８上には、接着層１９を介して、プレート電極２０が設けられている。
【００１６】
メモリセル領域では、プレート電極２０を覆っている層間絶縁膜２１にコンタクトプラグ２２が設けられて、プレート電極２０に接続されており、同様に周辺回路領域における層間絶縁膜２１には、コンタクトプラグ２４が設けられて、ビットライン６に接続されている。層間絶縁膜２１上には、配線２３が設けられており、メモリセル領域では、コンタクトプラグ２２に接続されて、周辺回路領域では、コンタクトプラグ２４に接続されている。また、配線２３は、積層されたマスク膜２５を介して、層間絶縁膜２６で埋め込まれている。
【００１７】
上述したように、半導体装置（ＤＲＡＭ）１００のメモリセル領域におけるトランジスタには、下部電極１４と容量絶縁膜１５と上部電極１６で構成されたキャパシタが接続されており、トランジスタのＯＮ/ＯＦＦによって、キャパシタへ電荷の出し入れを行っている。半導体装置（ＤＲＡＭ）１００では、キャパシタに蓄えられた電荷量を記憶情報とするため、安定動作には一定値以上の電荷量が必要になる。このようなメモリセルでは、微細化と共にキャパシタも縮小しているので、一定値以上の電荷量を確保するために、容量絶縁膜１５を薄膜化している。しかし、容量絶縁膜１５の薄膜化は、容量絶縁膜１５の強度不足による膜ストレスを誘発して、キャパシタのリーク電流を増加させてしまうので、容量絶縁膜１５の膜ストレスが低減するように、充填膜１８には均一な膜厚が要求されている。本発明の実施の形態は、半導体装置（ＤＲＡＭ）１００における充填膜１８の成膜方法に関する。
【００１８】
次に、充填膜１８の成膜に用いる成膜装置について、図２を参照しながら説明する。図２は、薄膜形成装置２００における主要部の断面を示している。
【００１９】
図２に示すように、薄膜形成装置２００では、半導体基板３０を静置するウェハボート３１と、ウェハボート３１を自転させる駆動部３２と、成膜室となるチューブ３３と、原料ガスを成膜室３３内の半導体基板３０に供給するガス供給口３４並びにガス導入管３５と、原料ガスを成膜室３３から排出させる排気口３６と、成膜室３３を加熱するヒーター３７が、筐体３８に配置されている。
【００２０】
ここで、ガス供給口３４は、筐体３８内を経由して成膜室３３へ原料ガスを供給するガス供給口３４Ａと、ガス導入管３５に接続されて成膜室３３へ直接原料ガスを供給するガス供給口３４Ｂで構成されている。ガス導入管３５は、チューブ３３の側面とウェハボート３１との隙間に直立した状態で設置され、原料ガスは、ガス導入管３５の先端から噴出して、隣接する半導体基板３０の間を流動してから、最終的に陰圧とした排気口３６へ移動する。なお、充填膜１８の形成には、３種類の原料ガスが用いられており、その際、個々の原料ガスの混合仕様に応じて選択されたガス供給口３４から供給する。また、原料ガスの使用タイミングに応じて、各ガス供給口３４に備えられたバルブを制御することで、必要な供給量が成膜室３３内に供給されるシステムとなっている。
【００２１】
この際、成膜室３３の外側に設置されたヒーター３７で原料ガスと半導体基板３０を加熱することによって、原料ガスが化学反応し、その反応生成物によって半導体基板３０上に充填膜１８が形成される。
【００２２】
次に、図３を参照して、本実施形態に係る半導体装置（ＤＲＡＭ）１００の製造方法の概略につい説明する。図３は、本実施形態によるキャパシタ製造の工程フローを示している。ここで、半導体装置（ＤＲＡＭ）１００の構成要素を示す符号は、図１と共通である。
【００２３】
図３の工程フローは、主に２つの工程を示しており、第１工程は、キャパシタの主要構成要素となる下部電極１４、容量絶縁膜１５、上部電極１６の形成であり、第２工程は、プレート電極２０の形成である。
【００２４】
第１工程では、まず、後述する層間絶縁膜１３内に下部電極１４を形成する（工程１）。
【００２５】
次に、下部電極１４の内面および外側面を露出させてから、下部電極１４を被覆するように容量絶縁膜１５を形成する（工程２）。
【００２６】
最後に、容量絶縁膜１５を覆うように上部電極１６を形成する（工程３）。
【００２７】
第２工程では、上部電極１６の表面に原料ガスのモノシラン（ＳｉＨ４）を熱分解して生成させた第１分解生成物（ＳｉＨ２）を吸着させて表面改質層を形成する（工程４）。
【００２８】
次に、隣接する上部電極１６の隙間を埋めるように、充填膜１８を形成する（工程５）。
【００２９】
最後に、プレート電極２０の剥がれを防止する接着層１９を充填膜１８上に形成（工程６）してから、接着層１９上にプレート電極２０を形成する（工程７）。
【００３０】
次に、図４〜図９を参照して、図３に示した製造方法の詳細について説明する。
【００３１】
（準備工程）
図４を参照すると、半導体基板１に、フォトリソグラフィ技術およびドライエッチング技術を用いて、素子分離溝（トレンチ）を形成する。
【００３２】
次に、ＣＶＤ（chemical Vapor Deposition）法によって、シリコン窒化膜（ＳｉＮ）あるいはシリコン酸化膜（ＳｉＯ２）を素子分離溝の内部に充填して、素子分離領域２を形成する。
【００３３】
次に、半導体基板１上に、熱酸化法によるシリコン酸化膜であるゲート絶縁膜とＬＰＣＶＤ(Low Pressure CVD)法によるポリシリコン（Ｓｉ）とスパッタ法によるタングステン（Ｗ）を積層してから、フォトリソグラフィ技術およびドライエッチング技術を用いたパターニングをすることで、ポリシリコンとタングステンで構成されたポリメタル構造のワードライン（図示せず）を形成する。
【００３４】
次に、フォトリソグラフィ技術およびイオン注入法を用いて、ワードラインで覆われていない半導体基板１に、不純物拡散領域３を形成する。
【００３５】
以上の処理で、ゲート絶縁膜と、ゲート電極となるワードラインと、ソース/ドレインとなる不純物拡散領域３で構成されたプレーナ型のＭＯＳトランジスタが形成される。
【００３６】
次に、半導体素子を埋め込むように、ＣＶＤ法によって、シリコン酸化膜である層間絶縁膜４を形成し、さらにフォトリソグラフィ技術およびドライエッチング技術を用いて、層間絶縁膜４にコンタクトホールを形成する。
【００３７】
次に、ＣＶＤ法によるタングステンでコンタクトホールを埋め込んでから、層間絶縁膜４上のタングステンをＣＭＰ（Chemical Mechanical Polishing）で除去して、コンタクトプラグ５を形成する。
【００３８】
次に、ＣＶＤ法によって、タングステンとシリコン窒化膜を積層させてから、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、タングステンで構成されたビットライン６を形成する。
【００３９】
次に、ビットライン６を覆うように、ＣＶＤ法によってシリコン窒化膜を成膜してから、エッチバックすることで、ビットライン６の側面部を覆うサイドウォール絶縁膜８を形成する。
【００４０】
次に、ビットライン６を埋め込むように、ＣＶＤ法によってシリコン酸化膜である層間絶縁膜９を形成してから、ＣＭＰによって、層間絶縁膜９の表面を平坦化する。
【００４１】
次に、ＣＶＤ法によって、層間絶縁膜９上にタングステンを成膜し、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、容量コンタクトパッド１０を形成する。
【００４２】
次に、容量コンタクトパッド１０を覆うように、ＣＶＤ法によって、シリコン窒化膜を成膜して、ストッパ膜１２を形成する。
【００４３】
以下、図３に示した工程フローにおける第１工程について説明する。
【００４４】
（下部電極形成工程：図３の工程１）
次に、ストッパ膜１２上に、ＣＶＤ法を用いて、シリコン酸化膜である層間絶縁膜１３とシリコン窒化膜であるサポート膜１７を積層させる。
【００４５】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、サポート膜１７と層間絶縁膜１３およびストッパ膜１２を貫通するシリンダーホール２７を形成する。これにより、シリンダホール２７の底面には容量コンタクトパッド１０の上面が露出する。
【００４６】
次に、シリンダーホール２７の内面を覆うように、ＳＦＤ（Sequential Flow Deposition）法によって、下部電極となる窒化チタン（ＴｉＮ）膜を成膜する。このとき、窒化チタン膜の膜厚はシリンダーホール２７の内径の１／２以下としており、シリンダーホール２７は窒化チタン膜で完全に埋め込まれずに残留している。
【００４７】
次に、シリンダーホール２７を埋め込むように、ＣＶＤ法によって、シリコン酸化膜であるカバー膜２８を形成すると、図４に示す構造が得られる。
【００４８】
次に、図５を参照すると、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域におけるサポート膜１７を除去して、周辺回路領域の層間絶縁膜１３の上面を露出させる。このとき、周辺回路領域におけるサポート膜１７の除去が終了すると同時に、メモリセル領域におけるサポート膜１７上のカバー膜２８と窒化チタンが除去されるようにフォトレジストの膜厚を調整しておくことで、下部電極１４も同時に形成する。
【００４９】
次に、フッ酸（ＨＦ）を用いたウェットエッチング技術によって、シリコン酸化膜である層間絶縁膜１３およびシリンダホールを埋設しているカバー膜２８を完全に除去する。このとき、ストッパ膜１２で覆われた層間絶縁膜９並びに下部電極１４とサポート膜１７は、除去されずに残留する。これは、ストッパ膜１２及びサポート膜１７を構成するシリコン窒化膜と、下部電極１４を構成する窒化チタンがフッ酸で除去されないためである。隣接している下部電極１４は、残留したサポート膜１７で接続されているので、倒壊せずに直立している。層間絶縁膜１３を除去することによって、下部電極１４の内面および外側面が露出する。
【００５０】
（容量絶縁膜形成工程：図３の工程２）
次に、図６を参照すると、下部電極１４の表面を覆うように、ＡＬＤ（Atomic Layer Deposition）法によって、酸化アルミニウム(Ａｌ２Ｏ３)と酸化ジルコニウム（ＺｒＯ）を交互に積層した薄膜である容量絶縁膜１５を形成する。
【００５１】
（上部電極形成工程：図３の工程３）
次に、容量絶縁膜１５の表面を覆うように、ＳＦＤ法によって、窒化チタンである上部電極１６を形成する。このとき、破線部を拡大した図６（ｂ）に示すように、容量絶縁膜１５と上部電極１６は、下部電極１４の側面部を均一に覆っている。また、サポート膜１７とストッパ膜１２の表面も、容量絶縁膜１５と上部電極１６で覆われている。ＳＦＤ法は、成膜ステップ毎に２種類以上のプロセスガスを組み合わせて供給することで、高精度の薄膜を効率よく形成することができる手法である。下部電極１４と上部電極１６の成膜においては、プロセスガスとなる四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を同時に流すステップと、アンモニアだけを流すステップを交互に繰り返して、窒化チタンを形成する。
【００５２】
ＳＦＤ法以外にも、従来の四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を同時に流すＣＶＤ法を用いて窒化チタンを形成することが可能であるが、いずれの方法を用いても５５０℃以上の成膜温度が必要である。下部電極１４を形成する場合には問題とならないが、上部電極１６を形成する場合には既に容量絶縁膜１５が形成されており、上部電極１６を１０ｎｍより厚く形成すると上部電極自体の成膜温度となる５５０℃の熱処理時間が長くなって容量絶縁膜１５の絶縁性が劣化する問題が発生する。
【００５３】
したがって、上部電極１６は１０ｎｍ以下の膜厚で形成する必要がある。そのため、図６（ａ）の段階で形成されている下部電極１４の内部および隣接下部電極間の空間を上部電極１６で充分に埋設することができず、上部電極１６を形成した後も上記空間が残存してしまう。空間の残存は機械的強度の低下を招き、この後の成膜やパッケージ組み立て工程に起因して発生するストレスがキャパシタに印加され、キャパシタを変形させる結果となる。
【００５４】
キャパシタの変形は、すなわち容量絶縁膜１５の変形を意味し、リーク電流が増大する特性劣化を誘発する。したがって、上記空間は完全に埋設する必要がある。本実施形態においては、上記空間を埋設する材料として、より低温で形成することが可能な導体としてボロンドープＳｉＧｅ膜を用いる。
【００５５】
以下、図３に示した工程フローにおける第２工程について説明する。
【００５６】
ボロンドープＳｉＧｅ膜は５００℃以下の温度で形成することができるので、ボロンドープＳｉＧｅ膜の成膜中に容量絶縁膜１５の絶縁性が劣化する問題は発生しない。しかし、発明者の実験によれば、上部電極１６として形成したＴｉＮ膜上にボロンドープＳｉＧｅ膜を形成すると、基板面内および同時に形成する複数の基板間の膜厚分布が大きくなってしまう問題のあることが判明した。
【００５７】
膜厚分布が大きくなると、後述する加工工程において、膜厚の厚い部分をエッチングしている間に膜厚の薄い部分のキャパシタが露出してしまい、正常な特性を有するキャパシタを構成できない問題が発生する。発明者は、ＴｉＮ膜上に形成するボロンドープＳｉＧｅ膜の膜厚分布を低減するために種々検討を行なった結果、ボロンドープＳｉＧｅ膜を形成する前にＴｉＮ膜表面に表面改質層としてＳｉ−Ｈ吸着層を形成することが有効であることを見出した。
【００５８】
（表面改質層形成工程：図３の工程４）
まず、図７を参照すると、上部電極１６を構成するＴｉＮ表面に、モノシラン（ＳｉＨ４）の熱分解法を用いて、シリコン（Ｓｉ）並びに水素（Ｈ）からなる分子を吸着させる。この吸着では、図２に示した薄膜形成装置２００を用いることができる。上部電極１６が形成された直径３００ｍｍの基板３０を成膜室３３に１００枚セットする。
【００５９】
次いで、成膜室３３内を一旦真空排気した後、窒素（Ｎ２）をガス供給口３４Ａ、３４Ｂから成膜室３３内に導入し、温度４５０℃、圧力が４０Ｐａで安定化させる。次いで、原料ガスのモノシラン（ＳｉＨ４）をガス供給口３４Ｂから成膜室３３内へ、５００秒から７００秒間導入する。これにより、モノシラン（ＳｉＨ４）は、熱分解し、活性状態の第１分解生成物（ＳｉＨ２）となって、それらの一部がファンデルワールス力によって、上部電極１６を構成するＴｉＮの表面に物理吸着し、表面改質層を形成する。
【００６０】
このとき、物理吸着した第１分解生成物（ＳｉＨ２）の間隔は、ほぼ均一となる。これは、第１分解生成物（ＳｉＨ２）のシリコン（Ｓｉ）が上部電極１６に物理吸着する際に、シリコン（Ｓｉ）に結合している水素（Ｈ）同士が反発するために、シリコン（Ｓｉ）の間隔が必然的に均一化されるためである。なおここでは、真空状態とした後に一旦窒素（Ｎ２）を導入してから、最終的にモノシラン（ＳｉＨ４）を導入したが、窒素（Ｎ２）導入を省いて、真空状態とした直後にモノシラン（ＳｉＨ４）を導入してもよい。この場合、モノシラン（ＳｉＨ４）で成膜室３３内を置換する時間が短くなるので、モノシラン（ＳｉＨ４）の供給時間を２００秒から４００秒間とすることができる。また、モノシランの代わりに、ジシラン（Ｓｉ２Ｈ６）を用いてもよい。この場合、１分子のジシラン（Ｓｉ２Ｈ６）から２分子の第１分解生成物（ＳｉＨ２）を形成することができるので、熱分解の効率が高まり、第１分解生成物（ＳｉＨ２）の生成密度を上げることで、原料ガスの供給時間をさらに短縮することができる。
【００６１】
また、チューブ３３内の温度を４００℃まで低温化すると、第１分解生成物の吸着密度が向上して、さらに均一な物理吸着とすることができる。なお、温度を４５０℃としているので、Ｓｉ原子の析出は生じない。したがって、この表面改質層形成工程では、物理的な厚さを有するＳｉ膜の成膜は行なわれず、ＴｉＮからなる表面にＳｉ−Ｈ分子からなる表面改質層が１層形成されるだけである。
【００６２】
（充填膜形成工程：図３の工程５）
次に、図７に示すように、表面改質層を物理吸着させた上部電極１６上に、ＬＰＣＶＤ法によって、ボロン（Ｂ）をドープしたシリコンゲルマニウム（ＳｉＧｅ）である充填膜１８を形成する。
【００６３】
充填膜１８の形成は、図２に示した薄膜形成装置２００を用い、表面改質層の形成に続いて連続的に行なうことが好ましい。このときのプロセス条件は、モノシラン（ＳｉＨ４）、三塩化ホウ素（ＢＣｌ３）、モノゲルマン（ＧｅＨ４）を原料ガスとし、夫々の流量を７８７ｓｃｃｍ[Standard Cubic Centimeter per Minute]（ＳｉＨ４）、３．１５ｓｃｃｍ（ＢＣｌ３）、７３．５ｓｃｃｍ（ＧｅＨ４）、加熱温度を４５０℃、圧力を４０Ｐａとした。なお、モノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）はガス供給口３４Ｂから導入し、モノゲルマン（ＧｅＨ４）はモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）を混合した上で、ガス供給口３４Ａから導入した。
【００６４】
ボロンドープＳｉＧｅは４５０℃の低温で形成しても、形成した段階で多結晶状態となっており、導電性を有する導体となっている。通常、４５０℃で形成するＧｅを含有しないボロンドープＳｉは非晶質状態で形成され導電性を有していない。しかし、Ｇｅを含有させると多結晶状態で形成され導電性を有するボロンドープＳｉＧｅ膜となる。これは、Ｇｅ自体が極めて活性な物質であり、低温でも結晶化しやすい特有の性質を有していることに起因していると推察される。
【００６５】
ここで、図１０を参照して、充填膜１８の形成過程について説明する。ここで、図１０（ａ）〜（ｅ）は、本実施形態による充填膜１８の形成状態を時系列で模式的に記載したものである。
【００６６】
図１０（ａ）は、上部電極１６となるＴｉＮ表面にＳｉ−Ｈ分子からなる表面改質層を形成した状態である。
【００６７】
図１０（ｂ）は、原料ガスであるモノゲルマン（ＧｅＨ４）の熱分解で生じた第２分解生成物（ＧｅＨ２）によって、表面改質層を構成する水素（Ｈ）が置換された成長初期の状態である。ボロンドープＳｉＧｅ膜は、Ｓｉ、Ｇｅ、Ｂからなる３元系の膜なので２次元の分子結合図で組成の全容を示すことは困難であり、図１０（ｂ）ではＳｉとＧｅを主成分とする極めて単純な模式図で示されている。ボロン（Ｂ）が記載されていないが、実際は、ＳｉもしくはＧｅの位置にボロンが配置されてＰ型導体を構成している。
【００６８】
図１０（ｃ）は、図１０（ｂ）の状態を個別の固まりとする核１８Ａが形成される成長が初期からやや進んだ状態のイメージを示したものである。
【００６９】
図１０（ｄ）は、核１８Ａを起点として、原料ガスの熱分解で生じた第１分解生成物（ＳｉＨ２）と第２分解生成物（ＧｅＨ２）による置換反応を繰り返すことで、充填膜１８がさらに成長した状態を示している。
【００７０】
図１０（ｅ）は、さらにボロンドープＳｉＧｅ膜からなる充填膜１８の成長が進み、平面的に連続膜となる状態を示している。核１８Ａすなわち表面改質層を構成するＳｉ−Ｈ分子核が均一に形成されているので、充填膜１８も均一に形成される。
【００７１】
一方、図１１は、従来技術による充填膜１８の形成状態を時系列で模式的に記載したものである。従来技術では、第１分解生成物（ＳｉＨ２）を上部電極１６に物理吸着させていないので、第１分解生成物（ＳｉＨ２）と第２分解生成物（ＧｅＨ２）が、上部電極１６上に同時に物理吸着される。
【００７２】
このとき、第１分解生成物（ＳｉＨ２）のシリコン（Ｓｉ）よりも、第２分解生成物（ＧｅＨ２）のゲルマニウム（Ｇｅ）の活性化エネルギーが高いので、両者が混在すると第２分解生成物（ＧｅＨ２）の物理吸着が優勢となる。さらに、ゲルマニウム（Ｇｅ）に結合している水素（Ｈ）同士の反発力よりも、ゲルマニウム（Ｇｅ）の物理吸着力が勝るので、第２分解生成物（ＧｅＨ２）の物理吸着は第１分解生成物（ＳｉＨ２）の物理吸着よりも不均一（（ａ）から（ｂ）の状態）となる。すると、不均一なままで、核１８Ｂ（（ｃ）の状態）となるので、核１８Ｂを起点として、第１分解生成物（ＳｉＨ２）と第２分解生成物（ＧｅＨ２）の置換反応を繰り返して成長（（ｄ）から（ｅ）の状態）させると、当初のまま不均一な膜厚の充填膜１８となる。
【００７３】
次に、図１２を参照して、核１８Ａ、核１８Ｂの形成状態について説明する。ここで、図１２（ａ）は、図１０における（ｃ）の状態を平面視した模式図であり、図１２（ｂ）は、図１１における（ｃ）の状態を平面視した模式図である。
【００７４】
図１０（ｃ）における核１８Ａは、図１２（ａ）に示すとおり、ほぼ等間隔に形成されるが、図１１（ｃ）における核１８Ｂは、図１２（ｂ）に示すとおり、不均一となった位置に形成される。
【００７５】
ここで、図１３は、発明者らが取得したデータであり、半導体基板面内における充填膜１８の平均膜厚並びに膜厚の面内均一性とウェハボート３１における半導体基板３０の設置位置との相関を示している。
【００７６】
ここでは、ウェハボート３１の下端が半導体基板Ｎｏ.１に対応しており、上端が半導体基板Ｎｏ.１００に対応している。従来技術においては、平均膜厚の半導体基板間ばらつきが３１ｎｍ、面内均一性の最大値が１７％であったのに対して、本実施形態においては、平均膜厚の半導体基板間ばらつきが１１ｎｍ、面内均一性の最大値が４％に低減しており、本実施形態となる表面改質層の形成によって、充填膜１８の膜厚ばらつきが低減する効果を確認した。
【００７７】
また、ボロンドープＳｉＧｅ膜の形成には、原料ガスの一部としてＢＣｌ３膜を用いているので、形成された膜中には塩素が不純物として取り込まれる。
【００７８】
図１４は、発明者らが明らかにした上部電極１６における含有塩素（Ｃｌ）濃度と形成されたボロンドープＳｉＧｅ膜のストレスとの相関図である。
【００７９】
膜ストレスは、塩素濃度と逆比例しており、前述したように、膜ストレスが低いほどキャパシタのリーク電流は低減する。発明者らは、ＳＩＭＳ（Secondary Ion Mass Spectrometry）によって、本実施形態における上部電極１６中の塩素（Ｃｌ）含有量が、従来技術によるよりも１．７倍に増加することを確認しているので、本実施形態によって、膜ストレスをさらに低下させて、リーク電流をさらに低減させることができる。
【００８０】
以上のようにして形成した充填膜１８によって、上部電極１６を完全に埋め込むと、図７に示す構造が得られる。これにより、キャパシタは充填膜１８によって完全に埋設されると共に、キャパシタの上面より上方に充填膜１８で構成される上面が平面として形成される。
【００８１】
（接着層形成工程：図３の工程６）
次に、図８を参照すると、充填膜１８上に、ＬＰＣＶＤ法によって、ボロン（Ｂ）をドープしたポリシリコン（Ｓｉ）である接着層１９を形成する。充填膜１８を形成した後、メモリセル領域全体に低抵抗のタングステン（Ｗ）膜を形成するが、ボロンドープＳｉＧｅ膜の上にＷ膜を直接形成するとＷ膜が剥がれる問題がある。
【００８２】
本実施形態では、この剥がれの問題を回避するために接着層としてボロンドープＳｉ膜を形成する。ボロンドープＳｉ膜の形成は、図２に示した薄膜形成装置２００を用いて、ボロンドープＳｉＧｅ膜の形成に続いて連続的に形成することが望ましい。このときのプロセス条件は、モノシラン（ＳｉＨ４）、三塩化ホウ素（ＢＣｌ３）を原料ガスとし、夫々の流量を７８７ｓｃｃｍ（ＳｉＨ４）、３．１５ｓｃｃｍ（ＢＣｌ３）、加熱温度を４５０℃、圧力を４０Ｐａとした。なお、モノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）はガス供給口３４Ｂから導入した。
【００８３】
次に、接着層１９の表面を覆うように、スパッタ法によって、タングステンであるプレート電極２０を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域における不要な膜を除去する。ここで不要な膜とは、プレート電極２０、接着層１９、充填膜１８、上部電極１６であり、これらの不要な膜を除去することによって、周辺回路領域におけるストッパ膜１２の表面部とメモリセル領域における充填膜１８の側面部が露出する。このドライエッチングでは、前述した不要な膜に合わせて、エッチングガスを使い分けることが望ましく、さらに容量絶縁膜１５のドライエッチングは、エッチングの終了時点が容易に判明できるように、ストッパ膜１２との選択比が高くなるプロセス条件とすればなお良い。
【００８４】
ボロンドープＳｉで構成される接着層１９は、前述のように、４５０℃で形成すると、通常（例えば、酸化シリコン膜上に形成する場合）非晶質状態で形成され導電性を有していない。しかし、本実施形態のように、既に多結晶状態となっているボロンドープＳｉＧｅ膜の上に形成する場合には、ボロンドープＳｉＧｅ膜自体を種結晶とするエピタキシャル成長が生じ、ボロンドープＳｉ膜も多結晶状態で形成される。これにより、ボロンドープＳｉ膜も形成段階で導電性を有する膜となっている。
【００８５】
ボロンドープＳｉ膜は、ボロンドープＳｉＧｅ膜に比べて段差被覆性が悪く、キャパシタの周囲に残存している空間を完全に埋設することができない。したがって、ボロンドープＳｉＧｅ膜に代えてボロンドープＳｉ膜を用いることはできない。ボロンドープＳｉ膜を形成する前の状態として、充填膜１８を形成した段階でキャパシタの上面より上方に形成される充填膜１８の上面が平面で形成されていることが望ましい。平面上に形成する場合には段差被覆性の悪さは問題とならない。
【００８６】
次に、図９を参照すると、メモリセル領域における充填膜１８と接着層１９とプレート電極２０を埋め込むように、ＣＶＤ法によるシリコン酸化膜である層間絶縁膜２１を形成する。
【００８７】
次に、ＣＭＰ（Chemical Mechanical Polishing）によって、層間絶縁膜２１の表面を平坦化して、さらに、フォトリソグラフィ技術およびドライエッチング技術を用いて、コンタクトホール２２Ａと２４Ａを形成する。ここで、コンタクトホール２２Ａは、メモリセル領域における層間絶縁膜２１を貫通しており、その底面には、プレート電極２０の一部が露出している。またコンタクトホール２４Ａは、周辺回路領域における層間絶縁膜２１、ストッパ膜１２、層間絶縁膜９、マスク膜７を貫通して、その底面には、ビットライン６の一部が露出している。
【００８８】
次に、スパッタ法によって、コンタクトホール２２Ａと２４Ａを埋め込むように、タングステンを形成し、さらに、層間絶縁膜２１上のタングステンをＣＭＰで除去して、コンタクトプラグ２２と２４を形成する。この時点で、図９に示す構造が得られる。
【００８９】
次に、層間絶縁膜２１上に、スパッタ法によって、配線となるアルミニウムを形成し、さらにアルミニウム上に、ＣＶＤ法によって、マスク膜２５となるシリコン窒化膜を形成する。
【００９０】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜２５とアルミニウムをパターニングして、配線２３を形成する。さらに、配線２３を埋め込むように、ＣＶＤ法によって、シリコン酸化膜である層間絶縁膜２６を形成して、表面をＣＭＰによって平坦化すると、図１に示す半導体装置（ＤＲＡＭ）１００が得られる。
【００９１】
本発明の実施形態によれば、隣接キャパシタ間に生じる空隙をＢ−ＳｉＧｅで充填する際に、上部電極となるＴｉＮ表面へモノシラン（ＳｉＨ4 ）の熱分解生成物（ＳｉＨ２）を吸着させて表面改質を行なうことにより、充填時におけるＢ-ＳｉＧｅの膜厚均一性を向上させることができる。
【００９２】
つまり、本発明の実施形態では、上部電極上に充填膜を形成する前に、上部電極の表面にモノシラン（ＳｉＨ４）の熱分解生成物（ＳｉＨ２）を均一に吸着させて表面改質層を形成している。充填膜は、表面改質層を構成するＳｉ−Ｈ化合物からなる核を起点として形成されるので、充填膜の膜厚を均一に保つことができる。これにより、プレート電極加工時のエッチングの不均一性を抑制して不良キャパシタの形成を回避することができる。
【００９３】
また、本発明の実施形態では、充填膜の原料ガスにＢＣｌ３を用いているので充填膜中には塩素が含有される。これにより、充填膜の膜ストレスが低減するので、容量絶縁膜に印加されるストレスを軽減してキャパシタのリーク電流をより低減させることができる。
【００９４】
さらに、本発明の実施形態では、表面改質層の形成、充填膜の形成、接着層の形成を同じ４５０℃の低温で行なっている。したがって、５５０℃で上部電極を形成した場合に容量絶縁膜の絶縁性が劣化する問題を回避できる。また、同一装置内で連続して形成しているので生産性の向上にも有利となる。
【００９５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００９６】
１ 半導体基板
２ 素子分離領域
３ 不純物拡散領域
４ 層間絶縁膜
５ コンタクトプラグ
６ ビットライン
７ マスク膜
８ サイドウォール絶縁膜
９ 層間絶縁膜
１０ 容量コンタクトパッド
１１ コンタクトプラグ
１２ ストッパ膜
１３ 層間絶縁膜
１４ 下部電極
１５ 容量絶縁膜
１６ 上部電極
１７ サポート膜
１８ 充填膜
１９ 接着層
２０ プレート電極
２１ 層間絶縁膜
２２ コンタクトプラグ
２３ 配線
２４ コンタクトプラグ
２５ マスク膜
２６ 層間絶縁膜
２７ シリンダーホール
１００ 半導体装置（ＤＲＡＭ）
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、キャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
微細化の進展が著しいＤＲＡＭ（Dynamic Random Access Memory）に用いられるキャパシタは、より大きな容量を確保するために立体構造となっている。このキャパシタは、立体形成された下部電極表面を容量絶縁膜及び上部電極で覆うことにより形成される。窒化チタン（ＴｉＮ）膜で構成される上下電極の形成にはＣＶＤ（chemical Vapor Deposition）法が必要となるが、成膜温度が５５０℃以上と高いため、厚く形成すると容量絶縁膜への熱負荷が過大となり絶縁性が劣化する。従って、上部電極は１０ｎｍ以下の薄い膜厚で形成せざるを得ない。結果的に、上部電極を形成した段階では、隣接キャパシタ間に空隙が生じる。この空隙を埋設する充填膜（導体）としては、５００℃以下の低温で形成が可能なボロンドープシリコンゲルマニウム膜（Ｂ-ＳｉＧｅ）が好適である。
【０００３】
これに関連する技術として、例えば、特開２００４−３２００２２号公報（特許文献１）、特開２００６−３３９６３２号公報（特許文献２）がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３２００２２号公報
【特許文献２】特開２００６−３３９６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記従来技術では、キャパシタの上部電極（ＴｉＮ）上に充填膜（Ｂ-ＳｉＧｅ）を形成すると、充填膜の膜厚分布が著しく悪化するという問題がある。
【０００６】
本発明は、上記従来技術の問題点を解決するものであり、その目的は、キャパシタの上部電極上に形成される充填膜の膜厚均一性を向上させることが可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、
半導体基板と、
半導体基板上に形成された下部電極と、
前記下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
前記上部電極の表面に形成された表面改質層と、
前記表面改質層上に形成された充填膜を有することを特徴とする。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法は、
半導体基板上に下部電極を形成し、
前記下部電極上に容量絶縁膜を形成し、
前記容量絶縁膜上に上部電極を形成し、
前記上部電極の表面に表面改質層を形成し、
前記表面改質層上に充填膜を形成することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、キャパシタの上部電極上に形成される充填膜の膜厚均一性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）は本発明を適用する半導体装置（ＤＲＡＭ）１００の断面図であり、（ｂ）は（ａ）の破線部を拡大した図である。
【図２】充填膜１８の成膜に用いる薄膜形成装置の主要部の断面である。
【図３】本発明の実施形態に係る半導体装置の製造工程を示すフローチャートである。
【図４】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図である。
【図５】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図である。
【図６】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図であり、（ａ）は断面図であり、（ｂ）は（ａ）の破線部を拡大した図である。
【図７】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図である。
【図８】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図である。
【図９】本発明の実施形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０】（ａ）〜（ｅ）は、本発明の実施形態による充填膜１８の形成状態を時系列で模式的に示した図である。
【図１１】（ａ）〜（ｅ）は、従来技術による充填膜１８の形成状態を時系列で模式的に示した図である。
【図１２】（ａ）は、図１０における（ｃ）の状態を平面視した模式図であり、（ｂ）は、図１１における（ｃ）の状態を平面視した模式図である。
【図１３】半導体基板面内における充填膜１８の平均膜厚並びに膜厚の面内均一性とウェハボート３１における半導体基板３０の設置位置との相関を示したグラフである。
【図１４】上部電極１６における含有塩素（Ｃｌ）濃度と形成されたボロンドープＳｉＧｅ膜のストレスとの相関図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１２】
図１を参照して、本発明を適用する半導体装置１００としてＤＲＡＭ（Dynamic Random Access Memory）を例に取り説明する。ここで、（ａ）は半導体装置１００の断面図であり、（ｂ）は（ａ）の破線部を拡大した図である。
【００１３】
半導体基板１は、絶縁膜で構成された素子分離領域２と、イオンを拡散させた不純物拡散領域３を備えている。さらに、半導体基板1上には、熱酸化膜からなるゲート絶縁膜とゲート電極とエッチングマスクが積層され、それらの側面部がサイドウォール絶縁膜で被覆されてトランジスタ（図示せず）が構成されている。
【００１４】
前記トランジスタが埋め込まれた層間絶縁膜４には、コンタクトプラグ５が設けられており、不純物拡散領域３に接続されている。層間絶縁膜４上には、ビットライン６が配置されており、コンタクトプラグ５によって、不純物拡散領域３に接続されている。ビットライン６上には、マスク膜７が積層されており、それらの側面部がサイドウォール絶縁膜８で被覆されて、層間絶縁膜９で埋め込まれている。層間絶縁膜９上には、容量コンタクトパッド１０が配置されており、コンタクトプラグ１１によって不純物拡散領域３と接続されている。さらに、層間絶縁膜９を被覆するように、ストッパ膜１２と層間絶縁膜２１が積層されている。
【００１５】
メモリセル領域の層間絶縁膜２１内には、下部電極１４と容量絶縁膜１５と上部電極１６が設けられて、キャパシタが構成されている。なお、図１（ｂ）に示すように、容量絶縁膜１５と上部電極１６は、下部電極１４における左右の側面部に夫々設けられている。また、下部電極１４の上端面には、サポート膜１７が接続されている。Ｕ字形状となっている下部電極１４は、その表面の容量絶縁膜１５と上部電極１６を介して、充填膜１８で覆われている。さらに、充填膜１８上には、接着層１９を介して、プレート電極２０が設けられている。
【００１６】
メモリセル領域では、プレート電極２０を覆っている層間絶縁膜２１にコンタクトプラグ２２が設けられて、プレート電極２０に接続されており、同様に周辺回路領域における層間絶縁膜２１には、コンタクトプラグ２４が設けられて、ビットライン６に接続されている。層間絶縁膜２１上には、配線２３が設けられており、メモリセル領域では、コンタクトプラグ２２に接続されて、周辺回路領域では、コンタクトプラグ２４に接続されている。また、配線２３は、積層されたマスク膜２５を介して、層間絶縁膜２６で埋め込まれている。
【００１７】
上述したように、半導体装置（ＤＲＡＭ）１００のメモリセル領域におけるトランジスタには、下部電極１４と容量絶縁膜１５と上部電極１６で構成されたキャパシタが接続されており、トランジスタのＯＮ/ＯＦＦによって、キャパシタへ電荷の出し入れを行っている。半導体装置（ＤＲＡＭ）１００では、キャパシタに蓄えられた電荷量を記憶情報とするため、安定動作には一定値以上の電荷量が必要になる。このようなメモリセルでは、微細化と共にキャパシタも縮小しているので、一定値以上の電荷量を確保するために、容量絶縁膜１５を薄膜化している。しかし、容量絶縁膜１５の薄膜化は、容量絶縁膜１５の強度不足による膜ストレスを誘発して、キャパシタのリーク電流を増加させてしまうので、容量絶縁膜１５の膜ストレスが低減するように、充填膜１８には均一な膜厚が要求されている。本発明の実施の形態は、半導体装置（ＤＲＡＭ）１００における充填膜１８の成膜方法に関する。
【００１８】
次に、充填膜１８の成膜に用いる成膜装置について、図２を参照しながら説明する。図２は、薄膜形成装置２００における主要部の断面を示している。
【００１９】
図２に示すように、薄膜形成装置２００では、半導体基板３０を静置するウェハボート３１と、ウェハボート３１を自転させる駆動部３２と、成膜室となるチューブ３３と、原料ガスを成膜室３３内の半導体基板３０に供給するガス供給口３４並びにガス導入管３５と、原料ガスを成膜室３３から排出させる排気口３６と、成膜室３３を加熱するヒーター３７が、筐体３８に配置されている。
【００２０】
ここで、ガス供給口３４は、筐体３８内を経由して成膜室３３へ原料ガスを供給するガス供給口３４Ａと、ガス導入管３５に接続されて成膜室３３へ直接原料ガスを供給するガス供給口３４Ｂで構成されている。ガス導入管３５は、チューブ３３の側面とウェハボート３１との隙間に直立した状態で設置され、原料ガスは、ガス導入管３５の先端から噴出して、隣接する半導体基板３０の間を流動してから、最終的に陰圧とした排気口３６へ移動する。なお、充填膜１８の形成には、３種類の原料ガスが用いられており、その際、個々の原料ガスの混合仕様に応じて選択されたガス供給口３４から供給する。また、原料ガスの使用タイミングに応じて、各ガス供給口３４に備えられたバルブを制御することで、必要な供給量が成膜室３３内に供給されるシステムとなっている。
【００２１】
この際、成膜室３３の外側に設置されたヒーター３７で原料ガスと半導体基板３０を加熱することによって、原料ガスが化学反応し、その反応生成物によって半導体基板３０上に充填膜１８が形成される。
【００２２】
次に、図３を参照して、本実施形態に係る半導体装置（ＤＲＡＭ）１００の製造方法の概略につい説明する。図３は、本実施形態によるキャパシタ製造の工程フローを示している。ここで、半導体装置（ＤＲＡＭ）１００の構成要素を示す符号は、図１と共通である。
【００２３】
図３の工程フローは、主に２つの工程を示しており、第１工程は、キャパシタの主要構成要素となる下部電極１４、容量絶縁膜１５、上部電極１６の形成であり、第２工程は、プレート電極２０の形成である。
【００２４】
第１工程では、まず、後述する層間絶縁膜１３内に下部電極１４を形成する（工程１）。
【００２５】
次に、下部電極１４の内面および外側面を露出させてから、下部電極１４を被覆するように容量絶縁膜１５を形成する（工程２）。
【００２６】
最後に、容量絶縁膜１５を覆うように上部電極１６を形成する（工程３）。
【００２７】
第２工程では、上部電極１６の表面に原料ガスのモノシラン（ＳｉＨ４）を熱分解して生成させた第１分解生成物（ＳｉＨ２）を吸着させて表面改質層を形成する（工程４）。
【００２８】
次に、隣接する上部電極１６の隙間を埋めるように、充填膜１８を形成する（工程５）。
【００２９】
最後に、プレート電極２０の剥がれを防止する接着層１９を充填膜１８上に形成（工程６）してから、接着層１９上にプレート電極２０を形成する（工程７）。
【００３０】
次に、図４〜図９を参照して、図３に示した製造方法の詳細について説明する。
【００３１】
（準備工程）
図４を参照すると、半導体基板１に、フォトリソグラフィ技術およびドライエッチング技術を用いて、素子分離溝（トレンチ）を形成する。
【００３２】
次に、ＣＶＤ（chemical Vapor Deposition）法によって、シリコン窒化膜（ＳｉＮ）あるいはシリコン酸化膜（ＳｉＯ２）を素子分離溝の内部に充填して、素子分離領域２を形成する。
【００３３】
次に、半導体基板１上に、熱酸化法によるシリコン酸化膜であるゲート絶縁膜とＬＰＣＶＤ(Low Pressure CVD)法によるポリシリコン（Ｓｉ）とスパッタ法によるタングステン（Ｗ）を積層してから、フォトリソグラフィ技術およびドライエッチング技術を用いたパターニングをすることで、ポリシリコンとタングステンで構成されたポリメタル構造のワードライン（図示せず）を形成する。
【００３４】
次に、フォトリソグラフィ技術およびイオン注入法を用いて、ワードラインで覆われていない半導体基板１に、不純物拡散領域３を形成する。
【００３５】
以上の処理で、ゲート絶縁膜と、ゲート電極となるワードラインと、ソース/ドレインとなる不純物拡散領域３で構成されたプレーナ型のＭＯＳトランジスタが形成される。
【００３６】
次に、半導体素子を埋め込むように、ＣＶＤ法によって、シリコン酸化膜である層間絶縁膜４を形成し、さらにフォトリソグラフィ技術およびドライエッチング技術を用いて、層間絶縁膜４にコンタクトホールを形成する。
【００３７】
次に、ＣＶＤ法によるタングステンでコンタクトホールを埋め込んでから、層間絶縁膜４上のタングステンをＣＭＰ（Chemical Mechanical Polishing）で除去して、コンタクトプラグ５を形成する。
【００３８】
次に、ＣＶＤ法によって、タングステンとシリコン窒化膜を積層させてから、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、タングステンで構成されたビットライン６を形成する。
【００３９】
次に、ビットライン６を覆うように、ＣＶＤ法によってシリコン窒化膜を成膜してから、エッチバックすることで、ビットライン６の側面部を覆うサイドウォール絶縁膜８を形成する。
【００４０】
次に、ビットライン６を埋め込むように、ＣＶＤ法によってシリコン酸化膜である層間絶縁膜９を形成してから、ＣＭＰによって、層間絶縁膜９の表面を平坦化する。
【００４１】
次に、ＣＶＤ法によって、層間絶縁膜９上にタングステンを成膜し、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、容量コンタクトパッド１０を形成する。
【００４２】
次に、容量コンタクトパッド１０を覆うように、ＣＶＤ法によって、シリコン窒化膜を成膜して、ストッパ膜１２を形成する。
【００４３】
以下、図３に示した工程フローにおける第１工程について説明する。
【００４４】
（下部電極形成工程：図３の工程１）
次に、ストッパ膜１２上に、ＣＶＤ法を用いて、シリコン酸化膜である層間絶縁膜１３とシリコン窒化膜であるサポート膜１７を積層させる。
【００４５】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、サポート膜１７と層間絶縁膜１３およびストッパ膜１２を貫通するシリンダーホール２７を形成する。これにより、シリンダホール２７の底面には容量コンタクトパッド１０の上面が露出する。
【００４６】
次に、シリンダーホール２７の内面を覆うように、ＳＦＤ（Sequential Flow Deposition）法によって、下部電極となる窒化チタン（ＴｉＮ）膜を成膜する。このとき、窒化チタン膜の膜厚はシリンダーホール２７の内径の１／２以下としており、シリンダーホール２７は窒化チタン膜で完全に埋め込まれずに残留している。
【００４７】
次に、シリンダーホール２７を埋め込むように、ＣＶＤ法によって、シリコン酸化膜であるカバー膜２８を形成すると、図４に示す構造が得られる。
【００４８】
次に、図５を参照すると、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域におけるサポート膜１７を除去して、周辺回路領域の層間絶縁膜１３の上面を露出させる。このとき、周辺回路領域におけるサポート膜１７の除去が終了すると同時に、メモリセル領域におけるサポート膜１７上のカバー膜２８と窒化チタンが除去されるようにフォトレジストの膜厚を調整しておくことで、下部電極１４も同時に形成する。
【００４９】
次に、フッ酸（ＨＦ）を用いたウェットエッチング技術によって、シリコン酸化膜である層間絶縁膜１３およびシリンダホールを埋設しているカバー膜２８を完全に除去する。このとき、ストッパ膜１２で覆われた層間絶縁膜９並びに下部電極１４とサポート膜１７は、除去されずに残留する。これは、ストッパ膜１２及びサポート膜１７を構成するシリコン窒化膜と、下部電極１４を構成する窒化チタンがフッ酸で除去されないためである。隣接している下部電極１４は、残留したサポート膜１７で接続されているので、倒壊せずに直立している。層間絶縁膜１３を除去することによって、下部電極１４の内面および外側面が露出する。
【００５０】
（容量絶縁膜形成工程：図３の工程２）
次に、図６を参照すると、下部電極１４の表面を覆うように、ＡＬＤ（Atomic Layer Deposition）法によって、酸化アルミニウム(Ａｌ２Ｏ３)と酸化ジルコニウム（ＺｒＯ）を交互に積層した薄膜である容量絶縁膜１５を形成する。
【００５１】
（上部電極形成工程：図３の工程３）
次に、容量絶縁膜１５の表面を覆うように、ＳＦＤ法によって、窒化チタンである上部電極１６を形成する。このとき、破線部を拡大した図６（ｂ）に示すように、容量絶縁膜１５と上部電極１６は、下部電極１４の側面部を均一に覆っている。また、サポート膜１７とストッパ膜１２の表面も、容量絶縁膜１５と上部電極１６で覆われている。ＳＦＤ法は、成膜ステップ毎に２種類以上のプロセスガスを組み合わせて供給することで、高精度の薄膜を効率よく形成することができる手法である。下部電極１４と上部電極１６の成膜においては、プロセスガスとなる四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を同時に流すステップと、アンモニアだけを流すステップを交互に繰り返して、窒化チタンを形成する。
【００５２】
ＳＦＤ法以外にも、従来の四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を同時に流すＣＶＤ法を用いて窒化チタンを形成することが可能であるが、いずれの方法を用いても５５０℃以上の成膜温度が必要である。下部電極１４を形成する場合には問題とならないが、上部電極１６を形成する場合には既に容量絶縁膜１５が形成されており、上部電極１６を１０ｎｍより厚く形成すると上部電極自体の成膜温度となる５５０℃の熱処理時間が長くなって容量絶縁膜１５の絶縁性が劣化する問題が発生する。
【００５３】
したがって、上部電極１６は１０ｎｍ以下の膜厚で形成する必要がある。そのため、図６（ａ）の段階で形成されている下部電極１４の内部および隣接下部電極間の空間を上部電極１６で充分に埋設することができず、上部電極１６を形成した後も上記空間が残存してしまう。空間の残存は機械的強度の低下を招き、この後の成膜やパッケージ組み立て工程に起因して発生するストレスがキャパシタに印加され、キャパシタを変形させる結果となる。
【００５４】
キャパシタの変形は、すなわち容量絶縁膜１５の変形を意味し、リーク電流が増大する特性劣化を誘発する。したがって、上記空間は完全に埋設する必要がある。本実施形態においては、上記空間を埋設する材料として、より低温で形成することが可能な導体としてボロンドープＳｉＧｅ膜を用いる。
【００５５】
以下、図３に示した工程フローにおける第２工程について説明する。
【００５６】
ボロンドープＳｉＧｅ膜は５００℃以下の温度で形成することができるので、ボロンドープＳｉＧｅ膜の成膜中に容量絶縁膜１５の絶縁性が劣化する問題は発生しない。しかし、発明者の実験によれば、上部電極１６として形成したＴｉＮ膜上にボロンドープＳｉＧｅ膜を形成すると、基板面内および同時に形成する複数の基板間の膜厚分布が大きくなってしまう問題のあることが判明した。
【００５７】
膜厚分布が大きくなると、後述する加工工程において、膜厚の厚い部分をエッチングしている間に膜厚の薄い部分のキャパシタが露出してしまい、正常な特性を有するキャパシタを構成できない問題が発生する。発明者は、ＴｉＮ膜上に形成するボロンドープＳｉＧｅ膜の膜厚分布を低減するために種々検討を行なった結果、ボロンドープＳｉＧｅ膜を形成する前にＴｉＮ膜表面に表面改質層としてＳｉ−Ｈ吸着層を形成することが有効であることを見出した。
【００５８】
（表面改質層形成工程：図３の工程４）
まず、図７を参照すると、上部電極１６を構成するＴｉＮ表面に、モノシラン（ＳｉＨ４）の熱分解法を用いて、シリコン（Ｓｉ）並びに水素（Ｈ）からなる分子を吸着させる。この吸着では、図２に示した薄膜形成装置２００を用いることができる。上部電極１６が形成された直径３００ｍｍの基板３０を成膜室３３に１００枚セットする。
【００５９】
次いで、成膜室３３内を一旦真空排気した後、窒素（Ｎ２）をガス供給口３４Ａ、３４Ｂから成膜室３３内に導入し、温度４５０℃、圧力が４０Ｐａで安定化させる。次いで、原料ガスのモノシラン（ＳｉＨ４）をガス供給口３４Ｂから成膜室３３内へ、５００秒から７００秒間導入する。これにより、モノシラン（ＳｉＨ４）は、熱分解し、活性状態の第１分解生成物（ＳｉＨ２）となって、それらの一部がファンデルワールス力によって、上部電極１６を構成するＴｉＮの表面に物理吸着し、表面改質層を形成する。
【００６０】
このとき、物理吸着した第１分解生成物（ＳｉＨ２）の間隔は、ほぼ均一となる。これは、第１分解生成物（ＳｉＨ２）のシリコン（Ｓｉ）が上部電極１６に物理吸着する際に、シリコン（Ｓｉ）に結合している水素（Ｈ）同士が反発するために、シリコン（Ｓｉ）の間隔が必然的に均一化されるためである。なおここでは、真空状態とした後に一旦窒素（Ｎ２）を導入してから、最終的にモノシラン（ＳｉＨ４）を導入したが、窒素（Ｎ２）導入を省いて、真空状態とした直後にモノシラン（ＳｉＨ４）を導入してもよい。この場合、モノシラン（ＳｉＨ４）で成膜室３３内を置換する時間が短くなるので、モノシラン（ＳｉＨ４）の供給時間を２００秒から４００秒間とすることができる。また、モノシランの代わりに、ジシラン（Ｓｉ２Ｈ６）を用いてもよい。この場合、１分子のジシラン（Ｓｉ２Ｈ６）から２分子の第１分解生成物（ＳｉＨ２）を形成することができるので、熱分解の効率が高まり、第１分解生成物（ＳｉＨ２）の生成密度を上げることで、原料ガスの供給時間をさらに短縮することができる。
【００６１】
また、チューブ３３内の温度を４００℃まで低温化すると、第１分解生成物の吸着密度が向上して、さらに均一な物理吸着とすることができる。なお、温度を４５０℃としているので、Ｓｉ原子の析出は生じない。したがって、この表面改質層形成工程では、物理的な厚さを有するＳｉ膜の成膜は行なわれず、ＴｉＮからなる表面にＳｉ−Ｈ分子からなる表面改質層が１層形成されるだけである。
【００６２】
（充填膜形成工程：図３の工程５）
次に、図７に示すように、表面改質層を物理吸着させた上部電極１６上に、ＬＰＣＶＤ法によって、ボロン（Ｂ）をドープしたシリコンゲルマニウム（ＳｉＧｅ）である充填膜１８を形成する。
【００６３】
充填膜１８の形成は、図２に示した薄膜形成装置２００を用い、表面改質層の形成に続いて連続的に行なうことが好ましい。このときのプロセス条件は、モノシラン（ＳｉＨ４）、三塩化ホウ素（ＢＣｌ３）、モノゲルマン（ＧｅＨ４）を原料ガスとし、夫々の流量を７８７ｓｃｃｍ[Standard Cubic Centimeter per Minute]（ＳｉＨ４）、３．１５ｓｃｃｍ（ＢＣｌ３）、７３．５ｓｃｃｍ（ＧｅＨ４）、加熱温度を４５０℃、圧力を４０Ｐａとした。なお、モノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）はガス供給口３４Ｂから導入し、モノゲルマン（ＧｅＨ４）はモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）を混合した上で、ガス供給口３４Ａから導入した。
【００６４】
ボロンドープＳｉＧｅは４５０℃の低温で形成しても、形成した段階で多結晶状態となっており、導電性を有する導体となっている。通常、４５０℃で形成するＧｅを含有しないボロンドープＳｉは非晶質状態で形成され導電性を有していない。しかし、Ｇｅを含有させると多結晶状態で形成され導電性を有するボロンドープＳｉＧｅ膜となる。これは、Ｇｅ自体が極めて活性な物質であり、低温でも結晶化しやすい特有の性質を有していることに起因していると推察される。
【００６５】
ここで、図１０を参照して、充填膜１８の形成過程について説明する。ここで、図１０（ａ）〜（ｅ）は、本実施形態による充填膜１８の形成状態を時系列で模式的に記載したものである。
【００６６】
図１０（ａ）は、上部電極１６となるＴｉＮ表面にＳｉ−Ｈ分子からなる表面改質層を形成した状態である。
【００６７】
図１０（ｂ）は、原料ガスであるモノゲルマン（ＧｅＨ４）の熱分解で生じた第２分解生成物（ＧｅＨ２）によって、表面改質層を構成する水素（Ｈ）が置換された成長初期の状態である。ボロンドープＳｉＧｅ膜は、Ｓｉ、Ｇｅ、Ｂからなる３元系の膜なので２次元の分子結合図で組成の全容を示すことは困難であり、図１０（ｂ）ではＳｉとＧｅを主成分とする極めて単純な模式図で示されている。ボロン（Ｂ）が記載されていないが、実際は、ＳｉもしくはＧｅの位置にボロンが配置されてＰ型導体を構成している。
【００６８】
図１０（ｃ）は、図１０（ｂ）の状態を個別の固まりとする核１８Ａが形成される成長が初期からやや進んだ状態のイメージを示したものである。
【００６９】
図１０（ｄ）は、核１８Ａを起点として、原料ガスの熱分解で生じた第１分解生成物（ＳｉＨ２）と第２分解生成物（ＧｅＨ２）による置換反応を繰り返すことで、充填膜１８がさらに成長した状態を示している。
【００７０】
図１０（ｅ）は、さらにボロンドープＳｉＧｅ膜からなる充填膜１８の成長が進み、平面的に連続膜となる状態を示している。核１８Ａすなわち表面改質層を構成するＳｉ−Ｈ分子核が均一に形成されているので、充填膜１８も均一に形成される。
【００７１】
一方、図１１は、従来技術による充填膜１８の形成状態を時系列で模式的に記載したものである。従来技術では、第１分解生成物（ＳｉＨ２）を上部電極１６に物理吸着させていないので、第１分解生成物（ＳｉＨ２）と第２分解生成物（ＧｅＨ２）が、上部電極１６上に同時に物理吸着される。
【００７２】
このとき、第１分解生成物（ＳｉＨ２）のシリコン（Ｓｉ）よりも、第２分解生成物（ＧｅＨ２）のゲルマニウム（Ｇｅ）の活性化エネルギーが高いので、両者が混在すると第２分解生成物（ＧｅＨ２）の物理吸着が優勢となる。さらに、ゲルマニウム（Ｇｅ）に結合している水素（Ｈ）同士の反発力よりも、ゲルマニウム（Ｇｅ）の物理吸着力が勝るので、第２分解生成物（ＧｅＨ２）の物理吸着は第１分解生成物（ＳｉＨ２）の物理吸着よりも不均一（（ａ）から（ｂ）の状態）となる。すると、不均一なままで、核１８Ｂ（（ｃ）の状態）となるので、核１８Ｂを起点として、第１分解生成物（ＳｉＨ２）と第２分解生成物（ＧｅＨ２）の置換反応を繰り返して成長（（ｄ）から（ｅ）の状態）させると、当初のまま不均一な膜厚の充填膜１８となる。
【００７３】
次に、図１２を参照して、核１８Ａ、核１８Ｂの形成状態について説明する。ここで、図１２（ａ）は、図１０における（ｃ）の状態を平面視した模式図であり、図１２（ｂ）は、図１１における（ｃ）の状態を平面視した模式図である。
【００７４】
図１０（ｃ）における核１８Ａは、図１２（ａ）に示すとおり、ほぼ等間隔に形成されるが、図１１（ｃ）における核１８Ｂは、図１２（ｂ）に示すとおり、不均一となった位置に形成される。
【００７５】
ここで、図１３は、発明者らが取得したデータであり、半導体基板面内における充填膜１８の平均膜厚並びに膜厚の面内均一性とウェハボート３１における半導体基板３０の設置位置との相関を示している。
【００７６】
ここでは、ウェハボート３１の下端が半導体基板Ｎｏ.１に対応しており、上端が半導体基板Ｎｏ.１００に対応している。従来技術においては、平均膜厚の半導体基板間ばらつきが３１ｎｍ、面内均一性の最大値が１７％であったのに対して、本実施形態においては、平均膜厚の半導体基板間ばらつきが１１ｎｍ、面内均一性の最大値が４％に低減しており、本実施形態となる表面改質層の形成によって、充填膜１８の膜厚ばらつきが低減する効果を確認した。
【００７７】
また、ボロンドープＳｉＧｅ膜の形成には、原料ガスの一部としてＢＣｌ３膜を用いているので、形成された膜中には塩素が不純物として取り込まれる。
【００７８】
図１４は、発明者らが明らかにした上部電極１６における含有塩素（Ｃｌ）濃度と形成されたボロンドープＳｉＧｅ膜のストレスとの相関図である。
【００７９】
膜ストレスは、塩素濃度と逆比例しており、前述したように、膜ストレスが低いほどキャパシタのリーク電流は低減する。発明者らは、ＳＩＭＳ（Secondary Ion Mass Spectrometry）によって、本実施形態における上部電極１６中の塩素（Ｃｌ）含有量が、従来技術によるよりも１．７倍に増加することを確認しているので、本実施形態によって、膜ストレスをさらに低下させて、リーク電流をさらに低減させることができる。
【００８０】
以上のようにして形成した充填膜１８によって、上部電極１６を完全に埋め込むと、図７に示す構造が得られる。これにより、キャパシタは充填膜１８によって完全に埋設されると共に、キャパシタの上面より上方に充填膜１８で構成される上面が平面として形成される。
【００８１】
（接着層形成工程：図３の工程６）
次に、図８を参照すると、充填膜１８上に、ＬＰＣＶＤ法によって、ボロン（Ｂ）をドープしたポリシリコン（Ｓｉ）である接着層１９を形成する。充填膜１８を形成した後、メモリセル領域全体に低抵抗のタングステン（Ｗ）膜を形成するが、ボロンドープＳｉＧｅ膜の上にＷ膜を直接形成するとＷ膜が剥がれる問題がある。
【００８２】
本実施形態では、この剥がれの問題を回避するために接着層としてボロンドープＳｉ膜を形成する。ボロンドープＳｉ膜の形成は、図２に示した薄膜形成装置２００を用いて、ボロンドープＳｉＧｅ膜の形成に続いて連続的に形成することが望ましい。このときのプロセス条件は、モノシラン（ＳｉＨ４）、三塩化ホウ素（ＢＣｌ３）を原料ガスとし、夫々の流量を７８７ｓｃｃｍ（ＳｉＨ４）、３．１５ｓｃｃｍ（ＢＣｌ３）、加熱温度を４５０℃、圧力を４０Ｐａとした。なお、モノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）はガス供給口３４Ｂから導入した。
【００８３】
次に、接着層１９の表面を覆うように、スパッタ法によって、タングステンであるプレート電極２０を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域における不要な膜を除去する。ここで不要な膜とは、プレート電極２０、接着層１９、充填膜１８、上部電極１６であり、これらの不要な膜を除去することによって、周辺回路領域におけるストッパ膜１２の表面部とメモリセル領域における充填膜１８の側面部が露出する。このドライエッチングでは、前述した不要な膜に合わせて、エッチングガスを使い分けることが望ましく、さらに容量絶縁膜１５のドライエッチングは、エッチングの終了時点が容易に判明できるように、ストッパ膜１２との選択比が高くなるプロセス条件とすればなお良い。
【００８４】
ボロンドープＳｉで構成される接着層１９は、前述のように、４５０℃で形成すると、通常（例えば、酸化シリコン膜上に形成する場合）非晶質状態で形成され導電性を有していない。しかし、本実施形態のように、既に多結晶状態となっているボロンドープＳｉＧｅ膜の上に形成する場合には、ボロンドープＳｉＧｅ膜自体を種結晶とするエピタキシャル成長が生じ、ボロンドープＳｉ膜も多結晶状態で形成される。これにより、ボロンドープＳｉ膜も形成段階で導電性を有する膜となっている。
【００８５】
ボロンドープＳｉ膜は、ボロンドープＳｉＧｅ膜に比べて段差被覆性が悪く、キャパシタの周囲に残存している空間を完全に埋設することができない。したがって、ボロンドープＳｉＧｅ膜に代えてボロンドープＳｉ膜を用いることはできない。ボロンドープＳｉ膜を形成する前の状態として、充填膜１８を形成した段階でキャパシタの上面より上方に形成される充填膜１８の上面が平面で形成されていることが望ましい。平面上に形成する場合には段差被覆性の悪さは問題とならない。
【００８６】
次に、図９を参照すると、メモリセル領域における充填膜１８と接着層１９とプレート電極２０を埋め込むように、ＣＶＤ法によるシリコン酸化膜である層間絶縁膜２１を形成する。
【００８７】
次に、ＣＭＰ（Chemical Mechanical Polishing）によって、層間絶縁膜２１の表面を平坦化して、さらに、フォトリソグラフィ技術およびドライエッチング技術を用いて、コンタクトホール２２Ａと２４Ａを形成する。ここで、コンタクトホール２２Ａは、メモリセル領域における層間絶縁膜２１を貫通しており、その底面には、プレート電極２０の一部が露出している。またコンタクトホール２４Ａは、周辺回路領域における層間絶縁膜２１、ストッパ膜１２、層間絶縁膜９、マスク膜７を貫通して、その底面には、ビットライン６の一部が露出している。
【００８８】
次に、スパッタ法によって、コンタクトホール２２Ａと２４Ａを埋め込むように、タングステンを形成し、さらに、層間絶縁膜２１上のタングステンをＣＭＰで除去して、コンタクトプラグ２２と２４を形成する。この時点で、図９に示す構造が得られる。
【００８９】
次に、層間絶縁膜２１上に、スパッタ法によって、配線となるアルミニウムを形成し、さらにアルミニウム上に、ＣＶＤ法によって、マスク膜２５となるシリコン窒化膜を形成する。
【００９０】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜２５とアルミニウムをパターニングして、配線２３を形成する。さらに、配線２３を埋め込むように、ＣＶＤ法によって、シリコン酸化膜である層間絶縁膜２６を形成して、表面をＣＭＰによって平坦化すると、図１に示す半導体装置（ＤＲＡＭ）１００が得られる。
【００９１】
本発明の実施形態によれば、隣接キャパシタ間に生じる空隙をＢ−ＳｉＧｅで充填する際に、上部電極となるＴｉＮ表面へモノシラン（ＳｉＨ4 ）の熱分解生成物（ＳｉＨ２）を吸着させて表面改質を行なうことにより、充填時におけるＢ-ＳｉＧｅの膜厚均一性を向上させることができる。
【００９２】
つまり、本発明の実施形態では、上部電極上に充填膜を形成する前に、上部電極の表面にモノシラン（ＳｉＨ４）の熱分解生成物（ＳｉＨ２）を均一に吸着させて表面改質層を形成している。充填膜は、表面改質層を構成するＳｉ−Ｈ化合物からなる核を起点として形成されるので、充填膜の膜厚を均一に保つことができる。これにより、プレート電極加工時のエッチングの不均一性を抑制して不良キャパシタの形成を回避することができる。
【００９３】
また、本発明の実施形態では、充填膜の原料ガスにＢＣｌ３を用いているので充填膜中には塩素が含有される。これにより、充填膜の膜ストレスが低減するので、容量絶縁膜に印加されるストレスを軽減してキャパシタのリーク電流をより低減させることができる。
【００９４】
さらに、本発明の実施形態では、表面改質層の形成、充填膜の形成、接着層の形成を同じ４５０℃の低温で行なっている。したがって、５５０℃で上部電極を形成した場合に容量絶縁膜の絶縁性が劣化する問題を回避できる。また、同一装置内で連続して形成しているので生産性の向上にも有利となる。
【００９５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００９６】
１ 半導体基板
２ 素子分離領域
３ 不純物拡散領域
４ 層間絶縁膜
５ コンタクトプラグ
６ ビットライン
７ マスク膜
８ サイドウォール絶縁膜
９ 層間絶縁膜
１０ 容量コンタクトパッド
１１ コンタクトプラグ
１２ ストッパ膜
１３ 層間絶縁膜
１４ 下部電極
１５ 容量絶縁膜
１６ 上部電極
１７ サポート膜
１８ 充填膜
１９ 接着層
２０ プレート電極
２１ 層間絶縁膜
２２ コンタクトプラグ
２３ 配線
２４ コンタクトプラグ
２５ マスク膜
２６ 層間絶縁膜
２７ シリンダーホール
１００ 半導体装置（ＤＲＡＭ）
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板上に形成された下部電極と、
前記下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
前記上部電極の表面に形成された表面改質層と、
前記表面改質層上に形成された充填膜を有することを特徴とする半導体装置。
【請求項２】
前記表面改質層は、前記充填膜の膜厚均一性を向上させることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下部電極、前記容量絶縁膜及び前記上部電極とでキャパシタを構成し、
隣接するキャパシタ間に生にじる空隙を埋めるように前記充填膜が形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記上部電極は、１０ｎｍ以下の膜厚を有することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記上部電極の表面には、前記表面改質層を構成するＳｉ−Ｈ分子核が均一に形成されていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記充填膜は、前記Ｓｉ−Ｈ分子核を起点として形成されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記充填膜は、ボロンドープシリコンゲルマニウム膜であることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板上に下部電極を形成し、
前記下部電極上に容量絶縁膜を形成し、
前記容量絶縁膜上に上部電極を形成し、
前記上部電極の表面に表面改質層を形成し、
前記表面改質層上に充填膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記表面改質層は、前記充填膜の膜厚均一性を向上させるために形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記下部電極、前記容量絶縁膜及び前記上部電極とでキャパシタを構成し、
隣接するキャパシタ間に生にじる空隙を埋めるように前記充填膜が形成されることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記上部電極は、１０ｎｍ以下の膜厚で形成されることを特徴とする請求項８から１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記表面改質層は、モノシラン（ＳｉＨ4 ）の熱分解生成物（ＳｉＨ２）で形成され、
この熱分解生成物（ＳｉＨ２）を前記上部電極の表面に吸着させることにより、前記上部電極の表面改質を行なうことを特徴とする請求項８から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記上部電極の表面には、前記表面改質層を構成するＳｉ−Ｈ分子核が均一に形成されていることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記充填膜は、前記Ｓｉ−Ｈ分子核を起点として形成され、これにより前記充填膜の膜厚均一性が向上することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記充填膜は、５００℃以下の低温で形成可能なボロンドープシリコンゲルマニウム膜であることを特徴とする請求項８から１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
半導体基板上に形成された下部電極と、
前記下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
前記上部電極の表面に形成された表面改質層と、
前記表面改質層上に形成された充填膜を有することを特徴とする半導体装置。
【請求項２】
前記表面改質層は、前記充填膜の膜厚均一性を向上させることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下部電極、前記容量絶縁膜及び前記上部電極とでキャパシタを構成し、
隣接するキャパシタ間に生にじる空隙を埋めるように前記充填膜が形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記上部電極は、１０ｎｍ以下の膜厚を有することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記上部電極の表面には、前記表面改質層を構成するＳｉ−Ｈ分子核が均一に形成されていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記充填膜は、前記Ｓｉ−Ｈ分子核を起点として形成されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記充填膜は、ボロンドープシリコンゲルマニウム膜であることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板上に下部電極を形成し、
前記下部電極上に容量絶縁膜を形成し、
前記容量絶縁膜上に上部電極を形成し、
前記上部電極の表面に表面改質層を形成し、
前記表面改質層上に充填膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記表面改質層は、前記充填膜の膜厚均一性を向上させるために形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記下部電極、前記容量絶縁膜及び前記上部電極とでキャパシタを構成し、
隣接するキャパシタ間に生にじる空隙を埋めるように前記充填膜が形成されることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記上部電極は、１０ｎｍ以下の膜厚で形成されることを特徴とする請求項８から１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記表面改質層は、モノシラン（ＳｉＨ4 ）の熱分解生成物（ＳｉＨ２）で形成され、
この熱分解生成物（ＳｉＨ２）を前記上部電極の表面に吸着させることにより、前記上部電極の表面改質を行なうことを特徴とする請求項８から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記上部電極の表面には、前記表面改質層を構成するＳｉ−Ｈ分子核が均一に形成されていることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記充填膜は、前記Ｓｉ−Ｈ分子核を起点として形成され、これにより前記充填膜の膜厚均一性が向上することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記充填膜は、５００℃以下の低温で形成可能なボロンドープシリコンゲルマニウム膜であることを特徴とする請求項８から１４のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−８９８８９（Ｐ２０１３−８９８８９Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３１３５７（Ｐ２０１１−２３１３５７）
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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