不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置

【課題】不揮発性半導体記憶装置の加工精度をより向上させる。
【解決手段】実施形態によれば、不純物含有領域と、被エッチング領域と、を有する半導体層を形成し、それぞれの表面から内部にかけて第１絶縁層を形成し、第１絶縁膜を介して、半導体層上に複数の電極層を含む積層体を形成し、積層体に、被エッチング領域に達し第２絶縁層を挟む一対のホールを形成し、被エッチング領域を一対のホールを通じて除去し、半導体層に一対のホールのそれぞれの下端とつながった空間部を形成し、一対のホールのそれぞれの側壁に、メモリ膜を形成し、空間部の内壁に第４絶縁層を形成し、一対のホールのそれぞれの側壁と空間部の内壁とに形成されたメモリ膜の表面に、チャネルボディ層を形成する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスがある。
【０００３】
この種のメモリデバイスにおいて、複数層の電極層を含む積層体の積層方向に延びる一対の柱状部と、バックゲートに埋め込まれ、一対の柱状部をつなぐ連結部とを有するＵ字状のメモリストリング構造がある。
【０００４】
電極層を含む積層体を形成する前に、バックゲートとなる下地層には凹部（空間部）が形成され、その凹部に犠牲膜が埋め込まれる。この後、下地層上に電極層を含む積層体を形成した後、柱状部のホールを形成し、そのホールを通じて凹部内の犠牲膜をエッチングにより除去する。すなわち、Ｕ字状のメモリホールを形成するにあたっては、凹部を形成する工程、その凹部内に犠牲膜を埋める工程を有する。この後、ホール内と凹部内とに、電荷蓄積膜、チャネルボディ層を形成して不揮発性半導体記憶装置を形成する。そして、この種の不揮発性半導体記憶装置については、微細化が益々進行している。従って、メモリセル形成では、フォトリソグラフィ工程の加工精度をより向上させる必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１９９３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、加工精度をより向上させた不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の不揮発性半導体記憶装置の製造方法は、下地層の上に、不純物元素を含むストライプ状の不純物含有領域と、前記不純物含有領域よりも不純物濃度が低いストライプ状の被エッチング領域と、を有する半導体層であって、前記半導体層の主面に対して垂直な方向からみて、前記不純物含有領域と、前記被エッチング領域と、が交互に配列された前記半導体層を形成する。さらに、前記不純物含有領域および前記被エッチング領域のそれぞれの表面から内部にかけて、前記交互に配列された方向に、ストライプ状の複数の第１絶縁層を形成する。さらに、前記半導体層の上および前記第１絶縁層の上に第１絶縁膜を介して、複数の電極層を含む積層体を形成する。さらに、前記交互に配列された方向に延在し前記積層体の表面から前記複数の第１絶縁層のそれぞれに達する第１スリットを形成するとともに、前記第１スリットに対し略平行に並び、前記積層体、前記第１絶縁膜、および前記被エッチング領域を貫通する第２スリットを形成する。さらに、前記第１スリット内に第２絶縁層を形成するとともに、前記第２スリット内に第３絶縁層を形成する。さらに、前記積層体に、前記被エッチング領域に達し前記第２絶縁層を挟む一対のホールを形成する。さらに、前記被エッチング領域を前記一対のホールを通じて除去し、前記半導体層に、前記一対のホールのそれぞれの下端とつながった空間部を形成する。さらに、前記一対のホールのそれぞれの側壁に、メモリ膜を形成し、前記空間部の内壁に第４絶縁層を形成する。さらに、前記一対のホールのそれぞれの前記側壁と前記空間部の前記内壁とに形成された前記メモリ膜の表面に、チャネルボディ層を形成する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
【図２】図１におけるメモリセルが設けられた部分の拡大断面図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための模式図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図８】参考例に係る不揮発性半導体記憶装置の製造過程を説明するための模式図である。
【図９】参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１０】参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１１】第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
まず、実施形態の不揮発性半導体記憶装置の製造方法を説明する前に、この製造方法で形成される不揮発性半導体記憶装置の概要について斜視模式図を用いて説明する。
【００１０】
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
この絶縁部分については、同メモリセルアレイの断面模式図である図７（ｂ）を用いて説明する。
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１１】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１２】
不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層と称する。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。バックゲートＢＧは、例えば、不純物元素が添加され導電性を有するシリコン（Ｓｉ）層である。なお、図７（ｂ）においては、半導体層（ホウ素添加シリコン層）１１が、バックゲートＢＧに対応する。
【００１３】
バックゲートＢＧ上には、複数の絶縁膜３０Ｂ（図２参照）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。
【００１４】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１６】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間、隣り合う電極層ＷＬ１Ｓの間、隣り合う電極層ＷＬ２Ｓの間、隣り合う電極層ＷＬ３Ｓの間、隣り合う電極層ＷＬ４Ｓの間には、図７に示す絶縁層６２、６３が設けられている。
【００１７】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１８】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００１９】
電極層ＷＬは、例えば、不純物が添加され導電性を有するシリコン層である。絶縁膜３０Ｂは、例えば、後述するＯＮＯ構造を有する。
【００２０】
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２１】
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２２】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２３】
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。
【００２４】
ドレイン側選択ゲートＳＧＤおよびソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２５】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。例えば、電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部（空間部）を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００２６】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、シリコン層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間にはメモリ膜３０が設けられている。
【００２７】
チャネルボディ層２０とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ層２０とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜３６が設けられている。
【００２８】
なお、メモリホールＭＨ内のすべてをチャネルボディ層２０で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２９】
メモリ膜３０は、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層ＷＬとチャネルボディ層２０との間には、電極層ＷＬ側から順に絶縁膜３１、電荷蓄積膜３２および絶縁膜３３が設けられている。絶縁膜３１は電極層ＷＬに接し、絶縁膜３３はチャネルボディ層２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積膜３２が設けられている。なお、絶縁膜３０Ｂは、ＯＮＯ構造を有する層が２層になった層である。例えば、絶縁膜３０Ｂは、絶縁膜３１、３３によって電荷蓄積膜３２を挟んだ層が２層になった構造を有する。
【００３０】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３１】
第１実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３２】
メモリセルＭＣは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。第２の絶縁膜３３は、例えば、シリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ層２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁となる。絶縁膜３１は、例えば、シリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３３】
ドレイン側選択ゲートＳＧＤ、チャネルボディ層２０およびそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線ＢＬと接続されている。
【００３４】
ソース側選択ゲートＳＧＳ、チャネルボディ層２０およびそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層２０は、ソース線ＳＬと接続されている。
【００３５】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００３６】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３７】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３８】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３９】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００４０】
次に、不揮発性半導体記憶装置１の具体的な製造過程と、不揮発性半導体記憶装置１のより具体的な形態について説明する。
図３〜図４は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための模式図である。各図の右は、上面模式図であり、各図の左は、上面模式図のＸ−Ｙ位置における断面模式図である。
【００４１】
まず、図３（ａ）に示すように、下地層１２の上に、不純物元素を含む半導体層１１Ａを形成する。この半導体層１１Ａは、例えば、ホウ素添加シリコン層である。このホウ素添加シリコン層は、後述するように、バックゲートＢＧになる。下地層１２は、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁膜等を有する。
【００４２】
続いて、半導体層１１Ａの上に、フォトリソグラフィプロセスによって、ラインアンドスペース型のレジストパターン８０を形成する。レジストパターン８０は、ライン部８０Ｌとスペース部８０Ｓとを有する。ライン部８０Ｌとスペース部８０Ｓとは、Ｘ方向に交互に配列されている。ライン部８０Ｌとスペース部８０Ｓとは、Ｙ方向にストライプ状に延在している。続いて、スペース部８０Ｓから表出された半導体層１１Ａに、ドライエッチングを施す。この後、レジストパターン８０を除去する。
【００４３】
このドライエッチングによって、図３（ｂ）に示すごとく、半導体層１１ＡにメモリホールＭＨの下端を連結する連結部ＪＰの位置に対応した溝１３が形成される。溝１３は、Ｙ方向に延在している。
【００４４】
続いて、この溝１３に、無添加シリコン犠牲膜１５を形成する。この状態を、図４（ａ）に示す。無添加シリコン犠牲膜１５は、例えば、ノンドープのシリコン膜である。無添加シリコン犠牲膜１５の余剰部分については、エッチバックにより取り除き、隣り合う無添加シリコン犠牲膜１５の間の半導体層１１Ａの表面を表出させる。
【００４５】
半導体層１１Ａの主面に対して垂直な方向からみると、不純物元素を含むストライプ状の不純物含有領域と、不純物含有領域よりも不純物濃度が低いストライプ状の被エッチング領域と、を有する半導体層１１が形成されている。不純物含有領域とは、隣り合う無添加シリコン犠牲膜１５によって挟まれた半導体層１１であり、被エッチング領域とは、無添加シリコン犠牲膜１５である。半導体層１１の主面に対して垂直な方向からみると、半導体層１１には、不純物含有領域と、被エッチング領域と、がＸ方向（第１方向）に交互に配列されたパターンが形成されている。
【００４６】
次に、図４（ｂ）に示すように、半導体層１１および無添加シリコン犠牲膜１５のそれぞれの表面から内部にかけて、フォトリソグラフィプロセスによって、Ｘ方向に延在された複数の溝１７を形成する。溝１７は、連結部ＪＰが形成される部分の略中心に位置している。
【００４７】
次に、図４（ｃ）に示すように、溝１７にストッパ層として機能する絶縁層５０（第１絶縁層）を形成する。絶縁層５０の材質は、例えば、シリコン酸化物（ＳｉＯ_２）である。絶縁層５０の余剰部分については、エッチバックによって除去し、半導体層１１の表面、無添加シリコン犠牲膜１５の表面、絶縁層５０の表面を略面一にする。この段階において、不純物含有領域および被エッチング領域のそれぞれの表面から内部にかけて、Ｘ方向に、ストライプ状の複数の絶縁層５０が形成される。
【００４８】
図５〜図７は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。図５〜図７には、図３（もしくは、図４）のＸ−Ｙ位置に対応させた断面が示されている。図５〜図７では、下地層１２が省略されている。
【００４９】
次に、図５（ａ）に示すように、半導体層１１の上および絶縁層５０の上に絶縁膜５１（第１絶縁膜）を介して、複数の電極層ＷＬを含む積層体５３を形成する。絶縁膜５１は、酸化シリコン膜である。積層体５３は、複数の電極層ＷＬのそれぞれの間に、被エッチング層５２を有する。積層体５３は、電極層ＷＬと被エッチング層５２とが多段積層された積層体である。電極層ＷＬは、例えば、ホウ素添加シリコン層である。電極層ＷＬは、ゲート電極として充分な導電性を有する。被エッチング層５２は、無添加シリコン層である。続いて、積層体５３の上に、シリコン酸化膜からなるマスクパターン８１を形成する。
【００５０】
次に、図５（ｂ）に示すように、ドライエッチングによって、マスクパターン８１から表出された積層体５３を除去して、スリット６０（第１スリット）とともにスリット６１（第２スリット）を形成する。ここで、「ともに」とは、スリット６０とスリット６１とを同時に形成するほか、スリット６０とスリット６１とを同時でなくそれぞれ個別に形成する場合も含む。スリット６０は、Ｘ方向に延在する。スリット６０は、積層体５３の表面から複数の絶縁層５０のそれぞれに達する。スリット６１は、スリット６０に対し略平行に並んでいる。スリット６１は、積層体５３、絶縁膜５１、および無添加シリコン犠牲膜１５（被エッチング領域）を貫通する。積層体５３は、スリット６０とスリット６１とによってＹ方向に分断される。さらに、無添加シリコン犠牲膜１５は、スリット６１によってＹ方向に分断される。
【００５１】
スリット６０が絶縁層５０に達する前の絶縁層５０の厚さは、絶縁膜５１の厚さよりも厚い。スリット６０とスリット６１とを同時に形成する際には、絶縁層５０がエッチングストップ層として効果的に機能する。エッチングによってスリット６０とスリット６１とを同時に形成すると、スリット６１によって無添加シリコン犠牲膜１５は分断されて所定の領域ごとに画定されるが、画定された無添加シリコン犠牲膜１５がスリット６０によって分断されることはない。これは、エッチングを進行させて、スリット６０とスリット６１とを同時に形成すると、スリット６１の下端は半導体層１１に到達するが、スリット６０の下端は、絶縁層５０によって絶縁層５０内に止められるからである。
【００５２】
次に、図５（ｃ）に示すように、スリット６０内に絶縁層６２（第２絶縁層）を形成するとともに、スリット６１内に絶縁層６３（第３絶縁層）を形成する。絶縁層６２、６３の材質は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）である。この後、絶縁層６２、６３の余剰部分をエッバックによって取り除き、最上層の電極層ＷＬを表出させる。
【００５３】
次に、図６（ａ）に示すように、酸化シリコンからなる層間絶縁膜６５を、積層体５３の上、絶縁層６２の上、および絶縁層６３の上に形成する。続いて、層間絶縁膜６５の上に、選択ゲートＳＧを形成する。選択ゲートＳＧの材質は、ホウ素添加シリコンである。さらに、選択ゲートＳＧの上には、選択ゲートＳＧを保護するための酸化膜を形成する（図示しない）。
【００５４】
次に、図６（ｂ）に示すように、フォトリソグラフィとドライエッチングによって、積層体５３に、無添加シリコン犠牲膜１５（被エッチング領域）に達し、さらに、絶縁層６２を挟む一対のホール７０を形成する。一対のホール７０の内部では、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２が露出する。
【００５５】
次に、図６（ｃ）に示すように、無添加シリコン犠牲膜１５（被エッチング領域）と、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２を一対のホール７０を通じて除去する。例えば、アルカリ系薬液処理をホール７０内に導入することにより、無添加シリコン犠牲膜１５および被エッチング層５２を一対のホール７０を通じて除去する。アルカリ系薬液としては、ＫＯＨ（水酸化カリウム）溶液が用いられる。半導体層１１には、一対のホール７０のそれぞれの下端とつながった空間部（凹部）７１が形成される。また、複数の電極層ＷＬのそれぞれの表面が露出する。
【００５６】
次に、図７（ａ）に示すように、一対のホール７０のそれぞれの側壁に、電荷蓄積膜３２を含むメモリ膜３０を形成する。さらに、複数の電極層ＷＬのそれぞれの上下の表面に、絶縁膜３０Ｂ（第２絶縁膜）を形成する。また、空間部７１の内壁に、電荷蓄積膜３２を含む絶縁層３０Ｃ（第４絶縁層）を形成する。メモリ膜３０、絶縁膜３０Ｂ、および絶縁層３０Ｃは、例えば、原子層堆積法（ＡＬＤ法）によって形成される。メモリ膜３０の形態は、図２によって図示した通りである。
【００５７】
続いて、メモリ膜３０の表面および絶縁層３０Ｃの表面に、チャネルボディ層２０を形成する。チャネルボディ層２０は、例えば、無添加シリコン層である。なお、チャネルボディ層２０を、ホール７０内および空間部７１内に完全に形成するほか、チャネルボディ層２０を筒状にする形態も第１実施形態に含まれる。また、必要に応じて、メモリ膜３０の余剰部分、チャネルボディ層２０の余剰部分を、エッチバックによって除去する。
【００５８】
次に、図７（ｂ）に示すように、フォトリソグラフィとドライエッチングによって、選択ゲートＳＧを分離し、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、を形成する。この後、その他の部材（コンタクト電極、配線等）を形成して、不揮発性半導体記憶装置１が形成される。
【００５９】
図７（ｂ）に示すごとく、不揮発性半導体記憶装置１は、不純物元素を含む半導体層１１を備える。半導体層１１は、図１で例示したバックゲートＢＧに対応している。
【００６０】
不揮発性半導体記憶装置１は、半導体層１１の表面に設けられ、絶縁層５０（第１絶縁層）が表面に設けられた絶縁層３０Ｃ（第４絶縁層）を備える。
【００６１】
不揮発性半導体記憶装置１は、絶縁層３０Ｃの上に、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁膜３０Ｂ（第２絶縁膜）とを有する積層体９０（第１積層体）を備える。複数の電極層ＷＬとは、電極層ＷＬ１Ｄ、電極層ＷＬ２Ｄ、電極層ＷＬ３Ｄ、電極層ＷＬ４Ｄ、電極層ＷＬ１Ｓ、電極層ＷＬ２Ｓ、電極層ＷＬ３Ｓ、電極層ＷＬ４Ｓである。
【００６２】
不揮発性半導体記憶装置１は、積層体９０を積層体９０の積層方向に貫通して形成された一対のホール７０（第１ホール）のそれぞれの側壁に設けられた電荷蓄積膜３２を備える。一対のホール７０は、絶縁層３０Ｃに達している。
【００６３】
不揮発性半導体記憶装置１は、一対のホール７０内のそれぞれの電荷蓄積膜３２の内側に設けられたチャネルボディ層２０Ａ（第１チャネルボディ層）を備える。
【００６４】
不揮発性半導体記憶装置１は、積層体９０の上に設けられた積層体９１（第２積層体）を備える。積層体９１は、層間絶縁膜６５と、層間絶縁膜６５の上に設けられた選択ゲートＳＧと、を有する。選択ゲートＳＧとは、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳである。
【００６５】
不揮発性半導体記憶装置１は、一対のホール７０のそれぞれ上端と連通し、積層体９１を積層体９１の積層方向に貫通して形成されたホール７５（第２ホール）の側壁に設けられたゲート絶縁膜を備える。このゲート絶縁膜とは、ドレイン側選択ゲートＳＧＤのゲート絶縁膜３５、およびソース側選択ゲートＳＧＳのゲート絶縁膜３６である。
【００６６】
不揮発性半導体記憶装置１は、ホール７５内におけるゲート絶縁膜の内側に設けられ、チャネルボディ層２０Ａとつながったチャネルボディ層２０Ｂ（第２チャネルボディ層）を備える。
【００６７】
不揮発性半導体記憶装置１は、一対のホール７０内に設けられたチャネルボディ層２０Ａのそれぞれの下端どうしにつながれたチャネルボディ層２０Ｃ（第３チャネルボディ層）を備える。チャネルボディ層２０Ｃは、絶縁層３０Ｃ内に設けられている。絶縁層３０Ｃは、バックゲートＢＧのバックゲート絶縁膜として機能する。
【００６８】
不揮発性半導体記憶装置１は、一対のホール７０の間に挟まれ、積層体９０の表面から積層体９０を貫通し絶縁層５０に達する絶縁層６２（第２絶縁層）を備える。
【００６９】
不揮発性半導体記憶装置１は、一対のホール７０と、この一対のホール７０とは別の一対のホール７０との間に設けられ、積層体９０の表面から絶縁層３０Ｃを貫通し半導体層１１に達する絶縁層６３（第３絶縁層）を備える。絶縁層６３は、一対のホール７０の間に挟まれた積層体５３以外の部分の積層体５３に設けられている。
【００７０】
絶縁層５０は、絶縁層３０Ｃの中央部分に設けられている。チャネルボディ層２０Ａ、２０Ｂ、２０Ｃは、それぞれが連通して、一体的なチャネルボディ層２０となっている。
【００７１】
次に、参考例に係る不揮発性半導体記憶装置の製造過程について説明する。参考例に係る製造過程では、上述したラインアンドスペースのレジストパターン８０を使用しない。
【００７２】
図８は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための模式図である。各図の右は、上面模式図であり、各図の左は、上面模式図のＸ−Ｙ位置における断面模式図である。
【００７３】
図８（ａ）に示すように、下地層１２の上に、半導体層１１Ａを形成する。続いて、半導体層１１Ａの上に、フォトリソグラフィプロセスによって、レジストパターン８００を形成する。ラインアンドスペース型ではなく、Ｘ方向とＹ方向に、長方形のスペース８００ｓが周期的に設けられている。
【００７４】
続いて、スペース部８００Ｓから表出された半導体層１１Ａにドライエッチングを施す。この後、レジストパターン８００を除去する。
【００７５】
このドライエッチングによって、図８（ｂ）に示すごとく、半導体層１１ＡにメモリホールＭＨの下端を連結する連結部ＪＰの位置に対応した溝１３０が形成される。溝１３０は、Ｘ方向とＹ方向とに周期的に形成されている。
【００７６】
次に、図８（ｃ）に示すように、溝１３０に、無添加シリコン犠牲膜１５０を形成する。半導体層１１Ａの主面に対して垂直な方向からみると、不純物元素を含む不純物含有領域（半導体層１１Ａ）と、不純物含有領域よりも不純物濃度が低い被エッチング領域（無添加シリコン犠牲膜１５０）と、を有する半導体層１１０が形成されている。この段階で、無添加シリコン犠牲膜１５０は、半導体層１１ＡによってＸ方向とＹ方向とに分断される。すなわち、各無添加シリコン犠牲膜１５０は、既に孤立パターンになっている。
【００７７】
図９および図１０は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。図９および図１０には、図３（もしくは、図４）のＸ−Ｙ位置に対応させた断面が示されている。図９および図１０では、下地層１２が省略されている。
【００７８】
次に、図９（ａ）に示すように、半導体層１１０の上に絶縁膜５１を介して、複数の電極層ＷＬを含む積層体５３を形成する。積層体５３は、複数の電極層ＷＬのそれぞれの間に、被エッチング層５２を有する。続いて、積層体５３の上に、シリコン酸化膜からなるマスクパターン８１０を形成する。
【００７９】
次に、図９（ｂ）に示すように、ドライエッチングによって、マスクパターン８１０から表出された積層体５３を除去して、スリット６０を形成する。スリット６０は、Ｘ方向に延在する。スリット６０は、積層体５３の表面から複数の無添加シリコン犠牲膜１５０のそれぞれに達する。積層体５３は、スリット６０によってＹ方向に分断される。スリット６０は、無添加シリコン犠牲膜１５０の略中心に形成される。
【００８０】
次に、図９（ｃ）に示すように、スリット６０内に絶縁層６２を形成する。この後、絶縁層６２の余剰部分をエッバックによって取り除き、最上層の電極層ＷＬを表出させる。参考例では、すでに無添加シリコン犠牲膜１５０が所定の領域ごとに画定されているので、第１実施形態で形成したスリット６１（もしくは、絶縁層６３）を形成しない。
【００８１】
次に、図１０（ａ）に示すように、層間絶縁膜６５を積層体５３の上および絶縁層６２の上に形成する。続いて、層間絶縁膜６５の上に、選択ゲートＳＧを形成する。さらに、選択ゲートＳＧの上には、選択ゲートＳＧを保護するための酸化膜を形成する（図示しない）。
【００８２】
次に、図１０（ｂ）に示すように、フォトリソグラフィとドライエッチングによって、積層体５３に、無添加シリコン犠牲膜１５０に達し、さらに、絶縁層６２を挟む一対のホール７０を形成する。一対のホール７０の内部では、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２が露出する。
【００８３】
次に、図１０（ｃ）に示すように、無添加シリコン犠牲膜１５０と、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２をアルカリ系薬液を用いて一対のホール７０を通じて除去する。半導体層１１０には、一対のホール７０のそれぞれの下端とつながった空間部７１が形成される。また、複数の電極層ＷＬのそれぞれの表面は露出する。
【００８４】
この後は、図７を用いて説明したように、一対のホール７０のそれぞれの側壁に、電荷蓄積膜３２を含むメモリ膜３０を形成する。さらに、複数の電極層ＷＬのそれぞれの表面に、絶縁膜３０Ｂを形成する。また、空間部７１の内壁に、電荷蓄積膜３２を含む絶縁層３０Ｃを形成する。続いて、メモリ膜３０の表面および絶縁層３０Ｃの表面に、チャネルボディ層２０を形成する。さらに、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、を形成する。この後、その他の部材（コンタクト電極、配線等）を形成して、参考例に係る不揮発性半導体記憶装置が形成される。
【００８５】
参考例に係る不揮発性半導体記憶装置の製造過程では、半導体層１１Ａの上に形成するレジストパターン８００がラインアンドスペース型ではない。レジストパターン８００には、Ｘ方向とＹ方向に、長方形のスペース８００ｓが周期的に設けられている。
【００８６】
しかし、Ｘ方向とＹ方向とに、長方形のスペース８００ｓを周期的に高精度に形成することは、フォトリソグラフィプロセスでは難しい。不揮発性半導体記憶装置の微細化が進むと、Ｘ方向とＹ方向とに、長方形のスペース８００ｓを周期的に設けることは益々困難になる。従って、参考例に係る不揮発性半導体記憶装置の製造方法では、フォトリソグラフィプロセスのプロセスマージンを充分に確保することができない。
【００８７】
また、無添加シリコン犠牲膜１５０の略中心にスリット６０を形成する際には、絶縁層５０に比べて厚さが薄い絶縁膜５１が実質的なストッパ層になる。しかし、絶縁膜５１の厚さが薄と、絶縁膜５１がストッパ層として機能せず、スリット６０が意図せず無添加シリコン犠牲膜１５０の下面にまで突き抜ける可能性がある。すなわち、参考例に係る不揮発性半導体記憶装置の製造方法では、エッチングプロセスにおいても充分なプロセスマージンを確保することができない。
【００８８】
これに対し、第１実施形態に係る不揮発性半導体記憶装置の製造過程では、半導体層１１Ａの上に形成するレジストパターン８０は、ラインアンドスペース型である。レジストパターン８０においては、一方向にライン部８０Ｌとスペース部８０Ｓと交互に配列されている。この種のレジストパターンは、レジストパターン８００に比べて、精度よく形成することができる。従って、第１実施形態に係る不揮発性半導体記憶装置の製造方法によれば、フォトリソグラフィプロセスについて充分なプロセスマージンを確保できる。
【００８９】
第１実施形態に係る不揮発性半導体記憶装置の製造過程では、ラインアンドスペース型のレジストパターン８０を用いるために、積層体５３を形成する前に、無添加シリコン犠牲膜１５を所定の領域ごとに画定することができない。しかし、積層体５３を形成した後に、スリット６１によって、無添加シリコン犠牲膜１５を所定の領域ごとに画定するので、無添加シリコン犠牲膜１５の孤立パターンを形成することに関し、何らの不具合も生じない。
【００９０】
また、第１実施形態に係る不揮発性半導体記憶装置の製造過程では、スリット６０およびスリット６１を形成する際に、絶縁層５０がスリット６０のストッパ層として機能する。従って、プロセス中に、スリット６０が意図せず無添加シリコン犠牲膜１５にまで到達することもない。すなわち、第１実施形態に係る不揮発性半導体記憶装置の製造方法では、エッチングプロセスにおいても充分なプロセスマージンを確保できる。
【００９１】
また、第１実施形態に係る不揮発性半導体記憶装置の製造過程では、一対のホール７０と、空間部７１と、を形成した後（図６（ｃ）参照）、スリット６１内に形成した絶縁層６３が支柱として機能する。従って、スリット６０とスリット６１とによって、積層体５３が高アスペクト比のピラーとなったとしても、プロセス進行中に絶縁層６３によって各ピラーの機械的強度が確保される。
【００９２】
（第２実施形態）
第１実施形態では、無添加シリコン犠牲膜１５と、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２を一対のホール７０を通じて除去する、いわゆるリプレイス技術によって、プロセスを進行させたが、第２実施形態では、リプレイス技術に依らないでプロセスを進行させる。
【００９３】
図１１は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。図１１には、図３（もしくは、図４）のＸ−Ｙ位置に対応させた断面が示されている。図１１では、下地層１２が省略されている。
【００９４】
第２実施形態では、積層体５３に代わり、積層体５５を絶縁膜５１の上に形成する。積層体５５は、複数の電極層ＷＬのそれぞれの間に、被エッチング層５２ではなく、絶縁層６７を有する。絶縁層６７は、例えば、シリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。積層体５５は、電極層ＷＬと絶縁層６７とが多段積層された積層体である。
【００９５】
このような積層体５５を用いて、スリット６０、６１を形成した後、図１１（ａ）に示すように、スリット６０内に絶縁層６２を形成するとともに、スリット６１内に絶縁層６３を形成する。積層体５５の上には、層間絶縁膜６５を形成し、層間絶縁膜６５の上に、選択ゲートＳＧを形成する。さらに、選択ゲートＳＧの上には、選択ゲートＳＧを保護するための酸化膜を形成する（図示しない）。
【００９６】
次に、図１１（ｂ）に示すように、フォトリソグラフィとドライエッチングによって、積層体５５に、無添加シリコン犠牲膜１５に達し、さらに、絶縁層６２を挟む一対のホール７０を形成する。一対のホール７０の内部では、複数の電極層ＷＬのそれぞれの間に設けられた絶縁層６７が露出する。
【００９７】
次に、図１１（ｃ）に示すように、無添加シリコン犠牲膜１５（被エッチング領域）を通じて除去する。例えば、アルカリ系薬液処理をホール７０内に導入することにより、無添加シリコン犠牲膜１５を一対のホール７０を通じて除去する。半導体層１１には、一対のホール７０のそれぞれの下端とつながった空間部（凹部）７１が形成される。
【００９８】
この後、図７に示すように、一対のホール７０のそれぞれの側壁に、電荷蓄積膜３２を含むメモリ膜３０を形成する。また、空間部７１の内壁に、電荷蓄積膜３２を含む絶縁層３０Ｃを形成する。続いて、メモリ膜３０の表面および絶縁層３０Ｃの表面に、チャネルボディ層２０を形成する。次に、選択ゲートＳＧを分離し、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、を形成する。この後、その他の部材（コンタクト電極、配線等）を形成する。このような製造過程によっても、不揮発性半導体記憶装置１が形成される。第２実施形態においても、第１実施形態と同様の効果を得る。
【００９９】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１００】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０２】
１：不揮発性半導体記憶装置、１１、１１Ａ：半導体層（ホウ素添加シリコン層）、１２：下地層、１３：溝、１５：無添加シリコン犠牲膜、１７：溝、２０、２０Ａ、２０Ｂ、２０Ｃ：チャネルボディ層、３０、３０Ｂ、３１、３３、５１：絶縁膜、３０Ｃ、５０、６２、６３、６７：絶縁層、３２：電荷蓄積膜、３５、３６：ゲート絶縁膜、５２：被エッチング層、５３、５５：積層体、６０、６１：スリット、６５：層間絶縁膜、７０、７５：ホール、７１：空間部、８０：レジストパターン、８０Ｌ：ライン部、８０Ｓ：スペース部、８１：マスクパターン、９０、９１：積層体、ＢＧ：バックゲート、ＢＧＴ：バックゲートトランジスタ、ＢＬ：ビット線、ＣＬ：柱状部、ＪＰ：連結部、ＭＣ：メモリセル、ＭＨ：メモリホール、ＭＳ：メモリストリング、ＳＧ：選択ゲート、ＳＧＤ：ドレイン側選択ゲート、ＳＧＳ：ソース側選択ゲート、ＳＬ：ソース線、ＳＴＤ：ドレイン側選択トランジスタ、ＳＴＳ：ソース側選択トランジスタ、ＳＴＳ：ドレイン側選択トランジスタ、ＷＬ、ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓ：電極層

【特許請求の範囲】
【請求項１】
下地層の上に、不純物元素を含む半導体層を形成する工程と、
前記半導体層の主面に対して垂直な方向からみて、前記不純物元素を含むストライプ状の不純物含有領域と、前記不純物含有領域よりも不純物濃度が低いストライプ状の被エッチング領域と、が前記不純物含有領域が延在する方向に対して略垂直に交互に配列されたパターンを前記半導体層に形成する工程と、
前記不純物含有領域および前記被エッチング領域のそれぞれの表面から内部にかけて、前記交互に配列された方向に、ストライプ状の複数の第１絶縁層を形成する工程と、
前記半導体層の上および前記第１絶縁層の上に第１絶縁膜を介して、複数の電極層を含む積層体を形成する工程と、
前記交互に配列された方向に延在し前記積層体の表面から前記複数の第１絶縁層のそれぞれに達する第１スリットを形成するとともに、前記第１スリットに対し略平行に並び、前記積層体、前記第１絶縁膜、および前記被エッチング領域を貫通する第２スリットを形成する工程と、
前記第１スリット内に第２絶縁層を形成するとともに、前記第２スリット内に第３絶縁層を形成する工程と、
前記積層体に、前記被エッチング領域に達し前記第２絶縁層を挟む一対のホールを形成する工程と、
前記被エッチング領域を前記一対のホールを通じて除去し、前記半導体層に、前記一対のホールのそれぞれの下端とつながった空間部を形成する工程と、
前記一対のホールのそれぞれの側壁に、メモリ膜を形成し、前記空間部の内壁に第４絶縁層を形成する工程と、
前記一対のホールのそれぞれの前記側壁と前記空間部の前記内壁とに形成された前記メモリ膜の表面に、チャネルボディ層を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１スリットが前記第１絶縁層に達する前の前記第１絶縁層の厚さは、前記第１絶縁膜の厚さよりも厚い請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１スリットと、前記第２スリットと、を同時に形成する請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記積層体は、前記複数の電極層と、前記複数の電極層のそれぞれの間に被エッチング層を有し、
前記一対のホールを形成した後、前記被エッチング領域および前記被エッチング層を前記一対のホールを通じて除去する請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記被エッチング領域および前記被エッチング層を前記一対のホールを通じて除去した後、前記メモリ膜および前記第４絶縁層のほかに、前記複数の電極層のそれぞれの間に、第２絶縁膜を形成し、前記メモリ膜の内側および前記第４絶縁層の内側に、前記チャネルボディ層を形成する請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
不純物元素を含む半導体層と、
前記半導体層の表面に設けられ、第１絶縁層が表面に設けられた第４絶縁層と、
前記第４絶縁層の上に、それぞれ交互に積層された複数の電極層と複数の第２絶縁膜とを有する第１積層体と、
前記第１積層体を前記第１積層体の積層方向に貫通し前記第４絶縁層に達する一対の第１ホールのそれぞれの側壁に設けられたメモリ膜と、
前記一対の第１ホール内のそれぞれの前記メモリ膜の内側に設けられた第１チャネルボディ層と、
前記第１積層体の上に設けられた第２積層体であって、層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲートと、を有する第２積層体と、
前記一対の第１ホールのそれぞれ上端と連通し、前記第２積層体を前記第２積層体の積層方向に貫通して形成された第２ホールの側壁に設けられたゲート絶縁膜と、
前記第２ホール内における前記ゲート絶縁膜の内側に設けられ、前記第１チャネルボディ層とつながった第２チャネルボディ層と、
前記第４絶縁層内に設けられ、前記一対の第１ホール内のそれぞれに設けられた前記第１チャネルボディ層の下端どうしにつながった第３チャネルボディ層と、
前記一対の第１ホールの間に挟まれ、前記第１積層体の表面から前記第１積層体を貫通し前記第１絶縁層に達する第２絶縁層と、
前記一対の第１ホールの間に挟まれた前記第１積層体以外の部分の前記第１積層体に設けられ、前記部分の前記第１積層体の表面から前記第４絶縁層を貫通し前記半導体層に達する第３絶縁層と、
を備えた不揮発性半導体記憶装置。
【請求項７】
前記第１絶縁層は、前記第４絶縁層の中央部分に設けられている請求項６記載の不揮発性半導体記憶装置。

【図１】