不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
【課題】メモリセルの制御性を向上した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。
【解決手段】基板上に、第１積層体及び第２積層体を形成する工程と、第１積層体及び第２積層体を貫通する貫通孔を形成する工程と、貫通孔の第１部分の側壁にメモリ膜を形成し、貫通孔の第２部分及び第３部分の側壁にゲート絶縁膜を形成し、メモリ膜及びゲート絶縁膜の内側にチャネルボディを形成する工程と、チャネルボディの内側に酸化シリコンを含む第３絶縁層を形成し、第２部分と第３部分との境界部分を第３絶縁層により閉塞する工程と、第３部分の内側にシリコンを含む第１埋め込み部を形成する工程と、第１埋め込み部の一部と第３絶縁層の一部とを除去してチャネルボディを露出させる工程と、第３部分の内側における第１埋め込み部の上に、第１埋め込み部よりも不純物濃度が高いシリコンを含む第２埋め込み部を埋め込む工程と、を備える。
【解決手段】基板上に、第１積層体及び第２積層体を形成する工程と、第１積層体及び第２積層体を貫通する貫通孔を形成する工程と、貫通孔の第１部分の側壁にメモリ膜を形成し、貫通孔の第２部分及び第３部分の側壁にゲート絶縁膜を形成し、メモリ膜及びゲート絶縁膜の内側にチャネルボディを形成する工程と、チャネルボディの内側に酸化シリコンを含む第３絶縁層を形成し、第２部分と第３部分との境界部分を第３絶縁層により閉塞する工程と、第３部分の内側にシリコンを含む第１埋め込み部を形成する工程と、第１埋め込み部の一部と第３絶縁層の一部とを除去してチャネルボディを露出させる工程と、第３部分の内側における第１埋め込み部の上に、第１埋め込み部よりも不純物濃度が高いシリコンを含む第２埋め込み部を埋め込む工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、多層の導電膜を一括加工してメモリの記憶容量を増加させる３次元積層型の不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置においては、交互に積層された絶縁膜と電極膜とを有する構造体と、構造体を貫通するシリコンピラーと、シリコンピラーと電極膜との間のメモリ膜と、が設けられる。この構造では、シリコンピラーと、各電極膜と、の交差部に、メモリセルが形成される。
３次元積層型の不揮発性半導体記憶装置を製造するには、先ず、導電膜の積層体を貫通するメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを形成する。
このような不揮発性半導体記憶装置においては、メモリセルの制御性の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３５３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、メモリセルの制御性を向上した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置の製造方法は、第１積層体及び第２積層体を形成する工程と、貫通孔を形成する工程と、メモリ膜、ゲート絶縁膜及びチャネルボディを形成する工程と、第３絶縁層を形成する工程と、第１埋め込み部を形成する工程と、チャネルボディを露出させる工程と、第２埋め込み部を埋め込む工程と、を備える。
第１積層体及び第２積層体を形成する工程では、基板上に、複数の電極層と、複数の第１絶縁層と、を、各１層ずつ交互に積層した第１積層体を形成し、第１積層体の上に、選択ゲートと、第２絶縁層と、を含む第２積層体を形成する。
貫通孔を形成する工程では、第１積層体を積層方向に貫通する第１部分と、第１部分と連通し選択ゲートを積層方向に貫通する第２部分と、第２部分と連通し第２絶縁層を積層方向に貫通する第３部分と、を有する貫通孔を形成する。
メモリ膜、ゲート絶縁膜及びチャネルボディを形成する工程では、第１部分の側壁にメモリ膜を形成し、第２部分の側壁及び第３部分の側壁にゲート絶縁膜を形成し、メモリ膜の内側及びゲート絶縁膜の内側にチャネルボディを形成する。
第３絶縁層を形成する工程では、チャネルボディの内側に酸化シリコンを含む第３絶縁層を形成し、貫通孔における第２部分と第３部分との境界部分を第３絶縁層により閉塞する。
第１埋め込み部を形成する工程では、第３部分の内側における境界部分よりも上にシリコンを含む第１埋め込み部を形成する。
チャネルボディを露出させる工程では、第１埋め込み部の一部と、第３部分内の前記第３絶縁層の一部と、を除去して前記チャネルボディを露出させる。
第２埋め込み部を埋め込む工程では、第３部分の内側における第１埋め込み部の上に、第１埋め込み部よりも不純物濃度が高いシリコンを含む第２埋め込み部を埋め込む。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図２】選択ゲート部分の模式的拡大断面図である。
【図３】メモリセル部分の模式的拡大断面図である。
【図４】メモリストリングの回路図である。
【図５】製造方法を例示するフローチャートである。
【図６】（ａ）〜（ｄ）は、製造方法を例示する模式的断面図である。
【図７】（ａ）〜（ｃ）は、製造方法を例示する模式的断面図である。
【図８】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図９】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１０】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１１】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１２】製造方法を例示する模式的断面図である。
【図１３】第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１４】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１５】製造方法を例示する模式的断面図である。
【図１６】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１７】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１８】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１９】メモリストリングの他の具体例を示す模式的斜視図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１では、不揮発性半導体記憶装置の一部を破断した模式的斜視図を表している。また、図１では、図を見やすくするために、絶縁部分の一部の図示を省略している。
図２は、選択ゲート部分の模式的拡大断面図である。
図３は、メモリセル部分の模式的拡大断面図である。
図４は、メモリストリングの回路図である。
【０００９】
先ず、実施形態に係る不揮発性半導体記憶装置１１０の概要について説明する。
本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面１０ａに対して平行な方向であって相互に直交する２軸に沿った方向をＸ軸方向及びＹ軸方向とし、これらＸ軸方向及びＹ軸方向の双方に対して直交する軸に沿った方向をＺ軸方向とする。Ｚ軸に沿って基板１０の主面１０ａから離れる方向を上（上側）、その反対を下（下側）ということにする。図１に表す一部の破断面は、Ｙ軸方向の断面に対応する。
【００１０】
図１〜図３に表したように、不揮発性半導体記憶装置１１０は、第１積層体ＳＴ１と、第２積層体ＳＴ２と、メモリ膜３０と、ゲート絶縁膜ＧＤと、チャネルボディ（第１チャネルボディ２０及び第２チャネルボディ５１）と、第３絶縁層５２と、第１埋め込み部５３Ａと、第２埋め込み部５３Ｂと、を備える。
【００１１】
第１積層体ＳＴ１は、複数の絶縁層４２（第１絶縁層）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓと、を、各１層ずつ交互に積層した構造を含む。積層方向は、Ｚ軸方向である。
第２積層体ＳＴ２は、選択ゲートＳＧ（ソース側選択ゲートＳＧＳ及びドレイン側選択ゲートＳＧＤ）と、第２絶縁層４７と、を積層した構造を含む。
【００１２】
第１積層体ＳＴ１及び第２積層体ＳＴ２には、Ｚ軸方向に沿って第１積層体ＳＴ１及び第２積層体ＳＴ２を貫通するメモリホールＭＨ（貫通孔）が設けられる。
【００１３】
図２に表したように、メモリホールＭＨは、第１部分ＭＨ１、第２部分ＭＨ２及び第３部分ＭＨ３を有する。第１部分ＭＨ１は、第１積層体ＳＴ１を貫通する部分である。第２部分ＭＨ２は、第１部分ＭＨ１と連通し選択ゲートＳＧを貫通する部分である。第３部分ＭＨ３は、第２部分ＭＨ２と連通し第２絶縁層４７を貫通する部分である。
【００１４】
第１部分ＭＨ１の側壁１５ａには、メモリ膜３０が設けられる。第２部分ＭＨ２の側壁１５ｂ及び第３部分ＭＨ３の側壁１５ｃには、ゲート絶縁膜ＧＤが設けられる。
メモリホールＭＨ内において、ゲート絶縁膜ＧＤ及びメモリ膜３０の内側には、チャネルボディ（第１チャネルボディ２０及び第２チャネルボディ５１）が設けられる。第１チャネルボディ２０は、第１積層体ＳＴ１を貫通する半導体層を含む。第２チャネルボディ５１は、第２積層体ＳＴ２を貫通する半導体層を含む。第１チャネルボディ２０は、第２チャネルボディ５１と連続して設けられている。
【００１５】
メモリホールＭＨ内における第２チャネルボディ５１の内側には、第３絶縁層５２が設けられる。第３絶縁層５２は、酸化シリコンを含む。第３絶縁層５２は、メモリホールＭＨにおける第２部分ＭＨ２と第３部分ＭＨ３との境界部分ＢＰを閉塞するように設けられる。
【００１６】
第３部分ＭＨ３内における境界部分ＢＰよりも上には、シリコンを含む第１埋め込み部５３Ａが設けられる。また、第３部分ＭＨ３内において第１埋め込み部５３Ａの上には、第２埋め込み部５３Ｂが設けられる。
【００１７】
第２埋め込み部５３Ｂは、第２チャネルボディ５１と接触する。第２埋め込み部５３Ｂは、第１埋め込み部５３Ａよりも不純物濃度が高いシリコンを含む。第１埋め込み部５３Ａには、例えば、不純物を添加していない多結晶シリコンが用いられる。第２埋め込み部５３Ｂには、例えば、不純物を添加した多結晶シリコンが用いられる。
【００１８】
次に、不揮発性半導体記憶装置１１０の具体的な構成例について説明する。
図１に表したように、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加された導電性を有するシリコン層である。
【００１９】
バックゲートＢＧ上には、複数の絶縁層４２（図２参照）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓと、が、それぞれ交互に積層されている。
【００２０】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、同じ階層に設けられ、下から４層目の電極層を表す。
【００２１】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ軸方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ軸方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ軸方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ軸方向に分断されている。
【００２２】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、及び電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図７（ｂ）〜図８（ｂ）に示す絶縁膜４５が設けられている。
【００２３】
電極層ＷＬ１Ｄ〜ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００２４】
電極層の層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ〜ＷＬ４Ｄ及びＷＬ１Ｓ〜ＷＬ４Ｓを総称して、単に電極層ＷＬと表すこともある。
【００２５】
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。電極層ＷＬは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。絶縁層４２は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
【００２６】
電極層ＷＬ４Ｄ上には、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートＳＧＤは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。
【００２７】
電極層ＷＬ４Ｓ上には、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層である。ソース側選択ゲートＳＧＳは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。
【００２８】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ軸方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２９】
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば、金属層である。
【００３０】
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ軸方向に延在する。
【００３１】
バックゲートＢＧ及びこのバックゲートＢＧ上の第１積層体ＳＴ１には、Ｕ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄ及びドレイン側選択ゲートＳＧＤには、それらを貫通しＺ軸方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓ及びソース側選択ゲートＳＧＳには、それらを貫通しＺ軸方向に延びるホールが形成されている。それらＺ軸方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部８１（図６（ｂ）に示す）を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００３２】
メモリホールＭＨの内部には、第１チャネルボディ２０及び第２チャネルボディ５１が設けられている。第１チャネルボディ２０及び第２チャネルボディ５１は、例えばシリコン膜である。
【００３３】
第１チャネルボディ２０と、メモリホールＭＨの内壁との間にはメモリ膜３０が設けられている。
【００３４】
ドレイン側選択ゲートＳＧＤと第２チャネルボディ５１との間、及びソース側選択ゲートＳＧＳと第２チャネルボディ５１との間には、ゲート絶縁膜ＧＤが設けられている。
【００３５】
なお、図１においてメモリホールＭＨ内のすべてをチャネルボディで埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディを形成してもよい。あるいは、そのチャネルボディ内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３６】
メモリセルトランジスタ（以下、単にメモリセルＭＣとも言う）における各電極層ＷＬと第１チャネルボディ２０との間にはメモリ膜３０が設けられる。図３に表したように、メモリ膜３０は、電極層ＷＬ側から順に第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２及び第２の絶縁膜としてトンネル膜３３を含む。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３は第１チャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００３７】
第１チャネルボディ２０は、メモリセルトランジスタにおけるチャネルとして機能する。電極層ＷＬはコントロールゲートとして機能する。電荷蓄積膜３２は第１チャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、第１チャネルボディ２０と各電極層ＷＬとの交差部分にメモリセルＭＣが形成される。メモリセルＭＣは、チャネルの周囲をコントロールゲートによって囲まれた構造を有する。
【００３８】
メモリセルＭＣは、例えばチャージトラップ型の情報記憶領域である。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有する。電荷蓄積膜３２は、例えばシリコン窒化膜である。
【００３９】
トンネル膜３３は、例えばシリコン酸化膜である。トンネル膜３３は、電荷蓄積膜３２に第１チャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が第１チャネルボディ２０へ拡散する際の電位障壁となる。
【００４０】
ブロック膜３１は、例えばシリコン酸化膜である。ブロック膜３１は、電荷蓄積膜３２に蓄積された電荷の電極層ＷＬへの拡散を防止する。
メモリ膜３０は、例えば一対のシリコン酸化膜（ブロック膜３１及びトンネル膜３３）でシリコン窒化膜（電荷蓄積膜３２）を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００４１】
ドレイン側選択ゲートＳＧＤ、第２チャネルボディ５１及びそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤにおける第２チャネルボディ５１は、ビット線ＢＬと接続されている。
【００４２】
ソース側選択ゲートＳＧＳ、第２チャネルボディ５１及びそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳにおける第２チャネルボディ５１は、ソース線ＳＬと接続されている。
【００４３】
なお、以下の説明において、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとを区別することなく単に選択トランジスタＳＴと表すこともある。
【００４４】
バックゲートＢＧ、このバックゲートＢＧ内に設けられた第１チャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００４５】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００４６】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴ及びソース側選択トランジスタＳＴＳは、第１チャネルボディ２０及び第２チャネルボディ５１を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００４７】
図４に表したように、１つのメモリストリングＭＳは、ソース線ＳＬとビット線ＢＬとの間に複数のメモリセルＭＣが直列接続された回路構成を有する。ソース線ＳＬとソース線側のメモリセルＭＣとの間にはソース側選択トランジスタＳＴＳが接続される。ビット線ＢＬとビット線側のメモリセルＭＣとの間にはドレイン側選択トランジスタＳＴＤが接続される。Ｕ字状のメモリストリングＭＳの中央には、バックゲートトランジスタＢＧＴが接続される。
【００４８】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体（例えば、第１積層体ＳＴ１）の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ軸方向及びＹ軸方向に複数配列されていることにより、複数のメモリセルＭＣがＸ軸方向、Ｙ軸方向及びＺ軸方向に３次元的に設けられている。
【００４９】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００５０】
不揮発性半導体記憶装置１１０では、第１チャネルボディ２０及び第２チャネルボディ５１の内側に酸化シリコンを含む第３絶縁層５２が設けられている。これにより、不揮発性半導体記憶装置１１０では、第１チャネルボディ２０及び第２チャネルボディ５１の内側に窒化シリコンを含む絶縁層が設けられている場合に比べて、電荷トラップが減少する。不揮発性半導体記憶装置１１０では、電荷トラップによるメモリセルＭＣの電流・電圧特性のばらつきが抑制される。したがって、メモリセルＭＣのトランジスタ特性が安定する。
【００５１】
また、第３部分ＭＨ３に埋め込まれる第１埋め込み部５３Ａとして、第２埋め込み部５３Ｂよりも不純物濃度の低い材料（例えば、ノンドープの多結晶シリコン）を用いることで、第３部分ＭＨ３への埋め込み性能が高まる。したがって、製造工程で行う第１埋め込み部５３Ａのエッチバックの制御性が高まり、第２埋め込み部５３Ｂがより選択ゲートＳＧに近づくことで、配線（ビット線ＢＬ及びソース線ＳＬ）と、選択トランジスタＳＴとの間の寄生抵抗が抑制される。これにより、不揮発性半導体記憶装置１１０では、メモリセルＭＣの制御性が高まる。
【００５２】
次に、実施形態に係る不揮発性半導体記憶装置１１０の製造方法を説明する。
図５は、製造方法を例示するフローチャートである。
不揮発性半導体記憶装置１１０の製造方法は、第１積層体及び第２積層体の形成（ステップＳ１０１）と、貫通孔の形成（ステップＳ１０２）と、メモリ膜、ゲート絶縁膜及びチャネルボディの形成（ステップＳ１０３）と、第３絶縁層の形成（ステップＳ１０４）と、第１埋め込み部の形成（ステップＳ１０５）と、チャネルボディの露出（ステップＳ１０６）と、第２埋め込み部の形成（ステップＳ１０７）と、を備える。
【００５３】
次に、具体的な製造方法の一例を説明する。
図６（ａ）〜図１２は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【００５４】
基板１０上には、図示しない絶縁層を介してバックゲートＢＧが設けられる。バックゲートＢＧは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。そのバックゲートＢＧ上に、図６（ａ）に示すように、レジスト９４を形成する。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
【００５５】
次に、レジスト９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、図６（ｂ）に示すように、バックゲートＢＧに凹部８１が形成される。
【００５６】
次に、図６（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化膜、ノンドープシリコン膜である。その後、犠牲膜８２を全面エッチングして、図６（ｄ）に示すように、凹部８１と凹部８１との間のバックゲートＢＧの表面を露出させる。
【００５７】
次に、図７（ａ）に示すように、バックゲートＢＧ上に絶縁膜４１を形成した後、その上に、複数の電極層ＷＬ及び複数の絶縁層４２を含む第１積層体ＳＴ１を形成する。電極層ＷＬと絶縁層４２とは交互に積層され、絶縁層４２は電極層ＷＬ間に介在される。最上層の電極層ＷＬ上には、絶縁膜４３が形成される。なお、便宜上、第１積層体ＳＴ１は、絶縁膜４１及び４３を含んでいてもよい。
【００５８】
次に、フォトリソグラフィ及びエッチングにより、第１積層体ＳＴ１を分断し、絶縁膜４１に達する溝を形成した後、その溝を、図７（ｂ）に示すように、絶縁膜４５で埋め込む。
【００５９】
溝を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁膜４３を露出させる。その絶縁膜４３上には、図７（ｃ）に示すように、絶縁膜４６が形成される。さらに、絶縁膜４６上には、選択ゲートＳＧ及び絶縁層４７を含む第２積層体ＳＴ２が形成される。絶縁膜４６上に選択ゲートＳＧが形成され、選択ゲートＳＧ上に絶縁層４７が形成される。なお、便宜上、第２積層体ＳＴ２は、絶縁膜４６を含んでいてもよい。
図７（ａ）〜（ｃ）に示す工程は、図５に表したステップＳ１０１の一例である。
【００６０】
次に、図８（ａ）に示すように、バックゲートＢＧ上の第１積層体ＳＴ１及び第２積層体ＳＴ２に、ホールｈを形成する。ホールｈは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。ホールｈの下端は犠牲膜８２に達し、ホールｈの底部に犠牲膜８２が露出する。犠牲膜８２のほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが１つの犠牲膜８２上に位置する。
【００６１】
次に、犠牲膜８２を例えばウェットエッチングによりホールｈを通じて除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いることができる。
【００６２】
これにより、犠牲膜８２は、図８（ｂ）に示すように、除去される。犠牲膜８２の除去により、バックゲートＢＧに凹部８１が形成される。１つの凹部８１につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の凹部８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
図８（ａ）〜（ｂ）に示す工程は、図５に表したステップＳ１０２の一例である。
【００６３】
メモリホールＭＨにおける第２積層体については、図９（ａ）〜図１２に例示する工程が行われる。
先ず、先に例示した工程で図９（ａ）に表したようなメモリホールＭＨを形成した後、メモリホールＭＨ内に露出する電極層ＷＬ及び選択ゲートＳＧの表面に形成された自然酸化膜を、弗酸等により除去する。弗酸等の処理によって、第３部分ＭＨ３の孔径φ３は、第２部分ＭＨ２の孔径φ２に比べて大きくなる。第２部分ＭＨ２と、第３部分ＭＨ３との間には、例えば５ナノメートル（ｎｍ）程度の段差が設けられる。
【００６４】
次に、図９（ｂ）に表したように、メモリホールＭＨ内における第２部分ＭＨ２の側壁１５ｂ及び第３部分ＭＨ３の側壁１５ｃにゲート絶縁膜ＧＤを形成する。また、第１部分ＭＨ１の側壁１５ａにメモリ膜３０を形成する。
さらに、ゲート絶縁膜ＧＤ及びメモリ膜３０の内側に、第１チャネルボディ２０及び第２チャネルボディ５１を形成する。第１チャネルボディ２０及び第２チャネルボディ５１は、例えば多結晶シリコン膜である。第１チャネルボディ２０及び第２チャネルボディ５１は、例えばＣＶＤ（Chemical Vapor Deposition）法によって形成される。
図９（ｂ）に示す工程は、図５に表したステップＳ１０３の一例である。
【００６５】
その後、第２部分ＭＨ２と第３部分ＭＨ３との段差部分の第２チャネルボディ５１（例えば、多結晶シリコン膜）に向けて、例えば砒素をイオン注入する。このイオン注入後、メモリホールＭＨ内のフォトレジストＰＲ１を除去する。
【００６６】
次に、図１０（ａ）に表したように、第３部分ＭＨ３の第２チャネルボディ５１に、例えば砒素をイオン注入する。イオンは、例えばＺ軸に対して５度の角度で注入される。
【００６７】
次に、図１０（ｂ）に表したように、メモリホールＭＨ内にフォトレジストＰＲ３を塗布し、第３部分ＭＨ３の途中までエッチバックする。そして、フォトレジストＰＲ３よりも上側の第２チャネルボディ５１の一部（メモリホールＭＨの開口端部分）を除去する。例えば、不純物を導入した多結晶シリコンに熱が加わると体積膨張することが知られている。メモリホールＭＨの開口端部分では、第２チャネルボディ５１が膨らみ、オーバーハング形状になっている。このオーバーハングを除去することで、その後の工程で、メモリホールＭＨ内への材料の埋め込み特性を向上させる。
【００６８】
次に、図１１（ａ）に表したように、第２絶縁層４７の表面のゲート絶縁膜ＧＤ及び第２チャネルボディ５１を除去する。その後、メモリホールＭＨ内における第１チャネルボディ２０及び第２チャネルボディ５１の内側に、第３絶縁層５２を形成する。第３絶縁層５２は、酸化シリコンを含む。第３絶縁層５２は、例えばＡＬＤ（Atomic Layer Deposition）法によって形成される。第３絶縁層５２は、メモリホールＭＨにおける第２部分ＭＨ２と第３部分ＭＨ３との境界部分ＢＰが第３絶縁層５２によって閉塞されるまで形成される。
【００６９】
その後、第３部分ＭＨ３の内側における境界部分ＢＰよりも上に、第１埋め込み部５３Ａを埋め込む。第１埋め込み部５３Ａは、例えばノンドープの多結晶シリコンを含む。第１埋め込み部５３Ａは、例えばＣＶＤ法によって形成される。
図１１（ａ）に示す工程は、図５に表したステップＳ１０４〜ステップＳ１０５の一例である。
【００７０】
次に、図１１（ｂ）に表したように、第３部分ＭＨ３内の第３絶縁層５２の一部を除去し、第２チャネルボディ５１を露出させる。例えば、弗酸を用いた等方性エッチングにより、第１埋め込み部５３Ａよりも上側の第３絶縁層５２を除去する。これにより、第２チャネルボディ５１を露出させる。このエッチングでは、第３絶縁層５２のエッチング速度が、第１埋め込み部５３Ａのエッチング速度よりも速いエッチャントを用いる。これにより、露出した第３絶縁層５２は除去され、第１埋め込み部５３Ａによって被覆された第３絶縁層５２は残る。
【００７１】
次に、第３部分ＭＨ３の内側における第１埋め込み部５３Ａの上に、第２埋め込み部５３Ｂを埋め込む。第２埋め込み部５３Ｂは、例えば、燐をドープした多結晶シリコンを含む。第２埋め込み部５３Ｂは、例えばＣＶＤ法によって形成される。第２埋め込み部５３Ｂは、第３部分ＭＨ３において露出した第２チャネルボディ５１と接触する。第２埋め込み部５３Ｂは、第２チャネルボディ５１と、その後に形成する金属配線（ソース線ＳＬ、ビット線ＢＬ）と、を電気的に接続する。
図１１（ｂ）に示す工程は、図５に表したステップＳ１０６〜ステップＳ１０７の一例である。
【００７２】
その後、図１２に表したように、第２埋め込み部５３Ｂの上に、金属配線であるソース線ＳＬまたはビット線ＢＬを形成する。
【００７３】
実施形態に係る製造方法では、メモリホールＭＨには、円筒状の第１チャネルボディ２０及び第２チャネルボディ５１が形成され、芯の部分には酸化シリコンを含む第３絶縁層５２が設けられる。シリコン酸化膜は、シリコン窒化膜よりも電荷トラップが少ない膜である。そのため、第３絶縁層５２が設けられることで、電荷トラップによる電流・電圧特性のばらつきが抑制される。これにより、メモリセルＭＣのトランジスタ特性が安定する。
【００７４】
また、第１埋め込み部５３Ａの不純物濃度は、第２埋め込み部５３Ｂの不純物濃度よりも低い。第１埋め込み部５３Ａに用いられる、例えばノンドープの多結晶シリコンは、シリコン窒化膜よりも埋め込み性能が高い。そのため、第１埋め込み部５３Ａをエッチバックする際の深さの制御性が高い。第２埋め込み部５３Ｂがより選択ゲートＳＧに近づくことで、ビット線ＢＬ及びソース線ＳＬと、選択トランジスタＳＴとの間の寄生抵抗が抑制され、メモリセルＭＣの制御性が高まる。
【００７５】
（第２の実施形態）
図１３は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図１３では、不揮発性半導体記憶装置の選択ゲート部分の模式的拡大図を表している。
【００７６】
図１３に表したように、第２の実施形態に係る不揮発性半導体記憶装置１２０の第２埋め込み部５３Ｂは、接続部５３０と、延在部５３１と、を有する。延在部５３１は、接続部５３０から下方に伸びる部分である。接続部５３０は、第１埋め込み部５３Ａと、ソース線ＳＬ及びビット線ＢＬとの間に設けられる。延在部５３１は、第１埋め込み部５３Ａと、第３絶縁層５２との間に設けられる。
【００７７】
第２の実施形態に係る不揮発性半導体記憶装置１２０では、延在部５３１が設けられているため、第１の実施形態に係る不揮発性半導体記憶装置１１０よりも、第２埋め込み部５３Ｂと第２チャネルボディ５１との接触面積が広い。したがって、不揮発性半導体記憶装置１２０では、ソース線ＳＬ及びビット線ＢＬと、第２チャネルボディ５１との間の寄生抵抗が抑制され、メモリセルＭＣの制御性が高まる。
【００７８】
次に、実施形態に係る不揮発性半導体記憶装置１２０の製造方法を説明する。
図１４（ａ）〜図１５は、不揮発性半導体記憶装置の製造方法を例示する模試的断面図である。
不揮発性半導体記憶装置１２０の製造方法において、図６（ａ）〜図１０（ｂ）に例示した処理は第１の実施形態に係る不揮発性半導体記憶装置１１０の製造方法の工程と同じである。
【００７９】
次に、図１４（ａ）に表したように、第３部分ＭＨ３内の第３絶縁層５２の一部を除去し、第２チャネルボディ５１を露出させる。例えば、弗酸を用いた等方性エッチングにより、少なくとも第１埋め込み部５３Ａの上側の第３絶縁層５２を除去する。これにより、第２チャネルボディ５１を露出させる。
【００８０】
また、このエッチングを行う際、エッチング条件の調整によって、第１埋め込み部５３Ａと第２チャネルボディ５１との間の第３絶縁層５２の一部も除去する。例えば、エッチング時間を調整することで、第１埋め込み部５３Ａの上面より下の位置まで第３絶縁層５２をエッチングする。このエッチングにより、第３絶縁層５２は第１埋め込み部５３Ａの表面よりも後退する。すなわち、第１埋め込み部５３Ａと第２チャネルボディ５１との間で第３絶縁層５２が除去された部分は、凹部５２ｈになる。
【００８１】
次に、図１４（ｂ）に表したように、第３部分ＭＨ３の内側における第１埋め込み部５３Ａの上及び凹部５２ｈ内に、第２埋め込み部５３Ｂを埋め込む。第３部分ＭＨ３の内側において、第１埋め込み部５３Ａの上に形成された第２埋め込み部５３Ｂは接続部５３０になり、凹部５２ｈ内に埋め込まれた第２埋め込み部５３Ｂは延在部５３１になる。
【００８２】
延在部５３１のＺ軸方向に沿った深さは、凹部５２ｈの深さによって決定される。凹部５２ｈの深さは、第３絶縁層５２のエッチング条件によって設定される。したがって、第３絶縁膜層５２のエッチング条件によって、延在部５３１の深さが設定される。
【００８３】
その後、図１５に表したように、第２埋め込み部５３Ｂの上に、金属配線であるソース線ＳＬまたはビット線ＢＬを形成する。
【００８４】
実施形態に係る製造方法では、第３絶縁層５２のエッチング条件によって延在部５３１の深さが設定され、ソース線ＳＬ及びビット線ＢＬと、第２チャネルボディ５１との間の寄生抵抗を抑制した不揮発性半導体記憶装置１２０が提供される。
【００８５】
（第３の実施形態）
次に、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。
図１６（ａ）〜図１８（ｂ）は、第３の実施形態に係る揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
第３の実施形態に係る不揮発性半導体記憶装置の製造方法において、図６（ａ）〜図９（ａ）に例示した処理は第１の実施形態に係る不揮発性半導体記憶装置１１０の製造方法の工程と同じである。
【００８６】
次に、図１６（ａ）に表したように、メモリホールＭＨ内における第２部分ＭＨ２の側壁１５ｂ及び第３部分ＭＨ３の側壁１５ｃにゲート絶縁膜ＧＤを形成する。また、第１部分ＭＨ１の側壁１５ａにメモリ膜３０を形成する。
さらに、ゲート絶縁膜ＧＤ及びメモリ膜３０の内側に、第１チャネルボディ２０及び第２チャネルボディ５１を形成する。第１チャネルボディ２０及び第２チャネルボディ５１は、例えば多結晶シリコン膜である。第１チャネルボディ２０及び第２チャネルボディ５１は、例えばＣＶＤ法によって形成される。
【００８７】
次に、図１６（ｂ）に表したように、第２絶縁層４７の上、及びメモリホールＭＨ内にフォトレジストＰＲ４を塗布し、エッチバックした後、第３部分ＭＨ３の上端部側壁に設けられた第２チャネルボディ５１（多結晶シリコン）の肩部を除去する。この際、第２絶縁層４７の平坦部に形成された第２チャネルボディ５１（多結晶シリコン）とゲート絶縁膜ＧＤも除去される。その後、フォトレジストＰＲ４を除去する。
【００８８】
次に、図１７（ａ）に表したように、メモリホールＭＨ内における第１チャネルボディ２０及び第２チャネルボディ５１の内側に、第３絶縁層５２を形成する。第３絶縁層５２は、酸化シリコンを含む。第３絶縁層５２は、例えばＡＬＤ法によって形成される。第３絶縁層５２は、メモリホールＭＨにおける第２部分ＭＨ２と第３部分ＭＨ３との境界部分ＢＰが第３絶縁層５２によって閉塞されるまで形成される。
【００８９】
第３絶縁層５２を形成した後は、この第３絶縁層５２を介して、第２部分ＭＨ２と第３部分ＭＨ３との段差部分の第２チャネルボディ５１（例えば、多結晶シリコン膜）、及び第３部分ＭＨ３の第２チャネルボディ５１（例えば、多結晶シリコン膜）に向けて、例えば砒素をイオン注入する。このイオン注入では、第２チャネルボディ５１のほか、境界部分ＢＰを閉塞する第３絶縁層５２の部分５２ａにもイオンが注入される。部分５２ａの不純物濃度は、境界部分ＢＰよりも下側（第２部分ＭＨ２側）の第３絶縁層５２の不純物濃度よりも高い。部分５２ａの不純物濃度は、例えば１×１０１８ｃｍ−３を超える。
【００９０】
次に、図１７（ｂ）に表したように、第３部分ＭＨ３の内側における境界部分ＢＰよりも上に、第１埋め込み部５３Ａを埋め込む。第１埋め込み部５３Ａは、例えばノンドープの多結晶シリコンを含む。第１埋め込み部５３Ａは、例えばＣＶＤ法によって形成される。第１埋め込み部５３Ａは、第３部分ＭＨ３に埋め込まれた後、所定の深さまでエッチバックされる。このエッチングでは、第１埋め込み部５３Ａのエッチング速度が、第３絶縁層５２のエッチング速度よりも速いエッチャントを用いる。これにより、第３部分ＭＨ３の上部側壁には第３絶縁層５２が残存する。
【００９１】
次に、図１８（ａ）に表したように、第３部分ＭＨ３内の第３絶縁層５２の一部を除去し、第２チャネルボディ５１を露出させる。例えば、弗酸を用いた等方性エッチングにより、第１埋め込み部５３Ａよりも上側の第３絶縁層５２を除去する。これにより、第２チャネルボディ５１を露出させる。このエッチングでは、第３絶縁層５２のエッチング速度が、第１埋め込み部５３Ａのエッチング速度よりも速いエッチャントを用いる。これにより、露出した第３絶縁層５２は除去され、第１埋め込み部５３Ａによって被覆された第３絶縁層５２は残る。
【００９２】
次に、第３部分ＭＨ３の内側における第１埋め込み部５３Ａの上に、第２埋め込み部５３Ｂを埋め込む。第２埋め込み部５３Ｂは、例えば、燐をドープした多結晶シリコンを含む。第２埋め込み部５３Ｂは、例えばＣＶＤ法によって形成される。第２埋め込み部５３Ｂは、第３部分ＭＨ３において露出した第２チャネルボディ５１と接触する。第２埋め込み部５３Ｂは、第２チャネルボディ５１と、その後に形成する金属配線（ソース線ＳＬ、ビット線ＢＬ）と、を電気的に接続する。
【００９３】
その後、図１８（ｂ）に表したように、第２埋め込み部５３Ｂの上に、金属配線であるソース線ＳＬまたはビット線ＢＬを形成する。
【００９４】
実施形態に係る製造方法では、図１７（ａ）に表したイオン注入の際、第２チャネルボディ５１のほか、境界部分ＢＰを閉塞する第３絶縁層５２にも例えば砒素のイオンが高濃度で注入される。このため、メモリセルＭＣや選択トランジスタＳＴを形成した後の熱工程において、第２チャネルボディ５１に注入した砒素等の不純物の第３絶縁層５２側への抜けが抑制される。第２チャネルボディ５１の不純物濃度を高く保つと、選択ゲートＳＧ側でのＧＩＤＬ（Gate Induced Drain Leakage）電流の発生効率が高まり、メモリの消去特性が向上する。これにより、メモリセルＭＣの制御性が高まる。
【００９５】
なお、第３の実施形態において、図１３に表したような延在部５３１を第２埋め込み部５３Ｂに設けるようにしてもよい。延在部５３１を設けるには、図１８（ａ）に表した第３絶縁層５２のエッチングを行う際、図１４（ａ）に表したように、エッチング条件を調整して第１埋め込み部５３Ａと第２チャネルボディ５１との間に凹部５２ｈを形成し、この凹部５２ｈ内にも第２埋め込み部５３Ｂを埋め込むようにすればよい。
【００９６】
上記説明したメモリストリングはＵ字状であるが、メモリストリングはＵ字状に限らず、Ｉ字状であってもよい。
図１９は、メモリストリングの他の具体例を示す模式的斜視図である。
図１９には、Ｉ字状のメモリストリングが表されている。図１９では、導電部分のみを示し、絶縁部分の図示は省略している。
【００９７】
この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。
【００９８】
この構造においては、メモリストリングの上端部に設けられた選択トランジスタＳＴに対して、図９（ａ）〜図１２、図１４（ａ）〜図１５、図１６（ａ）〜図１８（ｂ）を参照して前述したプロセス及び構造が適用される。
【００９９】
以上説明したように、実施形態によれば、メモリセルの制御性を向上した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置が提供される。
【０１００】
なお、上記に本実施の形態及びその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【０１０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０２】
１０…基板、１０ａ…主面、２０…第１チャネルボディ、３０…メモリ膜、３１…ブロック膜、３２…電荷蓄積膜、３３…トンネル膜、４２…絶縁層、４７…第２絶縁層、５１…第２チャネルボディ、５２…第３絶縁層、５２ｈ…凹部、５３Ａ…第１埋め込み部、５３Ｂ…第２埋め込み部、１１０，１２０…不揮発性半導体記憶装置、５３０…接続部、５３１…延在部、ＢＧ…バックゲート、ＢＬ…ビット線、ＢＰ…境界部分、ＧＤ…ゲート絶縁膜、ＭＣ…メモリセル、ＭＨ…メモリホール、ＭＨ１…第１部分、ＭＨ２…第２部分、ＭＨ３…第３部分、ＭＳ…メモリストリング、ＳＧ…選択ゲート、ＳＬ…ソース線、ＳＴ…選択トランジスタ、ＳＴ１…第１積層体、ＳＴ２…第２積層体、ＷＬ…電極層
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、多層の導電膜を一括加工してメモリの記憶容量を増加させる３次元積層型の不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置においては、交互に積層された絶縁膜と電極膜とを有する構造体と、構造体を貫通するシリコンピラーと、シリコンピラーと電極膜との間のメモリ膜と、が設けられる。この構造では、シリコンピラーと、各電極膜と、の交差部に、メモリセルが形成される。
３次元積層型の不揮発性半導体記憶装置を製造するには、先ず、導電膜の積層体を貫通するメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを形成する。
このような不揮発性半導体記憶装置においては、メモリセルの制御性の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３５３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、メモリセルの制御性を向上した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置の製造方法は、第１積層体及び第２積層体を形成する工程と、貫通孔を形成する工程と、メモリ膜、ゲート絶縁膜及びチャネルボディを形成する工程と、第３絶縁層を形成する工程と、第１埋め込み部を形成する工程と、チャネルボディを露出させる工程と、第２埋め込み部を埋め込む工程と、を備える。
第１積層体及び第２積層体を形成する工程では、基板上に、複数の電極層と、複数の第１絶縁層と、を、各１層ずつ交互に積層した第１積層体を形成し、第１積層体の上に、選択ゲートと、第２絶縁層と、を含む第２積層体を形成する。
貫通孔を形成する工程では、第１積層体を積層方向に貫通する第１部分と、第１部分と連通し選択ゲートを積層方向に貫通する第２部分と、第２部分と連通し第２絶縁層を積層方向に貫通する第３部分と、を有する貫通孔を形成する。
メモリ膜、ゲート絶縁膜及びチャネルボディを形成する工程では、第１部分の側壁にメモリ膜を形成し、第２部分の側壁及び第３部分の側壁にゲート絶縁膜を形成し、メモリ膜の内側及びゲート絶縁膜の内側にチャネルボディを形成する。
第３絶縁層を形成する工程では、チャネルボディの内側に酸化シリコンを含む第３絶縁層を形成し、貫通孔における第２部分と第３部分との境界部分を第３絶縁層により閉塞する。
第１埋め込み部を形成する工程では、第３部分の内側における境界部分よりも上にシリコンを含む第１埋め込み部を形成する。
チャネルボディを露出させる工程では、第１埋め込み部の一部と、第３部分内の前記第３絶縁層の一部と、を除去して前記チャネルボディを露出させる。
第２埋め込み部を埋め込む工程では、第３部分の内側における第１埋め込み部の上に、第１埋め込み部よりも不純物濃度が高いシリコンを含む第２埋め込み部を埋め込む。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図２】選択ゲート部分の模式的拡大断面図である。
【図３】メモリセル部分の模式的拡大断面図である。
【図４】メモリストリングの回路図である。
【図５】製造方法を例示するフローチャートである。
【図６】（ａ）〜（ｄ）は、製造方法を例示する模式的断面図である。
【図７】（ａ）〜（ｃ）は、製造方法を例示する模式的断面図である。
【図８】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図９】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１０】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１１】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１２】製造方法を例示する模式的断面図である。
【図１３】第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１４】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１５】製造方法を例示する模式的断面図である。
【図１６】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１７】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１８】（ａ）〜（ｂ）は、製造方法を例示する模式的断面図である。
【図１９】メモリストリングの他の具体例を示す模式的斜視図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１では、不揮発性半導体記憶装置の一部を破断した模式的斜視図を表している。また、図１では、図を見やすくするために、絶縁部分の一部の図示を省略している。
図２は、選択ゲート部分の模式的拡大断面図である。
図３は、メモリセル部分の模式的拡大断面図である。
図４は、メモリストリングの回路図である。
【０００９】
先ず、実施形態に係る不揮発性半導体記憶装置１１０の概要について説明する。
本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面１０ａに対して平行な方向であって相互に直交する２軸に沿った方向をＸ軸方向及びＹ軸方向とし、これらＸ軸方向及びＹ軸方向の双方に対して直交する軸に沿った方向をＺ軸方向とする。Ｚ軸に沿って基板１０の主面１０ａから離れる方向を上（上側）、その反対を下（下側）ということにする。図１に表す一部の破断面は、Ｙ軸方向の断面に対応する。
【００１０】
図１〜図３に表したように、不揮発性半導体記憶装置１１０は、第１積層体ＳＴ１と、第２積層体ＳＴ２と、メモリ膜３０と、ゲート絶縁膜ＧＤと、チャネルボディ（第１チャネルボディ２０及び第２チャネルボディ５１）と、第３絶縁層５２と、第１埋め込み部５３Ａと、第２埋め込み部５３Ｂと、を備える。
【００１１】
第１積層体ＳＴ１は、複数の絶縁層４２（第１絶縁層）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓと、を、各１層ずつ交互に積層した構造を含む。積層方向は、Ｚ軸方向である。
第２積層体ＳＴ２は、選択ゲートＳＧ（ソース側選択ゲートＳＧＳ及びドレイン側選択ゲートＳＧＤ）と、第２絶縁層４７と、を積層した構造を含む。
【００１２】
第１積層体ＳＴ１及び第２積層体ＳＴ２には、Ｚ軸方向に沿って第１積層体ＳＴ１及び第２積層体ＳＴ２を貫通するメモリホールＭＨ（貫通孔）が設けられる。
【００１３】
図２に表したように、メモリホールＭＨは、第１部分ＭＨ１、第２部分ＭＨ２及び第３部分ＭＨ３を有する。第１部分ＭＨ１は、第１積層体ＳＴ１を貫通する部分である。第２部分ＭＨ２は、第１部分ＭＨ１と連通し選択ゲートＳＧを貫通する部分である。第３部分ＭＨ３は、第２部分ＭＨ２と連通し第２絶縁層４７を貫通する部分である。
【００１４】
第１部分ＭＨ１の側壁１５ａには、メモリ膜３０が設けられる。第２部分ＭＨ２の側壁１５ｂ及び第３部分ＭＨ３の側壁１５ｃには、ゲート絶縁膜ＧＤが設けられる。
メモリホールＭＨ内において、ゲート絶縁膜ＧＤ及びメモリ膜３０の内側には、チャネルボディ（第１チャネルボディ２０及び第２チャネルボディ５１）が設けられる。第１チャネルボディ２０は、第１積層体ＳＴ１を貫通する半導体層を含む。第２チャネルボディ５１は、第２積層体ＳＴ２を貫通する半導体層を含む。第１チャネルボディ２０は、第２チャネルボディ５１と連続して設けられている。
【００１５】
メモリホールＭＨ内における第２チャネルボディ５１の内側には、第３絶縁層５２が設けられる。第３絶縁層５２は、酸化シリコンを含む。第３絶縁層５２は、メモリホールＭＨにおける第２部分ＭＨ２と第３部分ＭＨ３との境界部分ＢＰを閉塞するように設けられる。
【００１６】
第３部分ＭＨ３内における境界部分ＢＰよりも上には、シリコンを含む第１埋め込み部５３Ａが設けられる。また、第３部分ＭＨ３内において第１埋め込み部５３Ａの上には、第２埋め込み部５３Ｂが設けられる。
【００１７】
第２埋め込み部５３Ｂは、第２チャネルボディ５１と接触する。第２埋め込み部５３Ｂは、第１埋め込み部５３Ａよりも不純物濃度が高いシリコンを含む。第１埋め込み部５３Ａには、例えば、不純物を添加していない多結晶シリコンが用いられる。第２埋め込み部５３Ｂには、例えば、不純物を添加した多結晶シリコンが用いられる。
【００１８】
次に、不揮発性半導体記憶装置１１０の具体的な構成例について説明する。
図１に表したように、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加された導電性を有するシリコン層である。
【００１９】
バックゲートＢＧ上には、複数の絶縁層４２（図２参照）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓと、が、それぞれ交互に積層されている。
【００２０】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、同じ階層に設けられ、下から４層目の電極層を表す。
【００２１】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ軸方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ軸方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ軸方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ軸方向に分断されている。
【００２２】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、及び電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図７（ｂ）〜図８（ｂ）に示す絶縁膜４５が設けられている。
【００２３】
電極層ＷＬ１Ｄ〜ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００２４】
電極層の層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ〜ＷＬ４Ｄ及びＷＬ１Ｓ〜ＷＬ４Ｓを総称して、単に電極層ＷＬと表すこともある。
【００２５】
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。電極層ＷＬは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。絶縁層４２は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
【００２６】
電極層ＷＬ４Ｄ上には、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートＳＧＤは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。
【００２７】
電極層ＷＬ４Ｓ上には、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層である。ソース側選択ゲートＳＧＳは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。
【００２８】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ軸方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２９】
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば、金属層である。
【００３０】
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ軸方向に延在する。
【００３１】
バックゲートＢＧ及びこのバックゲートＢＧ上の第１積層体ＳＴ１には、Ｕ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄ及びドレイン側選択ゲートＳＧＤには、それらを貫通しＺ軸方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓ及びソース側選択ゲートＳＧＳには、それらを貫通しＺ軸方向に延びるホールが形成されている。それらＺ軸方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部８１（図６（ｂ）に示す）を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００３２】
メモリホールＭＨの内部には、第１チャネルボディ２０及び第２チャネルボディ５１が設けられている。第１チャネルボディ２０及び第２チャネルボディ５１は、例えばシリコン膜である。
【００３３】
第１チャネルボディ２０と、メモリホールＭＨの内壁との間にはメモリ膜３０が設けられている。
【００３４】
ドレイン側選択ゲートＳＧＤと第２チャネルボディ５１との間、及びソース側選択ゲートＳＧＳと第２チャネルボディ５１との間には、ゲート絶縁膜ＧＤが設けられている。
【００３５】
なお、図１においてメモリホールＭＨ内のすべてをチャネルボディで埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディを形成してもよい。あるいは、そのチャネルボディ内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００３６】
メモリセルトランジスタ（以下、単にメモリセルＭＣとも言う）における各電極層ＷＬと第１チャネルボディ２０との間にはメモリ膜３０が設けられる。図３に表したように、メモリ膜３０は、電極層ＷＬ側から順に第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２及び第２の絶縁膜としてトンネル膜３３を含む。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３は第１チャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００３７】
第１チャネルボディ２０は、メモリセルトランジスタにおけるチャネルとして機能する。電極層ＷＬはコントロールゲートとして機能する。電荷蓄積膜３２は第１チャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、第１チャネルボディ２０と各電極層ＷＬとの交差部分にメモリセルＭＣが形成される。メモリセルＭＣは、チャネルの周囲をコントロールゲートによって囲まれた構造を有する。
【００３８】
メモリセルＭＣは、例えばチャージトラップ型の情報記憶領域である。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有する。電荷蓄積膜３２は、例えばシリコン窒化膜である。
【００３９】
トンネル膜３３は、例えばシリコン酸化膜である。トンネル膜３３は、電荷蓄積膜３２に第１チャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が第１チャネルボディ２０へ拡散する際の電位障壁となる。
【００４０】
ブロック膜３１は、例えばシリコン酸化膜である。ブロック膜３１は、電荷蓄積膜３２に蓄積された電荷の電極層ＷＬへの拡散を防止する。
メモリ膜３０は、例えば一対のシリコン酸化膜（ブロック膜３１及びトンネル膜３３）でシリコン窒化膜（電荷蓄積膜３２）を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００４１】
ドレイン側選択ゲートＳＧＤ、第２チャネルボディ５１及びそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤにおける第２チャネルボディ５１は、ビット線ＢＬと接続されている。
【００４２】
ソース側選択ゲートＳＧＳ、第２チャネルボディ５１及びそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳにおける第２チャネルボディ５１は、ソース線ＳＬと接続されている。
【００４３】
なお、以下の説明において、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとを区別することなく単に選択トランジスタＳＴと表すこともある。
【００４４】
バックゲートＢＧ、このバックゲートＢＧ内に設けられた第１チャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００４５】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００４６】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴ及びソース側選択トランジスタＳＴＳは、第１チャネルボディ２０及び第２チャネルボディ５１を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００４７】
図４に表したように、１つのメモリストリングＭＳは、ソース線ＳＬとビット線ＢＬとの間に複数のメモリセルＭＣが直列接続された回路構成を有する。ソース線ＳＬとソース線側のメモリセルＭＣとの間にはソース側選択トランジスタＳＴＳが接続される。ビット線ＢＬとビット線側のメモリセルＭＣとの間にはドレイン側選択トランジスタＳＴＤが接続される。Ｕ字状のメモリストリングＭＳの中央には、バックゲートトランジスタＢＧＴが接続される。
【００４８】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体（例えば、第１積層体ＳＴ１）の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ軸方向及びＹ軸方向に複数配列されていることにより、複数のメモリセルＭＣがＸ軸方向、Ｙ軸方向及びＺ軸方向に３次元的に設けられている。
【００４９】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００５０】
不揮発性半導体記憶装置１１０では、第１チャネルボディ２０及び第２チャネルボディ５１の内側に酸化シリコンを含む第３絶縁層５２が設けられている。これにより、不揮発性半導体記憶装置１１０では、第１チャネルボディ２０及び第２チャネルボディ５１の内側に窒化シリコンを含む絶縁層が設けられている場合に比べて、電荷トラップが減少する。不揮発性半導体記憶装置１１０では、電荷トラップによるメモリセルＭＣの電流・電圧特性のばらつきが抑制される。したがって、メモリセルＭＣのトランジスタ特性が安定する。
【００５１】
また、第３部分ＭＨ３に埋め込まれる第１埋め込み部５３Ａとして、第２埋め込み部５３Ｂよりも不純物濃度の低い材料（例えば、ノンドープの多結晶シリコン）を用いることで、第３部分ＭＨ３への埋め込み性能が高まる。したがって、製造工程で行う第１埋め込み部５３Ａのエッチバックの制御性が高まり、第２埋め込み部５３Ｂがより選択ゲートＳＧに近づくことで、配線（ビット線ＢＬ及びソース線ＳＬ）と、選択トランジスタＳＴとの間の寄生抵抗が抑制される。これにより、不揮発性半導体記憶装置１１０では、メモリセルＭＣの制御性が高まる。
【００５２】
次に、実施形態に係る不揮発性半導体記憶装置１１０の製造方法を説明する。
図５は、製造方法を例示するフローチャートである。
不揮発性半導体記憶装置１１０の製造方法は、第１積層体及び第２積層体の形成（ステップＳ１０１）と、貫通孔の形成（ステップＳ１０２）と、メモリ膜、ゲート絶縁膜及びチャネルボディの形成（ステップＳ１０３）と、第３絶縁層の形成（ステップＳ１０４）と、第１埋め込み部の形成（ステップＳ１０５）と、チャネルボディの露出（ステップＳ１０６）と、第２埋め込み部の形成（ステップＳ１０７）と、を備える。
【００５３】
次に、具体的な製造方法の一例を説明する。
図６（ａ）〜図１２は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【００５４】
基板１０上には、図示しない絶縁層を介してバックゲートＢＧが設けられる。バックゲートＢＧは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。そのバックゲートＢＧ上に、図６（ａ）に示すように、レジスト９４を形成する。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
【００５５】
次に、レジスト９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、図６（ｂ）に示すように、バックゲートＢＧに凹部８１が形成される。
【００５６】
次に、図６（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化膜、ノンドープシリコン膜である。その後、犠牲膜８２を全面エッチングして、図６（ｄ）に示すように、凹部８１と凹部８１との間のバックゲートＢＧの表面を露出させる。
【００５７】
次に、図７（ａ）に示すように、バックゲートＢＧ上に絶縁膜４１を形成した後、その上に、複数の電極層ＷＬ及び複数の絶縁層４２を含む第１積層体ＳＴ１を形成する。電極層ＷＬと絶縁層４２とは交互に積層され、絶縁層４２は電極層ＷＬ間に介在される。最上層の電極層ＷＬ上には、絶縁膜４３が形成される。なお、便宜上、第１積層体ＳＴ１は、絶縁膜４１及び４３を含んでいてもよい。
【００５８】
次に、フォトリソグラフィ及びエッチングにより、第１積層体ＳＴ１を分断し、絶縁膜４１に達する溝を形成した後、その溝を、図７（ｂ）に示すように、絶縁膜４５で埋め込む。
【００５９】
溝を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁膜４３を露出させる。その絶縁膜４３上には、図７（ｃ）に示すように、絶縁膜４６が形成される。さらに、絶縁膜４６上には、選択ゲートＳＧ及び絶縁層４７を含む第２積層体ＳＴ２が形成される。絶縁膜４６上に選択ゲートＳＧが形成され、選択ゲートＳＧ上に絶縁層４７が形成される。なお、便宜上、第２積層体ＳＴ２は、絶縁膜４６を含んでいてもよい。
図７（ａ）〜（ｃ）に示す工程は、図５に表したステップＳ１０１の一例である。
【００６０】
次に、図８（ａ）に示すように、バックゲートＢＧ上の第１積層体ＳＴ１及び第２積層体ＳＴ２に、ホールｈを形成する。ホールｈは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。ホールｈの下端は犠牲膜８２に達し、ホールｈの底部に犠牲膜８２が露出する。犠牲膜８２のほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが１つの犠牲膜８２上に位置する。
【００６１】
次に、犠牲膜８２を例えばウェットエッチングによりホールｈを通じて除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いることができる。
【００６２】
これにより、犠牲膜８２は、図８（ｂ）に示すように、除去される。犠牲膜８２の除去により、バックゲートＢＧに凹部８１が形成される。１つの凹部８１につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の凹部８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
図８（ａ）〜（ｂ）に示す工程は、図５に表したステップＳ１０２の一例である。
【００６３】
メモリホールＭＨにおける第２積層体については、図９（ａ）〜図１２に例示する工程が行われる。
先ず、先に例示した工程で図９（ａ）に表したようなメモリホールＭＨを形成した後、メモリホールＭＨ内に露出する電極層ＷＬ及び選択ゲートＳＧの表面に形成された自然酸化膜を、弗酸等により除去する。弗酸等の処理によって、第３部分ＭＨ３の孔径φ３は、第２部分ＭＨ２の孔径φ２に比べて大きくなる。第２部分ＭＨ２と、第３部分ＭＨ３との間には、例えば５ナノメートル（ｎｍ）程度の段差が設けられる。
【００６４】
次に、図９（ｂ）に表したように、メモリホールＭＨ内における第２部分ＭＨ２の側壁１５ｂ及び第３部分ＭＨ３の側壁１５ｃにゲート絶縁膜ＧＤを形成する。また、第１部分ＭＨ１の側壁１５ａにメモリ膜３０を形成する。
さらに、ゲート絶縁膜ＧＤ及びメモリ膜３０の内側に、第１チャネルボディ２０及び第２チャネルボディ５１を形成する。第１チャネルボディ２０及び第２チャネルボディ５１は、例えば多結晶シリコン膜である。第１チャネルボディ２０及び第２チャネルボディ５１は、例えばＣＶＤ（Chemical Vapor Deposition）法によって形成される。
図９（ｂ）に示す工程は、図５に表したステップＳ１０３の一例である。
【００６５】
その後、第２部分ＭＨ２と第３部分ＭＨ３との段差部分の第２チャネルボディ５１（例えば、多結晶シリコン膜）に向けて、例えば砒素をイオン注入する。このイオン注入後、メモリホールＭＨ内のフォトレジストＰＲ１を除去する。
【００６６】
次に、図１０（ａ）に表したように、第３部分ＭＨ３の第２チャネルボディ５１に、例えば砒素をイオン注入する。イオンは、例えばＺ軸に対して５度の角度で注入される。
【００６７】
次に、図１０（ｂ）に表したように、メモリホールＭＨ内にフォトレジストＰＲ３を塗布し、第３部分ＭＨ３の途中までエッチバックする。そして、フォトレジストＰＲ３よりも上側の第２チャネルボディ５１の一部（メモリホールＭＨの開口端部分）を除去する。例えば、不純物を導入した多結晶シリコンに熱が加わると体積膨張することが知られている。メモリホールＭＨの開口端部分では、第２チャネルボディ５１が膨らみ、オーバーハング形状になっている。このオーバーハングを除去することで、その後の工程で、メモリホールＭＨ内への材料の埋め込み特性を向上させる。
【００６８】
次に、図１１（ａ）に表したように、第２絶縁層４７の表面のゲート絶縁膜ＧＤ及び第２チャネルボディ５１を除去する。その後、メモリホールＭＨ内における第１チャネルボディ２０及び第２チャネルボディ５１の内側に、第３絶縁層５２を形成する。第３絶縁層５２は、酸化シリコンを含む。第３絶縁層５２は、例えばＡＬＤ（Atomic Layer Deposition）法によって形成される。第３絶縁層５２は、メモリホールＭＨにおける第２部分ＭＨ２と第３部分ＭＨ３との境界部分ＢＰが第３絶縁層５２によって閉塞されるまで形成される。
【００６９】
その後、第３部分ＭＨ３の内側における境界部分ＢＰよりも上に、第１埋め込み部５３Ａを埋め込む。第１埋め込み部５３Ａは、例えばノンドープの多結晶シリコンを含む。第１埋め込み部５３Ａは、例えばＣＶＤ法によって形成される。
図１１（ａ）に示す工程は、図５に表したステップＳ１０４〜ステップＳ１０５の一例である。
【００７０】
次に、図１１（ｂ）に表したように、第３部分ＭＨ３内の第３絶縁層５２の一部を除去し、第２チャネルボディ５１を露出させる。例えば、弗酸を用いた等方性エッチングにより、第１埋め込み部５３Ａよりも上側の第３絶縁層５２を除去する。これにより、第２チャネルボディ５１を露出させる。このエッチングでは、第３絶縁層５２のエッチング速度が、第１埋め込み部５３Ａのエッチング速度よりも速いエッチャントを用いる。これにより、露出した第３絶縁層５２は除去され、第１埋め込み部５３Ａによって被覆された第３絶縁層５２は残る。
【００７１】
次に、第３部分ＭＨ３の内側における第１埋め込み部５３Ａの上に、第２埋め込み部５３Ｂを埋め込む。第２埋め込み部５３Ｂは、例えば、燐をドープした多結晶シリコンを含む。第２埋め込み部５３Ｂは、例えばＣＶＤ法によって形成される。第２埋め込み部５３Ｂは、第３部分ＭＨ３において露出した第２チャネルボディ５１と接触する。第２埋め込み部５３Ｂは、第２チャネルボディ５１と、その後に形成する金属配線（ソース線ＳＬ、ビット線ＢＬ）と、を電気的に接続する。
図１１（ｂ）に示す工程は、図５に表したステップＳ１０６〜ステップＳ１０７の一例である。
【００７２】
その後、図１２に表したように、第２埋め込み部５３Ｂの上に、金属配線であるソース線ＳＬまたはビット線ＢＬを形成する。
【００７３】
実施形態に係る製造方法では、メモリホールＭＨには、円筒状の第１チャネルボディ２０及び第２チャネルボディ５１が形成され、芯の部分には酸化シリコンを含む第３絶縁層５２が設けられる。シリコン酸化膜は、シリコン窒化膜よりも電荷トラップが少ない膜である。そのため、第３絶縁層５２が設けられることで、電荷トラップによる電流・電圧特性のばらつきが抑制される。これにより、メモリセルＭＣのトランジスタ特性が安定する。
【００７４】
また、第１埋め込み部５３Ａの不純物濃度は、第２埋め込み部５３Ｂの不純物濃度よりも低い。第１埋め込み部５３Ａに用いられる、例えばノンドープの多結晶シリコンは、シリコン窒化膜よりも埋め込み性能が高い。そのため、第１埋め込み部５３Ａをエッチバックする際の深さの制御性が高い。第２埋め込み部５３Ｂがより選択ゲートＳＧに近づくことで、ビット線ＢＬ及びソース線ＳＬと、選択トランジスタＳＴとの間の寄生抵抗が抑制され、メモリセルＭＣの制御性が高まる。
【００７５】
（第２の実施形態）
図１３は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図１３では、不揮発性半導体記憶装置の選択ゲート部分の模式的拡大図を表している。
【００７６】
図１３に表したように、第２の実施形態に係る不揮発性半導体記憶装置１２０の第２埋め込み部５３Ｂは、接続部５３０と、延在部５３１と、を有する。延在部５３１は、接続部５３０から下方に伸びる部分である。接続部５３０は、第１埋め込み部５３Ａと、ソース線ＳＬ及びビット線ＢＬとの間に設けられる。延在部５３１は、第１埋め込み部５３Ａと、第３絶縁層５２との間に設けられる。
【００７７】
第２の実施形態に係る不揮発性半導体記憶装置１２０では、延在部５３１が設けられているため、第１の実施形態に係る不揮発性半導体記憶装置１１０よりも、第２埋め込み部５３Ｂと第２チャネルボディ５１との接触面積が広い。したがって、不揮発性半導体記憶装置１２０では、ソース線ＳＬ及びビット線ＢＬと、第２チャネルボディ５１との間の寄生抵抗が抑制され、メモリセルＭＣの制御性が高まる。
【００７８】
次に、実施形態に係る不揮発性半導体記憶装置１２０の製造方法を説明する。
図１４（ａ）〜図１５は、不揮発性半導体記憶装置の製造方法を例示する模試的断面図である。
不揮発性半導体記憶装置１２０の製造方法において、図６（ａ）〜図１０（ｂ）に例示した処理は第１の実施形態に係る不揮発性半導体記憶装置１１０の製造方法の工程と同じである。
【００７９】
次に、図１４（ａ）に表したように、第３部分ＭＨ３内の第３絶縁層５２の一部を除去し、第２チャネルボディ５１を露出させる。例えば、弗酸を用いた等方性エッチングにより、少なくとも第１埋め込み部５３Ａの上側の第３絶縁層５２を除去する。これにより、第２チャネルボディ５１を露出させる。
【００８０】
また、このエッチングを行う際、エッチング条件の調整によって、第１埋め込み部５３Ａと第２チャネルボディ５１との間の第３絶縁層５２の一部も除去する。例えば、エッチング時間を調整することで、第１埋め込み部５３Ａの上面より下の位置まで第３絶縁層５２をエッチングする。このエッチングにより、第３絶縁層５２は第１埋め込み部５３Ａの表面よりも後退する。すなわち、第１埋め込み部５３Ａと第２チャネルボディ５１との間で第３絶縁層５２が除去された部分は、凹部５２ｈになる。
【００８１】
次に、図１４（ｂ）に表したように、第３部分ＭＨ３の内側における第１埋め込み部５３Ａの上及び凹部５２ｈ内に、第２埋め込み部５３Ｂを埋め込む。第３部分ＭＨ３の内側において、第１埋め込み部５３Ａの上に形成された第２埋め込み部５３Ｂは接続部５３０になり、凹部５２ｈ内に埋め込まれた第２埋め込み部５３Ｂは延在部５３１になる。
【００８２】
延在部５３１のＺ軸方向に沿った深さは、凹部５２ｈの深さによって決定される。凹部５２ｈの深さは、第３絶縁層５２のエッチング条件によって設定される。したがって、第３絶縁膜層５２のエッチング条件によって、延在部５３１の深さが設定される。
【００８３】
その後、図１５に表したように、第２埋め込み部５３Ｂの上に、金属配線であるソース線ＳＬまたはビット線ＢＬを形成する。
【００８４】
実施形態に係る製造方法では、第３絶縁層５２のエッチング条件によって延在部５３１の深さが設定され、ソース線ＳＬ及びビット線ＢＬと、第２チャネルボディ５１との間の寄生抵抗を抑制した不揮発性半導体記憶装置１２０が提供される。
【００８５】
（第３の実施形態）
次に、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。
図１６（ａ）〜図１８（ｂ）は、第３の実施形態に係る揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
第３の実施形態に係る不揮発性半導体記憶装置の製造方法において、図６（ａ）〜図９（ａ）に例示した処理は第１の実施形態に係る不揮発性半導体記憶装置１１０の製造方法の工程と同じである。
【００８６】
次に、図１６（ａ）に表したように、メモリホールＭＨ内における第２部分ＭＨ２の側壁１５ｂ及び第３部分ＭＨ３の側壁１５ｃにゲート絶縁膜ＧＤを形成する。また、第１部分ＭＨ１の側壁１５ａにメモリ膜３０を形成する。
さらに、ゲート絶縁膜ＧＤ及びメモリ膜３０の内側に、第１チャネルボディ２０及び第２チャネルボディ５１を形成する。第１チャネルボディ２０及び第２チャネルボディ５１は、例えば多結晶シリコン膜である。第１チャネルボディ２０及び第２チャネルボディ５１は、例えばＣＶＤ法によって形成される。
【００８７】
次に、図１６（ｂ）に表したように、第２絶縁層４７の上、及びメモリホールＭＨ内にフォトレジストＰＲ４を塗布し、エッチバックした後、第３部分ＭＨ３の上端部側壁に設けられた第２チャネルボディ５１（多結晶シリコン）の肩部を除去する。この際、第２絶縁層４７の平坦部に形成された第２チャネルボディ５１（多結晶シリコン）とゲート絶縁膜ＧＤも除去される。その後、フォトレジストＰＲ４を除去する。
【００８８】
次に、図１７（ａ）に表したように、メモリホールＭＨ内における第１チャネルボディ２０及び第２チャネルボディ５１の内側に、第３絶縁層５２を形成する。第３絶縁層５２は、酸化シリコンを含む。第３絶縁層５２は、例えばＡＬＤ法によって形成される。第３絶縁層５２は、メモリホールＭＨにおける第２部分ＭＨ２と第３部分ＭＨ３との境界部分ＢＰが第３絶縁層５２によって閉塞されるまで形成される。
【００８９】
第３絶縁層５２を形成した後は、この第３絶縁層５２を介して、第２部分ＭＨ２と第３部分ＭＨ３との段差部分の第２チャネルボディ５１（例えば、多結晶シリコン膜）、及び第３部分ＭＨ３の第２チャネルボディ５１（例えば、多結晶シリコン膜）に向けて、例えば砒素をイオン注入する。このイオン注入では、第２チャネルボディ５１のほか、境界部分ＢＰを閉塞する第３絶縁層５２の部分５２ａにもイオンが注入される。部分５２ａの不純物濃度は、境界部分ＢＰよりも下側（第２部分ＭＨ２側）の第３絶縁層５２の不純物濃度よりも高い。部分５２ａの不純物濃度は、例えば１×１０１８ｃｍ−３を超える。
【００９０】
次に、図１７（ｂ）に表したように、第３部分ＭＨ３の内側における境界部分ＢＰよりも上に、第１埋め込み部５３Ａを埋め込む。第１埋め込み部５３Ａは、例えばノンドープの多結晶シリコンを含む。第１埋め込み部５３Ａは、例えばＣＶＤ法によって形成される。第１埋め込み部５３Ａは、第３部分ＭＨ３に埋め込まれた後、所定の深さまでエッチバックされる。このエッチングでは、第１埋め込み部５３Ａのエッチング速度が、第３絶縁層５２のエッチング速度よりも速いエッチャントを用いる。これにより、第３部分ＭＨ３の上部側壁には第３絶縁層５２が残存する。
【００９１】
次に、図１８（ａ）に表したように、第３部分ＭＨ３内の第３絶縁層５２の一部を除去し、第２チャネルボディ５１を露出させる。例えば、弗酸を用いた等方性エッチングにより、第１埋め込み部５３Ａよりも上側の第３絶縁層５２を除去する。これにより、第２チャネルボディ５１を露出させる。このエッチングでは、第３絶縁層５２のエッチング速度が、第１埋め込み部５３Ａのエッチング速度よりも速いエッチャントを用いる。これにより、露出した第３絶縁層５２は除去され、第１埋め込み部５３Ａによって被覆された第３絶縁層５２は残る。
【００９２】
次に、第３部分ＭＨ３の内側における第１埋め込み部５３Ａの上に、第２埋め込み部５３Ｂを埋め込む。第２埋め込み部５３Ｂは、例えば、燐をドープした多結晶シリコンを含む。第２埋め込み部５３Ｂは、例えばＣＶＤ法によって形成される。第２埋め込み部５３Ｂは、第３部分ＭＨ３において露出した第２チャネルボディ５１と接触する。第２埋め込み部５３Ｂは、第２チャネルボディ５１と、その後に形成する金属配線（ソース線ＳＬ、ビット線ＢＬ）と、を電気的に接続する。
【００９３】
その後、図１８（ｂ）に表したように、第２埋め込み部５３Ｂの上に、金属配線であるソース線ＳＬまたはビット線ＢＬを形成する。
【００９４】
実施形態に係る製造方法では、図１７（ａ）に表したイオン注入の際、第２チャネルボディ５１のほか、境界部分ＢＰを閉塞する第３絶縁層５２にも例えば砒素のイオンが高濃度で注入される。このため、メモリセルＭＣや選択トランジスタＳＴを形成した後の熱工程において、第２チャネルボディ５１に注入した砒素等の不純物の第３絶縁層５２側への抜けが抑制される。第２チャネルボディ５１の不純物濃度を高く保つと、選択ゲートＳＧ側でのＧＩＤＬ（Gate Induced Drain Leakage）電流の発生効率が高まり、メモリの消去特性が向上する。これにより、メモリセルＭＣの制御性が高まる。
【００９５】
なお、第３の実施形態において、図１３に表したような延在部５３１を第２埋め込み部５３Ｂに設けるようにしてもよい。延在部５３１を設けるには、図１８（ａ）に表した第３絶縁層５２のエッチングを行う際、図１４（ａ）に表したように、エッチング条件を調整して第１埋め込み部５３Ａと第２チャネルボディ５１との間に凹部５２ｈを形成し、この凹部５２ｈ内にも第２埋め込み部５３Ｂを埋め込むようにすればよい。
【００９６】
上記説明したメモリストリングはＵ字状であるが、メモリストリングはＵ字状に限らず、Ｉ字状であってもよい。
図１９は、メモリストリングの他の具体例を示す模式的斜視図である。
図１９には、Ｉ字状のメモリストリングが表されている。図１９では、導電部分のみを示し、絶縁部分の図示は省略している。
【００９７】
この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。
【００９８】
この構造においては、メモリストリングの上端部に設けられた選択トランジスタＳＴに対して、図９（ａ）〜図１２、図１４（ａ）〜図１５、図１６（ａ）〜図１８（ｂ）を参照して前述したプロセス及び構造が適用される。
【００９９】
以上説明したように、実施形態によれば、メモリセルの制御性を向上した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置が提供される。
【０１００】
なお、上記に本実施の形態及びその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【０１０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０２】
１０…基板、１０ａ…主面、２０…第１チャネルボディ、３０…メモリ膜、３１…ブロック膜、３２…電荷蓄積膜、３３…トンネル膜、４２…絶縁層、４７…第２絶縁層、５１…第２チャネルボディ、５２…第３絶縁層、５２ｈ…凹部、５３Ａ…第１埋め込み部、５３Ｂ…第２埋め込み部、１１０，１２０…不揮発性半導体記憶装置、５３０…接続部、５３１…延在部、ＢＧ…バックゲート、ＢＬ…ビット線、ＢＰ…境界部分、ＧＤ…ゲート絶縁膜、ＭＣ…メモリセル、ＭＨ…メモリホール、ＭＨ１…第１部分、ＭＨ２…第２部分、ＭＨ３…第３部分、ＭＳ…メモリストリング、ＳＧ…選択ゲート、ＳＬ…ソース線、ＳＴ…選択トランジスタ、ＳＴ１…第１積層体、ＳＴ２…第２積層体、ＷＬ…電極層
【特許請求の範囲】
【請求項１】
基板上に、複数の電極層と、複数の第１絶縁層と、を、各１層ずつ交互に積層した第１積層体を形成し、前記第１積層体の上に、選択ゲートと、第２絶縁層と、を含む第２積層体を形成する工程と、
前記第１積層体を積層方向に貫通する第１部分と、前記第１部分と連通し前記選択ゲートを前記積層方向に貫通する第２部分と、前記第２部分と連通し前記第２絶縁層を前記積層方向に貫通する第３部分と、を有する貫通孔を形成する工程と、
前記第１部分の側壁にメモリ膜を形成し、前記第２部分の側壁及び前記第３部分の側壁にゲート絶縁膜を形成し、前記メモリ膜の内側及び前記ゲート絶縁膜の内側にチャネルボディを形成する工程と、
前記チャネルボディの内側に酸化シリコンを含む第３絶縁層を形成し、前記貫通孔における前記第２部分と前記第３部分との境界部分を前記第３絶縁層により閉塞する工程と、
前記第３部分の内側における前記境界部分よりも上にシリコンを含む第１埋め込み部を形成する工程と、
前記第１埋め込み部の一部と、前記第３部分内の前記第３絶縁層の一部と、を除去して前記チャネルボディを露出させる工程と、
前記第３部分の内側における前記第１埋め込み部の上に、前記第１埋め込み部よりも不純物濃度の高いシリコンを含む第２埋め込み部を埋め込む工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項２】
前記貫通孔を形成する工程は、前記第３部分の孔径を、前記第２部分の孔径よりも大きくすることを含む請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記チャネルボディを露出させる工程は、前記第３絶縁膜を前記第１埋め込み部の表面よりも後退させた凹部を形成することを含み、
前記第２埋め込み部を埋め込む工程は、前記凹部内に前記第２埋め込み部を埋め込むことを含む請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記メモリ膜、前記ゲート絶縁膜及び前記チャネルボディを形成する工程は、前記第３部分の側壁に設けられた前記チャネルボディに不純物イオンを注入することを含む請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第３絶縁膜を形成する工程を形成する工程は、前記第３絶縁膜を介して前記第３部分の側壁に設けられた前記チャネルボディに不純物イオンを注入することを含む請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
基板上に設けられた第１積層体であって、複数の電極層と複数の第１絶縁層とが各１層ずつ交互に積層された第１積層体と、
前記第１積層体の上に設けられた第２積層体であって、選択ゲートと、前記選択ゲートの上に設けられた第２絶縁層と、を含む第２積層体と、
前記第１積層体及び前記第２積層体を積層方向に貫通する貫通孔のうち前記第１積層体を貫通する第１部分の側壁に設けられたメモリ膜と、
前記貫通孔のうち前記選択ゲートを貫通する第２部分の側壁と、前記貫通孔のうち前記第２絶縁膜を貫通する第３部分の側壁と、に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の内側及び前記メモリ膜の内側に設けられたチャネルボディと、
前記チャネルボディの内側に設けられ、前記貫通孔における前記第２部分と前記第３部分との境界部分を閉塞する酸化シリコンを含む前記第３絶縁層と、
前記第３部分内における前記境界部分よりも上に設けられたシリコンを含む第１埋め込み部と、
前記第３部分内において前記第１埋め込み部の上に設けられ、前記チャネルボディと接触し、前記第１埋め込み部よりも不純物濃度が高いシリコンを含む第２埋め込み部と、
を備えた不揮発性半導体記憶装置。
【請求項７】
前記第２埋め込み部は、前記第１埋め込み部と、前記第３絶縁層と、の間に設けられた延在部を有する請求項６記載の不揮発性半導体記憶装置。
【請求項１】
基板上に、複数の電極層と、複数の第１絶縁層と、を、各１層ずつ交互に積層した第１積層体を形成し、前記第１積層体の上に、選択ゲートと、第２絶縁層と、を含む第２積層体を形成する工程と、
前記第１積層体を積層方向に貫通する第１部分と、前記第１部分と連通し前記選択ゲートを前記積層方向に貫通する第２部分と、前記第２部分と連通し前記第２絶縁層を前記積層方向に貫通する第３部分と、を有する貫通孔を形成する工程と、
前記第１部分の側壁にメモリ膜を形成し、前記第２部分の側壁及び前記第３部分の側壁にゲート絶縁膜を形成し、前記メモリ膜の内側及び前記ゲート絶縁膜の内側にチャネルボディを形成する工程と、
前記チャネルボディの内側に酸化シリコンを含む第３絶縁層を形成し、前記貫通孔における前記第２部分と前記第３部分との境界部分を前記第３絶縁層により閉塞する工程と、
前記第３部分の内側における前記境界部分よりも上にシリコンを含む第１埋め込み部を形成する工程と、
前記第１埋め込み部の一部と、前記第３部分内の前記第３絶縁層の一部と、を除去して前記チャネルボディを露出させる工程と、
前記第３部分の内側における前記第１埋め込み部の上に、前記第１埋め込み部よりも不純物濃度の高いシリコンを含む第２埋め込み部を埋め込む工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項２】
前記貫通孔を形成する工程は、前記第３部分の孔径を、前記第２部分の孔径よりも大きくすることを含む請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記チャネルボディを露出させる工程は、前記第３絶縁膜を前記第１埋め込み部の表面よりも後退させた凹部を形成することを含み、
前記第２埋め込み部を埋め込む工程は、前記凹部内に前記第２埋め込み部を埋め込むことを含む請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記メモリ膜、前記ゲート絶縁膜及び前記チャネルボディを形成する工程は、前記第３部分の側壁に設けられた前記チャネルボディに不純物イオンを注入することを含む請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第３絶縁膜を形成する工程を形成する工程は、前記第３絶縁膜を介して前記第３部分の側壁に設けられた前記チャネルボディに不純物イオンを注入することを含む請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
基板上に設けられた第１積層体であって、複数の電極層と複数の第１絶縁層とが各１層ずつ交互に積層された第１積層体と、
前記第１積層体の上に設けられた第２積層体であって、選択ゲートと、前記選択ゲートの上に設けられた第２絶縁層と、を含む第２積層体と、
前記第１積層体及び前記第２積層体を積層方向に貫通する貫通孔のうち前記第１積層体を貫通する第１部分の側壁に設けられたメモリ膜と、
前記貫通孔のうち前記選択ゲートを貫通する第２部分の側壁と、前記貫通孔のうち前記第２絶縁膜を貫通する第３部分の側壁と、に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の内側及び前記メモリ膜の内側に設けられたチャネルボディと、
前記チャネルボディの内側に設けられ、前記貫通孔における前記第２部分と前記第３部分との境界部分を閉塞する酸化シリコンを含む前記第３絶縁層と、
前記第３部分内における前記境界部分よりも上に設けられたシリコンを含む第１埋め込み部と、
前記第３部分内において前記第１埋め込み部の上に設けられ、前記チャネルボディと接触し、前記第１埋め込み部よりも不純物濃度が高いシリコンを含む第２埋め込み部と、
を備えた不揮発性半導体記憶装置。
【請求項７】
前記第２埋め込み部は、前記第１埋め込み部と、前記第３絶縁層と、の間に設けられた延在部を有する請求項６記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−６９８３１（Ｐ２０１３−６９８３１Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０６８９３（Ｐ２０１１−２０６８９３）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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