半導体装置及びその製造方法
【課題】従来のＲｅＲＡＭを有する半導体装置では、メモリ素子特性にばらつきが生ずるおそれがあった。
【解決手段】基板１１を覆う第１の絶縁膜２３を形成する工程と、第１の絶縁膜２３を貫通する導電プラグ２４を形成する工程と、導電プラグ２４の上部を一部除去して、導電プラグ２４の上面を底面として有し、かつ、一部除去した導電プラグ２４に覆われていた部分の第１の絶縁膜２３を側壁として有する孔部を形成する工程と、孔部の側壁を覆い、孔部の底面の一部を露出させる側壁絶縁膜２５を形成する工程と、孔部の側壁絶縁膜２５および底面を覆う可変抵抗膜２６を形成する工程と、可変抵抗膜２６を覆う導電膜２７を形成する工程と、を有する。
【解決手段】基板１１を覆う第１の絶縁膜２３を形成する工程と、第１の絶縁膜２３を貫通する導電プラグ２４を形成する工程と、導電プラグ２４の上部を一部除去して、導電プラグ２４の上面を底面として有し、かつ、一部除去した導電プラグ２４に覆われていた部分の第１の絶縁膜２３を側壁として有する孔部を形成する工程と、孔部の側壁を覆い、孔部の底面の一部を露出させる側壁絶縁膜２５を形成する工程と、孔部の側壁絶縁膜２５および底面を覆う可変抵抗膜２６を形成する工程と、可変抵抗膜２６を覆う導電膜２７を形成する工程と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲｅＲＡＭ（Resistance Random Access Memory）を有する半導体装置及びその製造方法に関し、特に、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、次世代の不揮発性メモリ素子として、図９に示すようなＲｅＲＡＭが注目されている（非特許文献１参照）。ＲｅＲＡＭは、素子構造が金属膜１０１／可変抵抗膜１０２／金属膜１０３の積層構造であり、電圧印加による電気抵抗の大きな変化（電界誘起巨大抵抗変化；ＣＥＲ（Colossal Electro Resistance）効果）を利用した半導体メモリである。低抵抗状態の抵抗をセット抵抗と呼び、高抵抗状態の抵抗をリセット抵抗と呼ぶ。
【０００３】
ＲｅＲＡＭの動作方法について図１０を用いて説明する（非特許文献１参照）。まず、可変抵抗膜１０２において電流経路が形成されていない初期状態（Initial state）のときに、金属膜１０１、１０３間に高い電圧印加を行うことで、可変抵抗膜１０２において金属膜１０１、１０３間が繋がった電流経路１２１を形成し、低抵抗状態にする（フォーミング；Forming）。この後、低抵抗状態から高抵抗状態へのスイッチング（リセット；Reset）や、高抵抗状態から低抵抗状態へのスイッチング（セット；Set）は、電圧印加の大きさで制御する。セット電圧は、リセット電圧よりも高い電圧である。低抵抗状態から高抵抗状態になるときは、電流経路１２１において金属膜１０３近傍の部分で開裂した開裂部１２２が形成される。高抵抗状態から低抵抗状態になるときは、金属膜１０３近傍の部分で開裂した開裂部１２２がなくなり、金属膜１０１、１０３間が繋がった電流経路１２１が形成される。
【０００４】
フォーミング時の電流経路は、図１１（Ａ）に示すように、理想的には一つの電流経路１２１が好ましい。ところが、実際に形成される電流経路は、図１１（Ｂ）に示すように、不完全な電流経路１２３も含めて可変抵抗膜１０２中の様々な場所で形成され、特に、エッチングダメージの入っている可変抵抗膜１０２の側壁付近で形成されやすい（側壁付近の電流経路１２４参照）。フォーミング後のスイッチング動作において、不完全な電流経路１２３が導通した場合、抵抗値が急激に下がり、誤動作の原因となる。また、ダメージの入った可変抵抗膜１０２の側壁付近の電流経路１２４のスイッチング特性は、ダメージの入っていない中心付近の電流経路１２１と異なるため、メモリ素子性能のバラツキの大幅な増大や信頼性の大幅な劣化の原因となっている。
【０００５】
この問題の対策として、下部電極、可変抵抗膜、及び上部電極が積層したＭＩＭ構造を形成する際に用いるハードマスクを残したまま、下部電極及び上部電極を側方から酸化させて側壁絶縁体を形成することで、電流経路形成（フォーミング）時に抵抗変化膜（可変抵抗膜）において形成される電流経路を絞る構造が提案されている（特許文献１の図７Ｅ、図７Ｆ参照）。これにより、電流経路形成時に可変抵抗膜において電流経路が分散して形成されるのを防ぐことができ、安定したセット／リセット動作を実現できるとしている。特に、エッチングダメージを含む下部電極及び上部電極の側壁部分の酸化により不活性にしていることが効果的であるとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４０７２８号公報
【非特許文献】
【０００７】
【非特許文献１】Akihito Sawa, “Resistive switching in transition metal oxides”, Materials Today, Volume 11, Number 6, 28-36 (June 2008).
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の構造の場合、エッチングダメージによる側壁付近の電流経路（図１１の１２４に相当）の形成は防げるが、酸化させて下部電極及び上部電極の一部を絶縁体（側壁絶縁体）としているために、酸化量の制御バラツキがメモリ素子性能のバラツキとなってしまう。別の言い方をすると、酸化量の制御バラツキにより不完全な電流経路（図１１の１２３に相当）が形成される可能性がある。つまり、酸化膜の膜厚のばらつきが電流経路形成（フォーミング）に影響し、メモリ素子特性のばらつきの原因となる。
【０００９】
従来のＲｅＲＡＭを有する半導体装置では、メモリ素子特性にばらつきが生ずるおそれがあった。
【課題を解決するための手段】
【００１０】
本発明の第１の視点においては、半導体装置の製造方法において、基板を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜を貫通する導電プラグを形成する工程と、前記導電プラグの上部を一部除去して、前記導電プラグの上面を底面として有し、かつ、前記一部除去した前記導電プラグに覆われていた部分の前記第１の絶縁膜を側壁として有する孔部を形成する工程と、前記孔部の側壁を覆い、前記孔部の底面の一部を露出させる側壁絶縁膜を形成する工程と、前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜を形成する工程と、前記可変抵抗膜を覆う導電膜を形成する工程と、を有することを特徴とする。
【００１１】
本発明の第２の視点においては、半導体装置において、基板を覆う第１の絶縁膜と、前記第１の絶縁膜の所定の領域において前記第１の絶縁膜の底面と前記第１の絶縁膜の上面から所定の深さの位置との間に埋め込まれた導電プラグと、前記導電プラグが配された領域において、前記導電プラグの上面を底面として有し、かつ、前記第１の絶縁膜を側壁として有する孔部と、前記孔部の側壁を覆い、前記孔部の底面の一部を覆う側壁絶縁膜と、前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜と、前記可変抵抗膜を覆う導電膜と、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、フォトレジストを用いたエッチングによる加工工程によらずに下部電極となる導電プラグ上に孔部および側壁絶縁膜を形成することで、電極間（下部電極となる導電プラグと上部電極となる導電膜との間）に挟まれる部分の可変抵抗膜の面積を下部電極に対して自己整合的に狭められ、可変抵抗膜に対して局所的に電圧を印加する構造を形成することができる。その結果、フォーミング時の電流経路の分散が生じにくくなり、素子特性のばらつきを回避することができ、ＲｅＲＡＭのセット／リセット動作を安定化させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法における第１の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法における第２の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法における第３の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法における第４の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法における第５の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法における第６の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法における第７の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図９】（Ａ）典型的なＲｅＲＡＭメモリセルの構成を模式的に示した図、（Ｂ）ＲｅＲＡＭメモリセルのＣＥＲ効果を模式的に示した図である。
【図１０】ＲｅＲＡＭメモリセルの動作方法における（Ａ）各工程の電流電圧変化を模式的に示した図、（Ｂ）各工程の電流経路を模式的に示した図である。
【図１１】ＲｅＲＡＭメモリセルのフォーミング時の電流経路を模式的に示した（Ａ）理想の図、（Ｂ）実際の図である。
【図１２】本発明者が事前に検討した半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図１３】図１２に示す半導体装置の製造方法の主要部を模式的に示した工程断面図である。
【図１４】本発明者が事前に検討した他の半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図１５】図１４に示す半導体装置の製造方法の主要部を模式的に示した工程断面図である。
【図１６】図１４に示す半導体装置の製造方法の主要部を模式的に示した工程断面図であって、図１５に続く工程断面図である。
【発明を実施するための形態】
【００１４】
本発明者の視点によれば、ＲｅＲＡＭを有する半導体装置においてメモリ素子特性のばらつきを回避するためには、下部電極及び上部電極の側壁部分を酸化させずに電極間に挟まれる可変抵抗膜の面積を小さく（狭く）する必要がある。この観点から、本発明者は図１２〜図１６を用いて以下で説明する構造の可変抵抗素子を検討した。
【００１５】
図１２に示す可変抵抗素子３０３では、下部電極となるプラグ３２４上の層間絶縁膜３３０においてプラグ３２４に通ずるテーパ形状（プラグ３２４に近づくにしたがい幅が小さくなった形状）の下穴３３０ａを形成し、下穴３３０ａから表れたプラグ３２４、及び、下穴３３０ａの壁面を含む層間絶縁膜３３０上に、下穴３３０ａを完全に満たさないように可変抵抗膜３２６を形成し、可変抵抗膜３２６上に上部電極となるビット線配線３２７を形成している。可変抵抗摸３２６の一部は、下穴３３０ａに埋設された構成をしている。上部電極となるビット線配線３２７は、下穴３３０ａにおける可変抵抗膜３２６上に埋設されている。
【００１６】
図１２のような構造の可変抵抗素子３０３は、以下のようにして形成することができる。まず、公知の手法で、半導体基板３１１上に素子分離領域３１４、トランジスタ３０２、層間絶縁膜３１９、ソース／ドレインプラグ３２０、３２１、ソース配線３２２、層間絶縁膜３２３、及びプラグ３２４を形成したものを用意する。その後、プラグ３２４を含む層間絶縁膜３２３上に層間絶縁膜３３０を堆積し（図１３（Ａ）参照）、フォトレジスト及びエッチング（ここでは、等方性エッチング）により層間絶縁膜３３０においてプラグ３２４に通ずるテーパ形状の下穴３３０ａを形成し（図１３（Ｂ）参照）、下穴３３０ａから表れたプラグ３２４、及び、下穴３３０ａの壁面を含む層間絶縁膜３３０上に、下穴３３０ａを完全に埋め込まないように可変抵抗膜３２６を堆積し、可変抵抗膜３２６上に上部電極となるビット線配線３２７を堆積し、フォトレジスト及びエッチングにより不要なビット線配線３２７及び可変抵抗膜３２６を除去し（図１３（Ｃ）参照）、その後、ビット線配線３２７及び可変抵抗膜３２６を含む層間絶縁膜３３０上に層間絶縁膜３２８を堆積する（図１２参照）。
【００１７】
また、下部電極及び上部電極の側壁部分を酸化させずに電極間に挟まれる可変抵抗膜の面積を小さくするために、図１４に示す可変抵抗素子３０３も検討した。すなわち、下部電極となるプラグ３２４上の層間絶縁膜３３０においてプラグ３２４に通ずる下穴（テーパ形状でない下穴）を形成し、当該下穴から表れたプラグ３２４の一部、及び、下穴の壁面を覆う環状の側壁絶縁膜３２５ａを形成し、側壁絶縁膜３２５ａの内側から表れたプラグ３２４、及び、側壁絶縁膜３２５ａを含む層間絶縁膜３３０上に、側壁絶縁膜３２５ａの内側を完全に満たさないように可変抵抗膜３２６を形成し、可変抵抗膜３２６上に上部電極となるビット線配線３２７を形成している。可変抵抗摸３２６の一部は、側壁絶縁膜３２５ａの内側に埋設された構成をしている。上部電極となるビット線配線３２７は、下穴３３０ａにおける可変抵抗膜３２６上に埋設されている。
【００１８】
図１４のような構造の可変抵抗素子３０３は、以下のようにして形成することができる。まず、公知の手法で、半導体基板３１１上に素子分離領域３１４、トランジスタ３０２、層間絶縁膜３１９、ソース／ドレインプラグ３２０、３２１、ソース配線３２２、層間絶縁膜３２３、及びプラグ３２４を形成したものを用意する。その後、プラグ３２４を含む層間絶縁膜３２３上に層間絶縁膜３３０を堆積し（図１５（Ａ）参照）、フォトレジスト及びエッチング（ここでは、異方性エッチング）により層間絶縁膜３３０においてプラグ３２４に通ずる下穴３３０ｂを形成し（図１５（Ｂ）参照）、下穴３３０ｂから表れたプラグ３２４、及び、下穴３３０ｂの壁面を含む層間絶縁膜３３０上に、層間絶縁膜３３０に対してエッチング選択比の高い絶縁膜３２５を堆積し（図１５（Ｃ）参照）、絶縁膜３２５をエッチバックすることによりプラグ３２４の一部、及び、下穴３３０ｂの壁面を覆う環状の側壁絶縁膜３２５ａを形成し（図１６（Ａ）参照）、側壁絶縁膜３２５ａの内側を完全に埋め込まないように可変抵抗膜３２６を堆積し、可変抵抗膜３２６上に上部電極となるビット線配線３２７を堆積し、フォトレジスト及びエッチングにより不要なビット線配線３２７及び可変抵抗膜３２６を除去し（図１６（Ｂ）参照）、その後、ビット線配線３２７及び可変抵抗膜３２６を含む層間絶縁膜３３０上に層間絶縁膜３２８を堆積する（図１４参照）。
【００１９】
上記図１４〜図１８を用いて説明した構造の可変抵抗素子３０３によれば、下部電極となるプラグ３２４と可変抵抗膜３２６とが接触する面積を小さく（狭く）することができるので、可変抵抗素子３０３において電極間（下部電極となるプラグ３２４と上部電極となるビット線配線３２７との間）に挟まれる可変抵抗膜３２６の面積を小さく（狭く）した構造を、電極の酸化工程によらずに実現できる。従って、電界集中を局所的に起こさせ、電流経路の分散を低減し得る構造において、工程ばらつきの影響を低減できる。これにより、ＲｅＲＡＭのセット／リセット特性を安定化させることができる。
【００２０】
しかしながら、上記構造の可変抵抗素子３０３の形成工程では、下部電極となるプラグ３２４上の層間絶縁膜３３０においてフォトレジスト及びエッチングによって形成した下穴（図１３（Ｂ）の３３０ａ、図１５（Ｂ）の３３０ｂ）内に可変抵抗膜３２６、及び、上部電極となるビット線配線３２７を堆積している。そのため、下穴（図１３（Ｂ）の３３０ａ、図１５（Ｂ）の３３０ｂ）の形成が下部電極となるプラグ３２４に対して自己整合的でない。換言すれば、電極間（下部電極となるプラグ３２４と上部電極となるビット線配線３２７との間）に挟まれる可変抵抗膜３２６の面積を小さく（狭く）するという有意な構造を形成する工程が、下部電極となるプラグ３２４に対して自己整合的な工程ではない。
【００２１】
従って、メモリ素子の微細化に伴う合わせずれ（プラグ３２４に対する下穴の合わせずれ）の影響を低減する、または、ＲｅＲＡＭを有する半導体装置の製造工程を簡略化する、という観点で改善の余地がある。以下では、本発明を適用した実施形態について図面を用いて説明する。図１は、本発明の実施形態に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【００２２】
図１の半導体装置１は、ＲｅＲＡＭを有する半導体装置である。半導体装置１は、電圧印加による電気抵抗の大きな変化を利用した可変抵抗素子３と、可変抵抗素子３のスイッチングを制御するトランジスタ２と、を有する。
【００２３】
半導体装置１は、半導体基板１１（例えば、シリコン基板）上に素子（トランジスタ２）間を電気的に分離する素子分離領域１４（例えば、ＬＯＣＯＳ、トレンチアイソレーション）が形成されている。半導体装置１は、トランジスタ２として、素子分離領域１４で囲まれた領域の半導体基板１１におけるチャネル上にゲート絶縁膜１５（例えば、シリコン酸化膜）、ゲート電極１６（例えば、ポリシリコン）、絶縁膜１７（例えば、シリコン酸化膜）が順次積層しており、ゲート絶縁膜１５、ゲート電極１６、及び絶縁膜１７の積層体の両側の側壁面を覆う側壁絶縁膜１８（例えば、シリコン窒化膜）が形成されており、チャネルの両側の半導体基板１１上に不純物が拡散したソース／ドレイン領域１２、１３が形成されている。ゲート電極１６は、ワード線の電圧を制御するワード線ドライバ（図示せず）に電気的に接続される。
【００２４】
半導体装置１は、トランジスタ２及び素子分離領域１４を含む半導体基板１１上に層間絶縁膜１９（例えば、シリコン酸化膜）が形成されている。半導体装置１は、層間絶縁膜１９においてソース／ドレイン領域１２、１３に通ずる下穴が形成されており、ソース／ドレイン領域１２に通ずる下穴にソース／ドレインプラグ２０（例えば、タングステン）が埋設されており、ソース／ドレイン領域１３に通ずる下穴にソース／ドレインプラグ２１（例えば、タングステン）が埋設されている。半導体装置１は、層間絶縁膜１９上の所定の領域に、ソース／ドレインプラグ２０と接続されたソース配線２２（例えば、銅）が形成されている。ソース配線２２は、ソース／ドレインプラグ２０を介してトランジスタ２のソース／ドレイン領域１２に電気的に接続され、ソース配線２２の電圧を制御するソース線ドライバ（図示せず）に電気的に接続される。
【００２５】
半導体装置１は、ソース配線２２及びソース／ドレインプラグ２１を含む層間絶縁膜１９上に層間絶縁膜２３（第１の絶縁膜；例えば、シリコン酸化膜）が形成されている。層間絶縁膜２３は、継ぎ目を有さない一体の絶縁材料よりなる。半導体装置１は、層間絶縁膜２３においてソース／ドレインプラグ２１に通ずる下穴（図５の２３ａ）を有し、当該下穴（図５の２３ａ）において層間絶縁膜２３の上面から所定の深さまでプラグ２４（導電プラグ；例えば、Ｈｆ）が埋設されている。つまり、プラグ２４は、所定の領域（下穴２３ａが配された領域）において層間絶縁膜２３の底面と層間絶縁膜２３の上面から所定の深さの位置との間に埋め込まれている。プラグ２４は、可変抵抗素子３の下部電極となり、ソース／ドレインプラグ２１を介してトランジスタ２のソース／ドレイン領域１３に電気的に接続される。半導体装置１は、プラグ２４が配された領域において、プラグ２４の上面を底面として有し、かつ、層間絶縁膜２３を側壁（下穴２３ａの壁面）として有するリセス（孔部；図５の２９）を有する。半導体装置１は、当該リセス（図５の２９）の側壁（下穴２３ａの壁面）を覆い、当該リセス（図５の２９）の底面（プラグ２４）の一部を露出する環状の側壁絶縁膜２５ａ（例えば、シリコン窒化膜）が形成されている。半導体装置１は、当該リセス（図５の２９）におけるプラグ２４及び側壁絶縁膜２５ａを含む層間絶縁膜２３上の所定の位置に、リセス２９の側壁絶縁膜２５ａおよび底面を覆う可変抵抗膜２６（例えば、ＨｆＯ２）、ビット線配線２７（導電膜；例えば、Ｈｆ）が順次積層している。半導体装置１は、当該リセス（図５の２９）内には可変抵抗膜２６が完全に満たされておらず、当該リセス（図５の２９）の領域にできた可変抵抗膜２６の先鋭構造の窪みの上にビット線配線２７が形成される。可変抵抗膜２６は、側壁絶縁膜２５ａによって下部電極となるプラグ２４と接触する面積が小さく（狭く）なる。ビット線配線２７は、可変抵抗素子３の上部電極となり、電圧を増幅するセンスアンプ（図示せず）と電気的に接続される。半導体装置１は、ビット線配線２７及び可変抵抗膜２６を含む層間絶縁膜２３上に層間絶縁膜２８（例えば、シリコン酸化膜）が形成されている。
【００２６】
なお、上記説明の各構成要素の材料種は、例示したものに限定されるものではない。例えば、可変抵抗膜２６には、ＨｆＯ２のほか、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ３Ｏ５、ＮｉＯ、ＣｏＯ、ＣｕＯなどの電圧印加の大きさに応じて抵抗状態が変化する材料を用いることができる。また、下部電極となるプラグ２４、及び、上部電極となるビット線配線２７には、Ｈｆのほか、Ｚｒ、Ｔｉ、ＴｉＮ、Ｎｉ、Ｃｏやそれらの積層膜などの導電材料を用いることができる。また、側壁絶縁膜２５ａは、シリコン窒化膜に限定されず、層間絶縁膜２３に対してエッチング選択比の高い絶縁材料を用いることができる。
【００２７】
次に、本発明の実施形態に係る半導体装置の動作について説明する。
【００２８】
まず、フォーミングでは、可変抵抗膜２６において電流経路が形成されていない初期状態（図１０（Ｂ）のInitial stateに相当）のときに、ソース配線２２及びゲート電極１６に正の電圧を印加することで、可変抵抗膜２６において下部電極となるプラグ２４と上部電極となるビット線配線２７とが繋がった電流経路（図１０（Ｂ）の1.Formingの１２１に相当）を形成し、低抵抗状態にする。
【００２９】
リセットでは、フォーミング後の低抵抗状態（図１０（Ｂ）の1.Formingに相当）のときに、ソース配線２２にセット時（フォーミング時）よりも低い正の電圧を印加し、かつ、ゲート電極１６に正の電圧を印加することにより、電流経路（図１０（Ｂ）の1.Formingの１２１に相当）がビット線配線２７近傍の部分で開裂して、低抵抗状態から高抵抗状態（図１０（Ｂ）の2.Resetに相当）へスイッチングする。
【００３０】
セットでは、高抵抗状態（図１０（Ｂ）の2.Resetに相当）のときに、ソース配線２２にリセット時よりも高い正の電圧を印加し、かつ、ゲート電極１６に正の電圧を印加することにより、ビット線配線２７近傍の部分の開裂がなくなり、高抵抗状態から低抵抗状態（図１０（Ｂ）の3.Setに相当）へスイッチングする。
【００３１】
なお、フォーミング、リセット、セットでは、ゲート電極１６に印加する電圧を調整して、トランジスタ２の飽和電流値による電流制限がかかるようにし、抵抗変化膜２６が所望の抵抗値になるようにする。また、フォーミングは、ソース配線２２の替わりにビット線配線２７に正の電圧を印加してもよい。
【００３２】
次に、本発明の実施形態に係る半導体装置の製造方法について図面を用いて説明する。図２〜図８は、本発明の実施形態に係る半導体装置の製造方法における各工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【００３３】
図１のような構造の可変抵抗素子３は、以下のようにして形成することができる。まず、公知の手法で、半導体基板１１（基板）上に素子分離領域１４、トランジスタ２、層間絶縁膜１９、ソース／ドレインプラグ２０、２１、ソース配線２２を形成したものを用意する（図２参照）。例えば、半導体基板１１上の所定の位置に素子分離領域１４を形成し、その後、素子分離領域１４を含む半導体基板１１上にゲート絶縁膜１５、ゲート電極１６、絶縁膜１７を順次堆積してエッチングすることで、半導体基板１１上にゲート絶縁膜１５を介してゲート電極１６を形成し、その後、ゲート絶縁膜１５、ゲート電極１６、絶縁膜１７の積層体の両側に側壁絶縁膜１８を形成し、その後、ゲート電極１６の側方下部の半導体基板１１に不純物を導入することでソース／ドレイン領域１２、１３を形成し、その後、層間絶縁膜１９を形成し、その後、層間絶縁膜１９を貫通してソース／ドレイン領域１２、１３と接続されるソース／ドレインプラグ２０、２１を形成し、その後、ソース／ドレインプラグ２０と接続されるソース配線２２を形成する。
【００３４】
次に、半導体基板１１（素子分離領域１４、トランジスタ２、層間絶縁膜１９、ソース／ドレインプラグ２０、２１、ソース配線２２を含む）を覆う層間絶縁膜２３（第１の絶縁膜）を形成する（図３参照）。例えば、ＣＶＤ（Chemical Vapor Deposition；化学気相成長）法等によりソース／ドレインプラグ２０、２１及びソース配線２２を含む層間絶縁膜１９上に層間絶縁膜２３を堆積する。
【００３５】
次に、層間絶縁膜２３を貫通するプラグ２４（導電プラグ）を形成する（図４参照）。例えば、リソグラフィ及びエッチング（ここでは、異方性エッチング）により層間絶縁膜２３においてソース／ドレインプラグ２１に通ずる下穴２３ａを形成し、その後、導電膜成長及びＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により下穴２３ａ内に下部電極となるプラグ２４の形成を行う。これにより、プラグ２４は、ソース／ドレインプラグ２１を介してソース／ドレイン領域１３と電気的に接続される。
【００３６】
次に、プラグ２４の上部を一部除去して、プラグ２４の上面を底面として有し、かつ、一部除去したプラグ２４に覆われていた部分の層間絶縁膜２３を側壁として有するリセス２９（孔部）を形成する（図５参照）。例えば、層間絶縁膜２３の表面に露出したプラグ２４に対して異方性エッチング（フォトレジストを用いないエッチバック）を施すことでにより下穴２３ａ内のプラグ２４の一部（上部）を除去することで、プラグ２４の上面を底面とし、かつ、層間絶縁膜２３の下穴２３ａの表面を側壁とするリセス２９を形成する。なお、リセス２９は、層間絶縁膜２３の下穴２３ａに埋め込んだプラグ２４の上面をエッチバックすることで形成するため、下部電極となるプラグ２４に対して自己整合的に形成される。
【００３７】
次に、リセス２９の側壁を覆い、リセス２９の底面の一部を露出させる側壁絶縁膜２５ａを形成する（図７参照）。ここで、側壁絶縁膜２５ａの形成では、例えば、ＣＶＤ法等によりリセス２９を含む層間絶縁膜２３上に絶縁膜２５を堆積し（図６参照）、その後、絶縁膜（図６の２５）に対して異方性エッチングを施すことで、側壁絶縁膜２５ａを形成する（図７参照）。なお、絶縁膜２５は、層間絶縁膜２３に対してエッチング選択比の高い材料が用いられる。また、側壁絶縁膜２５ａは、リセス２９の側壁（下穴２３ａの表面）を覆い、リセス２９の底面（プラグ２４）の一部を露出し、環状に形成される。また、側壁絶縁膜２５ａは、絶縁膜（図６の２５）を堆積してから異方性エッチングすることで形成するため、リセス２９の側壁に対して自己整合的に形成される。
【００３８】
次に、リセス２９の側壁絶縁膜２５ａおよび底面（プラグ２５の上面）を覆う可変抵抗膜２６を形成し、その後、可変抵抗膜２６を覆う導電膜２７を形成する（図８参照）。例えば、ＣＶＤ法等によりリセス２９におけるプラグ２４及び側壁絶縁膜２５ａを含む層間絶縁膜２３上にリセス２９を埋め込まず、リセス２９の上部に窪みを残すようにして可変抵抗膜２６を形成（堆積）し、その後、導電膜成長により可変抵抗膜２６上にリセス２９の上部の窪みを埋め込むように上部電極となる導電膜（ビット線配線２７）を堆積する（図８参照）。このとき、下部電極となるプラグ２４に最も近い上部電極となるビット線配線２７は、先鋭構造となる。
【００３９】
その後、フォトレジスト及びエッチングにより不要な箇所の導電膜（ビット線配線２７）及び可変抵抗膜２６を除去することによりビット線配線２７を形成し、最後に、ＣＶＤ法等によりビット線配線２７及び可変抵抗膜２６を含む層間絶縁膜２３上に層間絶縁膜２８を堆積する（図１参照）。なお、以降の配線工程等は、公知の手法で行う。
【００４０】
本実施形態によれば、フォトレジストを用いたエッチングによる加工工程によらずに下部電極となるプラグ２４上にリセス（図５の２９）および側壁絶縁膜２５ａを形成することで、電極間（下部電極となるプラグ２４と上部電極となるビット線配線２７との間）に挟まれる部分の可変抵抗膜２６の面積をプラグ２４に対して自己整合的に狭められ、可変抵抗膜２６に局所的に電圧を印加する構造を形成することができる。その結果、フォーミング時に形成される電流経路の分散を低減でき、素子特性のばらつきを回避することができ、ＲｅＲＡＭに係る可変抵抗素子３のセット／リセット動作を安定化させることができる。
【００４１】
また、本実施形態によれば、電極間（下部電極となるプラグ２４と上部電極となるビット線配線２７との間）に挟まれる部分の可変抵抗膜２６の面積を狭めた構造を、可変抵抗膜２６のエッチングによらずに実現するため、可変抵抗膜２６のエッチングダメージによる電流経路の分散が回避され、特性ばらつきを低減できる。
【００４２】
また、本実施形態によれば、電極間（下部電極となるプラグ２４と上部電極となるビット線配線２７との間）に挟まれる部分の可変抵抗膜２６の面積を狭めた構造を、電極の酸化工程によらずに実現するため、電極の周囲の酸化膜厚のばらつきによる特性ばらつきを低減できる。また、電極を酸化させる必要がないため、電極の材料選択に制限がかからない。
【００４３】
また、本実施形態によれば、リセス（図５の２９）、側壁絶縁膜２５ａ、及び可変抵抗膜２６を、下部電極となるプラグ２４に対して自己整合的に形成できるため、素子の微細化に伴う合わせずれの影響を低減できる。
【００４４】
また、本実施形態によれば、フォトレジストを用いたエッチングによる加工工程によらずに可変抵抗素子３を形成することができるため、製造工程を簡略化できる。
【００４５】
また、本実施形態によれば、上部電極となるビット線配線２７を先鋭化させた電界集中構造にすることで、フォーミング時に不要な電流経路の形成を防ぐことができる。よって、可変抵抗膜２６中に形成される電流経路は、理想的に一つの経路となるため、メモリ素子性能のバラツキを抑え、信頼性の大幅な劣化を防ぐことができる。
【００４６】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００４７】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４８】
１、３０１ 半導体装置
２、３０２ トランジスタ
３、３０３ 可変抵抗素子
１１、３１１ 半導体基板
１２、１３、３１２、３１３ ソース／ドレイン領域
１４、３１４ 素子分離領域
１５、３１５ ゲート絶縁膜
１６、３１６ ゲート電極
１７、３１７ 絶縁膜
１８、３１８ 側壁絶縁膜
１９、３１９ 層間絶縁膜
２０、２１、３２０、３２１ ソース／ドレインプラグ
２２、３２２ ソース配線
２３、３２３ 層間絶縁膜（第１の絶縁膜）
２３ａ 下穴
２４、３２４ プラグ（導電プラグ）
２５、３２５ 絶縁膜（第２の絶縁膜）
２５ａ、３２５ａ 側壁絶縁膜
２６、３２６ 可変抵抗膜
２７、３２７ ビット線配線（導電膜）
２８、３２８ 層間絶縁膜
２９ リセス（孔部）
１０１ 金属膜（下部電極）
１０２ 可変抵抗膜
１０３ 金属膜（上部電極）
１２１ 電流経路
１２２ 開裂部
１２３ 不完全な電流経路
１２４ 側壁付近の電流経路
３３０ 層間絶縁膜
３３０ａ 下穴
３３０ｂ 下穴
【技術分野】
【０００１】
本発明は、ＲｅＲＡＭ（Resistance Random Access Memory）を有する半導体装置及びその製造方法に関し、特に、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、次世代の不揮発性メモリ素子として、図９に示すようなＲｅＲＡＭが注目されている（非特許文献１参照）。ＲｅＲＡＭは、素子構造が金属膜１０１／可変抵抗膜１０２／金属膜１０３の積層構造であり、電圧印加による電気抵抗の大きな変化（電界誘起巨大抵抗変化；ＣＥＲ（Colossal Electro Resistance）効果）を利用した半導体メモリである。低抵抗状態の抵抗をセット抵抗と呼び、高抵抗状態の抵抗をリセット抵抗と呼ぶ。
【０００３】
ＲｅＲＡＭの動作方法について図１０を用いて説明する（非特許文献１参照）。まず、可変抵抗膜１０２において電流経路が形成されていない初期状態（Initial state）のときに、金属膜１０１、１０３間に高い電圧印加を行うことで、可変抵抗膜１０２において金属膜１０１、１０３間が繋がった電流経路１２１を形成し、低抵抗状態にする（フォーミング；Forming）。この後、低抵抗状態から高抵抗状態へのスイッチング（リセット；Reset）や、高抵抗状態から低抵抗状態へのスイッチング（セット；Set）は、電圧印加の大きさで制御する。セット電圧は、リセット電圧よりも高い電圧である。低抵抗状態から高抵抗状態になるときは、電流経路１２１において金属膜１０３近傍の部分で開裂した開裂部１２２が形成される。高抵抗状態から低抵抗状態になるときは、金属膜１０３近傍の部分で開裂した開裂部１２２がなくなり、金属膜１０１、１０３間が繋がった電流経路１２１が形成される。
【０００４】
フォーミング時の電流経路は、図１１（Ａ）に示すように、理想的には一つの電流経路１２１が好ましい。ところが、実際に形成される電流経路は、図１１（Ｂ）に示すように、不完全な電流経路１２３も含めて可変抵抗膜１０２中の様々な場所で形成され、特に、エッチングダメージの入っている可変抵抗膜１０２の側壁付近で形成されやすい（側壁付近の電流経路１２４参照）。フォーミング後のスイッチング動作において、不完全な電流経路１２３が導通した場合、抵抗値が急激に下がり、誤動作の原因となる。また、ダメージの入った可変抵抗膜１０２の側壁付近の電流経路１２４のスイッチング特性は、ダメージの入っていない中心付近の電流経路１２１と異なるため、メモリ素子性能のバラツキの大幅な増大や信頼性の大幅な劣化の原因となっている。
【０００５】
この問題の対策として、下部電極、可変抵抗膜、及び上部電極が積層したＭＩＭ構造を形成する際に用いるハードマスクを残したまま、下部電極及び上部電極を側方から酸化させて側壁絶縁体を形成することで、電流経路形成（フォーミング）時に抵抗変化膜（可変抵抗膜）において形成される電流経路を絞る構造が提案されている（特許文献１の図７Ｅ、図７Ｆ参照）。これにより、電流経路形成時に可変抵抗膜において電流経路が分散して形成されるのを防ぐことができ、安定したセット／リセット動作を実現できるとしている。特に、エッチングダメージを含む下部電極及び上部電極の側壁部分の酸化により不活性にしていることが効果的であるとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４０７２８号公報
【非特許文献】
【０００７】
【非特許文献１】Akihito Sawa, “Resistive switching in transition metal oxides”, Materials Today, Volume 11, Number 6, 28-36 (June 2008).
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の構造の場合、エッチングダメージによる側壁付近の電流経路（図１１の１２４に相当）の形成は防げるが、酸化させて下部電極及び上部電極の一部を絶縁体（側壁絶縁体）としているために、酸化量の制御バラツキがメモリ素子性能のバラツキとなってしまう。別の言い方をすると、酸化量の制御バラツキにより不完全な電流経路（図１１の１２３に相当）が形成される可能性がある。つまり、酸化膜の膜厚のばらつきが電流経路形成（フォーミング）に影響し、メモリ素子特性のばらつきの原因となる。
【０００９】
従来のＲｅＲＡＭを有する半導体装置では、メモリ素子特性にばらつきが生ずるおそれがあった。
【課題を解決するための手段】
【００１０】
本発明の第１の視点においては、半導体装置の製造方法において、基板を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜を貫通する導電プラグを形成する工程と、前記導電プラグの上部を一部除去して、前記導電プラグの上面を底面として有し、かつ、前記一部除去した前記導電プラグに覆われていた部分の前記第１の絶縁膜を側壁として有する孔部を形成する工程と、前記孔部の側壁を覆い、前記孔部の底面の一部を露出させる側壁絶縁膜を形成する工程と、前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜を形成する工程と、前記可変抵抗膜を覆う導電膜を形成する工程と、を有することを特徴とする。
【００１１】
本発明の第２の視点においては、半導体装置において、基板を覆う第１の絶縁膜と、前記第１の絶縁膜の所定の領域において前記第１の絶縁膜の底面と前記第１の絶縁膜の上面から所定の深さの位置との間に埋め込まれた導電プラグと、前記導電プラグが配された領域において、前記導電プラグの上面を底面として有し、かつ、前記第１の絶縁膜を側壁として有する孔部と、前記孔部の側壁を覆い、前記孔部の底面の一部を覆う側壁絶縁膜と、前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜と、前記可変抵抗膜を覆う導電膜と、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、フォトレジストを用いたエッチングによる加工工程によらずに下部電極となる導電プラグ上に孔部および側壁絶縁膜を形成することで、電極間（下部電極となる導電プラグと上部電極となる導電膜との間）に挟まれる部分の可変抵抗膜の面積を下部電極に対して自己整合的に狭められ、可変抵抗膜に対して局所的に電圧を印加する構造を形成することができる。その結果、フォーミング時の電流経路の分散が生じにくくなり、素子特性のばらつきを回避することができ、ＲｅＲＡＭのセット／リセット動作を安定化させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法における第１の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法における第２の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法における第３の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法における第４の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法における第５の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法における第６の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法における第７の工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図９】（Ａ）典型的なＲｅＲＡＭメモリセルの構成を模式的に示した図、（Ｂ）ＲｅＲＡＭメモリセルのＣＥＲ効果を模式的に示した図である。
【図１０】ＲｅＲＡＭメモリセルの動作方法における（Ａ）各工程の電流電圧変化を模式的に示した図、（Ｂ）各工程の電流経路を模式的に示した図である。
【図１１】ＲｅＲＡＭメモリセルのフォーミング時の電流経路を模式的に示した（Ａ）理想の図、（Ｂ）実際の図である。
【図１２】本発明者が事前に検討した半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図１３】図１２に示す半導体装置の製造方法の主要部を模式的に示した工程断面図である。
【図１４】本発明者が事前に検討した他の半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図１５】図１４に示す半導体装置の製造方法の主要部を模式的に示した工程断面図である。
【図１６】図１４に示す半導体装置の製造方法の主要部を模式的に示した工程断面図であって、図１５に続く工程断面図である。
【発明を実施するための形態】
【００１４】
本発明者の視点によれば、ＲｅＲＡＭを有する半導体装置においてメモリ素子特性のばらつきを回避するためには、下部電極及び上部電極の側壁部分を酸化させずに電極間に挟まれる可変抵抗膜の面積を小さく（狭く）する必要がある。この観点から、本発明者は図１２〜図１６を用いて以下で説明する構造の可変抵抗素子を検討した。
【００１５】
図１２に示す可変抵抗素子３０３では、下部電極となるプラグ３２４上の層間絶縁膜３３０においてプラグ３２４に通ずるテーパ形状（プラグ３２４に近づくにしたがい幅が小さくなった形状）の下穴３３０ａを形成し、下穴３３０ａから表れたプラグ３２４、及び、下穴３３０ａの壁面を含む層間絶縁膜３３０上に、下穴３３０ａを完全に満たさないように可変抵抗膜３２６を形成し、可変抵抗膜３２６上に上部電極となるビット線配線３２７を形成している。可変抵抗摸３２６の一部は、下穴３３０ａに埋設された構成をしている。上部電極となるビット線配線３２７は、下穴３３０ａにおける可変抵抗膜３２６上に埋設されている。
【００１６】
図１２のような構造の可変抵抗素子３０３は、以下のようにして形成することができる。まず、公知の手法で、半導体基板３１１上に素子分離領域３１４、トランジスタ３０２、層間絶縁膜３１９、ソース／ドレインプラグ３２０、３２１、ソース配線３２２、層間絶縁膜３２３、及びプラグ３２４を形成したものを用意する。その後、プラグ３２４を含む層間絶縁膜３２３上に層間絶縁膜３３０を堆積し（図１３（Ａ）参照）、フォトレジスト及びエッチング（ここでは、等方性エッチング）により層間絶縁膜３３０においてプラグ３２４に通ずるテーパ形状の下穴３３０ａを形成し（図１３（Ｂ）参照）、下穴３３０ａから表れたプラグ３２４、及び、下穴３３０ａの壁面を含む層間絶縁膜３３０上に、下穴３３０ａを完全に埋め込まないように可変抵抗膜３２６を堆積し、可変抵抗膜３２６上に上部電極となるビット線配線３２７を堆積し、フォトレジスト及びエッチングにより不要なビット線配線３２７及び可変抵抗膜３２６を除去し（図１３（Ｃ）参照）、その後、ビット線配線３２７及び可変抵抗膜３２６を含む層間絶縁膜３３０上に層間絶縁膜３２８を堆積する（図１２参照）。
【００１７】
また、下部電極及び上部電極の側壁部分を酸化させずに電極間に挟まれる可変抵抗膜の面積を小さくするために、図１４に示す可変抵抗素子３０３も検討した。すなわち、下部電極となるプラグ３２４上の層間絶縁膜３３０においてプラグ３２４に通ずる下穴（テーパ形状でない下穴）を形成し、当該下穴から表れたプラグ３２４の一部、及び、下穴の壁面を覆う環状の側壁絶縁膜３２５ａを形成し、側壁絶縁膜３２５ａの内側から表れたプラグ３２４、及び、側壁絶縁膜３２５ａを含む層間絶縁膜３３０上に、側壁絶縁膜３２５ａの内側を完全に満たさないように可変抵抗膜３２６を形成し、可変抵抗膜３２６上に上部電極となるビット線配線３２７を形成している。可変抵抗摸３２６の一部は、側壁絶縁膜３２５ａの内側に埋設された構成をしている。上部電極となるビット線配線３２７は、下穴３３０ａにおける可変抵抗膜３２６上に埋設されている。
【００１８】
図１４のような構造の可変抵抗素子３０３は、以下のようにして形成することができる。まず、公知の手法で、半導体基板３１１上に素子分離領域３１４、トランジスタ３０２、層間絶縁膜３１９、ソース／ドレインプラグ３２０、３２１、ソース配線３２２、層間絶縁膜３２３、及びプラグ３２４を形成したものを用意する。その後、プラグ３２４を含む層間絶縁膜３２３上に層間絶縁膜３３０を堆積し（図１５（Ａ）参照）、フォトレジスト及びエッチング（ここでは、異方性エッチング）により層間絶縁膜３３０においてプラグ３２４に通ずる下穴３３０ｂを形成し（図１５（Ｂ）参照）、下穴３３０ｂから表れたプラグ３２４、及び、下穴３３０ｂの壁面を含む層間絶縁膜３３０上に、層間絶縁膜３３０に対してエッチング選択比の高い絶縁膜３２５を堆積し（図１５（Ｃ）参照）、絶縁膜３２５をエッチバックすることによりプラグ３２４の一部、及び、下穴３３０ｂの壁面を覆う環状の側壁絶縁膜３２５ａを形成し（図１６（Ａ）参照）、側壁絶縁膜３２５ａの内側を完全に埋め込まないように可変抵抗膜３２６を堆積し、可変抵抗膜３２６上に上部電極となるビット線配線３２７を堆積し、フォトレジスト及びエッチングにより不要なビット線配線３２７及び可変抵抗膜３２６を除去し（図１６（Ｂ）参照）、その後、ビット線配線３２７及び可変抵抗膜３２６を含む層間絶縁膜３３０上に層間絶縁膜３２８を堆積する（図１４参照）。
【００１９】
上記図１４〜図１８を用いて説明した構造の可変抵抗素子３０３によれば、下部電極となるプラグ３２４と可変抵抗膜３２６とが接触する面積を小さく（狭く）することができるので、可変抵抗素子３０３において電極間（下部電極となるプラグ３２４と上部電極となるビット線配線３２７との間）に挟まれる可変抵抗膜３２６の面積を小さく（狭く）した構造を、電極の酸化工程によらずに実現できる。従って、電界集中を局所的に起こさせ、電流経路の分散を低減し得る構造において、工程ばらつきの影響を低減できる。これにより、ＲｅＲＡＭのセット／リセット特性を安定化させることができる。
【００２０】
しかしながら、上記構造の可変抵抗素子３０３の形成工程では、下部電極となるプラグ３２４上の層間絶縁膜３３０においてフォトレジスト及びエッチングによって形成した下穴（図１３（Ｂ）の３３０ａ、図１５（Ｂ）の３３０ｂ）内に可変抵抗膜３２６、及び、上部電極となるビット線配線３２７を堆積している。そのため、下穴（図１３（Ｂ）の３３０ａ、図１５（Ｂ）の３３０ｂ）の形成が下部電極となるプラグ３２４に対して自己整合的でない。換言すれば、電極間（下部電極となるプラグ３２４と上部電極となるビット線配線３２７との間）に挟まれる可変抵抗膜３２６の面積を小さく（狭く）するという有意な構造を形成する工程が、下部電極となるプラグ３２４に対して自己整合的な工程ではない。
【００２１】
従って、メモリ素子の微細化に伴う合わせずれ（プラグ３２４に対する下穴の合わせずれ）の影響を低減する、または、ＲｅＲＡＭを有する半導体装置の製造工程を簡略化する、という観点で改善の余地がある。以下では、本発明を適用した実施形態について図面を用いて説明する。図１は、本発明の実施形態に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【００２２】
図１の半導体装置１は、ＲｅＲＡＭを有する半導体装置である。半導体装置１は、電圧印加による電気抵抗の大きな変化を利用した可変抵抗素子３と、可変抵抗素子３のスイッチングを制御するトランジスタ２と、を有する。
【００２３】
半導体装置１は、半導体基板１１（例えば、シリコン基板）上に素子（トランジスタ２）間を電気的に分離する素子分離領域１４（例えば、ＬＯＣＯＳ、トレンチアイソレーション）が形成されている。半導体装置１は、トランジスタ２として、素子分離領域１４で囲まれた領域の半導体基板１１におけるチャネル上にゲート絶縁膜１５（例えば、シリコン酸化膜）、ゲート電極１６（例えば、ポリシリコン）、絶縁膜１７（例えば、シリコン酸化膜）が順次積層しており、ゲート絶縁膜１５、ゲート電極１６、及び絶縁膜１７の積層体の両側の側壁面を覆う側壁絶縁膜１８（例えば、シリコン窒化膜）が形成されており、チャネルの両側の半導体基板１１上に不純物が拡散したソース／ドレイン領域１２、１３が形成されている。ゲート電極１６は、ワード線の電圧を制御するワード線ドライバ（図示せず）に電気的に接続される。
【００２４】
半導体装置１は、トランジスタ２及び素子分離領域１４を含む半導体基板１１上に層間絶縁膜１９（例えば、シリコン酸化膜）が形成されている。半導体装置１は、層間絶縁膜１９においてソース／ドレイン領域１２、１３に通ずる下穴が形成されており、ソース／ドレイン領域１２に通ずる下穴にソース／ドレインプラグ２０（例えば、タングステン）が埋設されており、ソース／ドレイン領域１３に通ずる下穴にソース／ドレインプラグ２１（例えば、タングステン）が埋設されている。半導体装置１は、層間絶縁膜１９上の所定の領域に、ソース／ドレインプラグ２０と接続されたソース配線２２（例えば、銅）が形成されている。ソース配線２２は、ソース／ドレインプラグ２０を介してトランジスタ２のソース／ドレイン領域１２に電気的に接続され、ソース配線２２の電圧を制御するソース線ドライバ（図示せず）に電気的に接続される。
【００２５】
半導体装置１は、ソース配線２２及びソース／ドレインプラグ２１を含む層間絶縁膜１９上に層間絶縁膜２３（第１の絶縁膜；例えば、シリコン酸化膜）が形成されている。層間絶縁膜２３は、継ぎ目を有さない一体の絶縁材料よりなる。半導体装置１は、層間絶縁膜２３においてソース／ドレインプラグ２１に通ずる下穴（図５の２３ａ）を有し、当該下穴（図５の２３ａ）において層間絶縁膜２３の上面から所定の深さまでプラグ２４（導電プラグ；例えば、Ｈｆ）が埋設されている。つまり、プラグ２４は、所定の領域（下穴２３ａが配された領域）において層間絶縁膜２３の底面と層間絶縁膜２３の上面から所定の深さの位置との間に埋め込まれている。プラグ２４は、可変抵抗素子３の下部電極となり、ソース／ドレインプラグ２１を介してトランジスタ２のソース／ドレイン領域１３に電気的に接続される。半導体装置１は、プラグ２４が配された領域において、プラグ２４の上面を底面として有し、かつ、層間絶縁膜２３を側壁（下穴２３ａの壁面）として有するリセス（孔部；図５の２９）を有する。半導体装置１は、当該リセス（図５の２９）の側壁（下穴２３ａの壁面）を覆い、当該リセス（図５の２９）の底面（プラグ２４）の一部を露出する環状の側壁絶縁膜２５ａ（例えば、シリコン窒化膜）が形成されている。半導体装置１は、当該リセス（図５の２９）におけるプラグ２４及び側壁絶縁膜２５ａを含む層間絶縁膜２３上の所定の位置に、リセス２９の側壁絶縁膜２５ａおよび底面を覆う可変抵抗膜２６（例えば、ＨｆＯ２）、ビット線配線２７（導電膜；例えば、Ｈｆ）が順次積層している。半導体装置１は、当該リセス（図５の２９）内には可変抵抗膜２６が完全に満たされておらず、当該リセス（図５の２９）の領域にできた可変抵抗膜２６の先鋭構造の窪みの上にビット線配線２７が形成される。可変抵抗膜２６は、側壁絶縁膜２５ａによって下部電極となるプラグ２４と接触する面積が小さく（狭く）なる。ビット線配線２７は、可変抵抗素子３の上部電極となり、電圧を増幅するセンスアンプ（図示せず）と電気的に接続される。半導体装置１は、ビット線配線２７及び可変抵抗膜２６を含む層間絶縁膜２３上に層間絶縁膜２８（例えば、シリコン酸化膜）が形成されている。
【００２６】
なお、上記説明の各構成要素の材料種は、例示したものに限定されるものではない。例えば、可変抵抗膜２６には、ＨｆＯ２のほか、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ３Ｏ５、ＮｉＯ、ＣｏＯ、ＣｕＯなどの電圧印加の大きさに応じて抵抗状態が変化する材料を用いることができる。また、下部電極となるプラグ２４、及び、上部電極となるビット線配線２７には、Ｈｆのほか、Ｚｒ、Ｔｉ、ＴｉＮ、Ｎｉ、Ｃｏやそれらの積層膜などの導電材料を用いることができる。また、側壁絶縁膜２５ａは、シリコン窒化膜に限定されず、層間絶縁膜２３に対してエッチング選択比の高い絶縁材料を用いることができる。
【００２７】
次に、本発明の実施形態に係る半導体装置の動作について説明する。
【００２８】
まず、フォーミングでは、可変抵抗膜２６において電流経路が形成されていない初期状態（図１０（Ｂ）のInitial stateに相当）のときに、ソース配線２２及びゲート電極１６に正の電圧を印加することで、可変抵抗膜２６において下部電極となるプラグ２４と上部電極となるビット線配線２７とが繋がった電流経路（図１０（Ｂ）の1.Formingの１２１に相当）を形成し、低抵抗状態にする。
【００２９】
リセットでは、フォーミング後の低抵抗状態（図１０（Ｂ）の1.Formingに相当）のときに、ソース配線２２にセット時（フォーミング時）よりも低い正の電圧を印加し、かつ、ゲート電極１６に正の電圧を印加することにより、電流経路（図１０（Ｂ）の1.Formingの１２１に相当）がビット線配線２７近傍の部分で開裂して、低抵抗状態から高抵抗状態（図１０（Ｂ）の2.Resetに相当）へスイッチングする。
【００３０】
セットでは、高抵抗状態（図１０（Ｂ）の2.Resetに相当）のときに、ソース配線２２にリセット時よりも高い正の電圧を印加し、かつ、ゲート電極１６に正の電圧を印加することにより、ビット線配線２７近傍の部分の開裂がなくなり、高抵抗状態から低抵抗状態（図１０（Ｂ）の3.Setに相当）へスイッチングする。
【００３１】
なお、フォーミング、リセット、セットでは、ゲート電極１６に印加する電圧を調整して、トランジスタ２の飽和電流値による電流制限がかかるようにし、抵抗変化膜２６が所望の抵抗値になるようにする。また、フォーミングは、ソース配線２２の替わりにビット線配線２７に正の電圧を印加してもよい。
【００３２】
次に、本発明の実施形態に係る半導体装置の製造方法について図面を用いて説明する。図２〜図８は、本発明の実施形態に係る半導体装置の製造方法における各工程を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【００３３】
図１のような構造の可変抵抗素子３は、以下のようにして形成することができる。まず、公知の手法で、半導体基板１１（基板）上に素子分離領域１４、トランジスタ２、層間絶縁膜１９、ソース／ドレインプラグ２０、２１、ソース配線２２を形成したものを用意する（図２参照）。例えば、半導体基板１１上の所定の位置に素子分離領域１４を形成し、その後、素子分離領域１４を含む半導体基板１１上にゲート絶縁膜１５、ゲート電極１６、絶縁膜１７を順次堆積してエッチングすることで、半導体基板１１上にゲート絶縁膜１５を介してゲート電極１６を形成し、その後、ゲート絶縁膜１５、ゲート電極１６、絶縁膜１７の積層体の両側に側壁絶縁膜１８を形成し、その後、ゲート電極１６の側方下部の半導体基板１１に不純物を導入することでソース／ドレイン領域１２、１３を形成し、その後、層間絶縁膜１９を形成し、その後、層間絶縁膜１９を貫通してソース／ドレイン領域１２、１３と接続されるソース／ドレインプラグ２０、２１を形成し、その後、ソース／ドレインプラグ２０と接続されるソース配線２２を形成する。
【００３４】
次に、半導体基板１１（素子分離領域１４、トランジスタ２、層間絶縁膜１９、ソース／ドレインプラグ２０、２１、ソース配線２２を含む）を覆う層間絶縁膜２３（第１の絶縁膜）を形成する（図３参照）。例えば、ＣＶＤ（Chemical Vapor Deposition；化学気相成長）法等によりソース／ドレインプラグ２０、２１及びソース配線２２を含む層間絶縁膜１９上に層間絶縁膜２３を堆積する。
【００３５】
次に、層間絶縁膜２３を貫通するプラグ２４（導電プラグ）を形成する（図４参照）。例えば、リソグラフィ及びエッチング（ここでは、異方性エッチング）により層間絶縁膜２３においてソース／ドレインプラグ２１に通ずる下穴２３ａを形成し、その後、導電膜成長及びＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により下穴２３ａ内に下部電極となるプラグ２４の形成を行う。これにより、プラグ２４は、ソース／ドレインプラグ２１を介してソース／ドレイン領域１３と電気的に接続される。
【００３６】
次に、プラグ２４の上部を一部除去して、プラグ２４の上面を底面として有し、かつ、一部除去したプラグ２４に覆われていた部分の層間絶縁膜２３を側壁として有するリセス２９（孔部）を形成する（図５参照）。例えば、層間絶縁膜２３の表面に露出したプラグ２４に対して異方性エッチング（フォトレジストを用いないエッチバック）を施すことでにより下穴２３ａ内のプラグ２４の一部（上部）を除去することで、プラグ２４の上面を底面とし、かつ、層間絶縁膜２３の下穴２３ａの表面を側壁とするリセス２９を形成する。なお、リセス２９は、層間絶縁膜２３の下穴２３ａに埋め込んだプラグ２４の上面をエッチバックすることで形成するため、下部電極となるプラグ２４に対して自己整合的に形成される。
【００３７】
次に、リセス２９の側壁を覆い、リセス２９の底面の一部を露出させる側壁絶縁膜２５ａを形成する（図７参照）。ここで、側壁絶縁膜２５ａの形成では、例えば、ＣＶＤ法等によりリセス２９を含む層間絶縁膜２３上に絶縁膜２５を堆積し（図６参照）、その後、絶縁膜（図６の２５）に対して異方性エッチングを施すことで、側壁絶縁膜２５ａを形成する（図７参照）。なお、絶縁膜２５は、層間絶縁膜２３に対してエッチング選択比の高い材料が用いられる。また、側壁絶縁膜２５ａは、リセス２９の側壁（下穴２３ａの表面）を覆い、リセス２９の底面（プラグ２４）の一部を露出し、環状に形成される。また、側壁絶縁膜２５ａは、絶縁膜（図６の２５）を堆積してから異方性エッチングすることで形成するため、リセス２９の側壁に対して自己整合的に形成される。
【００３８】
次に、リセス２９の側壁絶縁膜２５ａおよび底面（プラグ２５の上面）を覆う可変抵抗膜２６を形成し、その後、可変抵抗膜２６を覆う導電膜２７を形成する（図８参照）。例えば、ＣＶＤ法等によりリセス２９におけるプラグ２４及び側壁絶縁膜２５ａを含む層間絶縁膜２３上にリセス２９を埋め込まず、リセス２９の上部に窪みを残すようにして可変抵抗膜２６を形成（堆積）し、その後、導電膜成長により可変抵抗膜２６上にリセス２９の上部の窪みを埋め込むように上部電極となる導電膜（ビット線配線２７）を堆積する（図８参照）。このとき、下部電極となるプラグ２４に最も近い上部電極となるビット線配線２７は、先鋭構造となる。
【００３９】
その後、フォトレジスト及びエッチングにより不要な箇所の導電膜（ビット線配線２７）及び可変抵抗膜２６を除去することによりビット線配線２７を形成し、最後に、ＣＶＤ法等によりビット線配線２７及び可変抵抗膜２６を含む層間絶縁膜２３上に層間絶縁膜２８を堆積する（図１参照）。なお、以降の配線工程等は、公知の手法で行う。
【００４０】
本実施形態によれば、フォトレジストを用いたエッチングによる加工工程によらずに下部電極となるプラグ２４上にリセス（図５の２９）および側壁絶縁膜２５ａを形成することで、電極間（下部電極となるプラグ２４と上部電極となるビット線配線２７との間）に挟まれる部分の可変抵抗膜２６の面積をプラグ２４に対して自己整合的に狭められ、可変抵抗膜２６に局所的に電圧を印加する構造を形成することができる。その結果、フォーミング時に形成される電流経路の分散を低減でき、素子特性のばらつきを回避することができ、ＲｅＲＡＭに係る可変抵抗素子３のセット／リセット動作を安定化させることができる。
【００４１】
また、本実施形態によれば、電極間（下部電極となるプラグ２４と上部電極となるビット線配線２７との間）に挟まれる部分の可変抵抗膜２６の面積を狭めた構造を、可変抵抗膜２６のエッチングによらずに実現するため、可変抵抗膜２６のエッチングダメージによる電流経路の分散が回避され、特性ばらつきを低減できる。
【００４２】
また、本実施形態によれば、電極間（下部電極となるプラグ２４と上部電極となるビット線配線２７との間）に挟まれる部分の可変抵抗膜２６の面積を狭めた構造を、電極の酸化工程によらずに実現するため、電極の周囲の酸化膜厚のばらつきによる特性ばらつきを低減できる。また、電極を酸化させる必要がないため、電極の材料選択に制限がかからない。
【００４３】
また、本実施形態によれば、リセス（図５の２９）、側壁絶縁膜２５ａ、及び可変抵抗膜２６を、下部電極となるプラグ２４に対して自己整合的に形成できるため、素子の微細化に伴う合わせずれの影響を低減できる。
【００４４】
また、本実施形態によれば、フォトレジストを用いたエッチングによる加工工程によらずに可変抵抗素子３を形成することができるため、製造工程を簡略化できる。
【００４５】
また、本実施形態によれば、上部電極となるビット線配線２７を先鋭化させた電界集中構造にすることで、フォーミング時に不要な電流経路の形成を防ぐことができる。よって、可変抵抗膜２６中に形成される電流経路は、理想的に一つの経路となるため、メモリ素子性能のバラツキを抑え、信頼性の大幅な劣化を防ぐことができる。
【００４６】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００４７】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４８】
１、３０１ 半導体装置
２、３０２ トランジスタ
３、３０３ 可変抵抗素子
１１、３１１ 半導体基板
１２、１３、３１２、３１３ ソース／ドレイン領域
１４、３１４ 素子分離領域
１５、３１５ ゲート絶縁膜
１６、３１６ ゲート電極
１７、３１７ 絶縁膜
１８、３１８ 側壁絶縁膜
１９、３１９ 層間絶縁膜
２０、２１、３２０、３２１ ソース／ドレインプラグ
２２、３２２ ソース配線
２３、３２３ 層間絶縁膜（第１の絶縁膜）
２３ａ 下穴
２４、３２４ プラグ（導電プラグ）
２５、３２５ 絶縁膜（第２の絶縁膜）
２５ａ、３２５ａ 側壁絶縁膜
２６、３２６ 可変抵抗膜
２７、３２７ ビット線配線（導電膜）
２８、３２８ 層間絶縁膜
２９ リセス（孔部）
１０１ 金属膜（下部電極）
１０２ 可変抵抗膜
１０３ 金属膜（上部電極）
１２１ 電流経路
１２２ 開裂部
１２３ 不完全な電流経路
１２４ 側壁付近の電流経路
３３０ 層間絶縁膜
３３０ａ 下穴
３３０ｂ 下穴
【特許請求の範囲】
【請求項１】
基板を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を貫通する導電プラグを形成する工程と、
前記導電プラグの上部を一部除去して、前記導電プラグの上面を底面として有し、かつ、前記一部除去した前記導電プラグに覆われていた部分の前記第１の絶縁膜を側壁として有する孔部を形成する工程と、
前記孔部の側壁を覆い、前記孔部の底面の一部を露出させる側壁絶縁膜を形成する工程と、
前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜を形成する工程と、
前記可変抵抗膜を覆う導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記可変抵抗膜を形成する工程では、前記孔部を埋め込まず、前記孔部の上部に窪みを残すようにして前記可変抵抗膜を形成し、
前記導電膜を形成する工程では、前記孔部の上部の窪みを埋め込むように前記導電膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記孔部を形成する工程では、前記第１の絶縁膜の表面に露出した前記導電プラグに対して異方性エッチングを施すことで前記導電プラグの上部を一部除去して、前記孔部を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記側壁絶縁膜を形成する工程では、前記孔部の側壁および底面を覆う第２の絶縁膜を形成した後、前記第２の絶縁膜に対して異方性エッチングを施すことで、前記側壁絶縁膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜を形成する工程の前に、
前記基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側方下部の前記基板に不純物を導入することでソース／ドレイン領域を形成する工程と、を更に有し、
前記導電プラグを形成する工程では、前記第１の絶縁膜を貫通して前記ソース／ドレイン領域に接するように、前記導電プラグを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
基板を覆う第１の絶縁膜と、
前記第１の絶縁膜の所定の領域において前記第１の絶縁膜の底面と前記第１の絶縁膜の上面から所定の深さの位置との間に埋め込まれた導電プラグと、
前記導電プラグが配された領域において、前記導電プラグの上面を底面として有し、かつ、前記第１の絶縁膜を側壁として有する孔部と、
前記孔部の側壁を覆い、前記孔部の底面の一部を覆う側壁絶縁膜と、
前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜と、
前記可変抵抗膜を覆う導電膜と、
を備えることを特徴とする半導体装置。
【請求項７】
前記基板上にゲート絶縁膜を介してゲート電極を有するとともに、前記ゲート電極の側方下部の前記基板に不純物が導入されたソース／ドレイン領域を有するトランジスタを備え、
前記導電プラグは、所定の前記ソース／ドレイン領域と電気的に接続されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記可変抵抗膜は、前記孔部の上部に窪みを残すようにして形成され、
前記導電膜は、前記孔部の上部の窪みを埋め込むように形成されていることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第１の絶縁膜は、継ぎ目を有さない一体の絶縁材料よりなることを特徴とする請求項６乃至８のいずれか一に記載の半導体装置。
【請求項１０】
前記導電プラグと電気的に接続されていない前記ソース／ドレイン領域は、ソース線を介して電圧を制御するソース線ドライバに電気的に接続され、
前記ゲート電極は、ワード線を介して電圧を制御するワード線ドライバに電気的に接続され、
前記導電膜は、電圧を増幅するセンスアンプに電気的に接続されることを特徴とする請求項７乃至９のいずれか一に記載の半導体装置。
【請求項１】
基板を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を貫通する導電プラグを形成する工程と、
前記導電プラグの上部を一部除去して、前記導電プラグの上面を底面として有し、かつ、前記一部除去した前記導電プラグに覆われていた部分の前記第１の絶縁膜を側壁として有する孔部を形成する工程と、
前記孔部の側壁を覆い、前記孔部の底面の一部を露出させる側壁絶縁膜を形成する工程と、
前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜を形成する工程と、
前記可変抵抗膜を覆う導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記可変抵抗膜を形成する工程では、前記孔部を埋め込まず、前記孔部の上部に窪みを残すようにして前記可変抵抗膜を形成し、
前記導電膜を形成する工程では、前記孔部の上部の窪みを埋め込むように前記導電膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記孔部を形成する工程では、前記第１の絶縁膜の表面に露出した前記導電プラグに対して異方性エッチングを施すことで前記導電プラグの上部を一部除去して、前記孔部を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記側壁絶縁膜を形成する工程では、前記孔部の側壁および底面を覆う第２の絶縁膜を形成した後、前記第２の絶縁膜に対して異方性エッチングを施すことで、前記側壁絶縁膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜を形成する工程の前に、
前記基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側方下部の前記基板に不純物を導入することでソース／ドレイン領域を形成する工程と、を更に有し、
前記導電プラグを形成する工程では、前記第１の絶縁膜を貫通して前記ソース／ドレイン領域に接するように、前記導電プラグを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
基板を覆う第１の絶縁膜と、
前記第１の絶縁膜の所定の領域において前記第１の絶縁膜の底面と前記第１の絶縁膜の上面から所定の深さの位置との間に埋め込まれた導電プラグと、
前記導電プラグが配された領域において、前記導電プラグの上面を底面として有し、かつ、前記第１の絶縁膜を側壁として有する孔部と、
前記孔部の側壁を覆い、前記孔部の底面の一部を覆う側壁絶縁膜と、
前記孔部の前記側壁絶縁膜および前記底面を覆う可変抵抗膜と、
前記可変抵抗膜を覆う導電膜と、
を備えることを特徴とする半導体装置。
【請求項７】
前記基板上にゲート絶縁膜を介してゲート電極を有するとともに、前記ゲート電極の側方下部の前記基板に不純物が導入されたソース／ドレイン領域を有するトランジスタを備え、
前記導電プラグは、所定の前記ソース／ドレイン領域と電気的に接続されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記可変抵抗膜は、前記孔部の上部に窪みを残すようにして形成され、
前記導電膜は、前記孔部の上部の窪みを埋め込むように形成されていることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第１の絶縁膜は、継ぎ目を有さない一体の絶縁材料よりなることを特徴とする請求項６乃至８のいずれか一に記載の半導体装置。
【請求項１０】
前記導電プラグと電気的に接続されていない前記ソース／ドレイン領域は、ソース線を介して電圧を制御するソース線ドライバに電気的に接続され、
前記ゲート電極は、ワード線を介して電圧を制御するワード線ドライバに電気的に接続され、
前記導電膜は、電圧を増幅するセンスアンプに電気的に接続されることを特徴とする請求項７乃至９のいずれか一に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−２２２１１４（Ｐ２０１２−２２２１１４Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８５６３５（Ｐ２０１１−８５６３５）
【出願日】平成２３年４月７日（２０１１．４．７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度 独立行政法人新エネルギー・産業技術総合開発機構「高速不揮発メモリ機能技術開発／高速不揮発メモリの開発」委託研究、産業技術強化法第１９条の適用を受ける特許出願
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月７日（２０１１．４．７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度 独立行政法人新エネルギー・産業技術総合開発機構「高速不揮発メモリ機能技術開発／高速不揮発メモリの開発」委託研究、産業技術強化法第１９条の適用を受ける特許出願
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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