本発明は、半導体本体（１）内に配置された半導体部品を記述したもので、前記半導体部品は、第１の導電型である少なくとも１つのソース領域（４）及び少なくとも１つのドレイン領域（５）を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域（８）を有し、絶縁層（９）により半導体本体から絶縁された少なくとも１つのゲート電極（１０）を有し、前記絶縁層（９）は好ましくは焼結された一体化量子ドット含有層である。本発明は更に、量子ドット含有誘電性懸濁液が半導体本体に塗布され、次に例えば焼結によって一体化される上記の半導体部品の作製方法を記述する。
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メモリセルアレイ（５０）は、半導体基板（５４）に製造された、２次元アレイのメモリセル（５２）を含む。メモリセル（５２）は、行方向（６７）を形成する複数の行と、列方向（６９）を形成する複数の列で並べられている。メモリセル（５２）の各列は、複数の交互に配置されたチャネル領域（５８）及びソース／ドレイン領域（６４）を含む。各ソース／ドレイン領域（６４）上には導電性インターコネクト（７２）が配置されており、この導電性インターコネクト（７２）はただ１つのその他のソース／ドレイン領域（６４）に結合する。この１つのソース／ドレイン領域（６４）とは、その列に隣接する第２の列に存在する領域である。導電性インターコネクト（６４）は、１つおきの導電性インターコネクト（６４）がその列の右側に隣接する列に接続するように、また、１つおきの導電性インターコネクトが、その列の左側に隣接する列に接続するように、配置される。複数のソース／ドレインコントロールライン（７０）は、隣接するメモリセル（５２）の列間に延在し、また、その隣接する列と列との間を結合する各導電性インターコネクト（７２）に電気的に結合する。
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ＳｉＣ基板１と、ＳｉＣ基板１表面に形成されたソース３ａ及びドレイン３ｂと、ＳｉＣ表面に接して形成され厚さが１分子層以上のＡｌＮ層５と、その上に形成されたＳｉＯ_２層とを有する絶縁構造と、この絶縁構造上に形成されたゲート電極１５とを有しており、ＳｉＣとの間の界面状態を良好に保ちつつ、リーク電流を抑制することができる。 （もっと読む）