【課題】電荷トラップ層を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】結晶質物質を含むように形成された電荷トラップ層を備える不揮発性メモリ素子である。基板上にトンネリング絶縁膜を形成する工程と、トンネリング絶縁膜上に結晶質電荷トラップ層を形成する工程と、を含む不揮発性メモリ素子の製造方法である。 （もっと読む）

【課題】 ７Ｖほどものメモリーウィンドウを有する高速なプログラムと消去の速度を達成する。
【解決手段】 バンドギャップを構造設計した電荷捕捉メモリーセルは、プラチナゲートのような金属又は金属化合物のゲートから、酸化アルミニウムのような高い誘電定数を有する材料のブロッキング層によって隔離され、チャンネルを含む半導体本体から改良されたトンネリング誘電体によって隔離される電荷捕捉素子を有する。 （もっと読む）

【課題】ＳＯＮＯＳメモリの記憶密度を増大させる方法を提供する。
【解決手段】ｆｉｎＦＥＴＳＯＮＯＳメモリセルを採用し、第１のＳＯＮＯＳメモリセル１３６ａ、および、第２のＳＯＮＯＳメモリセル１３６ｂを備える。第２のメモリセル１３６ｂは、第１のメモリセル１３６ａ上に積み重ねる。 （もっと読む）

【課題】優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えた不揮発性ＭＯＳ型半導体メモリ装置を提供する。
【解決手段】ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。このようなエネルギーバンド構造を有することにより、データ書き込み時には第１の絶縁膜１１１を介した電荷の移動が起こりやすく、書き込み動作速度を高速化することが可能で、かつ絶縁膜積層体に電荷を注入するために必要な書き込み電圧を小さく抑えることができる。 （もっと読む）

【課題】エッチングダメージから生じる素子特性の劣化を防止し、漏洩電流の発生を抑制する電荷トラップ層を有する不揮発性メモリ素子の製造方法を提供する。
【解決手段】基板上にトンネリング層１１０、電荷トラップ層１２０、遮蔽層１３０及びコントロールゲート電極膜１４０を順次形成する段階と、マスク膜パターン１５０をエッチングマスクとして用いた第１エッチングで前記マスク膜パターン１５０によって露出したコントロールゲート電極膜１４０を除去し、前記第１エッチングは、前記遮蔽層１３０も所定厚さだけ除去されるように行う段階と、コントロールゲート電極膜１４０及び遮蔽層１３０の側壁上に絶縁性遮断膜１６２を形成する段階と、前記マスク膜パターン及び遮断膜１６２をエッチングマスクとして用いた第２エッチングで遮蔽層１３０の露出部分を除去する段階とを含んで電荷トラップ層１２０を有する不揮発性メモリ素子の製造方法を構成する。 （もっと読む）

【課題】チャネル部の基板面を湾曲させたセルを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板面から突出する凸部１８が形成され、この凸部１８の上端部は湾曲し、凸部１８の根元は第１の幅Ｗ１を有する半導体基板１１と、凸部１８の根元の基板面上に形成され、凸部１８の上面Ｄよりも低い上面Ｃを有し、第２の幅Ｗ２を有する第１の素子分離絶縁膜ＳＴＩ１と、凸部１８内に形成され、第１及び第２の幅よりも狭い第３の幅Ｗ３を有する第２の素子分離絶縁膜ＳＴＩ２と、電荷蓄積層２６を含むゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極２８とを具備し、第１の素子分離絶縁膜ＳＴＩ１の上面の上方においてゲート電極２８とゲート絶縁膜４０とが接する第１の部分Ａの高さは、第２の素子分離絶縁膜ＳＴＩ２の上面の上方においてゲート電極２８とゲート絶縁膜とが接する第２の部分Ｂの高さより低い。 （もっと読む）

【課題】高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させて、動作電流を確保することができる不揮発性メモリ素子及びその製造方法を提供すること。
【解決手段】基板（１００）内に形成された素子分離膜（１０２Ｃ）によって画定され、チャネル幅方向（Ｘ軸方向）に段差を有する凹部を内部に有し、凹部の両側壁が素子分離膜（１０２Ｃ）の上に突出した活性領域（１００Ｂ）と、凹部の段差面に沿って形成された下部絶縁膜（１０８Ａ）と、下部絶縁膜（１０８Ａ）上に形成された電荷保存層（１０９Ａ）と、電荷保存層（１０９Ａ）上に形成された上部絶縁膜（１１０Ａ）と、上部絶縁膜（１１０Ａ）上に形成されたゲート電極（１１１Ｂ）とを備える。 （もっと読む）

【課題】 プログラム特性の良好なプログラマブル素子及びそのプログラマブル素子を有する半導体装置の製造方法を提供することを目的とする。
【解決手段】 半導体基板１００と、半導体基板１００表面に離間して形成されたソース／ドレイン層１０３と、ソース／ドレイン層１０３間の半導体基板１００上に形成されたＨｆを含有する電荷トラップ膜を有するゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成されたプログラム電位が印加されるゲート電極１０６を備えることによって、ＦＰＧＡ等のプログラマブルロジックデバイスに使用されるプログラマブル素子のプログラム特性を向上する。 （もっと読む）

【課題】仮想接地式メモリセルアレイのビット線裏打ち領域において、ビット線コンタクト分離領域とビット線拡散層との合わせズレを防ぐ。
【解決手段】不揮発性半導体記憶装置は、基板１上に列方向に並ぶメモリセル領域Ｍ１、Ｍ２とその間のビット線裏打ち領域Ｓ１とを有する。基板１中に列方向に延びるビット線拡散層２、ビット線拡散層２の間の領域上に形成された絶縁膜１４、基板１及び絶縁膜１４上のワード線３、ビット線拡散層２上方のビット線裏打ち配線７を備える。メモリセルは、一対のビット線拡散層２及びその間の絶縁膜１４と、ワード線３との交差部分に構成される。ビット線裏打ち領域Ｓ１は、ビット線拡散層２の一部を含みコンタクト６を設けるビット線コンタクト領域９ａと、ビット線コンタクト領域９ａに挟まれ基板１と同一導電型のビット線コンタクト分離領域９ｂとを備える。ビット線コンタクト領域９ａ上にはシリサイド層５ａを有する。 （もっと読む）

【課題】フラッシュメモリ素子、その製造方法及び動作方法を提供する。
【解決手段】上端部分の両側に屈曲を有するように形成され、この両側の屈曲部分がプログラム時や消去時に電荷が注入される領域として使われ、電荷が注入される領域としきい電圧を決定する領域とを分離するチャンネル領域と、このチャンネル領域上に形成されたゲート構造と、を備えることを特徴とするメモリ素子、その製造方法及び動作方法である。 （もっと読む）

【課題】複数の積層ゲート電極間に形成される電極間絶縁膜のアスペクト比が高く電極間絶縁膜内にシームが生じたとしても当該シーム内に不要成分を侵入させることなくデバイス不良を防止できるようにする。
【解決手段】シリコン酸化膜８上で且つ多結晶シリコン層６の側面位置にシリコン窒化膜１４を形成した後、多結晶シリコン層６上のシリコン窒化膜１２を除去している。このため、多結晶シリコン層６の上面をウェットエッチング処理して清浄化するときにシリコン酸化膜８の中央上部にシーム８ａが形成されていたとしても、当該シーム８ａ上を覆うようにシリコン窒化膜１４がキャップ絶縁膜として形成されているため、シーム８ａを拡大させることなく多結晶シリコン層６の上面を清浄化することができる。 （もっと読む）

【課題】外部からの局所的押圧による非破壊の信頼性が高い半導体装置を歩留まり高く作製する方法を提供する。
【解決手段】単結晶半導体基板またはＳＯＩ基板を用いて単結晶基板またはＳＯＩ基板を用いて形成された半導体素子を有する素子基板を形成し、素子基板上に有機化合物または無機化合物の繊維体を設け、素子基板及び繊維体上から有機樹脂を含む組成物を塗布し、加熱することにより、素子基板上に有機化合物または無機化合物の繊維体に有機樹脂が含浸された封止層を形成して半導体装置を作製する。 （もっと読む）

【課題】大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とする。
【解決手段】単結晶半導体基板（ボンドウエハー）より単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された複数の単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。 （もっと読む）

【課題】データ保有時間、動作速度及び信頼性を一層改善できる非揮発性メモリ素子及び製造方法を提供する。
【解決手段】半導体基板上に金属シリケート層を含むトンネル層を形成する工程と、前記金属シリケート層上に電荷トラップ層を形成する工程と、前記電荷トラップ層上に電荷ブロック層を形成する工程と、前記電荷ブロック層上にゲート層を形成する工程とを含んで非揮発性メモリ素子製造方法を構成する。 （もっと読む）

【課題】微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板１内に形成された第１導電型の第１ウェル１０と、第１ウェル１０に形成された複数のメモリセルトランジスタＱ５−１、Ｑ５−２と、第１ウェル１０の側面領域を囲む第１部分７、及び第１ウェル１０の下部領域を囲む第２部分９を有し、第１ウェル１０を半導体基板１から電気的に分離する第２導電型の第２ウェルと、半導体基板１内に形成された第２導電型の第３ウェル領域５と、を備える。 （もっと読む）

【課題】従来のＭＯＮＯＳは、ＳｉＮに電荷を蓄積する構成であるが、電荷蓄積量が不十分であり閾値電圧変化幅を大きく取れず、またＨｆＯ_２，ＺｒＯ_２，ＴｉＯ_２中へＬａ系元素を導入した技術ではドーパント導入による電荷の高密度化は実現が困難である。
【解決手段】窒化シリコン膜よりも十分に誘電率の高いＴｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物等の窒化シリコンよりも十分に高い誘電率を有する金属酸化物を母体材料として、その中に電子の出し入れが可能なトラップレベルを発生させるために、価数が２つ以上高い（すなわちＶＩ価以上の）高価数物質を適量添加し、かつ、トラップレベルの制御のために、窒素（炭素、ホウ素、又は低価数物質）を適量添加する構成の電荷蓄積層を有する不揮発性半導体メモリである。 （もっと読む）

【課題】高速かつ低消費電力、高記憶密度な半導体装置の製造方法を提供する。
【解決手段】半導体基板中のｐ型およびｎ型ウェル上にＬａ、Ａｌ、Ｏからなる第１および第２非晶質絶縁膜をそれぞれ形成し、第１、第２非晶質絶縁膜上に、その酸化物標準生成エンタルピーの絶対値が第２非晶質絶縁膜の酸化物標準生成エンタルピーの絶対値よりも小さい第１ゲート電極を形成し、その後形成された構造体全体を酸素雰囲気で熱処理し、その後、第１ゲート電極上に金属膜を形成し、第１ゲート電極と金属膜を固相反応させ、第２ゲート電極を形成する。 （もっと読む）

【課題】従来のＭＯＮＯＳは、高い誘電率の物質をブロック層として用いると、電子障壁が足りず、消去時にメモリ電極側からの電子注入書き込みが発生してしまう。
【解決手段】半導体基板にチャネル領域となる間隔を空けて設けられるソース領域及びドレイン領域と、チャネル領域上に順次形成される第１の絶縁層と、電荷蓄積層と、第２の絶縁層（ブロック層）と、制御電極とを有し、第２の絶縁層は、第１の絶縁層よりも十分に誘電率の高い物質を母体材料中に高価数物質が適量添加されて形成され、電子をトラップできる局在状態によりブロック層中に多量の負電荷を蓄積でき、ブロック層の高誘電率と高電子障壁を両立する不揮発性半導体メモリである。 （もっと読む）

【課題】書き込み／消去及びリテンションに関して優れた特性を有するＭＯＮＯＳ型メモリセルを提供する。
【解決手段】本発明の例に係るメモリセルは、ソース・ドレイン拡散層の間のチャネル上に形成され、主たる構成元素がＳｉ，Ｏ，Ｎである第１絶縁膜と、第１絶縁膜上に形成され、主たる構成元素がＨｆ，Ｏ，Ｎである電荷蓄積層と、電荷蓄積層上に形成され、第１絶縁膜より高い誘電率を持つ第２絶縁膜と、第２絶縁膜上に形成された制御ゲート電極とを備える。また、第１絶縁膜の組成と電荷蓄積層の組成との関係は、(A) 第１絶縁膜の価電子帯バンドオフセットが電荷蓄積層の価電子帯バンドオフセットよりも大きく、かつ、(B) 電荷蓄積層内の酸素空孔によるトラップエネルギー準位が電荷蓄積層のバンドギャップ内に存在する、ことを条件に決定される。 （もっと読む）

【課題】相対的に高い誘電定数と相対的に大きいバンドギャップを同時に確保できる物質で形成された電荷トラップ型メモリ素子及びその製造方法を提供する。
【解決手段】メモリ素子は、基板１１上に形成されたトンネル絶縁膜２１と、トンネル絶縁膜２１上に形成された電荷トラップ層２３と、電荷トラップ層２３上にガドリニウム、またはこれより小さなサイズのランタン族元素を含む物質からなるブロッキング絶縁膜２５と、を備える。ブロッキング絶縁膜２５は、ガドリニウム、またはこれより小さなサイズのランタン族元素とアルミニウムとを含む物質からなる。 （もっと読む）