【課題】二重トラップ層を備えた不揮発性メモリ素子を提供する。
【解決手段】電荷トラップ層は、正孔トラップが支配的に行われる第１トラップ層と、電子トラップが支配的に行われる第２トラップ層とを備える二重トラップ層を備えた不揮発性メモリ素子である。これにより、不揮発性メモリ素子は、フラットバンド電圧の範囲が（＋）及び（−）方向に均一に拡張されるため、バイアス電圧によるフラットバンド電圧間の差を大きくし、したがって、非常に安定したマルチレベルセルを具現できる。 （もっと読む）

【課題】ダングリングボンドを効率的かつ強固に水素終端させて、メモリ特性、特に電荷保持特性が向上した半導体記憶装置およびその製造方法を提供する。
【解決手段】第１の導電型を有する半導体基板１上に絶縁膜を介して配置されたゲート電極３と、ゲート電極３の両側に対応する該半導体基板１の上部に設けられる、第１の導電型とは逆導電型である第２の導電型を有する拡散層領域４と、半導体基板１上に、絶縁膜を介してゲート電極３と対向するように配置された、電荷を蓄積する電荷蓄積部１０と、を備え、ゲート電極３に電圧を印加した場合に、電荷蓄積部１０に蓄積された電荷の多寡に応じて、一方の拡散層領域から他方の拡散層領域に向かって流れる電流量を増減させ得るように構成されており、電荷蓄積部１０は、第１の絶縁膜１１、第２の絶縁膜１２、水素を吸蔵した水素吸蔵絶縁膜１３および第３の絶縁膜１４を含む。 （もっと読む）

【課題】ゲート電極の両側に、ソース側とドレイン側でメモリ特性の揃った電荷記憶部を有する２ビット不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【解決手段】半導体基板上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート電極を形成する工程、前記ゲート電極側壁の両側に２つのメモリ機能部を形成する工程、前記２つのメモリ機能部のそれぞれに対応し、かつ前記ゲート電極側の接合端が前記ゲート電極真下の領域からチャネル方向に対称に離間する、２つの拡散層領域を高濃度不純物イオン注入により形成する工程を含み、前記高濃度不純物イオン注入が、注入回数を偶数回に分割して、偶数回目と奇数回目の注入方向が前記半導体基板の垂線に対して対称になるように行われることを特徴とする半導体記憶装置の製造方法により、上記の課題を解決する。 （もっと読む）

【課題】集積回路メモリ装置のゲート構造物の製造方法を提供する。
【解決手段】集積回路基板上に７以下の誘電率を有する第１の誘電膜を形成する段階と、周期律表の第４族に属し、第１の誘電膜内で０．５ｃｍ^２／ｓ未満の熱拡散率を有する所定の元素のイオンを第１の誘電膜に注入して電荷保存領域を、当該電荷保存領域下部のトンネル誘電膜とともに形成する段階と、第１の誘電膜上に、金属酸化物を含む第２の誘電膜を形成する段階と、第１の誘電膜及び第２の誘電膜を含む基板を熱処理して、電荷保存領域内に離散的な複数の電荷保存ナノクリスタルを形成する段階と、第２の誘電膜上にゲート電極膜を形成する段階と、を含む。 （もっと読む）

【課題】メモリウインドウを拡大化することができる半導体記憶装置を提供すること。
【解決手段】第１の導電型を有する半導体層１０１上に絶縁膜１０２を介して配置されたゲート電極１０５と、上記ゲート電極の両側に対応する上記半導体層の上部に第１導電型とは逆導電型である第２導電型を有する拡散領域（１０６および１０７）と、上記半導体層上に上記ゲート電極と絶縁膜１０４を介して対抗するように配置された電荷を蓄積する機能を有する電荷蓄積膜１０３と、上記拡散領域の上記ゲート電極側に、ゲート電極側以外の領域（１１１および１１２）の不純物濃度に比べて低い不純物濃度の領域（１０８および１０９）とを有することを特徴とする半導体記憶装置。 （もっと読む）

【課題】低電圧で効率よくホットエレクトロン注入できる不揮発性メモリを実現する。
【解決手段】メモリトランジスタが、半導体基板（たとえばウェルＷ）と、第１および第２のソース・ドレイン領域ＳＳＬ,ＳＢＬと、ボトム絶縁膜ＢＴＭ、電荷蓄積膜ＣＨＳおよびトップ絶縁膜ＴＯＰと、ゲート電極（たとえばワード線ＷＬ）とを有する。ボトム絶縁膜ＢＴＭは、チャネル形成領域とのバリアハイトがＳｉＯ_２とＳｉとのバリアハイトより低く、及び／又は、高温窒化処理されている。メモリ周辺回路は、データの書き込み時に、第１の電圧（ドレイン電圧Ｖｄ）と第２の電圧（ゲート電圧Ｖｇ）を生成し、Ｖｄを第２のソース・ドレイン領域ＳＢＬにＶｇをワード線ＷＬに印加し、電離衝突に起因して２次的に発生させたホットエレクトロンＨＥを第２のソース・ドレイン領域ＳＢＬ側から電荷蓄積膜ＣＨＳに注入させる。 （もっと読む）

基板層（２）上の不揮発性メモリ装置が、ソース領域及びドレイン領域（３）とチャネル領域（４）とを有する。これらソース領域及びドレイン領域（３）と、チャネル領域（４）とは、前記基板層（２）上の半導体層（２０）内に配置されている。前記チャネル領域（４）はフィン状であって、前記ソース領域及びドレイン領域（３）間で長手方向（Ｘ）に延在している。前記チャネル領域（４）は、２つのフィン部分（４ａ、４ｂ）と、フィン間スペース（１０）とを有し、これらフィン部分（４ａ、４ｂ）は前記長手方向（Ｘ）に延在しているとともに互いに分離されており、前記フィン間スペース（１０）は、前記フィン部分（４ａ、４ｂ）間に位置しており、前記フィン部分（４ａ、４ｂ）間の前記フィン間スペース（１０）内に電荷蓄積領域（１１、１２；１５、１２）が位置している。
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不揮発性（ＮＶＭ）セル（１１０）をプログラミングする方法は、増大する電圧を、読み出し中にソースとして用いている電流電極（１１８）に印加するステップを含む。初期プログラミング・ソース電圧は、比較的少数の電子が蓄積層に注入されることをもたらす。比較的低い初期電圧レベルのため、ゲート電極に跨る垂直電界が、低減される。ソース電圧の後続の上昇は、蓄積層の中の電子が垂直電界を低減する電界を確立することに起因して垂直電界を著しくは上昇させない。プログラミング中でのゲート電極の損傷が少ないことにより、ＮＶＭセルの耐久性が改善される。
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電子デバイスを形成するためのプロセスは、基板（１２）内に第１のトレンチ（２２、２３）を形成する段階を含むことができ、該トレンチは、壁部及び底部を含み且つ基板の主要面から延びる。プロセスはまた、不連続蓄積素子（６４）を形成する段階と、不連続蓄積素子のうちの第１の不連続蓄積素子が第１のゲート電極（９２）とトレンチの壁部との間に位置するようにトレンチ内に第１のゲート電極を形成する段階とを含むことができる。プロセスは更に、基板の主要面の上に重なる不連続蓄積素子を除去する段階を含むことができる。プロセスは更に、第１のゲート電極及び基板の主要面の上に重なる第２のゲート電極を形成する段階を含むことができる。 （もっと読む）

ＮＡＮＤメモリアレイアーキテクチャにおけるフロントサイド又はバックサイド電荷トラップゲートスタック構成におけるチャネル領域の上方又は下方に配置されたバンドエンジニアゲートスタックを有するデュアルゲート（又はバックサイドゲート）不揮発性メモリセルを利用する不揮発性メモリデバイス及びアレイが記述される。本発明の実施形態の浮遊ノードメモリセルの非対称的又は直接的トンネルバリアを有するバンドギャップエンジニアゲートスタックは、低電圧トンネリングプログラミング及び電子及びホールによる効率的消去を可能にし、一方で良好な電荷保持のための高電荷阻止バリア及びディープキャリアトラップサイトを維持する。メモリセルアーキテクチャは、減少された形状のワード線及び垂直選択ゲートの利用による改良された高密度メモリデバイス又はアレイも可能にする。 （もっと読む）

【課題】データ保持特性を維持または改善しながら低電圧化を図る。
【解決手段】本デバイスは、チャネルが形成される半導体層１０と、チャネルを制御する電極３０ｍとの間に、半導体層１０側から順に、第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３を有する。第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３の各組成に含まれている元素の種類が同じであり、かつ、第１絶縁膜２１および第３絶縁膜２３が、第２絶縁膜２２に比べ電荷トラップ密度が低い。
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【課題】 ゲート電極６の両側壁部の少なくとも何れか一方側にサイドウォール状の電荷蓄積部８を配置してなる半導体記憶装置において、電荷蓄積部８下方のトンネル酸化膜３、または、当該トンネル酸化膜３と半導体基板１の界面に発生したダングリングボンドを効率的且つ強固に水素終端させ、メモリ特性、特にデータ保持特性を向上させる。
【解決手段】 電荷蓄積部８の内部または表面上に、成膜時において少なくとも２×１０^２１個／ｃｍ^３の水分子を含む絶縁膜１１が形成されている。更に、当該絶縁膜１１に接する位置に、水分と反応して酸化可能な被酸化物質膜１２が形成され、絶縁膜１１から供給される水分を分解して水素を生成し、ダングリングボンドの終端に用いる。 （もっと読む）

良好な電荷保持のために、高い電荷ブロッキングバリアおよび深いキャリアトラッピングサイトを維持しながら、直接的なトンネルプログラミングと消去を可能にするＮＯＲ又はＮＡＮＤメモリアーキテクチャにおいて、バンドギャップ技術に基づくゲートスタックを、反転モードおよび通常モードのフローティングノードメモリセルにおける非対称トンネルバリアと一緒に、使用することを促進する不揮発性メモリデバイスおよびアレイが記載されています。低電圧で直接的なトンネリングプログラムと消去の能力は、高いエネルギーキャリアからゲートスタックおよび結晶格子に対する損害を減少させて、書込み疲労を減少させ、デバイス寿命を増進させます。低電圧で直接的なトンネルプログラムと消去の能力は、また、低電圧設計およびさらなるデバイス形状性のスケーリングを介して、サイズ縮小を可能にします。本発明のメモリセルは、また、多数ビット記憶を可能にします。これらの特性は、本発明のメモリデバイスの実施の形態が、システム内のＤＲＡＭおよびＲＯＭ双方に取って代わることができて、ユニバーサルメモリの定義内で動作することを可能にします。 （もっと読む）

ＮＡＮＤフラッシュメモリデバイス（１００）のウェハにアレイソース線構造（１１２）を製造するための方法（５００，５５０）を開示する。１つの方法の局面（５００）は、たとえばウェハ（６０２および１０２）の基板（６０４）およびＳＴＩ（４０９または１３６）の上にＯＮＯスタック（６２０）の第１の酸化物層（６１０）および窒化物層（６１１）をそれぞれに形成すること（５１０）と、次いでスタック（６２０）を通してウェハ（６０２）のソース線領域（６０６）にＮ＋イオン種を注入すること（５１２）とを備える。方法（５００）はさらに、窒化物層（６１１）の上にＯＮＯスタック（６２０）の第２の酸化物層（６１２）を形成し（５１４）、ウェハ（６０２）の完成したＯＮＯスタック（６２０）の上にアルミナ層（６２２）を形成し、ＯＮＯＡスタック（６２０，６２２）を除去し、周辺領域（図示せず）にゲート酸化物層を形成すること（５１４）と、次いでたとえば局部相互接続マスクを使用してウェハ（６０２）のアレイソース線領域（６０６）におけるＯＮＯＡスタック（６２０）に開口（６２６）をエッチングすること（５１６）とを備える。
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【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

【課題】 電荷保持特性に優れ、時間経過に伴う読出電流の減少を抑制できる半導体記憶装置を提供する。
【解決手段】 第１導電型の領域によって互いに隔てられた２つの第２導電型の領域１０２，１０３を有する半導体層１０１と、半導体層１０１の表面上に形成されたメモリ機能体１０４と、ゲート電極１０５とを備えた半導体記憶装置１において、メモリ機能体１０４は、電荷蓄積絶縁体１０８と、この電荷蓄積絶縁体１０８と半導体層１０１との間の電荷保持絶縁体１０６とを有し、ゲート絶縁膜を兼ねている。そして、電荷保持絶縁体１０６は、半導体中で第２導電型を生じさせる不純物原子（燐）１１５を含んでいる。 （もっと読む）

【課題】金属窒化物をトラップサイトとして利用したメモリ素子及びその製造方法を提供する。
【解決手段】半導体基板２１と、半導体基板２１上に形成され、当該半導体基板２１に形成された第１不純物領域２２ａ及び第２不純物領域２２ｂと接触するゲート構造体と、を備える半導体メモリ素子であって、ゲート構造体は、金属窒化物をトラップサイトとして利用している。 （もっと読む）

【課題】 電荷保持特性を向上することで高温放置時などでも書き込み状態を十分に維持できる半導体記憶装置および半導体記憶装置の製造方法を提供する。
【解決手段】 半導体記憶装置１００は、半導体基板（１０１）と、半導体基板（１０１）上に形成されたゲート絶縁膜（１０４）と、ゲート絶縁膜（１０４）上に形成されたゲート電極（１０８）と、半導体基板（１０１）の少なくとも一部上からゲート電極（１０８）の側壁にかけてそれぞれ形成され、電荷蓄積用の絶縁層（１１１）と帯電した絶縁層（１１０）とを含む多層構造のサイドウォール（１１３）とを有する。 （もっと読む）

【課題】複数のトラップ膜を備える不揮発性メモリ素子を提供する。
【解決手段】半導体基板２０５上に形成されたトンネル絶縁膜２２０と、トンネル絶縁膜２２０上に形成されたストレージノード２５０と、ストレージノード２５０上に形成されたブロッキング絶縁膜２６０と、ブロッキング絶縁膜２６０上に形成された制御ゲート電極２７０と、を備える不揮発性メモリ素子２００であって、ストレージノード２５０は、トラップ密度が相異なる少なくとも２層のトラップ膜２３０，２４０を備え、ブロッキング絶縁膜２６０は、酸化ケイ素膜よりも高い誘電率を有する。 （もっと読む）

【課題】 読み出し速度が速い半導体記憶装置を提供すること。
【解決手段】 ビット線１９ｍ６を共有する隣接した２つのメモリセル１７ｍ５、１７ｍ６において、前記ビット線１９ｍ６に電気的に接続された拡散領域の上方に位置する２つのメモリ機能体ｍ５ｌ、ｍ６ｒとはゲート電極を介して反対側に位置する２つのメモリ機能体ｍ５ｒ、ｍ６ｌに同じ情報が記憶されている。読み出し動作においては、メモリセル１７ｍ５及び１７ｍ６からの電流の和がビット線１９ｍ６出力される。 （もっと読む）