高密度ＮＡＮＤ不揮発性メモリデバイス
ＮＡＮＤメモリアレイアーキテクチャにおけるフロントサイド又はバックサイド電荷トラップゲートスタック構成におけるチャネル領域の上方又は下方に配置されたバンドエンジニアゲートスタックを有するデュアルゲート（又はバックサイドゲート）不揮発性メモリセルを利用する不揮発性メモリデバイス及びアレイが記述される。本発明の実施形態の浮遊ノードメモリセルの非対称的又は直接的トンネルバリアを有するバンドギャップエンジニアゲートスタックは、低電圧トンネリングプログラミング及び電子及びホールによる効率的消去を可能にし、一方で良好な電荷保持のための高電荷阻止バリア及びディープキャリアトラップサイトを維持する。メモリセルアーキテクチャは、減少された形状のワード線及び垂直選択ゲートの利用による改良された高密度メモリデバイス又はアレイも可能にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は広く集積回路に関し、特に本発明は不揮発性メモリデバイスに関する。
【背景技術】
【０００２】
メモリデバイスは、典型的にはコンピュータにおける内部記憶エリアとして設けられる。メモリという語は、ＩＣチップという形でもたらされるデータ記憶として特定される。現代電子工学において使用されるいくつかの異なるタイプのメモリが存在し、一つの一般的なタイプがＲＡＭ（ランダムアクセスメモリ）である。ＲＡＭは、特にコンピュータ環境におけるメインメモリとして使用される。ＲＡＭは、読み出し及び書き込みメモリとして機能し；即ち、ＲＡＭにデータを書き込むこと及びＲＡＭからデータを読み出すことの両方が可能である。これは、データを読み出すことしか出来ない読み出し専用メモリ（ＲＯＭ）とは対照的である。大抵のＲＡＭは揮発性であり、それは、ＲＡＭがそのコンテンツを維持するための電気の定常的流れを必要とすることを意味する。電力が止まると直ぐに、ＲＡＭにあった全てのデータも失われる。
【０００３】
コンピュータは、ほとんどの場合、コンピュータを起動するための命令を保持する少量のＲＯＭを含有する。ＲＡＭとは違い、ＲＯＭは書き込まれることが出来ない。ＥＥＰＲＯＭ（電気的消去・プログラム可能型読み出し専用メモリ）は、電荷に露出することによって消去されることが可能な特殊な不揮発性ＲＯＭである。ＥＥＰＲＯＭは、電気的に絶縁されたゲートを有する多数のメモリセルを含むメモリアレイからなる。データは、浮遊ゲートもしくはそのゲートに関連する浮遊ノード上に電荷という形でメモリセルに記憶される。ＥＥＰＲＯＭメモリアレイ内の各セルは、浮遊ノードを帯電することによってランダムに電気的にプログラム化されることが可能である。電荷は、消去操作によって浮遊ノードからランダムに取り除かれることも出来る。電荷は、特殊なプログラミング及び消去操作それぞれによって、個々の浮遊ノードへ搬送され又は個々の浮遊ノードから取り除かれる。
【０００４】
更にもう一つのタイプの不揮発性メモリは、フラッシュメモリである。フラッシュメモリは、一度にシングルビット又は１バイト（８又は９ビット）の代わりにブロック単位で典型的に消去及び再プログラミングされるＥＥＰＲＯＭの一種である。典型的なフラッシュメモリは、多数のメモリセルを含むメモリアレイからなる。各メモリセルは、電荷を保持可能な浮遊ゲート電界効果トランジスタ（ＦＥＴ）を含む。セルにおけるデータは、浮遊ゲート／電荷トラップ層における電荷の存在又は不在によって決定される。セルは、通常、“消去ブロック”と呼ばれるセクションにグループ化される。消去ブロック内の各セルは、浮遊ゲートを荷電することによってランダムに電気的にプログラム化されることが出来る。電荷は、ブロック消去操作によって浮遊ゲートから取り除かれることが出来、消去ブロックにおける全ての浮遊ゲートメモリセルは、単一操作において消去される。
【０００５】
ＥＥＰＲＯＭメモリアレイ及びフラッシュメモリアレイの両方のメモリセルは、典型的に、“ＮＯＲ”アーキテクチャ（各セルは直接的にビット線に結合される）又は“ＮＡＮＤ”アーキテクチャ（セルは、セルの“ストリング”に結合され、各セルが間接的にビット線に結合されアクセスのためストリングのその他のセルを活性化することを要求するようにする）のどちらかに配列される。ＮＡＮＤストリングの浮遊ゲートトランジスタが、その他の近隣のメモリストリングの読み出し及び書き込み操作、又は共有されたビット線上の電流フローによって影響されることを防ぎ、従ってメモリストリング上に保持されたデータを破損する可能性を防止するため、各メモリストリングは、典型的に、ＮＡＮＤメモリストリングにアクセスして、そこへ及びそこから電圧及び電流信号を通過させるためにオンされなければならない選択ゲートトランジスタ（パストランジスタ又はアイソレーショントランジスタとしても知られる）によって、そのビット線及び／又はソース線から絶縁される。これらの選択トランジスタは、共有されたビット線及び／又はソース線からアクセスされていないＮＡＮＤメモリストリングも絶縁してあるので、特に浮遊ノード又はゲートから多量の電荷が取り除かれ、従って過消去された（overerased）状態にあり、且つ低閾値電圧を有する浮遊ゲートメモリセルからの漏洩電流を介して、アクセスされたメモリストリングのメモリセルから読み出されたデータを破損する恐れがない。
【０００６】
浮遊ゲートメモリセルは、典型的に、チャネルホットキャリア注入（ＣＨＥ）によって浮遊ゲートに電子を注入することによってプログラム化され、典型的にセルを高閾値電圧状態にする。浮遊ゲートメモリセルは、基板からホットホール注入によって消去されることも出来る。或いは、浮遊ゲートメモリセルは、プログラム化されて、ファウラノルドハイム（Ｆｏｗｌｅｒ‐Ｎｏｒｄｈｅｉｍ）トンネリングによって基板へ及び基板からトンネルする電子によって消去され、セルをプログラム化された又は消去された閾値状態にする。両メカニズムは、メモリデバイスにおける高い正及び負の電圧の発生を要求し、デバイス特性及び信頼性に悪影響をもたらしながらゲートインシュレーション層を横断して高電界を印加することが出来る。
【０００７】
ＣＨＥ、ホットホール注入、及びファウラノルドハイムトンネリングに関連する問題は、それらの操作に必要な高エネルギーが酸化物インターフェースシリコン基板を損傷し、メモリセル保持、耐久性を低減し、ＦＥＴの相互コンダクタンスを低下することである。特に、チャネルと浮遊ノード／チャージトラップ層との間に設けられたトンネルインシュレーション層は、典型的に、それを通してホットキャリアを注入させる又はトンネルさせることによるプログラミング過程によって損傷される。高制御フィールドも、典型的に、メモリセルの制御ゲートへの電圧の印加によるトンネルインシュレーション層を介する書き込み及び消去の間にチャネル上でアサートされるので、ホットキャリア注入又は高フルエンス（fluence）トンネリング過程によるトンネルインシュレータに対する損傷は、デバイス特性に大きな影響を及ぼし得る。ホットキャリア注入は、界面準位を発生し、デバイス相互コンダクタンスを低下し、強化された短チャネル効果を介してデバイス漏洩を増進し、加えて、電荷保持及び読み出し妨害に影響を与える。ホットホール注入は、トンネルインシュレータにおいて固定した電荷トラップ中心、及びトラップ層に関連した欠陥を発生し、故に安定した結合を破壊し、最終的にはデバイスのインシュレータ／誘電特性を低下する。従来のフラッシュ又はＳＯＮＯＳ不揮発性メモリデバイスでは、同一の制御ゲートは、ＦＥＴとして読み出し操作中にも使用され、メモリセルの状態を読み出す。トンネルインシュレータ（トンネル酸化物としても知られる）が悪化した時、メモリセルの読み出し特性も相互コンダクタンスの低下及び増進された漏洩によって悪化される。これはメモリセルの読み出し速度に影響を与える。
【０００８】
フラッシュ及びＳＯＮＯＳメモリセルアレイにおける問題は、電圧スケーラビリティが最小セルサイズに影響を及ぼし、その結果、その結果として得られる任意のアレイの全体のメモリ密度に影響を及ぼす。高プログラミング電圧要求によって、アクティブセルのプログラミング中に容量結合効果によって妨害されないように、近接するセルは十分に（最小形状（特徴体：feature）サイズよりもかなり大きく）離間されなければならない。この問題は、セル密度に影響を及ぼす形状能力のスケーリングに関してはより深刻である。集積回路処理技術が向上するにつれて、製造者は、作製されるデバイスの形状を縮小しようとし、故にＩＣ回路及びメモリアレイの密度は増大する。加えて、特に浮遊ゲートメモリアレイにおいて、メモリアレイを作り出す浮遊ゲートメモリセルの最小形状及びストリングにおけるメモリセル同士間のスペーシングは、所与の面積に設置されることが出来るメモリセルの数に大きな効果を有し、故にアレイの密度及び結果として得られるメモリデバイスの大きさに直接の影響を有する。
【０００９】
上記の理由、及び、本明細書を読み理解することで当業者に明らかになる下記のその他の理由により、形状及び電圧スケーリングを可能にし、保持力、速度、耐久性を向上しながら読み出し悪化を防止し、且つ更に高いデバイス集積性を示す、より近接状態で離間され、それ故により高密度のＮＡＮＤ浮遊ノードメモリセルストリング及びアレイを作製するためのデバイス、方法、及びアーキテクチャへの当技術分野における必要性が存在する。
【発明の開示】
【００１０】
低電圧プログラミング、効率的消去、高電荷保持、強化された速度、及び信頼性を備える増進されたデバイス形状スケーリングを可能にする不揮発性メモリセルストリングを作製することに関する上述の問題及びその他の問題は、本発明によって扱われ、以下の明細書を読み検討することによって理解される。
【００１１】
本発明の実施形態に従うフラッシュ及びＥＥＰＲＯＭメモリデバイス及びアレイは、低電圧プログラミング／消去のためのフロントサイド又はバックサイド電荷トラップゲートスタック構成においてチャネル領域の上方又は下方に配置されたバンドエンジニアゲートスタックを有するデュアルゲート（又はバックサイドゲート）不揮発性メモリセルを利用し、高密度ＮＡＮＤアーキテクチャメモリセルストリング、セグメント、及びアレイを形成する。本発明の実施形態の浮遊ノードメモリセルの非対称的又は直接的なトンネルバリアを有するバンドギャップエンジニアゲートスタックは、電子及びホールによる低電圧トンネリングプログラミング及び効率的な消去を可能にし、一方で、良好な電荷保持のための高電荷阻止バリア及びディープキャリアトラップサイトを維持する。直接的トンネリングプログラム及び効率的消去能力は、高エネルギーキャリアからのゲートスタック及び結晶格子に対する損害を減少し、書き込み疲労及び漏洩問題を減少してデバイス寿命を強化し、一方で向上するリソグラフィック及び形状（feature）サイズスケーリングを利用することが出来るメモリセルを可能にする。一実施形態において、メモリセルアーキテクチャは、減少された形状のワード線及び垂直選択ゲートの利用による改良された高密度メモリデバイス又はアレイを可能にする。本発明のメモリセル実施形態は、単一メモリセルにおける多重レベルのビットストレージ、及びフロントサイド又はバックサイド制御ゲートからのホール注入による消去も可能にする。
【００１２】
一実施形態に関して、本発明は、基板上に形成された複数のデュアルゲート不揮発性メモリセルからなるＮＡＮＤアーキテクチャメモリセルストリングを提供し、そこにおいて、複数のデュアルゲート不揮発性メモリセルは、連続ストリングに結合され、そこにおいて、これら複数のデュアルゲート不揮発性メモリセルの内の一つ以上の電荷トラップゲートスタックは、チャネル領域に隣接して形成された１つ以上の副層を含む非対称なバンドギャップトンネルインシュレータ層を含み、そこにおいて、１つ以上の副層は、増加する伝導バンドオフセットの層、トンネルインシュレータ層に隣接して形成されたトラップ層、トラップ層に隣接して形成された電荷阻止層、及び電荷阻止層に隣接して形成された制御ゲートを含む。
他の実施形態も記述され請求される。
【発明を実施するための最良の形態】
【００１３】
好適な実施形態の以下の詳細な記述において、その一部を形成する添付の図面を参照し、図面には、実例として、特定の本発明が実践される好適な実施形態が示される。これらの実施形態は、十分に詳細に記述され、当業者が本発明を実施することを可能にし、他の実施形態が利用されてもよく、本発明の精神及び範囲から逸脱することなく論理的、機械的、及び電気的変更が行われてもよいことが理解されるべきである。これまで及び以下の記述において使用されたウエハ及び基板という用語は、あらゆるベース半導体構造体を含む。両方とも、バルクシリコン、シリコンオンサファイア（ＳＯＳ）技術、シリコンオンインシュレータ（ＳＯＩ）技術、シリコンオンナッシング、薄膜トランジスタ（ＴＦＴ）技術、ドープ及び非ドープ半導体、ベース半導体によって支持されたシリコンのエピタキシャル層、そしてもちろん当業者に周知のその他の半導体構造体を含んでいるとして理解されるべきである。更に、以下の記述においてウエハ又は基板に言及する時、前のプロセスステップを利用してベース半導体構造体において領域／接合点を形成している可能性がある。以下の詳細な記述は、従って、限定的な意味で捉えられるべきではなく、本発明の範囲は、クレーム及びそれと同等物によってのみ規定される。
【００１４】
本発明の実施形態に従う不揮発性メモリデバイス及びアレイは、ＥＥＰＲＯＭ及びフラッシュメモリデバイスのようなブロック消去可能なメモリデバイスにおけるＮＡＮＤメモリアレイアーキテクチャにおける、フロントサイド又はバックサイド電荷トラップゲートスタック構成における薄ボディチャネル領域の上方及び下方に設置されたバンドエンジニアゲートスタックを有するデュアルゲート（又はバックサイドゲート）メモリセルの利用を容易にする。本発明の実施形態は、読み出しのための分離した読み出し／アクセス制御ゲートインシュレータスタック（フロントサイド又はバックサイドゲートのいずれかを利用する）及びプログラミング（書き込み及び消去）と電荷蓄積のための分離したゲートインシュレータスタック（非アクセス制御ゲートであるフロントサイド又はバックサイドゲートを利用する）を可能にする。加えて、本発明の実施形態は、フロントサイドとバックサイドのゲートインシュレータスタック（トップ又はボトムゲートインシュレータスタックとしても知られる）の間に形成された厚い及び薄いチャネル領域／浮遊体を有するバルクシリコン及びＳＯＩ又はＳＯＮ基板上の不揮発性メモリデバイスの実装を可能にする。本発明の実施形態の浮遊ノードメモリセルの非対称的又は直接的トンネルバリアを有するバンドギャップエンジニアゲートスタックは、低電圧トンネリングプログラミング及び電子とホールによる効率的な消去を行い、一方で良好な電荷保持のための高電荷阻止バリア及び深いキャリアトラップサイトを維持することが出来る。直接的トンネリングプログラム及び効率的消去能力は、高エネルギーキャリアからのゲートスタック及び結晶格子に対する損傷を減少し、書き込み疲労及び漏洩の問題を減少してデバイス寿命を強化し、一方で向上したリソグラフィック及び形状スケーリングを活用出来るメモリセルを可能にする。一実施形態では、メモリセルアーキテクチャは、縮小された形状のワード線、及び半導体製造プロセスが通常可能な外形を利用することが出来る垂直選択ゲートを利用して向上した高密度メモリデバイス又はアレイを可能にし、操作上の配慮のための適当なデバイスサイジングを可能にする。本発明のメモリセルの実施形態は、単一メモリセルにおける多重レベルのビットストレージ、及びフロントサイド又はバックサイド制御ゲートからのホール注入による消去を可能にする。
【００１５】
デュアルゲート又はバックサイドゲート不揮発性メモリセルＦＥＴにおいて、ソース及びドレイン領域が形成され、チャネル領域の一面及び／又はソース及びドレイン領域の部分に形成された第１のゲートスタック（フロントゲートスタック、フロントサイドゲートスタック、又はトップゲートスタックとしても知られる）、及びチャネル領域の真下に形成された第２のゲートインシュレータスタック（バックサイドゲートスタック又はボトムゲートスタックとして知られる）を有する、薄い又は厚いボディチャネル領域によって分離される。フロントサイドトラップデュアルゲート又はバックサイドゲート不揮発性メモリセルにおいて、フロントサイドゲートスタックは、電荷トラップゲートとして働き、電荷の蓄積のためにトラップ層を含み、バックサイドゲートはアクセスゲートとして働く。バックサイドトラップデュアルゲート又はバックサイドゲート不揮発性メモリセル（バックサイドトラップ不揮発性メモリセルとしても知られる）において、バックサイドゲートスタックは電荷トラップゲートスタックとして働き、電荷の蓄積のためトラップ層を含み、フロントサイドゲートはアクセスゲートとして働く。
【００１６】
本発明の実施形態において、アクセスゲートスタック（デュアルゲート不揮発性メモリセルの無電荷トラップゲートスタック）は、トラップフリーインシュレーションの層及び制御ゲート（アクセスゲート）を含み、チャネルにおける少数キャリアの形成及びアクセスゲートに印加された電圧を介するチャネルを通じたソースからドレインへのキャリアフローの制御を可能にするＦＥＴデバイスを形成する。このアクセスゲートＦＥＴは、典型的に、メモリセルの状態を察知する（読み出す）ためだけに使用される。電荷蓄積トラップ層ゲートスタックが、電荷蓄積及びプログラミング（書き込み及び消去）のために採用される。このデバイス要素は、典型的に、トンネルインシュレーションの連続層、浮遊ノードトラップ層（又は、代わりに、導電浮遊ゲート）、電荷阻止インシュレーション層、及び制御ゲートを含む。その電気的に絶縁されたトラップ層を有するこの電荷トラップゲートスタックは、電荷をチャネル領域近くでトラップでき、不揮発性メモリセルの閾値電圧レベルに影響を及ぼす。
【００１７】
フロントサイド制御ゲートは、アルミニウム、タングステン、ポリシリコン、又はその他の導電材料から形成され、典型的に、ワード線又は制御線に結合される。バックサイド制御ゲートは、アルミニウム、タングステン、ポリシリコン、又はその他の導電材料から形成され、制御線と単独で結合されるか、あるいは、ＳＯＩ又はバルク実装の場合と同様に、基板から形成される。そのようなデュアルゲート又はバックサイドゲート不揮発性メモリセルＦＥＴは、垂直に一体化された“デュアルゲートトランジスタ不揮発性メモリデバイス”とも呼ばれる。
【００１８】
従来のＳＯＮＯＳメモリセルデバイスは、典型的に、シリコン基板と高濃度にドープされたポリシリコン制御ゲート（又は金属ゲート）との間のインシュレータスタックとして酸化物／窒化物／酸化物（ＯＮＯ）の連続層を採用する。シリコン基板に隣接する酸化物は、大抵、より薄く、トンネルインシュレーション層（トンネル酸化物としても知られる）として働き、一方で制御ゲートに隣接するより厚い酸化物は電荷阻止酸化物として働く。デバイスに蓄積されたトラップされた電荷は、典型的に、トンネル酸化物‐窒化物インターフェース及び窒化物層におけるバルクトラップ中心に保持される。ＳＯＮＯＳメモリセルゲートインシュレータスタックの等価酸化膜厚（ＥＯＴ）は、典型的に、デバイスのプログラム及び消去電圧レベルを決定する。プログラム／消去速度、及び特に、消去速度及び電荷保持は、トンネル酸化膜厚によって強く影響を及ぼされる。論理“１”と論理“０”のメモリ状態（Ｖｔ”１”‐Ｖｔ”０”）間の論理ウィンドウは、通常、インターフェース及び窒化物のバルクにおけるトラップされた電荷密度に依存し、その結果として、窒化物の厚さが増加するとともに増加する。トンネル酸化物を通じた電荷搬送及び窒化物における深いエネルギートラップの比較的低密度の高フィールド要求によって、ａ）電圧拡張性、ｂ）プログラム／消去速度、及びｃ）論理ウィンドウのマグニチュードは、通常、業界標準最低限の１０年間の電荷保持が要求される場合ＳＯＮＯＳデバイスＯＮＯインシュレータスタックによって限定される。もしプログラミング電圧レベルがスケーリングされるべきならば、これは特にあてはまる。
【００１９】
採用された電荷搬送のメカニズム（ＣＨＥ、ホットホール、又はファウラノルドハイムトンネリング）に関わらず、浮遊ゲートメモリセルは、ＳＯＮＯＳに比べて電圧拡張性及び速度に更にもっと制限される。これは、そのようなデバイスゲートインシュレータスタックのＥＯＴが、ＳＯＮＯＳデバイスのＥＯＴのほぼ２倍であることが要求され、トンネル酸化膜厚が、ＳＯＮＯＳデバイスのトンネル酸化膜厚と比較された時２から４倍の厚みであり、１０年間の電荷保持を保証できるという事実による。浮遊ゲートフラッシュデバイスは、典型的に、トンネル層媒体として酸化物を、電荷阻止層としてポリシリコン浮遊ゲートの上部のより厚いＯＮＯスタックを採用する。
【００２０】
浮遊ゲート型又はＳＯＮＯＳ型のどちらかの単一トランジスタメモリセルに関して、制御ゲートは“読み出し”又は“アドレス”ゲート、及びプログラミングと消去の操作を制御するゲートの両方として働く。“読み出し”動作中、メモリセルＦＥＴのコンダクタンスは、デバイスの読み出し速度を決定し、それは、言い換えると、デバイスの相互コンダクタンス及びチャネル幅／長さ（Ｗ／Ｌ）比に典型的に依存する。待機状態の間、デバイス漏洩は、短チャネルエフェクト及びメモリ状態の安定性に依存する。トンネル酸化物の高電圧要求及びホットキャリア誘起低下は、上述したように、デバイス漏洩と同様に、読み出し速度と読み出し障害に悪影響を及ぼす。
【００２１】
従来の電界効果トランジスタにおけるチャネル長さ及び浮遊ゲート／ノードメモリセルの長さが減少されるにつれ、デバイスは、いわゆる短チャネル長エフェクトによって悪影響を及ぼされ始める。短チャネル長エフェクトによって、チャネルは長さが減少されるので、ソース及びドレイン領域間の距離は減少し、ソース及びドレイン領域を形成する不純物拡散は、チャネル領域におけるデバイスの下で融合し始める。これは、デバイスを空乏モードデバイスに変化させる効果を有し、空乏モードデバイスでは、少数キャリアのチャネルがデバイスの下のチャネル領域に既に形成され、デバイスは制御ゲートへの電圧の印加無しに電流を伝える。非選択のデバイスを通したこの漏洩電流は、デバイスが絶縁されない又は電圧によって駆動されて強制的にオフされない限り、共通ビット線上のデータ読み出しを破損することがある。結局は、短チャネルエフェクトは、ますます短いチャネルによって、デバイスがシャットオフされることが出来ないポイントに達することが出来、デバイスのコンダクタンスを変調するという制御ゲートの能力を破壊して（それはますます抵抗器のように働く）、非線形デバイスとしてそれを破壊する。短チャネルエフェクトは、デバイスの薄チャネルボディ及び入射トップ及びボトムフィールドによって、典型的には、デュアルゲートトランジスタ又はメモリセルＦＥＴにおいて見られない。
【００２２】
上述したように、フラッシュ技術の電流発生のプログラミング（書き込み／消去）に関連する高電圧要求及びより高い漏洩電流の両方は、耐久性、信頼性、結果として生じるデバイスの操作の電力及び速度、及び限界拡張性に悪影響を与え始めた。高プログラミング及び消去電圧は、ゲートインシュレータスタックを交差して高フィールドを印加し、ゲートインシュレータ酸化物劣化を典型的に引き起こす。このゲートインシュレータ酸化物劣化は、デバイス不揮発（電荷保持）に影響を与え、総デバイス耐久性（故障前に可能なプログラム／消去サイクルの数）を制限する。高フィールドは、量も厳しく制限し、デバイス形状ジオメトリーは、セル間絶縁及び設計要求によって、電流発生を越えて縮小し得る。高プログラミング電圧は、同一のワード線（又はビット線）を有する選択されたビットと、隣接する非選択のビット間、あるいは隣接するワード線又はビット線間に強い容量クロスカップリングを誘起するものとしても知られる。このクロスカップリングは、全体のメモリデバイス速度及びスケーリングにおける重要な問題となっている。典型的に、電圧レベルが増加されるにつれ、又はメモリデバイス形状の縮小に伴って電圧レベルが減少すること無しにメモリデバイス形状が縮小するにつれ、クロスカップリング問題が増加する。
【００２３】
上述したように、典型的ＳＯＮＯＳ浮遊ノードメモリセルデバイスは、浮遊ゲートデバイスと違い、窒化物トラップ層に関連する離散トラップに電荷を保持する。そのようなデバイスの中心ＯＮＯインシュレータスタックの等価ＥＯＴは、浮遊ゲートデバイスの等価ＥＯＴの約半分まで低く出来、従って、ＳＯＮＯＳデバイスのプログラミング電圧レベルは、等価浮遊ゲートデバイスのプログラミング電圧レベルの約半分である。しかしながら、更に、ＳＯＮＯＳデバイスの電圧及び形状スケーリングは、電荷保持（漏洩及びバックトンネリングのため）及び速度（典型的にトンネル酸化膜厚依存である）及び論理ウィンドウ（典型的に窒化物トラップ層厚依存である）に悪影響を及ぼすことなく制限される。ＳＯＮＯＳデバイスは書き込み及び消去の両方のためのトンネリングによって作動し得るけれども、トンネル酸化物を介するピークフィールドは、未だに非常に高く（典型的に１０ＭＶ／ｃｍ）、トンネル酸化物の関連する高フィールド劣化を引き起こし、耐久性及び信頼性に悪影響を及ぼし得る。
【００２４】
上述の理由により、従来のフラッシュ、ＳＯＮＯＳ、又はナノ結晶メモリセル等の酸化物ベースの不揮発性メモリセルデバイスは、電圧、電力、速度、及び機能スケーラビリティが制限される。加えて、酸化物インシュレーション層にわたって必要な高フィールドのため、そのような酸化物ベースのデバイスは、信頼性及び耐久性においても制限される。
【００２５】
デュアルゲート及びバックサイドゲートデバイスは、それらの構造のため、ボディ領域（典型的には薄い）を２つのゲートスタック（トップ及びボトムゲートスタック）間に挟む。この薄ボディトランジスタ構造は、チャネルボディ厚及び利用可能なボディ電荷を制限することによって短チャネルエフェクトを防止する。加えて、デュアルゲートデバイスは、それらの改良されたチャネルコンダクタンスのため（チャネルボディのトップ及びボトムの両方に形成された対の少数チャネルキャリア領域のため）高速論理デバイスにおいて利用され、キャパシタンスを減少し、それによって、スイッチング特性を向上している。それらの特性の結果として、デュアルゲート／バックサイドゲートデバイスは、典型的に、スケーリングされ、更に一方で、単一ゲートデバイスよりも良好なパフォーマンス特性を示す。
【００２６】
本発明のバックサイドゲートメモリセル実施形態は、電荷トラップゲートスタックにおけるチャネルの上方又は下方に保持されたトラップ層への、又はトラップ層からのキャリアの直接的トンネリングを介してメモリセルの低電圧プログラム及び消去を可能にするバンドギャップエンジニアゲートスタックを利用する。本発明の実施形態のバンドギャップエンジニア電荷トラップゲートスタックは、増加する伝導バンドオフセット（各以下のトンネル層は、前の層よりも高い伝導バンドエネルギーレベルを有する）及びＫ（誘電定数）の増加する値の非対称的トンネルバリア及び直接的トンネルインシュレータ層の１つ以上の層を有するトンネルインシュレータ層を組み込み、直接的トンネル層を介して減少された電圧降下でのプログラミング中に非常に高い電子電流密度を提供する。深い電荷トラップ中心及び増加するバンドオフセットの非対称的トンネルバリアの組合せは、大きな逆トンネルバリアを提供して、要求された電荷保持を促進する。本発明の実施形態において、電荷トラップ材料及び埋め込みナノ結晶の適切な選択は、最小適切論理状態／論理ウィンドウ分離のための望ましいＶｔシフトを容易にする。加えて、本発明の実施形態において、ゲートスタック層の誘電定数値は、ゲートインシュレータスタックのＥＯＴ最小化に助力する。これは、２ｎｍから６ｎｍの範囲におけるゲートスタックＥＯＴが、低電圧動作及び速度を可能にする。バンドギャップエンジニア非対称的トンネル層を利用する直接的トンネルプログラミング及び消去のそのような方法は、同一出願人による、２００５年５月１７日に出願された”Ａ ＮＯＶＥＬ ＬＯＷ ＰＯＷＥＲ ＮＯＮ‐ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＡＮＤ ＧＡＴＥ ＳＴＡＣＫ”と題する米国特許出願番号１１／１３１，００６、２００５年５月１２日に出願された”ＢＡＮＤ‐ＥＮＧＩＮＥＥＲＥＤ ＭＵＬＴＩ‐ＧＡＴＥＤ ＮＯＮ‐ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＥＮＨＡＮＣＥＤ ＡＴＴＲＩＢＵＴＥＳ”と題する米国特許出願番号１１／１２７，６１８、及び２００５年６月２１日に出願された”ＢＡＣＫ‐ＳＩＤＥ ＴＲＡＰＰＥＤ ＮＯＮ‐ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”と題する米国特許出願１１／１５７，３６１において詳述されている。
【００２７】
上述したように、キャリアの直接的トンネリングにおいて、キャリアは、低エネルギー条件下でトラップ層に量子機械的にトンネルされる。逆直接的トンネリング動作（デバイスからの電荷漏洩として見られる）の制限を克服するため、本発明の実施形態のゲートスタックは、増加するバンドギャップオフセット及び高Ｋ値によってバンドギャップエンジニアリングされた材料の１つ以上の層を利用して非対称的バンドギャップトンネルインシュレータ層を形成する。この非対称的バンドギャップトンネルインシュレータ層は、一方向における電荷搬送に非常に効果的であるが、逆搬送方向では非常に遅滞し、大きなバリアを示す。非対称的バンドギャップトンネルインシュレータ層は、プログラミングフィールドがそれを介して印加された時デバイスのトラップ層への低電圧直接的トンネリングを可能にし、非対称的バンドギャップトンネルインシュレータ層の１つ以上のバンドギャップの段付き内部フィールドを利用し、一方、同一の段付きバンドギャップオフセット及び高Ｋ誘電体が、バックトンネリングを防止し且つ要求された長期電荷保持を維持するためにトラップされた電荷に対して、大きなバンドギャップ、及びその結果として大きなエネルギーバリアを示す。
【００２８】
この直接的トンネリングプログラミング及び消去のため、本発明の実施形態は、低総ＥＯＴを有する電荷トラップゲートインシュレータスタックを有する不揮発性メモリセルを提供し、それら実施形態が、非常に低電力及び低プログラミング電圧で作動されることを可能にする。本発明の実施形態の低電圧プログラム及び／又は消去動作は、インシュレータ層を介するキャリアのトンネリング／注入（注入されたキャリアは“冷たく”、格子又は材料結合に影響を及ぼすのに十分なエネルギーを決して得ることはない）によるデバイスの材料における損傷も減少する。加えて、本発明の実施形態は、メモリが、アレイにおけるより小さい効果的な酸化膜厚（ＥＯＴ）及び低電圧レイアウト及び設計を採用し、且つ結果として得られるメモリデバイスの電気回路網を支持することを可能にすることによって、改良されたスケーリングを可能にする。本発明の実施形態のバンドギャップエンジニアトンネル媒体は、増加する伝導バンドオフセット（各以下のトンネル層は、前の層よりも高い伝導バンドエネルギーレベルを有する）及びＫ（誘電定数）の増加する値の直接的トンネル層の１つ以上の層からなり、直接的トンネル層を介する減少された電圧降下でのプログラミング中に非常に高い電子電流密度を提供し、高速、低電力プログラミングを可能にする。
【００２９】
デュアルゲート又はバックサイドゲート不揮発性メモリセルでは、電荷阻止層及びトンネル層設置は、電荷トラップゲートインシュレータスタックに位置決めされ、それによって、トンネルインシュレータがチャネルボディに隣接して位置決めされ、チャネルボディと浮遊ノード／トラップ層の間に設置され、電荷阻止層がゲート／基板とトラップ層との間にあるようにする。この配置において、電荷搬送は、プログラミング及び消去中に電荷トラップゲートスタックのチャネルとトラップ層（浮遊ノード）との間で最初に行われる。プログラミング動作において、段付きバンドギャップ配置は、低印加フィールドによってチャネルからトラップ層への層間の電子の直接的トンネリングを促進する。トラップ層へのトンネリング後、組み合わされた非対称的段付きエネルギーバリア、長いバックトンネル距離、及び任意の深いレベルの電荷トラップが働き、基板への電荷漏洩を減少して、不揮発性としての使用への適切な電荷保持を提供する。高Ｋ電荷阻止層は、本発明の一実施形態に関して、トラップ層と制御ゲートとの間の電荷トラップゲートスタックにも一体化され、トラップ層から制御ゲートへの低電荷漏洩を維持し、同時にゲートインシュレータスタックの低ＥＯＴを提供する。
【００３０】
本発明の他の実施形態では、ナノ結晶が、ディープ高密度トラップを含み大きなトラップされた電荷密度を提供するトラップ層に埋め込まれ、論理レベル分離を強化して蓄積された電荷を増加し、一方でクーロンブロッケイド（blockade）及び量子閉じ込めの悪影響を最小化する。ディープトラップ及び／又はナノ結晶の使用は、トラップ層で深い量子井戸を提供することによって電荷保持力を更に増加し、トラップされた電荷が乗り越えてトラップ層又はバックトンネルから抜けなければならないポテンシャル障壁を更に増大する。
【００３１】
フロントサイド又はバックサイド電荷トラップデュアルゲート不揮発性メモリセルにおける読み出し動作中に、無電荷トラップゲートスタック又はアクセスゲートは、典型的にアクティブであり、電界をアクティブにしてチャネルボディ領域に少数キャリアのチャネルを発生し、従来のＦＥＴとしてアクセスゲートスタックを作動する。（フロントサイド又はバックサイド）電荷トラップゲートスタックは、チャネルにおけるキャリア上のトラップ層上にトラップされた電荷によってアクティブにされた電界を除いては、読み出し中は典型的に非アクティブである。
【００３２】
本発明のフロントサイド又はバックサイド電荷トラップデュアルゲート不揮発性メモリセル実施形態をプログラム化することは、電荷トラップゲートスタックに対してチャネルを介して電圧を提供し、１つ以上のトンネル層を介して電界を印加し、ボトムゲートスタックのトラップ層に対してチャネルから電子の直接的トンネリングを誘起することによって達成される。
【００３３】
マルチビットメモリセルプログラミングにおいて、多数データビットは、大抵、トラップ層に蓄積された多数の電荷重心を介して、又は閾値電圧レベルを変調することによってメモリセルにエンコードされ、記憶されたデータビットをエンコードする。マルチレベルセル（ＭＬＣ）ストレージとしても知られる、閾値電圧変調マルチビットストレージでは、異なる閾値電圧レベルを利用してメモリセルに記憶されたデータ値をエンコードし、従って、メモリセルにおける大きな論理ウィンドウ分離を有利にする。メモリセルは、次に、メモリセルが活性化する閾値電圧を感知することによって読み出される。電荷重心マルチビットストレージでは、選択されたソース／ドレイン領域（ソースとして働く選択されたソース／ドレイン領域、及びドレインとして働く第２のソース／ドレイン領域によって作動するフロントサイド又はバックサイドトラップメモリセルを有する）とバックサイドゲート／基板との間に電圧が印加され、選択されたソース／ドレイン領域に直接隣接するトラップ層に電子をトンネリングさせる。メモリセルは、次に、第１及び第２のソース／ドレイン領域（ドレインとして働く選択されたソース／ドレイン領域、及びソースとして働く第２のソース／ドレイン領域）の動作機能を逆転することによって読み出される。
【００３４】
本発明のメモリセル実施形態における消去は、トラップサイトからのホールの直接的トンネリングによって、及び電子の強化されたファウラノルドハイムトンネリングによっても達成される。消去電圧が、電荷トラップゲートスタックの制御ゲートへチャネルからトンネル層を介して印加され、１つ以上のトンネル層を介して電界を印加し、チャネルボディからホールの直接的トンネリング、及びゲートスタックのトラップ層からチャネルへ電子のファウラノルドハイムトンネリングを誘起し、メモリセルを消去する。消去動作は、非対称トンネルバリア及び／又はより高いホールの効果的有効質量によって、対応する直接的トンネル書き込み動作よりも比較的遅い。しかしながら、比較的遅い消去は、ブロック消去動作の利用によって相殺されることが出来、ビットの大きなブロックは平行して消去される。
【００３５】
本発明の実施形態のデュアル又はバックサイドゲートメモリセル消去の消去速度は、従来のホットホール注入と強化されたファウラノルドハイム電子トンネリングの組み合わせによって、又は電荷トラップ層制御ゲート／基板からのホールの強化されたファウラノルドハイムトンネリングによって達成又は強化されることも出来ることが留意されるべきである。読み出し、プログラミング及び消去のためのフロントサイド及びバックサイドトラップデュアルゲート不揮発性メモリセルを作動するその他の方法が可能であり、本開示の利益によって当業者に明らかになることが更に留意される。
【００３６】
バンドエンジニア電荷阻止及びトンネル層と同様に制御ゲート保護層の適切な選択を利用して、消去動作中に制御ゲートから同時ホール注入を通して消去速度を強化することが出来ることも留意される。そのようなホール注入を通じたメモリセル消去の方法は、２００５年５月１２日に出願された“ＢＡＮＤ‐ＥＮＧＩＮＥＥＲＥＤ ＭＵＬＴＩ‐ＧＡＴＥＤ ＮＯＮ‐ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＥＮＨＡＮＣＥＤ ＡＴＴＲＩＢＵＴＥＳ”と題する米国特許出願番号１１／１２７，６１８、及び２００４年８月３１日に発行された“ＡＳＹＭＭＥＴＲＩＣ ＢＡＮＤ‐ＧＡＰ ＥＮＧＩＮＥＥＲＥＤ ＮＯＮＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”と題する米国特許第６，７８４，４８０号において詳述されており、両方とも同一出願人による。
【００３７】
直接的トンネリングによる電子及びホールの搬送によるこのプログラミング及び消去は、本発明の実施形態が、従来のフラッシュメモリセル及びデバイスと比較して数桁低い電力を消費することを可能にする。書き込み及び消去速度は、電子及びホールが低バリアエネルギーの連続層を介して一つの直接トンネル層から次のトンネル層へ直接的にトンネルするので、著しく強化される。
【００３８】
上述したように、本発明の実施形態のトンネルインシュレーション層領域は、増加する伝導バンドオフセット及び／又は増加する誘電Ｋ値を有する誘電材料の１つ以上の層から構成され、トンネル層を介したキャリアの一方向に非対称な直接的トンネリング効率を可能にする。誘電材料の層は、それらが増加するバンドギャップオフセット及び、好適には、より高いＫ誘電材料において配置され結果的に得られるメモリセルのＥＯＴを減少するのを助力する限り、いずれの一般に利用されるインシュレータ材料（酸化物、混合酸化物、窒化物、又はケイ酸塩）からも選択され得る。これらのインシュレータ材料の例は、限定ではないが、二酸化ケイ素（ＳｉＯ２）、二酸化チタン（ＴｉＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム、酸化プラセオジム（Ｐｒ２Ｏ３）、アルミナ（Ａｌ２Ｏ３）、混合酸化ハフニウム及びアルミニウム、ハフニウム及びチタン等の混合酸化物、酸窒化ケイ素（ＳｉＯＮ）、ＳｉＮ、ＡｌＮ、ＨｆＮ、等を含む。増加するバンドギャップオフセット誘電材料のこれらの層は、原子層成長法（ＡＬＤ）又はその他の適切な成長プロセスを利用する製造処理中に典型的に堆積される。
【００３９】
例えば、トンネル層領域は、３層トンネル層構造のために、チャネル領域の真上に形成されたＳｉＯ２（バンドギャップ９ｅＶ、Ｋ＝３．９）の１つ以上の単分子層、その後に窒化ケイ素（ＳｉＮ、バンドオフセット１．０３ｅＶ、Ｋ＝７）又はアルミナ（Ａｌ２Ｏ３、バンドオフセット：４．５ｅＶ、Ｋ＝１０）の１つ以上の単分子層が続き、その次にＨｆＯ２（バンドオフセット：１．６５ｅＶ、Ｋ＝２４）又はＰｒ２Ｏ３（バンドオフセット：１．９ｅＶ；バンドギャップ３．９ｅＶ；Ｋ＝３０）又はＴｉＯ２（バンドオフセット３．１５ｅＶ；Ｋ＝６０）の１つ以上の単分子層の複合でもよい。２層トンネル構造は、ＳｉＯ２／Ｐｒ２Ｏ３又はＳｉＯ２／ＴｉＯ２、ＳｉＯ２／ＨｆＯ２等から構成することが出来る。本発明の実施形態のその他の２、３、又はそれより多くの層の非対称バンドギャップトンネル領域も可能であり、本開示の利益によって当業者に明らかになり、開示として、上記の例は制限するものと見なされるべきではないことが留意されるべきである。
【００４０】
本発明の一実施形態では、非対称のバンドギャップトンネル層の連続層は、増加するバンドオフセットを有するだけでなく、より高いＫ値及び増加された直接トンネル厚の材料を有し、トンネル層複合材料の効果的ＥＯＴを最小化して各トンネル層を介する電圧降下を最適化することも留意される。本発明の実施形態では、合成トンネル層の物理的厚さは、低電圧動作のため、好適には、約３ｎｍ以下、ＥＯＴは約１．５ｎｍ以下に設計されることが出来る。例えば、典型的なトンネル層は、０．８ｎｍのＳｉＯ２＋１ｎｍのＳｉＮ＋１ｎｍのＨｆＯ２（ＥＯＴ＝１．６ｎｍ）又は０．８ｎｍのＳｉＯ２＋１ｎｍのＨｆＯ２＋１．５ｎｍのＰｒ２Ｏ３（ＥＯＴ＝１．３ｎｍ）又は０．８ｎｍのＳｉＯ２＋１ｎｍのＨｆＯ２＋２ｎｍのＴｉＯ２（ＥＯＴ＝〜１．２ｎｍ）から構成されてもよい。
【００４１】
保持及び電荷密度を向上するために、タングステン、シリコン、ゲルマニウム、コバルト、白金、金、及びパラジウムを限定ではないが含む特定の金属又は半導体ナノドット又はナノ結晶を含み、大きな仕事関数差のため金属インシュレータインターフェースにディープエネルギートラップサイトを提供する金属ナノ結晶メモリデバイスが利用される。しかしながら、そのようなデバイスは、適当なドットサイズ及びドット分離を要求し、量子閉じ込め効果のためトラップされた電荷の効果的な保持を確保する（電子が、トラップ層の範囲内で隣接するトラップサイト間でトンネリングすること又はトンネリングしてシリコンへ戻ることを防止する）。加えて、クーロンブロッケイド（そこでは同種の電荷が互いに反発しあう）は、電荷保持力を更に低下させ、設計において、ナノドット当たりの多数の電荷トラッピングを回避するようにする。
【００４２】
もしクーロンブロッケイドが最小化され、単一電子が利用可能なナノドットトラップサイトごとに効果的に捕獲されて、ナノドットサイズ及び分離が選択されて量子閉じ込めの悪影響を減少するようにすると、ナノドットトラップ層の効果的な電荷トラップ密度は、ナノドットの実際の密度に関わらず約１Ｅ１２／ｃｍ２から２Ｅ１２／ｃｍ２に制限される。その結果として、従来のナノドット又はナノ結晶デバイスの効果的な電荷トラップ密度が制限される。この効果的な電荷トラップ密度制限は、もしナノ結晶の有利な形状及び分布が、ＳｉＮ、ＡｌＮ、又はＳｉＯＮ等の自然に発生するディープトラップの高密度も含むインシュレーティングトラップ層に埋め込まれれば、克服されることが出来る。もしこのトラップ層も高Ｋ材料で形成されれば、ゲートスタック全体のＥＯＴも減少する。
【００４３】
上記の概念は、本発明の一実施形態におけるトラップ媒体に利用される。この方法では、トラップ媒体は、シリコン、酸窒化物（ＳｉＯＮ、トラップ深さ：Ｅｔ＞１．２ｅＶ、屈折率〜１．８、Ｋ＝７）又はＨｆＯ２（トラップ深さ：Ｅｔ＝１．５ｅＶ、Ｋ＝２４）、窒化ケイ素（Ｓｉ３Ｎ４、トラップ深さ：Ｅｔ＝１．０ｅＶ、屈折率＝２．０、Ｋ＝７）、ケイ素リッチ窒化ケイ素、窒化アルミニウム（トラップ深さ＞１．０ｅＶ）又はＴｉＯ２（トラップ深さ：Ｅｔ＝０．９ｅＶ；Ｋ＝６０）等の、多数の自然的に発生するトラップサイトを有する適切な厚さのインシュレータから構成されてもよい。トラップ媒体は、次に、３．５ｎｍから５ｎｍの分離を有する１．５ｎｍから４ｎｍの範囲のサイズのタングステン、シリコン、ゲルマニウム、コバルト、白金、金、又はパラジウムを限定ではないが含むナノ結晶／ナノドットを埋め込まれ、トラップサイトの数を更に増加する。
【００４４】
上述したように、上述の例において利用される酸窒化ケイ素（ＳｉＯＮ）は、追加的な電荷トラップサイトを提供する。窒素リッチＳｉＯＮは、約３８％から４０％の原子シリコン濃度、約２０％の原子酸素濃度、及び約４０％の原子窒素濃度を有し、約１．７ｅＶのトラップ深さを有する、約７の誘電定数、約γ＝１．８の屈折率、約５．５ｅＶから５．７ｅＶのバンドギャップ、及び８Ｅ１２から１Ｅ１３／ｃｍ２の電荷トラップ密度を有するトラップ層をもたらす。上記のＳｉＯＮにおいて、ディープエネルギートラップは、酸窒化ケイ素におけるＳｉ‐Ｏ‐Ｎ結合“不良”のより大きな濃度に関連する。本発明の実施形態のそのようなトラップ層は、クーロンブロッケイド又は量子閉じ込めのため保持力に対する悪影響無しに５Ｅ１２／ｃｍ２から１Ｅ１３／ｃｍ２の望ましい範囲における効果的な電荷密度を提供する。その他の電荷トラップインシュレータ材料も、電荷トラップ層として本発明の実施形態において利用されてよいことが留意されるべきである。そのような窒素リッチＳｉＯＮトラップ層は、酸素リッチシリコン酸窒化物、ＳｉＯＮ、（約γ＝１．５５の屈折率、バンドギャップ７．３ｅＶ、及びＫ＝５）トンネル層と組み合わされ、単層において非対称なトンネルバリアを提供することも出来る。酸素リッチ酸窒化ケイ素（約γ＝１．５５の屈折率を有する、ＳｉＯＮ）は、＞＝４６％の原子酸素濃度を有し、一方で、その原子シリコン濃度は＜＝３３％である。
【００４５】
本発明の一実施形態に関して、電荷阻止層は、好適には、６ｎｍよりも大きな厚みのＡｌ２Ｏ３（Ｋ＝１０）又はＨｆＳｉＯＮ（Ｋ＝１７）又はＰｒ２Ｏ３（Ｋ＝３０）又はＴｉＯ２（Ｋ＝６０）等の大きなＫ誘電材料層の単層又は複合層からなり、大きな電子エネルギーバリアを提供し、制御ゲートに対するトラップされた電荷の直接的なトンネリングを防止し、一方でゲートスタックの総ＥＯＴを最小化するのに助力する。上述したように、制御ゲートからの電荷阻止層を介するホール又は電子キャリアのトンネリング又は注入を可能にすることによって、メモリセルのトラップ層上のトラップされた電荷に記憶されたデータの消去を可能にする電荷阻止層が開示されている。しかしながら、多数のインシュレータが本発明の実施形態の電荷阻止層において利用されることが出来、酸化物、混合酸化物、窒化物、及びケイ酸塩系からのインシュレータに限定はしないが含むことが留意されるべきである。
【００４６】
本発明の実施形態のアクセスゲート及びバックサイドゲート／基板は、典型的に、ゲートの真上に（プロセス統合のため）ＨｆＮ、ＴｉＮ、又はＴａＮの薄い保護伝導下層を有する。アクセスゲート及びバックサイドゲート／基板は（もし分離材料が基板から形成されていなければ）、ゲートスタックの電荷阻止層の真上に形成されたポリシリコンゲート又は任意のその他の適切な金属ゲート（アルミニウム又はタングステン等）のどちらかを含む。
【００４７】
上記の材料及び仕様からなる本発明の実施形態のゲートスタックの総ＥＯＴは、典型的に、１０ｎｍ以上に及ぶ（制御ゲート電極厚さを除く）物理的厚みを有するＥＯＴ＝２．５ｎｍからＥＯＴ＝６．５ｎｍに及び、１．５Ｖと低いプログラミング電圧、及び１．０Ｅ６Ｖ／ｃｍ２と低い平均電界を有する。これは、本発明の実施形態のメモリセル及びデバイスが、その他の現在のメモリデバイスにおいては利用不可能な電圧拡張性及び低消費電力レベルを提供することを可能にする。
【００４８】
図１Ａから１Ｃは、本発明の実施形態に従うフロントサイド１００及びバックサイド１３０、１４０電荷トラップ設計の両方におけるデュアルゲート又はバックサイドゲート不揮発性デバイス構造のバルクシリコン実装１００、１３０及びシリコンオンインシュレータ（ＳＯＩ）実装シリコンオンナッシング（ＳＯＮ）１４０の両方の物理的断面を詳細に示す。図１Ｆ及び１Ｇは、本発明の実施形態の電荷トラップゲートインシュレータスタック１２０、１５２のためのゲートインシュレータスタックの例を説明する。図１Ｄ及び１Ｅは、本発明の実施形態に従うフロントサイドトラップデュアルゲートメモリセル１００及びバックサイドトラップデュアルゲートメモリセル１３０の対応するバンドギャップ図を詳細に示す。
【００４９】
図１Ａには、バルクフロントサイドトラップデュアルゲートＮＦＥＴメモリセル１００が、基板１０２に形成されて示されている。メモリセル１００は、薄い又は厚いボディチャネル領域１０８に接触して、第１及び第２のソース／ドレイン領域１０４、１０６を有する。トップ又はフロントサイドゲートスタック１１０は、シリコンボディチャネル領域１０８の上に形成され、ボトム又はバックサイドゲートスタック１１２は、チャネル領域１０８の下に形成される。バックサイドゲートスタック１１２において、バックサイド制御ゲート又はアクセスゲート１２２は、基板１０２からバルクバックサイド制御ゲートとして形成され、基板１０２は、バルク又はシリコンオンインシュレータ（ＳＯＩ）基板のどちらかであってもよい。バックサイドゲートスタックのアクセスゲート領域１２２は、バックサイドゲート１２２とチャネル領域１０８との間に形成されたゲートインシュレータ層１１６によってボディチャネル１０８から絶縁されている。フロントサイドゲートスタック１１０のインシュレータスタック１２０は、チャネル領域１０８の真上に形成されたトンネルインシュレータ層１１８、トンネル層１１８の上に形成されたトラップ層１２６、トンネル層１１８の上に形成された電荷阻止層１２４、及び電荷阻止層１２４の上に形成された制御ゲート１１４を含む。トンネルインシュレータ層１１８は、非対称な段付きバンドギャッププロファイルにチャネル１０８及びトラップ層１２６を提供するために層状にした材料の１つ以上の層を含む。トラップ層１２６は、深いトラップ及び埋め込み金属ナノ結晶も任意で設けられてよい。フロントサイドゲートスタック１１０及びバックサイドゲートスタック１１２は、それぞれ、制御ゲート１１４と電荷阻止層１２４との間又はバックサイド制御ゲート１２２とインシュレータ層１１６との間に形成された任意的な保護層も含んでよい。
【００５０】
図１Ｂには、バルクバックサイドトラップデュアルゲートＮＦＥＴメモリセル１３０が、基板１０２に形成されて示されている。メモリセル１３０は、薄い又は厚いボディチャネル領域１０８に接触して、第１及び第２のソース／ドレイン領域１０４、１０６を有する。トップ又はフロントサイドゲートスタック１１０は、ボディチャネル領域１０８の上に形成され、ゲートインシュレータ層１１６によってボディチャネル１０８から絶縁されたアクセスゲート１１４を含む。ボトム又はバックサイドゲートスタック１１２は、チャネル領域１０８の下に形成される。バックサイドゲートスタック１１２において、バックサイド制御ゲート１２２は、基板１０２からバルクバックサイドゲートとして形成され、基板１０２は、バルク又はシリコンオンインシュレータ（ＳＯＩ）基板のどちらかであってもよい。ボトムゲートスタック１１２のインシュレータスタック１２０は、バルクバックサイド制御ゲート１２２としての基板１０２の上に形成された電荷阻止層１２４、電荷阻止層１２４の上に形成されたトラップ層／浮遊ゲート１２６、及び、直接チャネル領域１０８の下に、トラップ層１２４の上に形成されたトンネルインシュレータ層１１８を含む。トンネルインシュレータ層１１８は、非対称な段付きバンドギャッププロファイルにチャネル１０８及びトラップ層１２６を提供するために層状にした材料の１つ以上の層を含む。トラップ層１２６は、深いトラップ及び埋め込み金属ナノ結晶も任意で設けられてよい。フロントサイドゲートスタック１１０及びバックサイドゲートスタック１１２は、それぞれ、アクセスゲート１１４とインシュレータ層１１６との間又はバックサイド制御ゲート／基板１２２と電荷阻止層１２４との間に形成された任意的な保護層も含んでよい。
【００５１】
単結晶半導体膜の多層は、ＳＯＩ基板の真上だけでなく、バルクシリコン基板の真上に堆積されることが出来る。例えば、適当な厚さのゲルマニウムの層が、シリコン基板の真上に堆積され、その後にエピタキシャルに成長したシリコンのその他の層が続くことが出来る。下にあるゲルマニウム膜のリソグラフィパターニング及び選択的エッチングの組合せによって、トップシリコン膜の下に選択的局所ボイドを形成することが出来る。この技術は、１９９９年のＶＬＳＩ Ｔｅｃｈ．Ｄｉｇｅｓｔの２９頁のＭ Ｊｕｒｅｚａｋ等によって開発され、シリコンオンナッシング又はＳＯＮと呼ばれる。近年、Ｒ．Ｒａｎｉｃａ等が、ＳＯＮ上にＯＮＯ層を堆積することによってＰＭＯＳバックサイドトラップＳＯＮＯＳメモリを構築し特性化した（Ｒ．Ｒａｎｉｃａ等、ＩＥＥＥ Ｓｉｌｉｃｏｎ ｎａｎｏｅｌｅｃｔｒｏｎｉｃ ｗｏｒｋｓｈｏｐ、９９頁、２００４年）。本発明は、バルクシリコン及びＳＯＩにおける同様な技術を適用し、新規のシリコンオンナッシング（ＳＯＮ）デュアルゲート不揮発性メモリセルを創出する。
【００５２】
本発明の別の実施形態に関して、デュアルゲートフロントサイド又はバックサイドトラップ不揮発性メモリセルは、ＳＯＩ基板の埋め込み酸化物（ＢＯＸ）領域の上に形成された第１及び第２のソース／ドレイン領域を含む。非トラップゲートスタックの制御ゲート及び下にあるトラップフリーインシュレータは、完全に空乏化したＳＯＩ‐ＮＦＥＥＴデバイスと同様なシング‐ボディ（ｔｈｉｎｇ‐ｂｏｄｙ）ｐ型シリコンに隣接して形成される。薄浮遊ボディチャネルの反対側では、ＯＮＯ取り替え電荷トラップゲートインシュレータスタック及び制御ゲートが形成される。バックサイドゲートは、高濃度にドープされたＮ＋又はＰ＋ポリシリコン又は金属から構成され得る。電荷トラップＯＮＯ取り替え層は、電荷トラップゲートスタックの制御ゲートに隣接して形成された電荷阻止層、電荷阻止層に隣接して形成されたトラップ層、及びトラップ層に隣接して形成され且つ薄浮遊ボディチャネル領域をインターフェースするトンネルインシュータの１つ以上の副層から構成される。バックサイドゲート及びバックサイドゲートインシュレータスタックは、Ｒ．Ｒａｎｉｃａ等の引例によって概説されたように、シリコンオンナッシング（ＳＯＮ）実装と同様の方法によって形成される。トンネルインシュレータ層は、増加する伝導バンドオフセットの誘電体の１つ以上の層から構成される。薄ボディ実装は、上述されたように、短チャネルエフェクトに対する免疫を提供し、更なる形状サイズ縮小を支援する。
【００５３】
図１Ｃでは、シリコンオンインシュレータ（ＳＯＩ）シリコンオンナッシング（ＳＯＮ）バックサイドゲートＮＦＥＴメモリセル１４０が、シリコンオンナッシング（ＳＯＮ）設計を利用する基板１４２及び箱１７０上に形成されて示されている。シリコンオンナッシング（ＳＯＮ）設計は、デバイス１７２の浮遊ボディ（Ｐ‐シリコン／ゲルマニウム）の一部の範囲内にボイド１６４を形成して、結果として得られる回路素子への基板寄生性の効果を減少する。メモリセル１４０は、浮遊ボディチャネル領域１４８（１７２の一部である）と接触して、第１及び第２のソース／ドレイン領域１４４、１４６を有する。トップゲートスタック１５０は、チャネル領域１４８の真上に形成され、インシュレータ層１５６によってチャネルから絶縁されたアクセスゲート１５４を含む。トップゲートスタック１５０は、アクセスゲート１５４とインシュレータ層１５６の間に形成された任意的な保護層（図示せず）も含んでもよい。ボトムゲートインシュレータスタック１５２は、チャネル浮遊ボディ領域１４８の下に形成される。ボトムゲートインシュレータスタック１５２は、バックサイドゲート１６６の真上に形成された電荷阻止層１６２、電荷阻止層１６２の上に形成されたトラップ層／浮遊ゲート１６０を含む。１つ以上の層非対称バンドギャップトンネルインシュレータ１５８は、チャネル領域１４８の下に直接、トラップ層１６０の上に形成される。トンネルインシュレータ層１５８は、非対称な段付きバンドギャッププロファイルを提供するために層状にした材料の１つ以上の層を含む。トラップ層１６０は、深いトラップ及び埋め込み金属ナノ結晶も任意で設けられてよい。結果として得られる回路素子への基板寄生性の効果を減少するために設計された設計及び集積回路処理のその他の形を利用し、限定ではないがシリコンオンインシュレータ（ＳＯＩ）及びシリコンオンサファイア（ＳＯＳ）を含む本発明の実施形態は、本開示の利益によって当業者に知られて明らかとなることが留意されるべきである。図１Ｃのシリコンオンナッシング（ＳＯＮ）デュアルゲート不揮発性メモリセルのフロントサイドトラップバージョンも可能であり、本開示の利益によって当業者に明らかとなることも留意される。
【００５４】
図１Ｄは、本発明の実施形態に従う図１Ｂ及び１Ｃのバックサイドトラップメモリセル１３０、１４０のバンドギャップ図１７０を詳細に示す。図１Ｄでは、アクセスゲート１１４、１５４が、アクセスゲートインシュレータ層１１６、１５６によってボディ／チャネル１０８、１４８から分離される。トラップ層１２６、１６０は、非対称バンドギャップトンネル層１１８、１５８の１つ以上の層によってチャネル１０８、１４８から、及び、電荷阻止層１２４、１６２によってバックサイドゲート１６６／基板１０２から分離される。
【００５５】
図１Ｅは、本発明の実施形態に従う図１Ａのフロントサイドトラップメモリセル１００のバンドギャップ図１８０を詳細に示す。図１Ｅでは、バックサイドゲート／基板１０２が、バックサイドゲートインシュレータ層１１６によってボディ／チャネル１０８から分離される。トラップ層１２６は、非対称バンドギャップトンネル層１１８の１つ以上の層によってチャネル１０８から、及び電荷阻止層１２４によってワード線／アクセスゲート１１４から分離される。
【００５６】
図１Ｆは、本発明の実施形態の電荷トラップゲートインシュレータスタック１２０、１６８のＯＮＯ取り替えゲートインシュレータスタックの例を説明する。単一の酸素リッチシリコン酸窒化物１１８、１５８（＞４６原子百分率酸素、２０原子百分率窒素、屈折率γ＝１．５５、Ｋ＝５）は、ＳｉＯ２の３．２ｅＶと比較して２．８ｅＶを有するバリア高さを有するトンネル酸化物に取って代わり、それによって、プログラミング中に直接トンネル電子フルエンスを向上する。トラップ誘電体１２６、１６０は、より高密度（約１Ｅ１３／ｃｍ２）より深いトラップ（約１ｅＶの窒化物トラップ深さと比較して約１．７ｅＶのトラップ深さ）を提供する窒素リッチシリコン酸窒化物（約４０原子百分率窒素、２６原子百分率酸素、約γ＝１．８の屈折率、Ｋ＝７）の層である。電荷阻止層は、電子及びホールに対するＳｉＯ２と同程度のバリア、及び同時にＳｉＯ２（Ｋ〜＝４）と比較して約１０のＫ値を有するアルミナ（Ａｌ３Ｏ５）１２４、１６２によって取り替えられ、それによって、結果として得られるゲートインシュレータスタックの総ＥＯＴを減少する。トンネル酸素リッチ酸窒化物（γ＝１．５５）は、ＳｉＯ２と同様の非常に低いトラップ密度の特徴を有し、更にＳｉＯ２と比較して大幅に低い漏洩を有し、それによって、等価ＯＮＯゲートインシュレータスタックと比較して向上した保持を提供し、上記のスタックは、３分の２（２／３Ｘ）ＥＯＴを減少し、その結果として、速度、保持力、及び耐久性を向上しながら書き込み／消去電圧レベルを減少する。
【００５７】
図１Ｇは、より複雑なトンネル誘電体媒体１１８、１５８、より複雑なトラップ媒体１２６、１６０、及び高Ｋ電荷阻止媒体１２４、１６２を含む本発明の実施形態の電荷トラップゲートインシュレータスタック１２０、１６８の比較的もっと複雑な例の詳細を説明する。トンネル媒体１１８、１５８は、増加する伝導バンドオフセット及び高Ｋ値の誘電体の２つ以上の層から構成され、直接トンネル“バリア薄化”（トンネルインシュレータ層を横断して電界が印加される時より短い効果的なトンネル距離）を可能にし、それによって、減少した電界においてその層を横断する大幅に強化された電子搬送を促進する。トラップ媒体１２６、１６０は、高トラップ密度の内在的ディープトラップの高Ｋ誘電体層から構成され、埋め込み高仕事関数ナノドットによって強化されたトラッピングによって支援される。高Ｋ電荷阻止層１２４、１６２は、電子及びホールに対するＳｉＯ２と同程度のバリア、及び同時にＳｉＯ２（Ｋ〜＝４）と比較して約１０のＫ値を有するアルミナ（Ａｌ３Ｏ５）１２４、１６２であり、それによって、結果として得られるゲートインシュレータスタックの総ＥＯＴを減少する。等価ゲートインシュレータスタックのＥＯＴは、ＯＮＯゲートスタックと比較して３０％以上減少され、対応してプログラミング電圧レベルを低下する。
【００５８】
ＯＮＯ取り替えの多くのオプションには、電荷トラップゲートインシュレータスタック１２０、１６８が考慮され、（ａ）インシュレータスタックのより低いＥＯＴを達成し、それによって、電圧スケーリングを達成し；（ｂ）電子及びホールのためのバンドエンジニア非対称直接トンネルを達成し、トラップ側への低電圧、低エネルギー高速キャリア搬送を達成し、キャリアのバックトンネリングを減少し；（ｃ）高密度ディープエネルギートラップ材料を達成して保持力及び論理ウィンドウを達成し；ならびに（ｄ）電子及びホールのための高バリアエネルギーを有する高Ｋ、大きなバンドギャップ電荷阻止インシュレータを達成し、逆注入及び電荷損失を防止する。（ａ）、（ｃ）及び（ｄ）に関して、高Ｋインシュレータは、入射フィールドを減少し、それによってスタック信頼性を向上することが望ましい。望ましい方向への高速キャリア搬送に関し（項目（ｂ））、直接トンネル又はファウラノルドハイムトンネリングの強化が求められる。直接トンネリングは、トンネリング距離を減少すること（“バリア薄化”）によって及びバリアエネルギーを減少することによって強化され、一方後者はファウラノルドハイムトンネリングを強化する。その特定の例は、ここにおいて、本発明の様々な実施形態において詳述される。
【００５９】
具体的には、一実施形態において、トンネルインシュレータ層１１８、１５８は、材料の３つの層を含み、ＳｉＯ２（Ｋ＝４）の０．５ｎｍの第１の層は、チャネル領域１０８、１４８に隣接する約９ｅＶのバンドギャップを有し、それは１．１ｅＶのバンドギャップを有する。１ｎｍのＳｉＮ（バンドオフセット１．０３ｅＶ、Ｋ＝７）又はＡｌ２Ｏ３（バンドギャップ：８．８ｅＶ、Ｋ＝１０）の第２の層は、ＳｉＯ２の第１の層に隣接して形成される。１ｎｍのＨｆＯ２（バンドギャップ：４．５ｅＶ、Ｋ＝２４）の第３の層は、第２の層に隣接して形成される。
【００６０】
トラップ層１２０、１６０は、３．４〜４．０ｎｍの埋め込みコバルトナノドットを有する５〜７ｎｍのＴｉＯ２（約３．１５ｅＶのバンドギャップ、Ｋ＝６０）の層で形成され、結果として得られる大体０．３ｎｍのＥＯＴを有する。或いは、トラップ層は、ディープトラップ（Ｅｔ＞１．０ｅＶ）を含む適当な厚さの窒化アルミニウム（ＡＩＮ、Ｋ＝１５）又は窒素リッチＳｉＯＮ（約γ＝１．８の屈折率及びＫ＝７）の単層でも可能である。電荷阻止層１２２、１６２は、０．６７ｎｍと低いＥＯＴを有する、１０ｎｍのＡｌ２Ｏ３（バンドギャップ：８．８ｅＶ、Ｋ＝１０）ＨｆＳｉＯＮ（バンドギャップ：６．９ｅＶ、Ｋ＝１７）、Ｐｒ２Ｏ３（バンドギャップ：３．９ｅＶ、Ｋ＝３０）、ＴｉＯ２（バンドギャップ：３．１５ｅＶ、Ｋ＝６０）で形成される。フロントサイドゲート１１４、１５４及びバックサイドゲート１６６（実施形態において、分離したバックサイドゲートを有する）は、典型的に、ポリシリコン、タングステン、イリジウム、又はアルミニウムにより形成され、ＨｆＮ、ＴａＮ、ＴｉＮ、又はＩｒＯ２の薄層等の初期保護層を含んでもよい。
【００６１】
他の実施形態でも、トンネルインシュレータ層１１８、１５８は、材料の３つの層を含み、ＳｉＯ２（Ｋ＝４）の０．５ｎｍの第１の層は、チャネル領域１０８に隣接して形成された約９ｅＶのバンドギャップを有し、それは１．１ｅＶのバンドギャップを有する。１ｎｍのＳｉＮ（バンドオフセット１．０３ｅＶ、Ｋ＝７）又は酸素リッチシリコン酸窒化物、ＳｉＯＮ、（約γ＝１．５５の屈折率、バンドギャップ７．３ｅＶ、及びＫ＝５）又はＡｌ２Ｏ３（バンドギャップ：８．８ｅＶ、Ｋ＝１０）の第２の層は、ＳｉＯ２の第１の層に隣接して形成される。１．５ｎｍのＨｆＯ２（バンドギャップ：４．５ｅＶ、Ｋ＝２４）の第３の層は、第２の層に隣接して形成される。これら３つの層の実効酸化膜厚（ＥＯＴ）は、１．３２ｎｍと低くすることが出来る。酸素リッチシリコン酸窒化物（ＳｉＯＮ、約γ＝１．５５の屈折率）は、＞＝４６％の原子酸素濃度を有し、一方で、その原子状シリコン濃度は＜＝３３％である。対応する窒素リッチシリコン酸窒化物（ＳｉＯＮ、約γ＝１．８の屈折率）は、＜＝２５％の原子酸素濃度を有し、一方で、原子窒素濃度は約４０％である。
【００６２】
トラップ層１２０、１６０は、３．５〜４．０ｎｍの埋め込みコバルトナノドットを有する６ｎｍのＨｆＯ２の層から形成され、結果として得られる０．３ｎｍのＥＯＴを有する。電荷阻止層１２２、１６２は、０．６７ｎｍのＥＯＴを有する１０ｎｍのＴｉＯ２（Ｋ＝６０）で形成される。フロントサイドゲート電極１１４、１５４及び／又はバックサイドゲート電極１６６は、保護層としての１０ｎｍのＴｉＮ及びドープポリシリコンで形成される。
【００６３】
上で詳述したように、多数のインシュレータは、酸化物、混合酸化物、窒化物、及びケイ酸塩系からのインシュレータを限定はしないが含む、本発明の実施形態のトンネル層において利用されることが出来るということが留意されるべきである。
【００６４】
前に述べたように、二つの共通タイプのＥＥＰＲＯＭ及びフラッシュメモリアレイアーキテクチャは、いわゆる相似の“ＮＡＮＤ”及び“ＮＯＲ”アーキテクチャであり、各基本的なメモリセル構成は、対応する論理ゲート設計を有する。ＮＯＲアレイアーキテクチャにおいて、メモリアレイの浮遊ゲートメモリセルは、ＲＡＭ又はＲＯＭと同様なマトリクスに配列される。アレイマトリクスの各浮遊ゲートメモリセルのゲートは、ワード選択線（ワード線）に対して行によって結合され、それらのドレインは列ビット線に結合される。各浮遊ゲートメモリセルのソースは、典型的に、共通ソース線に結合される。ＮＯＲアーキテクチャ浮遊ゲートメモリアレイは、それらのゲートに結合されたワード線を選択することによって浮遊ゲートメモリセルの行を活性化する行デコーダによってアクセスされる。選択されたメモリセルの行は、次に、それらのプログラム化された状態に応じて、結合されたソース線から結合された列ビット線への異なる電流を流すことによって、列ビット線上にそれらの記憶されたデータ値を置く。ビット線の列ページが選択されて感知され、個々のデータワードが、列ページから感知されたデータワードから選択され、メモリから伝達される。
【００６５】
ＥＥＰＲＯＭ又はフラッシュＮＡＮＤアレイアーキテクチャは、マトリクスに浮遊ゲートメモリセルのそのアレイも配列し、アレイの各浮遊ゲートメモリセルのゲートは、ワード線に対して行によって結合されるようにする。しかしながら、各メモリセルは、ソース線及び列ビット線に直接には結合されない。代わりに、アレイのメモリセルは、典型的には８、１６、３２、又はそれぞれそれより多くのストリングになるように一緒に配列され、ストリング中のメモリセルは、共通ソース線と列ビット線との間で、ソースからドレインへ、直列にともに結合される。これは、ＮＡＮＤアレイアーキテクチャが、同等のＮＯＲアレイよりも高いメモリセル密度を有することを可能にするが、概してより遅いアクセス速度及びプログラミング複雑性の代償をともなう。
【００６６】
ＮＡＮＤアーキテクチャ浮遊ゲートメモリアレイは、それらのゲートに結合されたワード選択線を選択することによって浮遊ゲートメモリセルの行を活性化する行デコーダによってアクセスされる。加えて、各ストリングの非選択のメモリセルのゲートに結合されたワード線も駆動される。しかしながら、各ストリングの非選択のメモリセルは、典型的に、パストランジスタとしてそれらを作動するためにより高いゲート電圧によって駆動され、それらが、それらの記憶されたデータ値によって規制されない方法で電流を通過させることを可能にする。電流は、次に、ソース線から列ビット線へ直列の結合されたストリングの各浮遊ゲートメモリセルを介して流れ、選択されて読み出される各ストリングのメモリセルによってのみ規制される。これにより、その列ビット線上に選択されたメモリセルの行の電流エンコード記憶データ値を置く。ビット線の列ページが選択されて感知され、その後個々のデータワードが、列ページから感知されたデータワードから選択され、メモリデバイスから伝達される。
【００６７】
図２Ａは、本発明の実施形態のフロントサイドトラップデュアルゲートメモリセル２０２を利用する、本発明の実施形態のＥＥＰＲＯＭ又はフラッシュメモリデバイスの簡易化されたＮＡＮＤアーキテクチャ浮遊ノード又はトラップ層メモリアレイ２００の概略図を示す。図２ＡのＮＡＮＤアーキテクチャメモリアレイ２００は、例示を目的としており、制限するものとして捉えられるべきではないこと、及び、本発明の実施形態のバックサイドトラップデュアルゲートメモリセルを利用するＮＡＮＤアーキテクチャメモリアレイも可能であり、本開示の利益によって当業者に明らかとなることが留意されるべきである。
【００６８】
図２Ａでは、一連のＮＡＮＤメモリストリング２２０が、アレイ２００に配列され、ビット線２１２及びソース線２１４に結合される。図２Ｂに詳細に示されるように、各ＮＡＮＤメモリストリング２２０において、本発明の実施形態の一連のフロントサイドトラップデュアルゲートメモリセル２０２は、ソースからドレインへ共に結合され、ＮＡＮＤストリング２２０（典型的には８、１６、３２、又はそれより多いセルを有する）を形成する。上述したように、各デュアルゲートメモリセルＦＥＴ２０２は、チャネル領域の上に形成されたトップ又はフロントサイドゲートインシュレータスタック及びチャネル領域の下に形成されたボトム又はバックサイドゲートインシュレータスタックを有する。フロントサイドゲートインシュレータスタックは、薄ボディチャネル領域の上部の複合非対称バンドギャップトンネルインシュレータ層、トンネルインシュレータ層上に形成された浮遊ノード／トラップ層、トラップ層の上に形成された電荷阻止インシュレータ層、及び電荷阻止層の上に形成された制御ゲートからなる。バックサイドゲートインシュレータスタックは、基板の上部の薄ボディチャネル領域の下に形成されたインシュレータ層からなり、バックサイドゲートの場所及び機能を取る。更にこのモードの動作を可能にするため、本発明の一実施形態では、メモリの各ＮＡＮＤアーキテクチャメモリストリング２２０は、分離トレンチに形成され、各分離トレンチの基板が、プログラミング及び消去のために個々にバイアスされることを可能にする。本発明の他の実施形態において、個々のバックサイドゲートは、電荷阻止インシュレータの下に形成されることが出来、バックサイドゲート制御線に結合されることが留意されるべきである。ワード線２０６は、ＮＡＮＤストリング２２０を介して結合し、各メモリストリング２２０における単一メモリセル２０２が選択されることを可能にする隣接するメモリセル２０２の制御ゲートを結合する。各ＮＡＮＤメモリストリング２２０において、Ｎ＋ドープ領域が、各ゲートインシュレータスタックの間に形成され、隣接するメモリセル２０２のソース及びドレイン領域を形成し、加えてコネクタとして動作してＮＡＮＤストリング２２０のセルを共に結合する。本発明の一実施形態では、Ｎ＋ドープ領域は除かれて、単一チャネル領域がＮＡＮＤメモリストリング２２０の下に形成され、個々のメモリセル２０２を結合する。各ＮＡＮＤメモリストリング２２０は結合されて、各ＮＡＮＤ浮遊ノードストリングの片側端に形成されるゲート２０４を選択し、ビット線２１２及びソース線２１４に各ＮＡＮＤ浮遊ノードストリング２２０の反対側端を選択的に結合する。選択ゲート２０４は、それぞれ、ゲート選択線、選択ゲートドレイン｛ＳＧ（Ｄ）｝２１０及び選択ゲートソース｛ＳＧ（Ｓ）｝２０８に結合され、選択ゲート２０４を介して、それぞれ、ビット線２１２及びソース線２１４へのＮＡＮＤストリングの結合を制御する。図２Ａ及び２Ｂには、バックサイドゲート／基板接続２２２が、各ＮＡＮＤストリング２２０のバックサイドゲートに結合されて示され、各ＮＡＮＤストリング３２０のメモリセル２０２が、アクセスされ、プログラム化され、及び消去されることを可能にする。上述したように、基板接続２２２を利用する代わりに、個々のバックサイドゲート制御線が、形成されて利用され、形成されたバックサイドゲートにプログラミング及び消去電圧を印加することが留意されるべきである。
【００６９】
図２Ｃは、本発明の実施形態のバックサイドトラップＮＡＮＤメモリストリング２２０を詳細に示す。図２Ｃでは、本発明の実施形態の一連のバックサイドトラップデュアルゲートメモリセル２０２が、ソースからドレインへ共に結合され、ＮＡＮＤストリング２２０を形成する。各デュアルゲートメモリセルＦＥＴ２０２は、チャネル領域の上に形成されたトップ又はフロントサイドゲートインシュレータスタック及びチャネル領域の下に形成されたボトム又はバックサイドゲートインシュレータスタックを有する。上述したように、バックサイドゲートインシュレータスタックは、チャネル領域の下に形成された１つ以上の層を有する非対称バンドギャップトンネルインシュレータ層、トンネルインシュレータの下に形成された浮遊ノード／トラップ層、基板の上部のトラップ層の下に形成された電荷阻止インシュレータ層からなり、バックサイドゲートの場所及び機能を取る。一実施形態では、メモリの各ＮＡＮＤアーキテクチャメモリストリング２２０は、分離トレンチに形成され、各分離トレンチの基板が、プログラミング及び消去のために個々にバイアスされることを可能にする。本発明の他の実施形態において、個々のバックサイドゲートは、電荷阻止インシュレータの下に形成されることが出来、バックサイドゲート制御線に結合されることが留意されるべきである。フロントサイドゲートインシュレータスタックは、チャネル領域の上部に形成されたインシュレータ層、及びインシュレータの上に形成されたアクセスゲート２０６（典型的にはワード線２０６に一体的に形成され、制御ゲート線としても知られる）からなる。図２Ｃでは、基板接続２２２が、各ＮＡＮＤストリング２２０のバックサイドゲートに結合されて示され、各ＮＡＮＤストリング２２０のメモリセルが、プログラム化及び消去されることを可能にする。上述したように、基板接続２２２を利用する代わりに、個々のバックサイドゲート制御線が形成されて利用され、形成されたバックサイドゲートに、アクセス、プログラミング、及び消去電圧を印加することができることが留意されるべきである。
【００７０】
本発明の一実施形態では、特定のセルに書き込むため、選択されたＮＡＮＤメモリセルストリングに結合されたビット線は、典型的に、低電圧及び接地電位に結合されたソースに保持される。プログラム化されるべき選択されたＮＡＮＤメモリセルストリングは、その選択ゲートを活性化することを介して選択される。無電荷トラップゲートスタックの基板／制御ゲート（バックサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるフロントサイドゲート又はフロントサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるバックサイドゲート）は、適切な電位に上げられて、そのゲート酸化物界面で薄ボディチャネル領域を反転し、伝導チャネルを形成する。書き込まれるべきセルのための電荷トラップゲートスタックの制御ゲートは、プログラミング電圧に上げられ、一方全てのその他の電荷トラップゲートスタック制御ゲートは、接地又は適切な電圧レベルのどちらかに保持されて妨害を回避する。電子が薄ボディチャネル領域からチャネルトラップ層へ注入され、選択されたメモリセルの閾値電圧を上げる。基板から形成されたバックサイド制御ゲート、又はＮＡＮＤメモリセルストリングのメモリセルの全てを介して結合するバックサイド制御ゲートを有する、バックサイドトラップデュアルゲート不揮発性メモリセルにおいて、選択されたメモリセルの無電荷トラップ（フロントサイド）制御ゲートは、プログラミング電圧まで上げられ、（バックサイド）電荷トラップゲートスタックを介して個別プログラミングを適用するために利用され得ることが留意されるべきである。
【００７１】
選択されたデュアルゲート不揮発性メモリセルは、電荷トラップゲートスタックの制御ゲート上に単独で又は電圧電位の上昇と組み合わせて、無電荷トラップゲート（バックサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるフロントサイドゲート又はフロントサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるバックサイドゲート）に印加された相対的電圧電位を上昇させることによって読み出すことが出来る。各ストリングの非選択のメモリセルの電荷トラップゲートスタック及び／又は無電荷トラップゲートスタックの制御ゲートも、パストランジスタとしてそれらを作動するためにより高いゲート電圧に、典型的に駆動され、それらが、それらの記憶されたデータ値によって規制されない方法で電流を通過させることを可能にする。電流は、次に、ソース線から列ビット線へ直列結合されたストリングの各デュアルゲート不揮発性メモリセルを介して流れ、読み出されるべき選択された各ストリングのメモリセルによってのみ規制される。
【００７２】
消去のため、ストリングにおける電荷トラップゲートスタック（バックサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるバックサイドゲート又はフロントサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるフロントサイドゲート）の全ての制御ゲートは、接地又は低電圧及び、消去電圧にまで上昇されたチャネルボディに結合され、ホールをトラップ層にトンネルし、ＮＡＮＤメモリセルストリングのメモリセルを消去する。
【００７３】
本発明のＮＡＮＤメモリセルストリング実施形態におけるフロントサイド及びバックサイドトラップデュアルゲート不揮発性メモリセルを読み出す、書き込む、及び消去するその他の方法が可能であり、本開示の利益によって当業者に明らかになるということが留意されるべきである。
【００７４】
図３Ａ及び３Ｂは、先行技術のＮＡＮＤ浮遊ゲートメモリアレイの単純化した上面図及び側面図を詳細に示す。図３Ａは、一連のＮＡＮＤメモリストリング３２０を有するＮＡＮＤアーキテクチャメモリアレイ３００の上面図を詳細に示し、ＮＡＮＤメモリストリング３２０を詳細に示す、ＮＡＮＤアレイ３００の側面図が図３Ｂに示される。図３Ａ及び３Ｂでは、一連の浮遊ゲートメモリセル３０２は、直列のＮＡＮＤストリング３２０（典型的に８、１６、３２、又はより多くのセル）に共に結合される。各メモリセル３０２は、基板３２２の上部のトンネルインシュレータ、トンネルインシュレータ上に形成された浮遊ゲート、浮遊ゲートの上に形成されたインターゲートインシュレータ、及びインターゲートインシュレータの上に形成された制御ゲート３０６（典型的には制御ゲート線に形成され、ワード線としても知られる）でできたゲートインシュレータスタックを有する。Ｎ＋ドープ領域は、各ゲートインシュレータスタック間に形成され、隣接する浮遊ゲートメモリセルのソース／ドレイン領域を形成し、加えて、コネクタとして作動してＮＡＮＤストリング３２０のセルをともに結合する。ゲート選択線３０８、３１０に結合された選択ゲート３０４は、ＮＡＮＤストリング３２０の片側端に形成され、ビット線３１２及びソース線３１４にＮＡＮＤストリング３２０の反対の端を選択的に結合する。
【００７５】
図４Ａ及び４Ｂは、本発明の一実施形態のＮＡＮＤアレイの単純化した上面図及び側面図を詳細に示す。図４Ａは、本発明の実施形態の一連のＮＡＮＤメモリストリング４２０を有するＮＡＮＤアーキテクチャメモリアレイ４００の上面図を詳細に示す。図４Ｂは、ＮＡＮＤアレイ４００の側面断面図を詳細に示し、ＮＡＮＤメモリストリング４２０を詳細に示す。図４Ａ及び４Ｂでは、一連のフロントサイドトラップデュアルゲート不揮発性メモリセル４０２は、一連のＮＡＮＤストリング４２０（典型的に８、１６、３２、又はより多くのセル）に共に結合される。上述したように、各デュアルゲートメモリセルＦＥＴ４０２は、チャネル領域４３０の上に形成されたトップ又はフロントサイドゲートインシュレータスタック４３８及びチャネル領域４３０の下に形成されたボトム又はバックサイドゲートインシュレータスタックを有する。フロントサイドゲートインシュレータスタック４３８は、薄ボディチャネル領域４３０の上部の複合非対称バンドギャップトンネルインシュレータ層、トンネルインシュレータ層上に形成された浮遊ノード／トラップ層、トラップ層の上に形成された電荷阻止インシュレータ層、及び電荷阻止層の上に形成された制御ゲートからなる。バックサイドゲートインシュレータスタックは、基板４２２の上部の薄ボディチャネル領域４３０の下に形成されたインシュレータ層４３２からなり、バックサイドゲート４３６の場所及び機能を取る。本発明の一実施形態では、メモリの各ＮＡＮＤアーキテクチャメモリストリング４２０は、分離トレンチに形成され、各分離トレンチの基板４２２が、プログラミング及び消去のために個々にバイアスされることを可能にする。ワード線制御ゲート４０６は、フロントサイドゲートインシュレータスタック４３８の上に形成される。薄ボディチャネル領域４３０は作動してＮＡＮＤメモリストリング４２０の隣接するメモリセル４０２を共に結合する。一実施形態において、任意のＮ＋ドープ領域４３４が、各メモリセル４０２間の薄ボディチャネル領域４３０に形成され、隣接するセル間に低抵抗直列伝導路を形成する。ゲート選択線４０８、４１０に結合された選択ゲート４０４は、ＮＡＮＤストリング４２０の片側端に形成され、ビット線４１２及びソース線４１４にＮＡＮＤストリング４２０の反対の端を選択的に結合する。薄ボディチャネル領域４３０は、選択ゲート４０４のソース及びドレイン領域４４０と接触しており、薄ボディチャネル領域４３８におけるキャリアのチャネルの形成を容易にすることが留意されるべきである。本発明の他の実施形態において、個々のバックサイドゲート４３６は、バックサイドゲートインシュレータ４３２の下に形成されて、バックサイドゲート制御線に結合されることが出来ることも留意される。図４Ａ及び４ＢのＮＡＮＤアーキテクチャメモリアレイ４００は例示の目的であること、及び、本発明の実施形態のバックサイドトラップデュアルゲートメモリセルを利用するＮＡＮＤアーキテクチャメモリアレイ４００も可能であり、本開示の利益によって当業者に明らかになることは更に留意される。メモリアレイにおけるサブ機能の細部の形成を可能にする方法が開示されており、減少された形状のワード線４０６、メモリセル４０２を可能にし、図４Ａ及び４ＢのＮＡＮＤメモリアレイ４００のＮ＋拡散４３４を分離することが留意されるべきである。対称的サブ機能要素を形成するそのような方法は、１９８８年１０月１１日に発行された“ＦＯＲＭＡＴＩＯＮ ＯＦ ＶＡＲＩＡＢＬＥ ＷＩＤＴＨ ＳＩＤＥＷＡＬＬ ＳＴＲＵＣＴＵＲＥＳ”と題する米国特許第４，７７６，９２２号において詳述されている。
【００７６】
典型的には酸化物インシュレータで形成された絶縁領域は、ＮＡＮＤアーキテクチャメモリセルストリング４２０同士間で使用されて各ストリング４２０をその隣接ストリングから絶縁することが出来ることも留意される。これらの絶縁領域は、基板４２２に延長されてＰウェルの形成を可能にすることが出来、各Ｐウェルは、アレイ４００のその他のストリング又は行から絶縁された状態でバイアスされることが出来る単一ＮＡＮＤアーキテクチャメモリセルストリング４２０を含む。制御ゲート／ワードアドレス線４０６及び選択線４０８、４１０は、これらの絶縁領域を横断することが出来、各制御ゲート／ワードアドレス線４０６及び選択線４０８、４１０が、ＮＡＮＤアーキテクチャメモリセルストリング４２０の多数の行を横断してそれぞれメモリセル４０２及び選択ゲート４０４の動作を制御するようにすることも留意される。
【００７７】
図５Ａから５Ｃは、本発明の他の実施形態のフロントサイド及びバックサイドトラップＮＡＮＤアレイの単純化した上面図及び断面図を詳細に示す。図５Ａは、本発明の実施形態の一連のＮＡＮＤメモリストリング５２０を有するＮＡＮＤアーキテクチャメモリアレイ５００の上面図を詳細に示す。図５Ｂは、ＮＡＮＤアレイ５００の断面側面図を詳細に示し、結合した一連のバックサイドトラップデュアルゲート不揮発性メモリセル５０２を有するＮＡＮＤメモリストリング５２０を詳細に示す。図５Ｃは、フロントサイドトラップデュアルゲート不揮発性メモリセル５０２ＮＡＮＤメモリストリング５２０を有するＮＡＮＤアレイ５００の断面側面図を詳細に示す。
【００７８】
図５Ｂでは、一連のバックサイドトラップデュアルゲート不揮発性メモリセル５０２が、一連のＮＡＮＤストリング５２０（典型的に８、１６、３２、又はより多くのセル）に共に結合される。上述したように、各デュアルゲートメモリセルＦＥＴ５０２は、チャネル領域５３０の真上に形成されたトップ又はフロントサイドゲートインシュレータスタック、及びチャネル領域５３０の下に形成されたボトム又はバックサイドゲートインシュレータスタック５３８を有する。バックサイドゲートインシュレータスタック５３８は、薄ボディチャネル領域５３０の下に形成された複合非対称バンドギャップトンネルインシュレータ層、トンネルインシュレータ層の下に形成された浮遊ノード／トラップ層、バックサイドゲート５３６として作動する基板５２２上のトラップ層の下に形成された電荷阻止インシュレータ層からなる。フロントサイドゲートインシュレータスタックは、薄ボディチャネル領域５３０の上に形成されたインシュレータ層５３２からなる。ワード線制御ゲート５０６は、フロントサイドゲートインシュレータ層５３２の上に形成される。図５Ａから５Ｃでは、ワード線５０６は、交互に並ぶ“Ｔ”パターンで形成され、１ワード線５０６ごとに、隣接するワード線５０６と重なる“Ｔ”形状に形成され、緊密なアレイ空間及び“Ｔ”形状のワード線５０６の全抵抗の減少を可能にする。薄ボディチャネル領域５３０は、作動してＮＡＮＤメモリストリング５２０の隣接するメモリセル５０２をともに結合する。ゲート選択線５０８、５１０に結合された垂直選択ゲート５０４が、ＮＡＮＤストリング５２０の片側端のトレンチに形成され、ビット線５１２及びソース線５１４にＮＡＮＤストリング５２０の反対の端を選択的に結合する。垂直選択ゲート５０４は、インシュレータの上に形成された制御ゲートを有するトレンチの側壁上に形成されたインシュレータからなるゲートインシュレータスタックを有する。各垂直選択ゲート５０４のチャネル長は、トレンチの深さによって決定され、最小形状によっては決定されず、チャネル長が、短チャネル長の問題を回避することができるように設計されることを可能にすることが留意されるべきである。選択ゲート５０４のゲートインシュレータスタックは、トレンチ上へのゲートインシュレータスタックの各材料の連続的レイヤリング及び異方的エッチングによって形成される。薄ボディチャネル領域５３０は、選択ゲート５０４のソース及びドレイン領域５４０と接触しており、薄ボディチャネル領域５３０におけるキャリアのチャネルの形成を容易にすることが留意されるべきである。これらソース／ドレイン領域５４０は、選択ゲートトレンチの底に形成され、バックサイドゲートインシュレータスタック５３８及びチャネルボディ５３０と接触する。ソース線５１４及びビット線５１２の接点は、選択ゲートトレンチの底部において選択ゲート５０４ソース／ドレイン領域５４０に結合し、更なるアレイサイズ縮小を可能にする。本発明の別の実施形態において、個々のバックサイドゲート５３６は、バックサイドゲートインシュレータスタック５３８の下に形成され、バックサイドゲート制御線に結合されることが出来ることが留意されるべきである。
【００７９】
図５Ｃでは、一連のフロントサイドトラップデュアルゲート不揮発性メモリセル５０２は、一連のＮＡＮＤストリング５２０（典型的に８、１６、３２、又はより多くのセル）にともに結合される。上述したように、各デュアルゲートメモリセルＦＥＴ５０２は、チャネル領域５３０の上に形成されたトップ又はフロントサイドゲートインシュレータスタック５３８、及びチャネル領域５３０の下に形成されたボトム又はバックサイドゲートインシュレータスタックを有する。フロントサイドゲートインシュレータスタック５３８は、薄ボディチャネル領域５３０の上部の複合非対称バンドギャップトンネルインシュレータ層、トンネルインシュレータ層上に形成された浮遊ノード／トラップ層、トラップ層の真上に形成された電荷阻止インシュレータ層、及び電荷阻止層の上に形成された制御ゲートからなる。バックサイドゲートインシュレータスタックは、基板５２２の上部の薄ボディチャネル領域５３０の下に形成されたインシュレータ層５３２からなり、バックサイドゲート５３６の場所及び機能を取る。本発明の一実施形態では、メモリの各ＮＡＮＤアーキテクチャメモリストリング５２０は、分離トレンチに形成され、各分離トレンチの基板５２２が、プログラミング及び消去のために個々にバイアスされることを可能にする。交互に並ぶ“Ｔ”ワード線制御ゲート５０６が、フロントサイドゲートインシュレータスタック５３８の上に形成される。薄ボディチャネル領域５３０は作動してＮＡＮＤメモリストリング５２０の隣接するメモリセル５０２をともに結合する。ゲート選択線５０８、５１０に結合された垂直選択ゲート５０４が、ＮＡＮＤストリング５２０の片側端のトレンチに形成され、ビット線５１２及びソース線５１４にＮＡＮＤストリング５２０の反対の端を選択的に結合する。薄ボディチャネル領域５３０は、選択ゲート５０４のソース及びドレイン領域５４０と接触しており、薄ボディチャネル領域５３８におけるキャリアのチャネルの形成を容易にすることが留意されるべきである。本発明の他の実施形態において、個々のバックサイドゲート５３６は、バックサイドゲートインシュレータ５３２の下に形成され、バックサイドゲート制御線に結合されることが出来ることも留意される。
【００８０】
図４Ａから４Ｂ及び５Ａから５Ｃから分かるように、ＮＡＮＤアーキテクチャメモリストリング４２０及び５２０では、各平面のメモリセルトランジスタ４０２、５０２は、２Ｆ正方形のエリアを占有する。“Ｆ”は、特定のプロセス技術における最小解像可能溶解フォトリソグラフィック寸法（ｍｉｎｉｍｕｍ ｒｅｓｏｌｖａｂｌｅ ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃ ｄｉｍｅｎｓｉｏｎ）である。２つの垂直に形成された選択トランジスタ及びビット線又はソース線の接点は、単一平面選択トランジスタが占有するエリア（上方から見た時４Ｆ正方形のエリアであり、各トランジスタは２Ｆ正方形のエリアを有する）を占有する。各メモリセルトランジスタは、２ビットのデータまで記憶できるので、データ記憶密度は各２Ｆ正方形単位エリア当たり１ビットに近づく。従って、例えば、Ｆ＝０．１ミクロンならば、記憶密度は、１平方センチメートル当たり５．０ｘギガビットまでになることが可能である。
【００８１】
図６は、ホスト６０２に結合された本発明の不揮発性ＮＡＮＤアーキテクチャフロントサイド又はバックサイドトラップメモリデバイス６００を組み込むシステム６２８の略図を示し、典型的には処理デバイス又はメモリコントローラである。不揮発性メモリデバイス６００は、それぞれ処理デバイス６０２に結合されてメモリ読み出し及び書き込みアクセスを可能にするアドレスインターフェース６０４、制御インターフェース６０６、及びデータインターフェース６０８を含むインターフェース６３０を有する。組み合わされたアドレス／データバス等の、本発明の実施形態によって利用されることが出来るその他のメモリインターフェース６３０が存在し、本開示の利益よって当業者に明らかになることが留意されるべきである。本発明の一実施形態において、インターフェース６３０は、ＳＤＲＡＭ又はＤＤＲ‐ＳＤＲＡＭインターフェース等の、同期メモリインターフェースである。不揮発性メモリデバイスに対して内在的な、内部メモリコントローラ６１０は内部動作を命令し；不揮発性メモリアレイ６１２を管理し、ＲＡＭ制御レジスタ及び不揮発性消去ブロック管理レジスタ６１４を更新する。ＲＡＭ制御レジスタ及びテーブル６１４は、不揮発性メモリデバイス６００の動作中に内部メモリコントローラ６１０によって利用される。不揮発性メモリアレイ６１２は、一連のメモリバンク又はセグメント６１６を含む。各バンク６１６は、一連の消去ブロック（図示せず）に論理的に組織される。メモリアクセスアドレスは、不揮発性メモリデバイス６００のアドレスインターフェース６０４で受信され、行及び列アドレス部分に分割される。本発明の一実施形態において、不揮発性メモリ６００は、汎用又は理想的メモリとしてホスト６０２によって利用され、システム６２８においてＲＡＭ及びＲＯＭの両方を取り替える。
【００８２】
読み出しアクセスの際、行アドレスは、行デコード回路６２０によってラッチされデコードされ、選択されたメモリバンクにわたってメモリセルの行／ページ（図示せず）を選択して活性化する。メモリセルの選択された行の出力においてエンコードされたビット値は、ローカルビット線（図示せず）及びグローバルビット線（図示せず）に結合され、メモリバンクに関連したセンス増幅器６２２によって検知される。アクセスの列アドレスは、列デコード回路６２４によってラッチされてデコードされる。列デコード回路６２４の出力は、個々の読み出しセンス増幅器６２２の出力に結合された内部データバス（図示せず）から望ましい列データを選択し、それらを、データインターフェース６０８を介してメモリデバイス６００からの転送のためＩ／Ｏバッファ６２６へ結合する。
【００８３】
書き込みアクセスの際、行デコード回路６２０は行ページを選択し、列デコード回路６２４は書き込みセンス増幅器６２２を選択する。書き込まれるべきデータ値は、列デコード回路６２４によって選択された書き込みセンス増幅器６２２へ内部データバスを介してＩ／Ｏバッファ６２６から結合され、メモリアレイ６１２の選択された不揮発性メモリセル（図示せず）に書き込まれる。書き込まれたセルは、次に、行及び列デコード回路６２０、６２４及びセンス増幅器６２２によって再選択され、それらが読み出されて、正確な値が選択されたメモリセルにプログラム化されたことが確認出来るようにする。
【００８４】
本発明の実施形態に従うその他のメモリセル、メモリストリング、アレイ、及びメモリデバイスが可能であり、本開示の利益によって当業者に明らかになることが留意されるべきである。
【００８５】
（結論）
ＮＡＮＤメモリアレイアーキテクチャにおいてフロントサイド又はバックサイド電荷トラップゲートスタック構成におけるチャネル領域の上方又は下方に配置されたバンドエンジニアゲートスタックを有するデュアルゲート（又はバックサイドゲート）不揮発性メモリセルを利用する不揮発性メモリデバイス及びアレイが記述された。本発明の実施形態の浮遊ノードメモリセルの非対称又は直接トンネルバリアを有するバンドギャップエンジニアゲートスタックは、電子及びホールによる低電圧トンネリングプログラミング及び効率的消去を可能にし、一方で、良好な電荷保持のための高電荷阻止バリア及びディープキャリアトラップサイトを維持する。直接トンネリングプログラム及び効率的消去能力は、高エネルギーキャリアからのゲートスタック及び結晶格子への損傷を減少し、書き込み疲労及び漏洩問題を減少し、デバイス寿命を高め、一方で、進行的なリソグラフィック及び形状サイズスケーリングを利用することが出来るメモリセルを可能にする。一実施形態において、メモリセルアーキテクチャは、縮小した形状のワード線及び一体垂直選択ゲートを利用する改良した高密度メモリデバイス又はアレイを可能にする。本発明のメモリセル実施形態は、単一メモリセルにおけるビットストレージの多重レベル、及びフロント又はバックサイド制御ゲートからのホール注入による消去を可能にする。
【００８６】
特定の実施形態がここに説明されて記述されたが、同一の目的を達成すると解釈されるあらゆるアレンジメントが示された特定の実施形態と置き換えられてもよいことは、当業者によって理解される。この出願は、本発明のあらゆる改造又は変化を対象とすることが意図されている。従って、この発明はクレーム及びそれの均等物によってのみ限定されることが明確に意図されている。
【図面の簡単な説明】
【００８７】
【図１Ａ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｂ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｃ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｄ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｅ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｆ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｇ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図２Ａ】本発明の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングの図を詳述する。
【図２Ｂ】本発明の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングの図を詳述する。
【図２Ｃ】本発明の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングの図を詳述する。
【図３Ａ】先行技術のＮＡＮＤアーキテクチャ浮遊ゲートメモリアレイを詳述する。
【図３Ｂ】先行技術のＮＡＮＤアーキテクチャ浮遊ゲートメモリアレイを詳述する。
【図４Ａ】本発明の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングを詳述する。
【図４Ｂ】本発明の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングを詳述する。
【図５Ａ】本発明のその他の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングを詳述する。
【図５Ｂ】本発明のその他の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングを詳述する。
【図５Ｃ】本発明のその他の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングを詳述する。
【図６】本発明の実施形態に従うメモリデバイスを有するシステムを詳述する。
【技術分野】
【０００１】
本発明は広く集積回路に関し、特に本発明は不揮発性メモリデバイスに関する。
【背景技術】
【０００２】
メモリデバイスは、典型的にはコンピュータにおける内部記憶エリアとして設けられる。メモリという語は、ＩＣチップという形でもたらされるデータ記憶として特定される。現代電子工学において使用されるいくつかの異なるタイプのメモリが存在し、一つの一般的なタイプがＲＡＭ（ランダムアクセスメモリ）である。ＲＡＭは、特にコンピュータ環境におけるメインメモリとして使用される。ＲＡＭは、読み出し及び書き込みメモリとして機能し；即ち、ＲＡＭにデータを書き込むこと及びＲＡＭからデータを読み出すことの両方が可能である。これは、データを読み出すことしか出来ない読み出し専用メモリ（ＲＯＭ）とは対照的である。大抵のＲＡＭは揮発性であり、それは、ＲＡＭがそのコンテンツを維持するための電気の定常的流れを必要とすることを意味する。電力が止まると直ぐに、ＲＡＭにあった全てのデータも失われる。
【０００３】
コンピュータは、ほとんどの場合、コンピュータを起動するための命令を保持する少量のＲＯＭを含有する。ＲＡＭとは違い、ＲＯＭは書き込まれることが出来ない。ＥＥＰＲＯＭ（電気的消去・プログラム可能型読み出し専用メモリ）は、電荷に露出することによって消去されることが可能な特殊な不揮発性ＲＯＭである。ＥＥＰＲＯＭは、電気的に絶縁されたゲートを有する多数のメモリセルを含むメモリアレイからなる。データは、浮遊ゲートもしくはそのゲートに関連する浮遊ノード上に電荷という形でメモリセルに記憶される。ＥＥＰＲＯＭメモリアレイ内の各セルは、浮遊ノードを帯電することによってランダムに電気的にプログラム化されることが可能である。電荷は、消去操作によって浮遊ノードからランダムに取り除かれることも出来る。電荷は、特殊なプログラミング及び消去操作それぞれによって、個々の浮遊ノードへ搬送され又は個々の浮遊ノードから取り除かれる。
【０００４】
更にもう一つのタイプの不揮発性メモリは、フラッシュメモリである。フラッシュメモリは、一度にシングルビット又は１バイト（８又は９ビット）の代わりにブロック単位で典型的に消去及び再プログラミングされるＥＥＰＲＯＭの一種である。典型的なフラッシュメモリは、多数のメモリセルを含むメモリアレイからなる。各メモリセルは、電荷を保持可能な浮遊ゲート電界効果トランジスタ（ＦＥＴ）を含む。セルにおけるデータは、浮遊ゲート／電荷トラップ層における電荷の存在又は不在によって決定される。セルは、通常、“消去ブロック”と呼ばれるセクションにグループ化される。消去ブロック内の各セルは、浮遊ゲートを荷電することによってランダムに電気的にプログラム化されることが出来る。電荷は、ブロック消去操作によって浮遊ゲートから取り除かれることが出来、消去ブロックにおける全ての浮遊ゲートメモリセルは、単一操作において消去される。
【０００５】
ＥＥＰＲＯＭメモリアレイ及びフラッシュメモリアレイの両方のメモリセルは、典型的に、“ＮＯＲ”アーキテクチャ（各セルは直接的にビット線に結合される）又は“ＮＡＮＤ”アーキテクチャ（セルは、セルの“ストリング”に結合され、各セルが間接的にビット線に結合されアクセスのためストリングのその他のセルを活性化することを要求するようにする）のどちらかに配列される。ＮＡＮＤストリングの浮遊ゲートトランジスタが、その他の近隣のメモリストリングの読み出し及び書き込み操作、又は共有されたビット線上の電流フローによって影響されることを防ぎ、従ってメモリストリング上に保持されたデータを破損する可能性を防止するため、各メモリストリングは、典型的に、ＮＡＮＤメモリストリングにアクセスして、そこへ及びそこから電圧及び電流信号を通過させるためにオンされなければならない選択ゲートトランジスタ（パストランジスタ又はアイソレーショントランジスタとしても知られる）によって、そのビット線及び／又はソース線から絶縁される。これらの選択トランジスタは、共有されたビット線及び／又はソース線からアクセスされていないＮＡＮＤメモリストリングも絶縁してあるので、特に浮遊ノード又はゲートから多量の電荷が取り除かれ、従って過消去された（overerased）状態にあり、且つ低閾値電圧を有する浮遊ゲートメモリセルからの漏洩電流を介して、アクセスされたメモリストリングのメモリセルから読み出されたデータを破損する恐れがない。
【０００６】
浮遊ゲートメモリセルは、典型的に、チャネルホットキャリア注入（ＣＨＥ）によって浮遊ゲートに電子を注入することによってプログラム化され、典型的にセルを高閾値電圧状態にする。浮遊ゲートメモリセルは、基板からホットホール注入によって消去されることも出来る。或いは、浮遊ゲートメモリセルは、プログラム化されて、ファウラノルドハイム（Ｆｏｗｌｅｒ‐Ｎｏｒｄｈｅｉｍ）トンネリングによって基板へ及び基板からトンネルする電子によって消去され、セルをプログラム化された又は消去された閾値状態にする。両メカニズムは、メモリデバイスにおける高い正及び負の電圧の発生を要求し、デバイス特性及び信頼性に悪影響をもたらしながらゲートインシュレーション層を横断して高電界を印加することが出来る。
【０００７】
ＣＨＥ、ホットホール注入、及びファウラノルドハイムトンネリングに関連する問題は、それらの操作に必要な高エネルギーが酸化物インターフェースシリコン基板を損傷し、メモリセル保持、耐久性を低減し、ＦＥＴの相互コンダクタンスを低下することである。特に、チャネルと浮遊ノード／チャージトラップ層との間に設けられたトンネルインシュレーション層は、典型的に、それを通してホットキャリアを注入させる又はトンネルさせることによるプログラミング過程によって損傷される。高制御フィールドも、典型的に、メモリセルの制御ゲートへの電圧の印加によるトンネルインシュレーション層を介する書き込み及び消去の間にチャネル上でアサートされるので、ホットキャリア注入又は高フルエンス（fluence）トンネリング過程によるトンネルインシュレータに対する損傷は、デバイス特性に大きな影響を及ぼし得る。ホットキャリア注入は、界面準位を発生し、デバイス相互コンダクタンスを低下し、強化された短チャネル効果を介してデバイス漏洩を増進し、加えて、電荷保持及び読み出し妨害に影響を与える。ホットホール注入は、トンネルインシュレータにおいて固定した電荷トラップ中心、及びトラップ層に関連した欠陥を発生し、故に安定した結合を破壊し、最終的にはデバイスのインシュレータ／誘電特性を低下する。従来のフラッシュ又はＳＯＮＯＳ不揮発性メモリデバイスでは、同一の制御ゲートは、ＦＥＴとして読み出し操作中にも使用され、メモリセルの状態を読み出す。トンネルインシュレータ（トンネル酸化物としても知られる）が悪化した時、メモリセルの読み出し特性も相互コンダクタンスの低下及び増進された漏洩によって悪化される。これはメモリセルの読み出し速度に影響を与える。
【０００８】
フラッシュ及びＳＯＮＯＳメモリセルアレイにおける問題は、電圧スケーラビリティが最小セルサイズに影響を及ぼし、その結果、その結果として得られる任意のアレイの全体のメモリ密度に影響を及ぼす。高プログラミング電圧要求によって、アクティブセルのプログラミング中に容量結合効果によって妨害されないように、近接するセルは十分に（最小形状（特徴体：feature）サイズよりもかなり大きく）離間されなければならない。この問題は、セル密度に影響を及ぼす形状能力のスケーリングに関してはより深刻である。集積回路処理技術が向上するにつれて、製造者は、作製されるデバイスの形状を縮小しようとし、故にＩＣ回路及びメモリアレイの密度は増大する。加えて、特に浮遊ゲートメモリアレイにおいて、メモリアレイを作り出す浮遊ゲートメモリセルの最小形状及びストリングにおけるメモリセル同士間のスペーシングは、所与の面積に設置されることが出来るメモリセルの数に大きな効果を有し、故にアレイの密度及び結果として得られるメモリデバイスの大きさに直接の影響を有する。
【０００９】
上記の理由、及び、本明細書を読み理解することで当業者に明らかになる下記のその他の理由により、形状及び電圧スケーリングを可能にし、保持力、速度、耐久性を向上しながら読み出し悪化を防止し、且つ更に高いデバイス集積性を示す、より近接状態で離間され、それ故により高密度のＮＡＮＤ浮遊ノードメモリセルストリング及びアレイを作製するためのデバイス、方法、及びアーキテクチャへの当技術分野における必要性が存在する。
【発明の開示】
【００１０】
低電圧プログラミング、効率的消去、高電荷保持、強化された速度、及び信頼性を備える増進されたデバイス形状スケーリングを可能にする不揮発性メモリセルストリングを作製することに関する上述の問題及びその他の問題は、本発明によって扱われ、以下の明細書を読み検討することによって理解される。
【００１１】
本発明の実施形態に従うフラッシュ及びＥＥＰＲＯＭメモリデバイス及びアレイは、低電圧プログラミング／消去のためのフロントサイド又はバックサイド電荷トラップゲートスタック構成においてチャネル領域の上方又は下方に配置されたバンドエンジニアゲートスタックを有するデュアルゲート（又はバックサイドゲート）不揮発性メモリセルを利用し、高密度ＮＡＮＤアーキテクチャメモリセルストリング、セグメント、及びアレイを形成する。本発明の実施形態の浮遊ノードメモリセルの非対称的又は直接的なトンネルバリアを有するバンドギャップエンジニアゲートスタックは、電子及びホールによる低電圧トンネリングプログラミング及び効率的な消去を可能にし、一方で、良好な電荷保持のための高電荷阻止バリア及びディープキャリアトラップサイトを維持する。直接的トンネリングプログラム及び効率的消去能力は、高エネルギーキャリアからのゲートスタック及び結晶格子に対する損害を減少し、書き込み疲労及び漏洩問題を減少してデバイス寿命を強化し、一方で向上するリソグラフィック及び形状（feature）サイズスケーリングを利用することが出来るメモリセルを可能にする。一実施形態において、メモリセルアーキテクチャは、減少された形状のワード線及び垂直選択ゲートの利用による改良された高密度メモリデバイス又はアレイを可能にする。本発明のメモリセル実施形態は、単一メモリセルにおける多重レベルのビットストレージ、及びフロントサイド又はバックサイド制御ゲートからのホール注入による消去も可能にする。
【００１２】
一実施形態に関して、本発明は、基板上に形成された複数のデュアルゲート不揮発性メモリセルからなるＮＡＮＤアーキテクチャメモリセルストリングを提供し、そこにおいて、複数のデュアルゲート不揮発性メモリセルは、連続ストリングに結合され、そこにおいて、これら複数のデュアルゲート不揮発性メモリセルの内の一つ以上の電荷トラップゲートスタックは、チャネル領域に隣接して形成された１つ以上の副層を含む非対称なバンドギャップトンネルインシュレータ層を含み、そこにおいて、１つ以上の副層は、増加する伝導バンドオフセットの層、トンネルインシュレータ層に隣接して形成されたトラップ層、トラップ層に隣接して形成された電荷阻止層、及び電荷阻止層に隣接して形成された制御ゲートを含む。
他の実施形態も記述され請求される。
【発明を実施するための最良の形態】
【００１３】
好適な実施形態の以下の詳細な記述において、その一部を形成する添付の図面を参照し、図面には、実例として、特定の本発明が実践される好適な実施形態が示される。これらの実施形態は、十分に詳細に記述され、当業者が本発明を実施することを可能にし、他の実施形態が利用されてもよく、本発明の精神及び範囲から逸脱することなく論理的、機械的、及び電気的変更が行われてもよいことが理解されるべきである。これまで及び以下の記述において使用されたウエハ及び基板という用語は、あらゆるベース半導体構造体を含む。両方とも、バルクシリコン、シリコンオンサファイア（ＳＯＳ）技術、シリコンオンインシュレータ（ＳＯＩ）技術、シリコンオンナッシング、薄膜トランジスタ（ＴＦＴ）技術、ドープ及び非ドープ半導体、ベース半導体によって支持されたシリコンのエピタキシャル層、そしてもちろん当業者に周知のその他の半導体構造体を含んでいるとして理解されるべきである。更に、以下の記述においてウエハ又は基板に言及する時、前のプロセスステップを利用してベース半導体構造体において領域／接合点を形成している可能性がある。以下の詳細な記述は、従って、限定的な意味で捉えられるべきではなく、本発明の範囲は、クレーム及びそれと同等物によってのみ規定される。
【００１４】
本発明の実施形態に従う不揮発性メモリデバイス及びアレイは、ＥＥＰＲＯＭ及びフラッシュメモリデバイスのようなブロック消去可能なメモリデバイスにおけるＮＡＮＤメモリアレイアーキテクチャにおける、フロントサイド又はバックサイド電荷トラップゲートスタック構成における薄ボディチャネル領域の上方及び下方に設置されたバンドエンジニアゲートスタックを有するデュアルゲート（又はバックサイドゲート）メモリセルの利用を容易にする。本発明の実施形態は、読み出しのための分離した読み出し／アクセス制御ゲートインシュレータスタック（フロントサイド又はバックサイドゲートのいずれかを利用する）及びプログラミング（書き込み及び消去）と電荷蓄積のための分離したゲートインシュレータスタック（非アクセス制御ゲートであるフロントサイド又はバックサイドゲートを利用する）を可能にする。加えて、本発明の実施形態は、フロントサイドとバックサイドのゲートインシュレータスタック（トップ又はボトムゲートインシュレータスタックとしても知られる）の間に形成された厚い及び薄いチャネル領域／浮遊体を有するバルクシリコン及びＳＯＩ又はＳＯＮ基板上の不揮発性メモリデバイスの実装を可能にする。本発明の実施形態の浮遊ノードメモリセルの非対称的又は直接的トンネルバリアを有するバンドギャップエンジニアゲートスタックは、低電圧トンネリングプログラミング及び電子とホールによる効率的な消去を行い、一方で良好な電荷保持のための高電荷阻止バリア及び深いキャリアトラップサイトを維持することが出来る。直接的トンネリングプログラム及び効率的消去能力は、高エネルギーキャリアからのゲートスタック及び結晶格子に対する損傷を減少し、書き込み疲労及び漏洩の問題を減少してデバイス寿命を強化し、一方で向上したリソグラフィック及び形状スケーリングを活用出来るメモリセルを可能にする。一実施形態では、メモリセルアーキテクチャは、縮小された形状のワード線、及び半導体製造プロセスが通常可能な外形を利用することが出来る垂直選択ゲートを利用して向上した高密度メモリデバイス又はアレイを可能にし、操作上の配慮のための適当なデバイスサイジングを可能にする。本発明のメモリセルの実施形態は、単一メモリセルにおける多重レベルのビットストレージ、及びフロントサイド又はバックサイド制御ゲートからのホール注入による消去を可能にする。
【００１５】
デュアルゲート又はバックサイドゲート不揮発性メモリセルＦＥＴにおいて、ソース及びドレイン領域が形成され、チャネル領域の一面及び／又はソース及びドレイン領域の部分に形成された第１のゲートスタック（フロントゲートスタック、フロントサイドゲートスタック、又はトップゲートスタックとしても知られる）、及びチャネル領域の真下に形成された第２のゲートインシュレータスタック（バックサイドゲートスタック又はボトムゲートスタックとして知られる）を有する、薄い又は厚いボディチャネル領域によって分離される。フロントサイドトラップデュアルゲート又はバックサイドゲート不揮発性メモリセルにおいて、フロントサイドゲートスタックは、電荷トラップゲートとして働き、電荷の蓄積のためにトラップ層を含み、バックサイドゲートはアクセスゲートとして働く。バックサイドトラップデュアルゲート又はバックサイドゲート不揮発性メモリセル（バックサイドトラップ不揮発性メモリセルとしても知られる）において、バックサイドゲートスタックは電荷トラップゲートスタックとして働き、電荷の蓄積のためトラップ層を含み、フロントサイドゲートはアクセスゲートとして働く。
【００１６】
本発明の実施形態において、アクセスゲートスタック（デュアルゲート不揮発性メモリセルの無電荷トラップゲートスタック）は、トラップフリーインシュレーションの層及び制御ゲート（アクセスゲート）を含み、チャネルにおける少数キャリアの形成及びアクセスゲートに印加された電圧を介するチャネルを通じたソースからドレインへのキャリアフローの制御を可能にするＦＥＴデバイスを形成する。このアクセスゲートＦＥＴは、典型的に、メモリセルの状態を察知する（読み出す）ためだけに使用される。電荷蓄積トラップ層ゲートスタックが、電荷蓄積及びプログラミング（書き込み及び消去）のために採用される。このデバイス要素は、典型的に、トンネルインシュレーションの連続層、浮遊ノードトラップ層（又は、代わりに、導電浮遊ゲート）、電荷阻止インシュレーション層、及び制御ゲートを含む。その電気的に絶縁されたトラップ層を有するこの電荷トラップゲートスタックは、電荷をチャネル領域近くでトラップでき、不揮発性メモリセルの閾値電圧レベルに影響を及ぼす。
【００１７】
フロントサイド制御ゲートは、アルミニウム、タングステン、ポリシリコン、又はその他の導電材料から形成され、典型的に、ワード線又は制御線に結合される。バックサイド制御ゲートは、アルミニウム、タングステン、ポリシリコン、又はその他の導電材料から形成され、制御線と単独で結合されるか、あるいは、ＳＯＩ又はバルク実装の場合と同様に、基板から形成される。そのようなデュアルゲート又はバックサイドゲート不揮発性メモリセルＦＥＴは、垂直に一体化された“デュアルゲートトランジスタ不揮発性メモリデバイス”とも呼ばれる。
【００１８】
従来のＳＯＮＯＳメモリセルデバイスは、典型的に、シリコン基板と高濃度にドープされたポリシリコン制御ゲート（又は金属ゲート）との間のインシュレータスタックとして酸化物／窒化物／酸化物（ＯＮＯ）の連続層を採用する。シリコン基板に隣接する酸化物は、大抵、より薄く、トンネルインシュレーション層（トンネル酸化物としても知られる）として働き、一方で制御ゲートに隣接するより厚い酸化物は電荷阻止酸化物として働く。デバイスに蓄積されたトラップされた電荷は、典型的に、トンネル酸化物‐窒化物インターフェース及び窒化物層におけるバルクトラップ中心に保持される。ＳＯＮＯＳメモリセルゲートインシュレータスタックの等価酸化膜厚（ＥＯＴ）は、典型的に、デバイスのプログラム及び消去電圧レベルを決定する。プログラム／消去速度、及び特に、消去速度及び電荷保持は、トンネル酸化膜厚によって強く影響を及ぼされる。論理“１”と論理“０”のメモリ状態（Ｖｔ”１”‐Ｖｔ”０”）間の論理ウィンドウは、通常、インターフェース及び窒化物のバルクにおけるトラップされた電荷密度に依存し、その結果として、窒化物の厚さが増加するとともに増加する。トンネル酸化物を通じた電荷搬送及び窒化物における深いエネルギートラップの比較的低密度の高フィールド要求によって、ａ）電圧拡張性、ｂ）プログラム／消去速度、及びｃ）論理ウィンドウのマグニチュードは、通常、業界標準最低限の１０年間の電荷保持が要求される場合ＳＯＮＯＳデバイスＯＮＯインシュレータスタックによって限定される。もしプログラミング電圧レベルがスケーリングされるべきならば、これは特にあてはまる。
【００１９】
採用された電荷搬送のメカニズム（ＣＨＥ、ホットホール、又はファウラノルドハイムトンネリング）に関わらず、浮遊ゲートメモリセルは、ＳＯＮＯＳに比べて電圧拡張性及び速度に更にもっと制限される。これは、そのようなデバイスゲートインシュレータスタックのＥＯＴが、ＳＯＮＯＳデバイスのＥＯＴのほぼ２倍であることが要求され、トンネル酸化膜厚が、ＳＯＮＯＳデバイスのトンネル酸化膜厚と比較された時２から４倍の厚みであり、１０年間の電荷保持を保証できるという事実による。浮遊ゲートフラッシュデバイスは、典型的に、トンネル層媒体として酸化物を、電荷阻止層としてポリシリコン浮遊ゲートの上部のより厚いＯＮＯスタックを採用する。
【００２０】
浮遊ゲート型又はＳＯＮＯＳ型のどちらかの単一トランジスタメモリセルに関して、制御ゲートは“読み出し”又は“アドレス”ゲート、及びプログラミングと消去の操作を制御するゲートの両方として働く。“読み出し”動作中、メモリセルＦＥＴのコンダクタンスは、デバイスの読み出し速度を決定し、それは、言い換えると、デバイスの相互コンダクタンス及びチャネル幅／長さ（Ｗ／Ｌ）比に典型的に依存する。待機状態の間、デバイス漏洩は、短チャネルエフェクト及びメモリ状態の安定性に依存する。トンネル酸化物の高電圧要求及びホットキャリア誘起低下は、上述したように、デバイス漏洩と同様に、読み出し速度と読み出し障害に悪影響を及ぼす。
【００２１】
従来の電界効果トランジスタにおけるチャネル長さ及び浮遊ゲート／ノードメモリセルの長さが減少されるにつれ、デバイスは、いわゆる短チャネル長エフェクトによって悪影響を及ぼされ始める。短チャネル長エフェクトによって、チャネルは長さが減少されるので、ソース及びドレイン領域間の距離は減少し、ソース及びドレイン領域を形成する不純物拡散は、チャネル領域におけるデバイスの下で融合し始める。これは、デバイスを空乏モードデバイスに変化させる効果を有し、空乏モードデバイスでは、少数キャリアのチャネルがデバイスの下のチャネル領域に既に形成され、デバイスは制御ゲートへの電圧の印加無しに電流を伝える。非選択のデバイスを通したこの漏洩電流は、デバイスが絶縁されない又は電圧によって駆動されて強制的にオフされない限り、共通ビット線上のデータ読み出しを破損することがある。結局は、短チャネルエフェクトは、ますます短いチャネルによって、デバイスがシャットオフされることが出来ないポイントに達することが出来、デバイスのコンダクタンスを変調するという制御ゲートの能力を破壊して（それはますます抵抗器のように働く）、非線形デバイスとしてそれを破壊する。短チャネルエフェクトは、デバイスの薄チャネルボディ及び入射トップ及びボトムフィールドによって、典型的には、デュアルゲートトランジスタ又はメモリセルＦＥＴにおいて見られない。
【００２２】
上述したように、フラッシュ技術の電流発生のプログラミング（書き込み／消去）に関連する高電圧要求及びより高い漏洩電流の両方は、耐久性、信頼性、結果として生じるデバイスの操作の電力及び速度、及び限界拡張性に悪影響を与え始めた。高プログラミング及び消去電圧は、ゲートインシュレータスタックを交差して高フィールドを印加し、ゲートインシュレータ酸化物劣化を典型的に引き起こす。このゲートインシュレータ酸化物劣化は、デバイス不揮発（電荷保持）に影響を与え、総デバイス耐久性（故障前に可能なプログラム／消去サイクルの数）を制限する。高フィールドは、量も厳しく制限し、デバイス形状ジオメトリーは、セル間絶縁及び設計要求によって、電流発生を越えて縮小し得る。高プログラミング電圧は、同一のワード線（又はビット線）を有する選択されたビットと、隣接する非選択のビット間、あるいは隣接するワード線又はビット線間に強い容量クロスカップリングを誘起するものとしても知られる。このクロスカップリングは、全体のメモリデバイス速度及びスケーリングにおける重要な問題となっている。典型的に、電圧レベルが増加されるにつれ、又はメモリデバイス形状の縮小に伴って電圧レベルが減少すること無しにメモリデバイス形状が縮小するにつれ、クロスカップリング問題が増加する。
【００２３】
上述したように、典型的ＳＯＮＯＳ浮遊ノードメモリセルデバイスは、浮遊ゲートデバイスと違い、窒化物トラップ層に関連する離散トラップに電荷を保持する。そのようなデバイスの中心ＯＮＯインシュレータスタックの等価ＥＯＴは、浮遊ゲートデバイスの等価ＥＯＴの約半分まで低く出来、従って、ＳＯＮＯＳデバイスのプログラミング電圧レベルは、等価浮遊ゲートデバイスのプログラミング電圧レベルの約半分である。しかしながら、更に、ＳＯＮＯＳデバイスの電圧及び形状スケーリングは、電荷保持（漏洩及びバックトンネリングのため）及び速度（典型的にトンネル酸化膜厚依存である）及び論理ウィンドウ（典型的に窒化物トラップ層厚依存である）に悪影響を及ぼすことなく制限される。ＳＯＮＯＳデバイスは書き込み及び消去の両方のためのトンネリングによって作動し得るけれども、トンネル酸化物を介するピークフィールドは、未だに非常に高く（典型的に１０ＭＶ／ｃｍ）、トンネル酸化物の関連する高フィールド劣化を引き起こし、耐久性及び信頼性に悪影響を及ぼし得る。
【００２４】
上述の理由により、従来のフラッシュ、ＳＯＮＯＳ、又はナノ結晶メモリセル等の酸化物ベースの不揮発性メモリセルデバイスは、電圧、電力、速度、及び機能スケーラビリティが制限される。加えて、酸化物インシュレーション層にわたって必要な高フィールドのため、そのような酸化物ベースのデバイスは、信頼性及び耐久性においても制限される。
【００２５】
デュアルゲート及びバックサイドゲートデバイスは、それらの構造のため、ボディ領域（典型的には薄い）を２つのゲートスタック（トップ及びボトムゲートスタック）間に挟む。この薄ボディトランジスタ構造は、チャネルボディ厚及び利用可能なボディ電荷を制限することによって短チャネルエフェクトを防止する。加えて、デュアルゲートデバイスは、それらの改良されたチャネルコンダクタンスのため（チャネルボディのトップ及びボトムの両方に形成された対の少数チャネルキャリア領域のため）高速論理デバイスにおいて利用され、キャパシタンスを減少し、それによって、スイッチング特性を向上している。それらの特性の結果として、デュアルゲート／バックサイドゲートデバイスは、典型的に、スケーリングされ、更に一方で、単一ゲートデバイスよりも良好なパフォーマンス特性を示す。
【００２６】
本発明のバックサイドゲートメモリセル実施形態は、電荷トラップゲートスタックにおけるチャネルの上方又は下方に保持されたトラップ層への、又はトラップ層からのキャリアの直接的トンネリングを介してメモリセルの低電圧プログラム及び消去を可能にするバンドギャップエンジニアゲートスタックを利用する。本発明の実施形態のバンドギャップエンジニア電荷トラップゲートスタックは、増加する伝導バンドオフセット（各以下のトンネル層は、前の層よりも高い伝導バンドエネルギーレベルを有する）及びＫ（誘電定数）の増加する値の非対称的トンネルバリア及び直接的トンネルインシュレータ層の１つ以上の層を有するトンネルインシュレータ層を組み込み、直接的トンネル層を介して減少された電圧降下でのプログラミング中に非常に高い電子電流密度を提供する。深い電荷トラップ中心及び増加するバンドオフセットの非対称的トンネルバリアの組合せは、大きな逆トンネルバリアを提供して、要求された電荷保持を促進する。本発明の実施形態において、電荷トラップ材料及び埋め込みナノ結晶の適切な選択は、最小適切論理状態／論理ウィンドウ分離のための望ましいＶｔシフトを容易にする。加えて、本発明の実施形態において、ゲートスタック層の誘電定数値は、ゲートインシュレータスタックのＥＯＴ最小化に助力する。これは、２ｎｍから６ｎｍの範囲におけるゲートスタックＥＯＴが、低電圧動作及び速度を可能にする。バンドギャップエンジニア非対称的トンネル層を利用する直接的トンネルプログラミング及び消去のそのような方法は、同一出願人による、２００５年５月１７日に出願された”Ａ ＮＯＶＥＬ ＬＯＷ ＰＯＷＥＲ ＮＯＮ‐ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＡＮＤ ＧＡＴＥ ＳＴＡＣＫ”と題する米国特許出願番号１１／１３１，００６、２００５年５月１２日に出願された”ＢＡＮＤ‐ＥＮＧＩＮＥＥＲＥＤ ＭＵＬＴＩ‐ＧＡＴＥＤ ＮＯＮ‐ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＥＮＨＡＮＣＥＤ ＡＴＴＲＩＢＵＴＥＳ”と題する米国特許出願番号１１／１２７，６１８、及び２００５年６月２１日に出願された”ＢＡＣＫ‐ＳＩＤＥ ＴＲＡＰＰＥＤ ＮＯＮ‐ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”と題する米国特許出願１１／１５７，３６１において詳述されている。
【００２７】
上述したように、キャリアの直接的トンネリングにおいて、キャリアは、低エネルギー条件下でトラップ層に量子機械的にトンネルされる。逆直接的トンネリング動作（デバイスからの電荷漏洩として見られる）の制限を克服するため、本発明の実施形態のゲートスタックは、増加するバンドギャップオフセット及び高Ｋ値によってバンドギャップエンジニアリングされた材料の１つ以上の層を利用して非対称的バンドギャップトンネルインシュレータ層を形成する。この非対称的バンドギャップトンネルインシュレータ層は、一方向における電荷搬送に非常に効果的であるが、逆搬送方向では非常に遅滞し、大きなバリアを示す。非対称的バンドギャップトンネルインシュレータ層は、プログラミングフィールドがそれを介して印加された時デバイスのトラップ層への低電圧直接的トンネリングを可能にし、非対称的バンドギャップトンネルインシュレータ層の１つ以上のバンドギャップの段付き内部フィールドを利用し、一方、同一の段付きバンドギャップオフセット及び高Ｋ誘電体が、バックトンネリングを防止し且つ要求された長期電荷保持を維持するためにトラップされた電荷に対して、大きなバンドギャップ、及びその結果として大きなエネルギーバリアを示す。
【００２８】
この直接的トンネリングプログラミング及び消去のため、本発明の実施形態は、低総ＥＯＴを有する電荷トラップゲートインシュレータスタックを有する不揮発性メモリセルを提供し、それら実施形態が、非常に低電力及び低プログラミング電圧で作動されることを可能にする。本発明の実施形態の低電圧プログラム及び／又は消去動作は、インシュレータ層を介するキャリアのトンネリング／注入（注入されたキャリアは“冷たく”、格子又は材料結合に影響を及ぼすのに十分なエネルギーを決して得ることはない）によるデバイスの材料における損傷も減少する。加えて、本発明の実施形態は、メモリが、アレイにおけるより小さい効果的な酸化膜厚（ＥＯＴ）及び低電圧レイアウト及び設計を採用し、且つ結果として得られるメモリデバイスの電気回路網を支持することを可能にすることによって、改良されたスケーリングを可能にする。本発明の実施形態のバンドギャップエンジニアトンネル媒体は、増加する伝導バンドオフセット（各以下のトンネル層は、前の層よりも高い伝導バンドエネルギーレベルを有する）及びＫ（誘電定数）の増加する値の直接的トンネル層の１つ以上の層からなり、直接的トンネル層を介する減少された電圧降下でのプログラミング中に非常に高い電子電流密度を提供し、高速、低電力プログラミングを可能にする。
【００２９】
デュアルゲート又はバックサイドゲート不揮発性メモリセルでは、電荷阻止層及びトンネル層設置は、電荷トラップゲートインシュレータスタックに位置決めされ、それによって、トンネルインシュレータがチャネルボディに隣接して位置決めされ、チャネルボディと浮遊ノード／トラップ層の間に設置され、電荷阻止層がゲート／基板とトラップ層との間にあるようにする。この配置において、電荷搬送は、プログラミング及び消去中に電荷トラップゲートスタックのチャネルとトラップ層（浮遊ノード）との間で最初に行われる。プログラミング動作において、段付きバンドギャップ配置は、低印加フィールドによってチャネルからトラップ層への層間の電子の直接的トンネリングを促進する。トラップ層へのトンネリング後、組み合わされた非対称的段付きエネルギーバリア、長いバックトンネル距離、及び任意の深いレベルの電荷トラップが働き、基板への電荷漏洩を減少して、不揮発性としての使用への適切な電荷保持を提供する。高Ｋ電荷阻止層は、本発明の一実施形態に関して、トラップ層と制御ゲートとの間の電荷トラップゲートスタックにも一体化され、トラップ層から制御ゲートへの低電荷漏洩を維持し、同時にゲートインシュレータスタックの低ＥＯＴを提供する。
【００３０】
本発明の他の実施形態では、ナノ結晶が、ディープ高密度トラップを含み大きなトラップされた電荷密度を提供するトラップ層に埋め込まれ、論理レベル分離を強化して蓄積された電荷を増加し、一方でクーロンブロッケイド（blockade）及び量子閉じ込めの悪影響を最小化する。ディープトラップ及び／又はナノ結晶の使用は、トラップ層で深い量子井戸を提供することによって電荷保持力を更に増加し、トラップされた電荷が乗り越えてトラップ層又はバックトンネルから抜けなければならないポテンシャル障壁を更に増大する。
【００３１】
フロントサイド又はバックサイド電荷トラップデュアルゲート不揮発性メモリセルにおける読み出し動作中に、無電荷トラップゲートスタック又はアクセスゲートは、典型的にアクティブであり、電界をアクティブにしてチャネルボディ領域に少数キャリアのチャネルを発生し、従来のＦＥＴとしてアクセスゲートスタックを作動する。（フロントサイド又はバックサイド）電荷トラップゲートスタックは、チャネルにおけるキャリア上のトラップ層上にトラップされた電荷によってアクティブにされた電界を除いては、読み出し中は典型的に非アクティブである。
【００３２】
本発明のフロントサイド又はバックサイド電荷トラップデュアルゲート不揮発性メモリセル実施形態をプログラム化することは、電荷トラップゲートスタックに対してチャネルを介して電圧を提供し、１つ以上のトンネル層を介して電界を印加し、ボトムゲートスタックのトラップ層に対してチャネルから電子の直接的トンネリングを誘起することによって達成される。
【００３３】
マルチビットメモリセルプログラミングにおいて、多数データビットは、大抵、トラップ層に蓄積された多数の電荷重心を介して、又は閾値電圧レベルを変調することによってメモリセルにエンコードされ、記憶されたデータビットをエンコードする。マルチレベルセル（ＭＬＣ）ストレージとしても知られる、閾値電圧変調マルチビットストレージでは、異なる閾値電圧レベルを利用してメモリセルに記憶されたデータ値をエンコードし、従って、メモリセルにおける大きな論理ウィンドウ分離を有利にする。メモリセルは、次に、メモリセルが活性化する閾値電圧を感知することによって読み出される。電荷重心マルチビットストレージでは、選択されたソース／ドレイン領域（ソースとして働く選択されたソース／ドレイン領域、及びドレインとして働く第２のソース／ドレイン領域によって作動するフロントサイド又はバックサイドトラップメモリセルを有する）とバックサイドゲート／基板との間に電圧が印加され、選択されたソース／ドレイン領域に直接隣接するトラップ層に電子をトンネリングさせる。メモリセルは、次に、第１及び第２のソース／ドレイン領域（ドレインとして働く選択されたソース／ドレイン領域、及びソースとして働く第２のソース／ドレイン領域）の動作機能を逆転することによって読み出される。
【００３４】
本発明のメモリセル実施形態における消去は、トラップサイトからのホールの直接的トンネリングによって、及び電子の強化されたファウラノルドハイムトンネリングによっても達成される。消去電圧が、電荷トラップゲートスタックの制御ゲートへチャネルからトンネル層を介して印加され、１つ以上のトンネル層を介して電界を印加し、チャネルボディからホールの直接的トンネリング、及びゲートスタックのトラップ層からチャネルへ電子のファウラノルドハイムトンネリングを誘起し、メモリセルを消去する。消去動作は、非対称トンネルバリア及び／又はより高いホールの効果的有効質量によって、対応する直接的トンネル書き込み動作よりも比較的遅い。しかしながら、比較的遅い消去は、ブロック消去動作の利用によって相殺されることが出来、ビットの大きなブロックは平行して消去される。
【００３５】
本発明の実施形態のデュアル又はバックサイドゲートメモリセル消去の消去速度は、従来のホットホール注入と強化されたファウラノルドハイム電子トンネリングの組み合わせによって、又は電荷トラップ層制御ゲート／基板からのホールの強化されたファウラノルドハイムトンネリングによって達成又は強化されることも出来ることが留意されるべきである。読み出し、プログラミング及び消去のためのフロントサイド及びバックサイドトラップデュアルゲート不揮発性メモリセルを作動するその他の方法が可能であり、本開示の利益によって当業者に明らかになることが更に留意される。
【００３６】
バンドエンジニア電荷阻止及びトンネル層と同様に制御ゲート保護層の適切な選択を利用して、消去動作中に制御ゲートから同時ホール注入を通して消去速度を強化することが出来ることも留意される。そのようなホール注入を通じたメモリセル消去の方法は、２００５年５月１２日に出願された“ＢＡＮＤ‐ＥＮＧＩＮＥＥＲＥＤ ＭＵＬＴＩ‐ＧＡＴＥＤ ＮＯＮ‐ＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ ＥＮＨＡＮＣＥＤ ＡＴＴＲＩＢＵＴＥＳ”と題する米国特許出願番号１１／１２７，６１８、及び２００４年８月３１日に発行された“ＡＳＹＭＭＥＴＲＩＣ ＢＡＮＤ‐ＧＡＰ ＥＮＧＩＮＥＥＲＥＤ ＮＯＮＶＯＬＡＴＩＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”と題する米国特許第６，７８４，４８０号において詳述されており、両方とも同一出願人による。
【００３７】
直接的トンネリングによる電子及びホールの搬送によるこのプログラミング及び消去は、本発明の実施形態が、従来のフラッシュメモリセル及びデバイスと比較して数桁低い電力を消費することを可能にする。書き込み及び消去速度は、電子及びホールが低バリアエネルギーの連続層を介して一つの直接トンネル層から次のトンネル層へ直接的にトンネルするので、著しく強化される。
【００３８】
上述したように、本発明の実施形態のトンネルインシュレーション層領域は、増加する伝導バンドオフセット及び／又は増加する誘電Ｋ値を有する誘電材料の１つ以上の層から構成され、トンネル層を介したキャリアの一方向に非対称な直接的トンネリング効率を可能にする。誘電材料の層は、それらが増加するバンドギャップオフセット及び、好適には、より高いＫ誘電材料において配置され結果的に得られるメモリセルのＥＯＴを減少するのを助力する限り、いずれの一般に利用されるインシュレータ材料（酸化物、混合酸化物、窒化物、又はケイ酸塩）からも選択され得る。これらのインシュレータ材料の例は、限定ではないが、二酸化ケイ素（ＳｉＯ２）、二酸化チタン（ＴｉＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム、酸化プラセオジム（Ｐｒ２Ｏ３）、アルミナ（Ａｌ２Ｏ３）、混合酸化ハフニウム及びアルミニウム、ハフニウム及びチタン等の混合酸化物、酸窒化ケイ素（ＳｉＯＮ）、ＳｉＮ、ＡｌＮ、ＨｆＮ、等を含む。増加するバンドギャップオフセット誘電材料のこれらの層は、原子層成長法（ＡＬＤ）又はその他の適切な成長プロセスを利用する製造処理中に典型的に堆積される。
【００３９】
例えば、トンネル層領域は、３層トンネル層構造のために、チャネル領域の真上に形成されたＳｉＯ２（バンドギャップ９ｅＶ、Ｋ＝３．９）の１つ以上の単分子層、その後に窒化ケイ素（ＳｉＮ、バンドオフセット１．０３ｅＶ、Ｋ＝７）又はアルミナ（Ａｌ２Ｏ３、バンドオフセット：４．５ｅＶ、Ｋ＝１０）の１つ以上の単分子層が続き、その次にＨｆＯ２（バンドオフセット：１．６５ｅＶ、Ｋ＝２４）又はＰｒ２Ｏ３（バンドオフセット：１．９ｅＶ；バンドギャップ３．９ｅＶ；Ｋ＝３０）又はＴｉＯ２（バンドオフセット３．１５ｅＶ；Ｋ＝６０）の１つ以上の単分子層の複合でもよい。２層トンネル構造は、ＳｉＯ２／Ｐｒ２Ｏ３又はＳｉＯ２／ＴｉＯ２、ＳｉＯ２／ＨｆＯ２等から構成することが出来る。本発明の実施形態のその他の２、３、又はそれより多くの層の非対称バンドギャップトンネル領域も可能であり、本開示の利益によって当業者に明らかになり、開示として、上記の例は制限するものと見なされるべきではないことが留意されるべきである。
【００４０】
本発明の一実施形態では、非対称のバンドギャップトンネル層の連続層は、増加するバンドオフセットを有するだけでなく、より高いＫ値及び増加された直接トンネル厚の材料を有し、トンネル層複合材料の効果的ＥＯＴを最小化して各トンネル層を介する電圧降下を最適化することも留意される。本発明の実施形態では、合成トンネル層の物理的厚さは、低電圧動作のため、好適には、約３ｎｍ以下、ＥＯＴは約１．５ｎｍ以下に設計されることが出来る。例えば、典型的なトンネル層は、０．８ｎｍのＳｉＯ２＋１ｎｍのＳｉＮ＋１ｎｍのＨｆＯ２（ＥＯＴ＝１．６ｎｍ）又は０．８ｎｍのＳｉＯ２＋１ｎｍのＨｆＯ２＋１．５ｎｍのＰｒ２Ｏ３（ＥＯＴ＝１．３ｎｍ）又は０．８ｎｍのＳｉＯ２＋１ｎｍのＨｆＯ２＋２ｎｍのＴｉＯ２（ＥＯＴ＝〜１．２ｎｍ）から構成されてもよい。
【００４１】
保持及び電荷密度を向上するために、タングステン、シリコン、ゲルマニウム、コバルト、白金、金、及びパラジウムを限定ではないが含む特定の金属又は半導体ナノドット又はナノ結晶を含み、大きな仕事関数差のため金属インシュレータインターフェースにディープエネルギートラップサイトを提供する金属ナノ結晶メモリデバイスが利用される。しかしながら、そのようなデバイスは、適当なドットサイズ及びドット分離を要求し、量子閉じ込め効果のためトラップされた電荷の効果的な保持を確保する（電子が、トラップ層の範囲内で隣接するトラップサイト間でトンネリングすること又はトンネリングしてシリコンへ戻ることを防止する）。加えて、クーロンブロッケイド（そこでは同種の電荷が互いに反発しあう）は、電荷保持力を更に低下させ、設計において、ナノドット当たりの多数の電荷トラッピングを回避するようにする。
【００４２】
もしクーロンブロッケイドが最小化され、単一電子が利用可能なナノドットトラップサイトごとに効果的に捕獲されて、ナノドットサイズ及び分離が選択されて量子閉じ込めの悪影響を減少するようにすると、ナノドットトラップ層の効果的な電荷トラップ密度は、ナノドットの実際の密度に関わらず約１Ｅ１２／ｃｍ２から２Ｅ１２／ｃｍ２に制限される。その結果として、従来のナノドット又はナノ結晶デバイスの効果的な電荷トラップ密度が制限される。この効果的な電荷トラップ密度制限は、もしナノ結晶の有利な形状及び分布が、ＳｉＮ、ＡｌＮ、又はＳｉＯＮ等の自然に発生するディープトラップの高密度も含むインシュレーティングトラップ層に埋め込まれれば、克服されることが出来る。もしこのトラップ層も高Ｋ材料で形成されれば、ゲートスタック全体のＥＯＴも減少する。
【００４３】
上記の概念は、本発明の一実施形態におけるトラップ媒体に利用される。この方法では、トラップ媒体は、シリコン、酸窒化物（ＳｉＯＮ、トラップ深さ：Ｅｔ＞１．２ｅＶ、屈折率〜１．８、Ｋ＝７）又はＨｆＯ２（トラップ深さ：Ｅｔ＝１．５ｅＶ、Ｋ＝２４）、窒化ケイ素（Ｓｉ３Ｎ４、トラップ深さ：Ｅｔ＝１．０ｅＶ、屈折率＝２．０、Ｋ＝７）、ケイ素リッチ窒化ケイ素、窒化アルミニウム（トラップ深さ＞１．０ｅＶ）又はＴｉＯ２（トラップ深さ：Ｅｔ＝０．９ｅＶ；Ｋ＝６０）等の、多数の自然的に発生するトラップサイトを有する適切な厚さのインシュレータから構成されてもよい。トラップ媒体は、次に、３．５ｎｍから５ｎｍの分離を有する１．５ｎｍから４ｎｍの範囲のサイズのタングステン、シリコン、ゲルマニウム、コバルト、白金、金、又はパラジウムを限定ではないが含むナノ結晶／ナノドットを埋め込まれ、トラップサイトの数を更に増加する。
【００４４】
上述したように、上述の例において利用される酸窒化ケイ素（ＳｉＯＮ）は、追加的な電荷トラップサイトを提供する。窒素リッチＳｉＯＮは、約３８％から４０％の原子シリコン濃度、約２０％の原子酸素濃度、及び約４０％の原子窒素濃度を有し、約１．７ｅＶのトラップ深さを有する、約７の誘電定数、約γ＝１．８の屈折率、約５．５ｅＶから５．７ｅＶのバンドギャップ、及び８Ｅ１２から１Ｅ１３／ｃｍ２の電荷トラップ密度を有するトラップ層をもたらす。上記のＳｉＯＮにおいて、ディープエネルギートラップは、酸窒化ケイ素におけるＳｉ‐Ｏ‐Ｎ結合“不良”のより大きな濃度に関連する。本発明の実施形態のそのようなトラップ層は、クーロンブロッケイド又は量子閉じ込めのため保持力に対する悪影響無しに５Ｅ１２／ｃｍ２から１Ｅ１３／ｃｍ２の望ましい範囲における効果的な電荷密度を提供する。その他の電荷トラップインシュレータ材料も、電荷トラップ層として本発明の実施形態において利用されてよいことが留意されるべきである。そのような窒素リッチＳｉＯＮトラップ層は、酸素リッチシリコン酸窒化物、ＳｉＯＮ、（約γ＝１．５５の屈折率、バンドギャップ７．３ｅＶ、及びＫ＝５）トンネル層と組み合わされ、単層において非対称なトンネルバリアを提供することも出来る。酸素リッチ酸窒化ケイ素（約γ＝１．５５の屈折率を有する、ＳｉＯＮ）は、＞＝４６％の原子酸素濃度を有し、一方で、その原子シリコン濃度は＜＝３３％である。
【００４５】
本発明の一実施形態に関して、電荷阻止層は、好適には、６ｎｍよりも大きな厚みのＡｌ２Ｏ３（Ｋ＝１０）又はＨｆＳｉＯＮ（Ｋ＝１７）又はＰｒ２Ｏ３（Ｋ＝３０）又はＴｉＯ２（Ｋ＝６０）等の大きなＫ誘電材料層の単層又は複合層からなり、大きな電子エネルギーバリアを提供し、制御ゲートに対するトラップされた電荷の直接的なトンネリングを防止し、一方でゲートスタックの総ＥＯＴを最小化するのに助力する。上述したように、制御ゲートからの電荷阻止層を介するホール又は電子キャリアのトンネリング又は注入を可能にすることによって、メモリセルのトラップ層上のトラップされた電荷に記憶されたデータの消去を可能にする電荷阻止層が開示されている。しかしながら、多数のインシュレータが本発明の実施形態の電荷阻止層において利用されることが出来、酸化物、混合酸化物、窒化物、及びケイ酸塩系からのインシュレータに限定はしないが含むことが留意されるべきである。
【００４６】
本発明の実施形態のアクセスゲート及びバックサイドゲート／基板は、典型的に、ゲートの真上に（プロセス統合のため）ＨｆＮ、ＴｉＮ、又はＴａＮの薄い保護伝導下層を有する。アクセスゲート及びバックサイドゲート／基板は（もし分離材料が基板から形成されていなければ）、ゲートスタックの電荷阻止層の真上に形成されたポリシリコンゲート又は任意のその他の適切な金属ゲート（アルミニウム又はタングステン等）のどちらかを含む。
【００４７】
上記の材料及び仕様からなる本発明の実施形態のゲートスタックの総ＥＯＴは、典型的に、１０ｎｍ以上に及ぶ（制御ゲート電極厚さを除く）物理的厚みを有するＥＯＴ＝２．５ｎｍからＥＯＴ＝６．５ｎｍに及び、１．５Ｖと低いプログラミング電圧、及び１．０Ｅ６Ｖ／ｃｍ２と低い平均電界を有する。これは、本発明の実施形態のメモリセル及びデバイスが、その他の現在のメモリデバイスにおいては利用不可能な電圧拡張性及び低消費電力レベルを提供することを可能にする。
【００４８】
図１Ａから１Ｃは、本発明の実施形態に従うフロントサイド１００及びバックサイド１３０、１４０電荷トラップ設計の両方におけるデュアルゲート又はバックサイドゲート不揮発性デバイス構造のバルクシリコン実装１００、１３０及びシリコンオンインシュレータ（ＳＯＩ）実装シリコンオンナッシング（ＳＯＮ）１４０の両方の物理的断面を詳細に示す。図１Ｆ及び１Ｇは、本発明の実施形態の電荷トラップゲートインシュレータスタック１２０、１５２のためのゲートインシュレータスタックの例を説明する。図１Ｄ及び１Ｅは、本発明の実施形態に従うフロントサイドトラップデュアルゲートメモリセル１００及びバックサイドトラップデュアルゲートメモリセル１３０の対応するバンドギャップ図を詳細に示す。
【００４９】
図１Ａには、バルクフロントサイドトラップデュアルゲートＮＦＥＴメモリセル１００が、基板１０２に形成されて示されている。メモリセル１００は、薄い又は厚いボディチャネル領域１０８に接触して、第１及び第２のソース／ドレイン領域１０４、１０６を有する。トップ又はフロントサイドゲートスタック１１０は、シリコンボディチャネル領域１０８の上に形成され、ボトム又はバックサイドゲートスタック１１２は、チャネル領域１０８の下に形成される。バックサイドゲートスタック１１２において、バックサイド制御ゲート又はアクセスゲート１２２は、基板１０２からバルクバックサイド制御ゲートとして形成され、基板１０２は、バルク又はシリコンオンインシュレータ（ＳＯＩ）基板のどちらかであってもよい。バックサイドゲートスタックのアクセスゲート領域１２２は、バックサイドゲート１２２とチャネル領域１０８との間に形成されたゲートインシュレータ層１１６によってボディチャネル１０８から絶縁されている。フロントサイドゲートスタック１１０のインシュレータスタック１２０は、チャネル領域１０８の真上に形成されたトンネルインシュレータ層１１８、トンネル層１１８の上に形成されたトラップ層１２６、トンネル層１１８の上に形成された電荷阻止層１２４、及び電荷阻止層１２４の上に形成された制御ゲート１１４を含む。トンネルインシュレータ層１１８は、非対称な段付きバンドギャッププロファイルにチャネル１０８及びトラップ層１２６を提供するために層状にした材料の１つ以上の層を含む。トラップ層１２６は、深いトラップ及び埋め込み金属ナノ結晶も任意で設けられてよい。フロントサイドゲートスタック１１０及びバックサイドゲートスタック１１２は、それぞれ、制御ゲート１１４と電荷阻止層１２４との間又はバックサイド制御ゲート１２２とインシュレータ層１１６との間に形成された任意的な保護層も含んでよい。
【００５０】
図１Ｂには、バルクバックサイドトラップデュアルゲートＮＦＥＴメモリセル１３０が、基板１０２に形成されて示されている。メモリセル１３０は、薄い又は厚いボディチャネル領域１０８に接触して、第１及び第２のソース／ドレイン領域１０４、１０６を有する。トップ又はフロントサイドゲートスタック１１０は、ボディチャネル領域１０８の上に形成され、ゲートインシュレータ層１１６によってボディチャネル１０８から絶縁されたアクセスゲート１１４を含む。ボトム又はバックサイドゲートスタック１１２は、チャネル領域１０８の下に形成される。バックサイドゲートスタック１１２において、バックサイド制御ゲート１２２は、基板１０２からバルクバックサイドゲートとして形成され、基板１０２は、バルク又はシリコンオンインシュレータ（ＳＯＩ）基板のどちらかであってもよい。ボトムゲートスタック１１２のインシュレータスタック１２０は、バルクバックサイド制御ゲート１２２としての基板１０２の上に形成された電荷阻止層１２４、電荷阻止層１２４の上に形成されたトラップ層／浮遊ゲート１２６、及び、直接チャネル領域１０８の下に、トラップ層１２４の上に形成されたトンネルインシュレータ層１１８を含む。トンネルインシュレータ層１１８は、非対称な段付きバンドギャッププロファイルにチャネル１０８及びトラップ層１２６を提供するために層状にした材料の１つ以上の層を含む。トラップ層１２６は、深いトラップ及び埋め込み金属ナノ結晶も任意で設けられてよい。フロントサイドゲートスタック１１０及びバックサイドゲートスタック１１２は、それぞれ、アクセスゲート１１４とインシュレータ層１１６との間又はバックサイド制御ゲート／基板１２２と電荷阻止層１２４との間に形成された任意的な保護層も含んでよい。
【００５１】
単結晶半導体膜の多層は、ＳＯＩ基板の真上だけでなく、バルクシリコン基板の真上に堆積されることが出来る。例えば、適当な厚さのゲルマニウムの層が、シリコン基板の真上に堆積され、その後にエピタキシャルに成長したシリコンのその他の層が続くことが出来る。下にあるゲルマニウム膜のリソグラフィパターニング及び選択的エッチングの組合せによって、トップシリコン膜の下に選択的局所ボイドを形成することが出来る。この技術は、１９９９年のＶＬＳＩ Ｔｅｃｈ．Ｄｉｇｅｓｔの２９頁のＭ Ｊｕｒｅｚａｋ等によって開発され、シリコンオンナッシング又はＳＯＮと呼ばれる。近年、Ｒ．Ｒａｎｉｃａ等が、ＳＯＮ上にＯＮＯ層を堆積することによってＰＭＯＳバックサイドトラップＳＯＮＯＳメモリを構築し特性化した（Ｒ．Ｒａｎｉｃａ等、ＩＥＥＥ Ｓｉｌｉｃｏｎ ｎａｎｏｅｌｅｃｔｒｏｎｉｃ ｗｏｒｋｓｈｏｐ、９９頁、２００４年）。本発明は、バルクシリコン及びＳＯＩにおける同様な技術を適用し、新規のシリコンオンナッシング（ＳＯＮ）デュアルゲート不揮発性メモリセルを創出する。
【００５２】
本発明の別の実施形態に関して、デュアルゲートフロントサイド又はバックサイドトラップ不揮発性メモリセルは、ＳＯＩ基板の埋め込み酸化物（ＢＯＸ）領域の上に形成された第１及び第２のソース／ドレイン領域を含む。非トラップゲートスタックの制御ゲート及び下にあるトラップフリーインシュレータは、完全に空乏化したＳＯＩ‐ＮＦＥＥＴデバイスと同様なシング‐ボディ（ｔｈｉｎｇ‐ｂｏｄｙ）ｐ型シリコンに隣接して形成される。薄浮遊ボディチャネルの反対側では、ＯＮＯ取り替え電荷トラップゲートインシュレータスタック及び制御ゲートが形成される。バックサイドゲートは、高濃度にドープされたＮ＋又はＰ＋ポリシリコン又は金属から構成され得る。電荷トラップＯＮＯ取り替え層は、電荷トラップゲートスタックの制御ゲートに隣接して形成された電荷阻止層、電荷阻止層に隣接して形成されたトラップ層、及びトラップ層に隣接して形成され且つ薄浮遊ボディチャネル領域をインターフェースするトンネルインシュータの１つ以上の副層から構成される。バックサイドゲート及びバックサイドゲートインシュレータスタックは、Ｒ．Ｒａｎｉｃａ等の引例によって概説されたように、シリコンオンナッシング（ＳＯＮ）実装と同様の方法によって形成される。トンネルインシュレータ層は、増加する伝導バンドオフセットの誘電体の１つ以上の層から構成される。薄ボディ実装は、上述されたように、短チャネルエフェクトに対する免疫を提供し、更なる形状サイズ縮小を支援する。
【００５３】
図１Ｃでは、シリコンオンインシュレータ（ＳＯＩ）シリコンオンナッシング（ＳＯＮ）バックサイドゲートＮＦＥＴメモリセル１４０が、シリコンオンナッシング（ＳＯＮ）設計を利用する基板１４２及び箱１７０上に形成されて示されている。シリコンオンナッシング（ＳＯＮ）設計は、デバイス１７２の浮遊ボディ（Ｐ‐シリコン／ゲルマニウム）の一部の範囲内にボイド１６４を形成して、結果として得られる回路素子への基板寄生性の効果を減少する。メモリセル１４０は、浮遊ボディチャネル領域１４８（１７２の一部である）と接触して、第１及び第２のソース／ドレイン領域１４４、１４６を有する。トップゲートスタック１５０は、チャネル領域１４８の真上に形成され、インシュレータ層１５６によってチャネルから絶縁されたアクセスゲート１５４を含む。トップゲートスタック１５０は、アクセスゲート１５４とインシュレータ層１５６の間に形成された任意的な保護層（図示せず）も含んでもよい。ボトムゲートインシュレータスタック１５２は、チャネル浮遊ボディ領域１４８の下に形成される。ボトムゲートインシュレータスタック１５２は、バックサイドゲート１６６の真上に形成された電荷阻止層１６２、電荷阻止層１６２の上に形成されたトラップ層／浮遊ゲート１６０を含む。１つ以上の層非対称バンドギャップトンネルインシュレータ１５８は、チャネル領域１４８の下に直接、トラップ層１６０の上に形成される。トンネルインシュレータ層１５８は、非対称な段付きバンドギャッププロファイルを提供するために層状にした材料の１つ以上の層を含む。トラップ層１６０は、深いトラップ及び埋め込み金属ナノ結晶も任意で設けられてよい。結果として得られる回路素子への基板寄生性の効果を減少するために設計された設計及び集積回路処理のその他の形を利用し、限定ではないがシリコンオンインシュレータ（ＳＯＩ）及びシリコンオンサファイア（ＳＯＳ）を含む本発明の実施形態は、本開示の利益によって当業者に知られて明らかとなることが留意されるべきである。図１Ｃのシリコンオンナッシング（ＳＯＮ）デュアルゲート不揮発性メモリセルのフロントサイドトラップバージョンも可能であり、本開示の利益によって当業者に明らかとなることも留意される。
【００５４】
図１Ｄは、本発明の実施形態に従う図１Ｂ及び１Ｃのバックサイドトラップメモリセル１３０、１４０のバンドギャップ図１７０を詳細に示す。図１Ｄでは、アクセスゲート１１４、１５４が、アクセスゲートインシュレータ層１１６、１５６によってボディ／チャネル１０８、１４８から分離される。トラップ層１２６、１６０は、非対称バンドギャップトンネル層１１８、１５８の１つ以上の層によってチャネル１０８、１４８から、及び、電荷阻止層１２４、１６２によってバックサイドゲート１６６／基板１０２から分離される。
【００５５】
図１Ｅは、本発明の実施形態に従う図１Ａのフロントサイドトラップメモリセル１００のバンドギャップ図１８０を詳細に示す。図１Ｅでは、バックサイドゲート／基板１０２が、バックサイドゲートインシュレータ層１１６によってボディ／チャネル１０８から分離される。トラップ層１２６は、非対称バンドギャップトンネル層１１８の１つ以上の層によってチャネル１０８から、及び電荷阻止層１２４によってワード線／アクセスゲート１１４から分離される。
【００５６】
図１Ｆは、本発明の実施形態の電荷トラップゲートインシュレータスタック１２０、１６８のＯＮＯ取り替えゲートインシュレータスタックの例を説明する。単一の酸素リッチシリコン酸窒化物１１８、１５８（＞４６原子百分率酸素、２０原子百分率窒素、屈折率γ＝１．５５、Ｋ＝５）は、ＳｉＯ２の３．２ｅＶと比較して２．８ｅＶを有するバリア高さを有するトンネル酸化物に取って代わり、それによって、プログラミング中に直接トンネル電子フルエンスを向上する。トラップ誘電体１２６、１６０は、より高密度（約１Ｅ１３／ｃｍ２）より深いトラップ（約１ｅＶの窒化物トラップ深さと比較して約１．７ｅＶのトラップ深さ）を提供する窒素リッチシリコン酸窒化物（約４０原子百分率窒素、２６原子百分率酸素、約γ＝１．８の屈折率、Ｋ＝７）の層である。電荷阻止層は、電子及びホールに対するＳｉＯ２と同程度のバリア、及び同時にＳｉＯ２（Ｋ〜＝４）と比較して約１０のＫ値を有するアルミナ（Ａｌ３Ｏ５）１２４、１６２によって取り替えられ、それによって、結果として得られるゲートインシュレータスタックの総ＥＯＴを減少する。トンネル酸素リッチ酸窒化物（γ＝１．５５）は、ＳｉＯ２と同様の非常に低いトラップ密度の特徴を有し、更にＳｉＯ２と比較して大幅に低い漏洩を有し、それによって、等価ＯＮＯゲートインシュレータスタックと比較して向上した保持を提供し、上記のスタックは、３分の２（２／３Ｘ）ＥＯＴを減少し、その結果として、速度、保持力、及び耐久性を向上しながら書き込み／消去電圧レベルを減少する。
【００５７】
図１Ｇは、より複雑なトンネル誘電体媒体１１８、１５８、より複雑なトラップ媒体１２６、１６０、及び高Ｋ電荷阻止媒体１２４、１６２を含む本発明の実施形態の電荷トラップゲートインシュレータスタック１２０、１６８の比較的もっと複雑な例の詳細を説明する。トンネル媒体１１８、１５８は、増加する伝導バンドオフセット及び高Ｋ値の誘電体の２つ以上の層から構成され、直接トンネル“バリア薄化”（トンネルインシュレータ層を横断して電界が印加される時より短い効果的なトンネル距離）を可能にし、それによって、減少した電界においてその層を横断する大幅に強化された電子搬送を促進する。トラップ媒体１２６、１６０は、高トラップ密度の内在的ディープトラップの高Ｋ誘電体層から構成され、埋め込み高仕事関数ナノドットによって強化されたトラッピングによって支援される。高Ｋ電荷阻止層１２４、１６２は、電子及びホールに対するＳｉＯ２と同程度のバリア、及び同時にＳｉＯ２（Ｋ〜＝４）と比較して約１０のＫ値を有するアルミナ（Ａｌ３Ｏ５）１２４、１６２であり、それによって、結果として得られるゲートインシュレータスタックの総ＥＯＴを減少する。等価ゲートインシュレータスタックのＥＯＴは、ＯＮＯゲートスタックと比較して３０％以上減少され、対応してプログラミング電圧レベルを低下する。
【００５８】
ＯＮＯ取り替えの多くのオプションには、電荷トラップゲートインシュレータスタック１２０、１６８が考慮され、（ａ）インシュレータスタックのより低いＥＯＴを達成し、それによって、電圧スケーリングを達成し；（ｂ）電子及びホールのためのバンドエンジニア非対称直接トンネルを達成し、トラップ側への低電圧、低エネルギー高速キャリア搬送を達成し、キャリアのバックトンネリングを減少し；（ｃ）高密度ディープエネルギートラップ材料を達成して保持力及び論理ウィンドウを達成し；ならびに（ｄ）電子及びホールのための高バリアエネルギーを有する高Ｋ、大きなバンドギャップ電荷阻止インシュレータを達成し、逆注入及び電荷損失を防止する。（ａ）、（ｃ）及び（ｄ）に関して、高Ｋインシュレータは、入射フィールドを減少し、それによってスタック信頼性を向上することが望ましい。望ましい方向への高速キャリア搬送に関し（項目（ｂ））、直接トンネル又はファウラノルドハイムトンネリングの強化が求められる。直接トンネリングは、トンネリング距離を減少すること（“バリア薄化”）によって及びバリアエネルギーを減少することによって強化され、一方後者はファウラノルドハイムトンネリングを強化する。その特定の例は、ここにおいて、本発明の様々な実施形態において詳述される。
【００５９】
具体的には、一実施形態において、トンネルインシュレータ層１１８、１５８は、材料の３つの層を含み、ＳｉＯ２（Ｋ＝４）の０．５ｎｍの第１の層は、チャネル領域１０８、１４８に隣接する約９ｅＶのバンドギャップを有し、それは１．１ｅＶのバンドギャップを有する。１ｎｍのＳｉＮ（バンドオフセット１．０３ｅＶ、Ｋ＝７）又はＡｌ２Ｏ３（バンドギャップ：８．８ｅＶ、Ｋ＝１０）の第２の層は、ＳｉＯ２の第１の層に隣接して形成される。１ｎｍのＨｆＯ２（バンドギャップ：４．５ｅＶ、Ｋ＝２４）の第３の層は、第２の層に隣接して形成される。
【００６０】
トラップ層１２０、１６０は、３．４〜４．０ｎｍの埋め込みコバルトナノドットを有する５〜７ｎｍのＴｉＯ２（約３．１５ｅＶのバンドギャップ、Ｋ＝６０）の層で形成され、結果として得られる大体０．３ｎｍのＥＯＴを有する。或いは、トラップ層は、ディープトラップ（Ｅｔ＞１．０ｅＶ）を含む適当な厚さの窒化アルミニウム（ＡＩＮ、Ｋ＝１５）又は窒素リッチＳｉＯＮ（約γ＝１．８の屈折率及びＫ＝７）の単層でも可能である。電荷阻止層１２２、１６２は、０．６７ｎｍと低いＥＯＴを有する、１０ｎｍのＡｌ２Ｏ３（バンドギャップ：８．８ｅＶ、Ｋ＝１０）ＨｆＳｉＯＮ（バンドギャップ：６．９ｅＶ、Ｋ＝１７）、Ｐｒ２Ｏ３（バンドギャップ：３．９ｅＶ、Ｋ＝３０）、ＴｉＯ２（バンドギャップ：３．１５ｅＶ、Ｋ＝６０）で形成される。フロントサイドゲート１１４、１５４及びバックサイドゲート１６６（実施形態において、分離したバックサイドゲートを有する）は、典型的に、ポリシリコン、タングステン、イリジウム、又はアルミニウムにより形成され、ＨｆＮ、ＴａＮ、ＴｉＮ、又はＩｒＯ２の薄層等の初期保護層を含んでもよい。
【００６１】
他の実施形態でも、トンネルインシュレータ層１１８、１５８は、材料の３つの層を含み、ＳｉＯ２（Ｋ＝４）の０．５ｎｍの第１の層は、チャネル領域１０８に隣接して形成された約９ｅＶのバンドギャップを有し、それは１．１ｅＶのバンドギャップを有する。１ｎｍのＳｉＮ（バンドオフセット１．０３ｅＶ、Ｋ＝７）又は酸素リッチシリコン酸窒化物、ＳｉＯＮ、（約γ＝１．５５の屈折率、バンドギャップ７．３ｅＶ、及びＫ＝５）又はＡｌ２Ｏ３（バンドギャップ：８．８ｅＶ、Ｋ＝１０）の第２の層は、ＳｉＯ２の第１の層に隣接して形成される。１．５ｎｍのＨｆＯ２（バンドギャップ：４．５ｅＶ、Ｋ＝２４）の第３の層は、第２の層に隣接して形成される。これら３つの層の実効酸化膜厚（ＥＯＴ）は、１．３２ｎｍと低くすることが出来る。酸素リッチシリコン酸窒化物（ＳｉＯＮ、約γ＝１．５５の屈折率）は、＞＝４６％の原子酸素濃度を有し、一方で、その原子状シリコン濃度は＜＝３３％である。対応する窒素リッチシリコン酸窒化物（ＳｉＯＮ、約γ＝１．８の屈折率）は、＜＝２５％の原子酸素濃度を有し、一方で、原子窒素濃度は約４０％である。
【００６２】
トラップ層１２０、１６０は、３．５〜４．０ｎｍの埋め込みコバルトナノドットを有する６ｎｍのＨｆＯ２の層から形成され、結果として得られる０．３ｎｍのＥＯＴを有する。電荷阻止層１２２、１６２は、０．６７ｎｍのＥＯＴを有する１０ｎｍのＴｉＯ２（Ｋ＝６０）で形成される。フロントサイドゲート電極１１４、１５４及び／又はバックサイドゲート電極１６６は、保護層としての１０ｎｍのＴｉＮ及びドープポリシリコンで形成される。
【００６３】
上で詳述したように、多数のインシュレータは、酸化物、混合酸化物、窒化物、及びケイ酸塩系からのインシュレータを限定はしないが含む、本発明の実施形態のトンネル層において利用されることが出来るということが留意されるべきである。
【００６４】
前に述べたように、二つの共通タイプのＥＥＰＲＯＭ及びフラッシュメモリアレイアーキテクチャは、いわゆる相似の“ＮＡＮＤ”及び“ＮＯＲ”アーキテクチャであり、各基本的なメモリセル構成は、対応する論理ゲート設計を有する。ＮＯＲアレイアーキテクチャにおいて、メモリアレイの浮遊ゲートメモリセルは、ＲＡＭ又はＲＯＭと同様なマトリクスに配列される。アレイマトリクスの各浮遊ゲートメモリセルのゲートは、ワード選択線（ワード線）に対して行によって結合され、それらのドレインは列ビット線に結合される。各浮遊ゲートメモリセルのソースは、典型的に、共通ソース線に結合される。ＮＯＲアーキテクチャ浮遊ゲートメモリアレイは、それらのゲートに結合されたワード線を選択することによって浮遊ゲートメモリセルの行を活性化する行デコーダによってアクセスされる。選択されたメモリセルの行は、次に、それらのプログラム化された状態に応じて、結合されたソース線から結合された列ビット線への異なる電流を流すことによって、列ビット線上にそれらの記憶されたデータ値を置く。ビット線の列ページが選択されて感知され、個々のデータワードが、列ページから感知されたデータワードから選択され、メモリから伝達される。
【００６５】
ＥＥＰＲＯＭ又はフラッシュＮＡＮＤアレイアーキテクチャは、マトリクスに浮遊ゲートメモリセルのそのアレイも配列し、アレイの各浮遊ゲートメモリセルのゲートは、ワード線に対して行によって結合されるようにする。しかしながら、各メモリセルは、ソース線及び列ビット線に直接には結合されない。代わりに、アレイのメモリセルは、典型的には８、１６、３２、又はそれぞれそれより多くのストリングになるように一緒に配列され、ストリング中のメモリセルは、共通ソース線と列ビット線との間で、ソースからドレインへ、直列にともに結合される。これは、ＮＡＮＤアレイアーキテクチャが、同等のＮＯＲアレイよりも高いメモリセル密度を有することを可能にするが、概してより遅いアクセス速度及びプログラミング複雑性の代償をともなう。
【００６６】
ＮＡＮＤアーキテクチャ浮遊ゲートメモリアレイは、それらのゲートに結合されたワード選択線を選択することによって浮遊ゲートメモリセルの行を活性化する行デコーダによってアクセスされる。加えて、各ストリングの非選択のメモリセルのゲートに結合されたワード線も駆動される。しかしながら、各ストリングの非選択のメモリセルは、典型的に、パストランジスタとしてそれらを作動するためにより高いゲート電圧によって駆動され、それらが、それらの記憶されたデータ値によって規制されない方法で電流を通過させることを可能にする。電流は、次に、ソース線から列ビット線へ直列の結合されたストリングの各浮遊ゲートメモリセルを介して流れ、選択されて読み出される各ストリングのメモリセルによってのみ規制される。これにより、その列ビット線上に選択されたメモリセルの行の電流エンコード記憶データ値を置く。ビット線の列ページが選択されて感知され、その後個々のデータワードが、列ページから感知されたデータワードから選択され、メモリデバイスから伝達される。
【００６７】
図２Ａは、本発明の実施形態のフロントサイドトラップデュアルゲートメモリセル２０２を利用する、本発明の実施形態のＥＥＰＲＯＭ又はフラッシュメモリデバイスの簡易化されたＮＡＮＤアーキテクチャ浮遊ノード又はトラップ層メモリアレイ２００の概略図を示す。図２ＡのＮＡＮＤアーキテクチャメモリアレイ２００は、例示を目的としており、制限するものとして捉えられるべきではないこと、及び、本発明の実施形態のバックサイドトラップデュアルゲートメモリセルを利用するＮＡＮＤアーキテクチャメモリアレイも可能であり、本開示の利益によって当業者に明らかとなることが留意されるべきである。
【００６８】
図２Ａでは、一連のＮＡＮＤメモリストリング２２０が、アレイ２００に配列され、ビット線２１２及びソース線２１４に結合される。図２Ｂに詳細に示されるように、各ＮＡＮＤメモリストリング２２０において、本発明の実施形態の一連のフロントサイドトラップデュアルゲートメモリセル２０２は、ソースからドレインへ共に結合され、ＮＡＮＤストリング２２０（典型的には８、１６、３２、又はそれより多いセルを有する）を形成する。上述したように、各デュアルゲートメモリセルＦＥＴ２０２は、チャネル領域の上に形成されたトップ又はフロントサイドゲートインシュレータスタック及びチャネル領域の下に形成されたボトム又はバックサイドゲートインシュレータスタックを有する。フロントサイドゲートインシュレータスタックは、薄ボディチャネル領域の上部の複合非対称バンドギャップトンネルインシュレータ層、トンネルインシュレータ層上に形成された浮遊ノード／トラップ層、トラップ層の上に形成された電荷阻止インシュレータ層、及び電荷阻止層の上に形成された制御ゲートからなる。バックサイドゲートインシュレータスタックは、基板の上部の薄ボディチャネル領域の下に形成されたインシュレータ層からなり、バックサイドゲートの場所及び機能を取る。更にこのモードの動作を可能にするため、本発明の一実施形態では、メモリの各ＮＡＮＤアーキテクチャメモリストリング２２０は、分離トレンチに形成され、各分離トレンチの基板が、プログラミング及び消去のために個々にバイアスされることを可能にする。本発明の他の実施形態において、個々のバックサイドゲートは、電荷阻止インシュレータの下に形成されることが出来、バックサイドゲート制御線に結合されることが留意されるべきである。ワード線２０６は、ＮＡＮＤストリング２２０を介して結合し、各メモリストリング２２０における単一メモリセル２０２が選択されることを可能にする隣接するメモリセル２０２の制御ゲートを結合する。各ＮＡＮＤメモリストリング２２０において、Ｎ＋ドープ領域が、各ゲートインシュレータスタックの間に形成され、隣接するメモリセル２０２のソース及びドレイン領域を形成し、加えてコネクタとして動作してＮＡＮＤストリング２２０のセルを共に結合する。本発明の一実施形態では、Ｎ＋ドープ領域は除かれて、単一チャネル領域がＮＡＮＤメモリストリング２２０の下に形成され、個々のメモリセル２０２を結合する。各ＮＡＮＤメモリストリング２２０は結合されて、各ＮＡＮＤ浮遊ノードストリングの片側端に形成されるゲート２０４を選択し、ビット線２１２及びソース線２１４に各ＮＡＮＤ浮遊ノードストリング２２０の反対側端を選択的に結合する。選択ゲート２０４は、それぞれ、ゲート選択線、選択ゲートドレイン｛ＳＧ（Ｄ）｝２１０及び選択ゲートソース｛ＳＧ（Ｓ）｝２０８に結合され、選択ゲート２０４を介して、それぞれ、ビット線２１２及びソース線２１４へのＮＡＮＤストリングの結合を制御する。図２Ａ及び２Ｂには、バックサイドゲート／基板接続２２２が、各ＮＡＮＤストリング２２０のバックサイドゲートに結合されて示され、各ＮＡＮＤストリング３２０のメモリセル２０２が、アクセスされ、プログラム化され、及び消去されることを可能にする。上述したように、基板接続２２２を利用する代わりに、個々のバックサイドゲート制御線が、形成されて利用され、形成されたバックサイドゲートにプログラミング及び消去電圧を印加することが留意されるべきである。
【００６９】
図２Ｃは、本発明の実施形態のバックサイドトラップＮＡＮＤメモリストリング２２０を詳細に示す。図２Ｃでは、本発明の実施形態の一連のバックサイドトラップデュアルゲートメモリセル２０２が、ソースからドレインへ共に結合され、ＮＡＮＤストリング２２０を形成する。各デュアルゲートメモリセルＦＥＴ２０２は、チャネル領域の上に形成されたトップ又はフロントサイドゲートインシュレータスタック及びチャネル領域の下に形成されたボトム又はバックサイドゲートインシュレータスタックを有する。上述したように、バックサイドゲートインシュレータスタックは、チャネル領域の下に形成された１つ以上の層を有する非対称バンドギャップトンネルインシュレータ層、トンネルインシュレータの下に形成された浮遊ノード／トラップ層、基板の上部のトラップ層の下に形成された電荷阻止インシュレータ層からなり、バックサイドゲートの場所及び機能を取る。一実施形態では、メモリの各ＮＡＮＤアーキテクチャメモリストリング２２０は、分離トレンチに形成され、各分離トレンチの基板が、プログラミング及び消去のために個々にバイアスされることを可能にする。本発明の他の実施形態において、個々のバックサイドゲートは、電荷阻止インシュレータの下に形成されることが出来、バックサイドゲート制御線に結合されることが留意されるべきである。フロントサイドゲートインシュレータスタックは、チャネル領域の上部に形成されたインシュレータ層、及びインシュレータの上に形成されたアクセスゲート２０６（典型的にはワード線２０６に一体的に形成され、制御ゲート線としても知られる）からなる。図２Ｃでは、基板接続２２２が、各ＮＡＮＤストリング２２０のバックサイドゲートに結合されて示され、各ＮＡＮＤストリング２２０のメモリセルが、プログラム化及び消去されることを可能にする。上述したように、基板接続２２２を利用する代わりに、個々のバックサイドゲート制御線が形成されて利用され、形成されたバックサイドゲートに、アクセス、プログラミング、及び消去電圧を印加することができることが留意されるべきである。
【００７０】
本発明の一実施形態では、特定のセルに書き込むため、選択されたＮＡＮＤメモリセルストリングに結合されたビット線は、典型的に、低電圧及び接地電位に結合されたソースに保持される。プログラム化されるべき選択されたＮＡＮＤメモリセルストリングは、その選択ゲートを活性化することを介して選択される。無電荷トラップゲートスタックの基板／制御ゲート（バックサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるフロントサイドゲート又はフロントサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるバックサイドゲート）は、適切な電位に上げられて、そのゲート酸化物界面で薄ボディチャネル領域を反転し、伝導チャネルを形成する。書き込まれるべきセルのための電荷トラップゲートスタックの制御ゲートは、プログラミング電圧に上げられ、一方全てのその他の電荷トラップゲートスタック制御ゲートは、接地又は適切な電圧レベルのどちらかに保持されて妨害を回避する。電子が薄ボディチャネル領域からチャネルトラップ層へ注入され、選択されたメモリセルの閾値電圧を上げる。基板から形成されたバックサイド制御ゲート、又はＮＡＮＤメモリセルストリングのメモリセルの全てを介して結合するバックサイド制御ゲートを有する、バックサイドトラップデュアルゲート不揮発性メモリセルにおいて、選択されたメモリセルの無電荷トラップ（フロントサイド）制御ゲートは、プログラミング電圧まで上げられ、（バックサイド）電荷トラップゲートスタックを介して個別プログラミングを適用するために利用され得ることが留意されるべきである。
【００７１】
選択されたデュアルゲート不揮発性メモリセルは、電荷トラップゲートスタックの制御ゲート上に単独で又は電圧電位の上昇と組み合わせて、無電荷トラップゲート（バックサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるフロントサイドゲート又はフロントサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるバックサイドゲート）に印加された相対的電圧電位を上昇させることによって読み出すことが出来る。各ストリングの非選択のメモリセルの電荷トラップゲートスタック及び／又は無電荷トラップゲートスタックの制御ゲートも、パストランジスタとしてそれらを作動するためにより高いゲート電圧に、典型的に駆動され、それらが、それらの記憶されたデータ値によって規制されない方法で電流を通過させることを可能にする。電流は、次に、ソース線から列ビット線へ直列結合されたストリングの各デュアルゲート不揮発性メモリセルを介して流れ、読み出されるべき選択された各ストリングのメモリセルによってのみ規制される。
【００７２】
消去のため、ストリングにおける電荷トラップゲートスタック（バックサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるバックサイドゲート又はフロントサイドトラップデュアルゲート不揮発性メモリセルＮＡＮＤストリングにおけるフロントサイドゲート）の全ての制御ゲートは、接地又は低電圧及び、消去電圧にまで上昇されたチャネルボディに結合され、ホールをトラップ層にトンネルし、ＮＡＮＤメモリセルストリングのメモリセルを消去する。
【００７３】
本発明のＮＡＮＤメモリセルストリング実施形態におけるフロントサイド及びバックサイドトラップデュアルゲート不揮発性メモリセルを読み出す、書き込む、及び消去するその他の方法が可能であり、本開示の利益によって当業者に明らかになるということが留意されるべきである。
【００７４】
図３Ａ及び３Ｂは、先行技術のＮＡＮＤ浮遊ゲートメモリアレイの単純化した上面図及び側面図を詳細に示す。図３Ａは、一連のＮＡＮＤメモリストリング３２０を有するＮＡＮＤアーキテクチャメモリアレイ３００の上面図を詳細に示し、ＮＡＮＤメモリストリング３２０を詳細に示す、ＮＡＮＤアレイ３００の側面図が図３Ｂに示される。図３Ａ及び３Ｂでは、一連の浮遊ゲートメモリセル３０２は、直列のＮＡＮＤストリング３２０（典型的に８、１６、３２、又はより多くのセル）に共に結合される。各メモリセル３０２は、基板３２２の上部のトンネルインシュレータ、トンネルインシュレータ上に形成された浮遊ゲート、浮遊ゲートの上に形成されたインターゲートインシュレータ、及びインターゲートインシュレータの上に形成された制御ゲート３０６（典型的には制御ゲート線に形成され、ワード線としても知られる）でできたゲートインシュレータスタックを有する。Ｎ＋ドープ領域は、各ゲートインシュレータスタック間に形成され、隣接する浮遊ゲートメモリセルのソース／ドレイン領域を形成し、加えて、コネクタとして作動してＮＡＮＤストリング３２０のセルをともに結合する。ゲート選択線３０８、３１０に結合された選択ゲート３０４は、ＮＡＮＤストリング３２０の片側端に形成され、ビット線３１２及びソース線３１４にＮＡＮＤストリング３２０の反対の端を選択的に結合する。
【００７５】
図４Ａ及び４Ｂは、本発明の一実施形態のＮＡＮＤアレイの単純化した上面図及び側面図を詳細に示す。図４Ａは、本発明の実施形態の一連のＮＡＮＤメモリストリング４２０を有するＮＡＮＤアーキテクチャメモリアレイ４００の上面図を詳細に示す。図４Ｂは、ＮＡＮＤアレイ４００の側面断面図を詳細に示し、ＮＡＮＤメモリストリング４２０を詳細に示す。図４Ａ及び４Ｂでは、一連のフロントサイドトラップデュアルゲート不揮発性メモリセル４０２は、一連のＮＡＮＤストリング４２０（典型的に８、１６、３２、又はより多くのセル）に共に結合される。上述したように、各デュアルゲートメモリセルＦＥＴ４０２は、チャネル領域４３０の上に形成されたトップ又はフロントサイドゲートインシュレータスタック４３８及びチャネル領域４３０の下に形成されたボトム又はバックサイドゲートインシュレータスタックを有する。フロントサイドゲートインシュレータスタック４３８は、薄ボディチャネル領域４３０の上部の複合非対称バンドギャップトンネルインシュレータ層、トンネルインシュレータ層上に形成された浮遊ノード／トラップ層、トラップ層の上に形成された電荷阻止インシュレータ層、及び電荷阻止層の上に形成された制御ゲートからなる。バックサイドゲートインシュレータスタックは、基板４２２の上部の薄ボディチャネル領域４３０の下に形成されたインシュレータ層４３２からなり、バックサイドゲート４３６の場所及び機能を取る。本発明の一実施形態では、メモリの各ＮＡＮＤアーキテクチャメモリストリング４２０は、分離トレンチに形成され、各分離トレンチの基板４２２が、プログラミング及び消去のために個々にバイアスされることを可能にする。ワード線制御ゲート４０６は、フロントサイドゲートインシュレータスタック４３８の上に形成される。薄ボディチャネル領域４３０は作動してＮＡＮＤメモリストリング４２０の隣接するメモリセル４０２を共に結合する。一実施形態において、任意のＮ＋ドープ領域４３４が、各メモリセル４０２間の薄ボディチャネル領域４３０に形成され、隣接するセル間に低抵抗直列伝導路を形成する。ゲート選択線４０８、４１０に結合された選択ゲート４０４は、ＮＡＮＤストリング４２０の片側端に形成され、ビット線４１２及びソース線４１４にＮＡＮＤストリング４２０の反対の端を選択的に結合する。薄ボディチャネル領域４３０は、選択ゲート４０４のソース及びドレイン領域４４０と接触しており、薄ボディチャネル領域４３８におけるキャリアのチャネルの形成を容易にすることが留意されるべきである。本発明の他の実施形態において、個々のバックサイドゲート４３６は、バックサイドゲートインシュレータ４３２の下に形成されて、バックサイドゲート制御線に結合されることが出来ることも留意される。図４Ａ及び４ＢのＮＡＮＤアーキテクチャメモリアレイ４００は例示の目的であること、及び、本発明の実施形態のバックサイドトラップデュアルゲートメモリセルを利用するＮＡＮＤアーキテクチャメモリアレイ４００も可能であり、本開示の利益によって当業者に明らかになることは更に留意される。メモリアレイにおけるサブ機能の細部の形成を可能にする方法が開示されており、減少された形状のワード線４０６、メモリセル４０２を可能にし、図４Ａ及び４ＢのＮＡＮＤメモリアレイ４００のＮ＋拡散４３４を分離することが留意されるべきである。対称的サブ機能要素を形成するそのような方法は、１９８８年１０月１１日に発行された“ＦＯＲＭＡＴＩＯＮ ＯＦ ＶＡＲＩＡＢＬＥ ＷＩＤＴＨ ＳＩＤＥＷＡＬＬ ＳＴＲＵＣＴＵＲＥＳ”と題する米国特許第４，７７６，９２２号において詳述されている。
【００７６】
典型的には酸化物インシュレータで形成された絶縁領域は、ＮＡＮＤアーキテクチャメモリセルストリング４２０同士間で使用されて各ストリング４２０をその隣接ストリングから絶縁することが出来ることも留意される。これらの絶縁領域は、基板４２２に延長されてＰウェルの形成を可能にすることが出来、各Ｐウェルは、アレイ４００のその他のストリング又は行から絶縁された状態でバイアスされることが出来る単一ＮＡＮＤアーキテクチャメモリセルストリング４２０を含む。制御ゲート／ワードアドレス線４０６及び選択線４０８、４１０は、これらの絶縁領域を横断することが出来、各制御ゲート／ワードアドレス線４０６及び選択線４０８、４１０が、ＮＡＮＤアーキテクチャメモリセルストリング４２０の多数の行を横断してそれぞれメモリセル４０２及び選択ゲート４０４の動作を制御するようにすることも留意される。
【００７７】
図５Ａから５Ｃは、本発明の他の実施形態のフロントサイド及びバックサイドトラップＮＡＮＤアレイの単純化した上面図及び断面図を詳細に示す。図５Ａは、本発明の実施形態の一連のＮＡＮＤメモリストリング５２０を有するＮＡＮＤアーキテクチャメモリアレイ５００の上面図を詳細に示す。図５Ｂは、ＮＡＮＤアレイ５００の断面側面図を詳細に示し、結合した一連のバックサイドトラップデュアルゲート不揮発性メモリセル５０２を有するＮＡＮＤメモリストリング５２０を詳細に示す。図５Ｃは、フロントサイドトラップデュアルゲート不揮発性メモリセル５０２ＮＡＮＤメモリストリング５２０を有するＮＡＮＤアレイ５００の断面側面図を詳細に示す。
【００７８】
図５Ｂでは、一連のバックサイドトラップデュアルゲート不揮発性メモリセル５０２が、一連のＮＡＮＤストリング５２０（典型的に８、１６、３２、又はより多くのセル）に共に結合される。上述したように、各デュアルゲートメモリセルＦＥＴ５０２は、チャネル領域５３０の真上に形成されたトップ又はフロントサイドゲートインシュレータスタック、及びチャネル領域５３０の下に形成されたボトム又はバックサイドゲートインシュレータスタック５３８を有する。バックサイドゲートインシュレータスタック５３８は、薄ボディチャネル領域５３０の下に形成された複合非対称バンドギャップトンネルインシュレータ層、トンネルインシュレータ層の下に形成された浮遊ノード／トラップ層、バックサイドゲート５３６として作動する基板５２２上のトラップ層の下に形成された電荷阻止インシュレータ層からなる。フロントサイドゲートインシュレータスタックは、薄ボディチャネル領域５３０の上に形成されたインシュレータ層５３２からなる。ワード線制御ゲート５０６は、フロントサイドゲートインシュレータ層５３２の上に形成される。図５Ａから５Ｃでは、ワード線５０６は、交互に並ぶ“Ｔ”パターンで形成され、１ワード線５０６ごとに、隣接するワード線５０６と重なる“Ｔ”形状に形成され、緊密なアレイ空間及び“Ｔ”形状のワード線５０６の全抵抗の減少を可能にする。薄ボディチャネル領域５３０は、作動してＮＡＮＤメモリストリング５２０の隣接するメモリセル５０２をともに結合する。ゲート選択線５０８、５１０に結合された垂直選択ゲート５０４が、ＮＡＮＤストリング５２０の片側端のトレンチに形成され、ビット線５１２及びソース線５１４にＮＡＮＤストリング５２０の反対の端を選択的に結合する。垂直選択ゲート５０４は、インシュレータの上に形成された制御ゲートを有するトレンチの側壁上に形成されたインシュレータからなるゲートインシュレータスタックを有する。各垂直選択ゲート５０４のチャネル長は、トレンチの深さによって決定され、最小形状によっては決定されず、チャネル長が、短チャネル長の問題を回避することができるように設計されることを可能にすることが留意されるべきである。選択ゲート５０４のゲートインシュレータスタックは、トレンチ上へのゲートインシュレータスタックの各材料の連続的レイヤリング及び異方的エッチングによって形成される。薄ボディチャネル領域５３０は、選択ゲート５０４のソース及びドレイン領域５４０と接触しており、薄ボディチャネル領域５３０におけるキャリアのチャネルの形成を容易にすることが留意されるべきである。これらソース／ドレイン領域５４０は、選択ゲートトレンチの底に形成され、バックサイドゲートインシュレータスタック５３８及びチャネルボディ５３０と接触する。ソース線５１４及びビット線５１２の接点は、選択ゲートトレンチの底部において選択ゲート５０４ソース／ドレイン領域５４０に結合し、更なるアレイサイズ縮小を可能にする。本発明の別の実施形態において、個々のバックサイドゲート５３６は、バックサイドゲートインシュレータスタック５３８の下に形成され、バックサイドゲート制御線に結合されることが出来ることが留意されるべきである。
【００７９】
図５Ｃでは、一連のフロントサイドトラップデュアルゲート不揮発性メモリセル５０２は、一連のＮＡＮＤストリング５２０（典型的に８、１６、３２、又はより多くのセル）にともに結合される。上述したように、各デュアルゲートメモリセルＦＥＴ５０２は、チャネル領域５３０の上に形成されたトップ又はフロントサイドゲートインシュレータスタック５３８、及びチャネル領域５３０の下に形成されたボトム又はバックサイドゲートインシュレータスタックを有する。フロントサイドゲートインシュレータスタック５３８は、薄ボディチャネル領域５３０の上部の複合非対称バンドギャップトンネルインシュレータ層、トンネルインシュレータ層上に形成された浮遊ノード／トラップ層、トラップ層の真上に形成された電荷阻止インシュレータ層、及び電荷阻止層の上に形成された制御ゲートからなる。バックサイドゲートインシュレータスタックは、基板５２２の上部の薄ボディチャネル領域５３０の下に形成されたインシュレータ層５３２からなり、バックサイドゲート５３６の場所及び機能を取る。本発明の一実施形態では、メモリの各ＮＡＮＤアーキテクチャメモリストリング５２０は、分離トレンチに形成され、各分離トレンチの基板５２２が、プログラミング及び消去のために個々にバイアスされることを可能にする。交互に並ぶ“Ｔ”ワード線制御ゲート５０６が、フロントサイドゲートインシュレータスタック５３８の上に形成される。薄ボディチャネル領域５３０は作動してＮＡＮＤメモリストリング５２０の隣接するメモリセル５０２をともに結合する。ゲート選択線５０８、５１０に結合された垂直選択ゲート５０４が、ＮＡＮＤストリング５２０の片側端のトレンチに形成され、ビット線５１２及びソース線５１４にＮＡＮＤストリング５２０の反対の端を選択的に結合する。薄ボディチャネル領域５３０は、選択ゲート５０４のソース及びドレイン領域５４０と接触しており、薄ボディチャネル領域５３８におけるキャリアのチャネルの形成を容易にすることが留意されるべきである。本発明の他の実施形態において、個々のバックサイドゲート５３６は、バックサイドゲートインシュレータ５３２の下に形成され、バックサイドゲート制御線に結合されることが出来ることも留意される。
【００８０】
図４Ａから４Ｂ及び５Ａから５Ｃから分かるように、ＮＡＮＤアーキテクチャメモリストリング４２０及び５２０では、各平面のメモリセルトランジスタ４０２、５０２は、２Ｆ正方形のエリアを占有する。“Ｆ”は、特定のプロセス技術における最小解像可能溶解フォトリソグラフィック寸法（ｍｉｎｉｍｕｍ ｒｅｓｏｌｖａｂｌｅ ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃ ｄｉｍｅｎｓｉｏｎ）である。２つの垂直に形成された選択トランジスタ及びビット線又はソース線の接点は、単一平面選択トランジスタが占有するエリア（上方から見た時４Ｆ正方形のエリアであり、各トランジスタは２Ｆ正方形のエリアを有する）を占有する。各メモリセルトランジスタは、２ビットのデータまで記憶できるので、データ記憶密度は各２Ｆ正方形単位エリア当たり１ビットに近づく。従って、例えば、Ｆ＝０．１ミクロンならば、記憶密度は、１平方センチメートル当たり５．０ｘギガビットまでになることが可能である。
【００８１】
図６は、ホスト６０２に結合された本発明の不揮発性ＮＡＮＤアーキテクチャフロントサイド又はバックサイドトラップメモリデバイス６００を組み込むシステム６２８の略図を示し、典型的には処理デバイス又はメモリコントローラである。不揮発性メモリデバイス６００は、それぞれ処理デバイス６０２に結合されてメモリ読み出し及び書き込みアクセスを可能にするアドレスインターフェース６０４、制御インターフェース６０６、及びデータインターフェース６０８を含むインターフェース６３０を有する。組み合わされたアドレス／データバス等の、本発明の実施形態によって利用されることが出来るその他のメモリインターフェース６３０が存在し、本開示の利益よって当業者に明らかになることが留意されるべきである。本発明の一実施形態において、インターフェース６３０は、ＳＤＲＡＭ又はＤＤＲ‐ＳＤＲＡＭインターフェース等の、同期メモリインターフェースである。不揮発性メモリデバイスに対して内在的な、内部メモリコントローラ６１０は内部動作を命令し；不揮発性メモリアレイ６１２を管理し、ＲＡＭ制御レジスタ及び不揮発性消去ブロック管理レジスタ６１４を更新する。ＲＡＭ制御レジスタ及びテーブル６１４は、不揮発性メモリデバイス６００の動作中に内部メモリコントローラ６１０によって利用される。不揮発性メモリアレイ６１２は、一連のメモリバンク又はセグメント６１６を含む。各バンク６１６は、一連の消去ブロック（図示せず）に論理的に組織される。メモリアクセスアドレスは、不揮発性メモリデバイス６００のアドレスインターフェース６０４で受信され、行及び列アドレス部分に分割される。本発明の一実施形態において、不揮発性メモリ６００は、汎用又は理想的メモリとしてホスト６０２によって利用され、システム６２８においてＲＡＭ及びＲＯＭの両方を取り替える。
【００８２】
読み出しアクセスの際、行アドレスは、行デコード回路６２０によってラッチされデコードされ、選択されたメモリバンクにわたってメモリセルの行／ページ（図示せず）を選択して活性化する。メモリセルの選択された行の出力においてエンコードされたビット値は、ローカルビット線（図示せず）及びグローバルビット線（図示せず）に結合され、メモリバンクに関連したセンス増幅器６２２によって検知される。アクセスの列アドレスは、列デコード回路６２４によってラッチされてデコードされる。列デコード回路６２４の出力は、個々の読み出しセンス増幅器６２２の出力に結合された内部データバス（図示せず）から望ましい列データを選択し、それらを、データインターフェース６０８を介してメモリデバイス６００からの転送のためＩ／Ｏバッファ６２６へ結合する。
【００８３】
書き込みアクセスの際、行デコード回路６２０は行ページを選択し、列デコード回路６２４は書き込みセンス増幅器６２２を選択する。書き込まれるべきデータ値は、列デコード回路６２４によって選択された書き込みセンス増幅器６２２へ内部データバスを介してＩ／Ｏバッファ６２６から結合され、メモリアレイ６１２の選択された不揮発性メモリセル（図示せず）に書き込まれる。書き込まれたセルは、次に、行及び列デコード回路６２０、６２４及びセンス増幅器６２２によって再選択され、それらが読み出されて、正確な値が選択されたメモリセルにプログラム化されたことが確認出来るようにする。
【００８４】
本発明の実施形態に従うその他のメモリセル、メモリストリング、アレイ、及びメモリデバイスが可能であり、本開示の利益によって当業者に明らかになることが留意されるべきである。
【００８５】
（結論）
ＮＡＮＤメモリアレイアーキテクチャにおいてフロントサイド又はバックサイド電荷トラップゲートスタック構成におけるチャネル領域の上方又は下方に配置されたバンドエンジニアゲートスタックを有するデュアルゲート（又はバックサイドゲート）不揮発性メモリセルを利用する不揮発性メモリデバイス及びアレイが記述された。本発明の実施形態の浮遊ノードメモリセルの非対称又は直接トンネルバリアを有するバンドギャップエンジニアゲートスタックは、電子及びホールによる低電圧トンネリングプログラミング及び効率的消去を可能にし、一方で、良好な電荷保持のための高電荷阻止バリア及びディープキャリアトラップサイトを維持する。直接トンネリングプログラム及び効率的消去能力は、高エネルギーキャリアからのゲートスタック及び結晶格子への損傷を減少し、書き込み疲労及び漏洩問題を減少し、デバイス寿命を高め、一方で、進行的なリソグラフィック及び形状サイズスケーリングを利用することが出来るメモリセルを可能にする。一実施形態において、メモリセルアーキテクチャは、縮小した形状のワード線及び一体垂直選択ゲートを利用する改良した高密度メモリデバイス又はアレイを可能にする。本発明のメモリセル実施形態は、単一メモリセルにおけるビットストレージの多重レベル、及びフロント又はバックサイド制御ゲートからのホール注入による消去を可能にする。
【００８６】
特定の実施形態がここに説明されて記述されたが、同一の目的を達成すると解釈されるあらゆるアレンジメントが示された特定の実施形態と置き換えられてもよいことは、当業者によって理解される。この出願は、本発明のあらゆる改造又は変化を対象とすることが意図されている。従って、この発明はクレーム及びそれの均等物によってのみ限定されることが明確に意図されている。
【図面の簡単な説明】
【００８７】
【図１Ａ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｂ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｃ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｄ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｅ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｆ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図１Ｇ】本発明の実施形態に従うメモリセル及びバンド図を詳述する。
【図２Ａ】本発明の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングの図を詳述する。
【図２Ｂ】本発明の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングの図を詳述する。
【図２Ｃ】本発明の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングの図を詳述する。
【図３Ａ】先行技術のＮＡＮＤアーキテクチャ浮遊ゲートメモリアレイを詳述する。
【図３Ｂ】先行技術のＮＡＮＤアーキテクチャ浮遊ゲートメモリアレイを詳述する。
【図４Ａ】本発明の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングを詳述する。
【図４Ｂ】本発明の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングを詳述する。
【図５Ａ】本発明のその他の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングを詳述する。
【図５Ｂ】本発明のその他の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングを詳述する。
【図５Ｃ】本発明のその他の実施形態に従うＮＡＮＤアーキテクチャメモリアレイ及びメモリセルストリングを詳述する。
【図６】本発明の実施形態に従うメモリデバイスを有するシステムを詳述する。
【特許請求の範囲】
【請求項１】
ＮＡＮＤアーキテクチャメモリセルストリングであって：
基板上に形成された複数のデュアルゲート不揮発性メモリセルを含み、前記複数のデュアルゲート不揮発性メモリセルは、連続ストリングに結合され；
前記複数のデュアルゲート不揮発性メモリセルの内の１つ以上のデュアルゲート不揮発性メモリセルの電荷トラップゲートスタックが、
チャネル領域に隣接して形成された１つ以上の副層を含む非対称バンドギャップトンネルインシュレータ層であり、前記１つ以上の副層は増加する伝導バンドオフセットの複数の層を含む、非対称バンドギャップトンネルインシュレータ層と、
前記トンネルインシュレータ層に隣接して形成されたトラップ層と、
前記トラップ層に隣接して形成された電荷阻止層と、
前記電荷阻止層に隣接して形成された制御ゲート
を含む、ＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２】
各ＮＡＮＤアーキテクチャメモリストリングの前記デュアルゲート不揮発性メモリセルは、前記基板上及び前記チャネル領域の下に形成されたバックサイドゲートインシュレータスタック、及び前記チャネル領域の上に形成されたフロントサイドゲートインシュレータスタックを更に含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項３】
前記デュアルゲート不揮発性メモリセルは、バックサイドトラップデュアルゲート不揮発性メモリセルであり、前記バックサイドゲートインシュレータスタックは、前記電荷トラップゲートスタックであり、前記フロントサイドゲートは無電荷トラップアクセスゲートスタックである、請求項２に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項４】
前記デュアルゲート不揮発性メモリセルは、フロントサイドトラップデュアルゲート不揮発性メモリセルであり、前記フロントサイドゲートインシュレータスタックは、前記電荷トラップゲートスタックであり、前記バックサイドゲートは無電荷トラップアクセスゲートスタックである、請求項２に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項５】
前記トンネルインシュレータ層の１つ以上の副層は、酸素リッチＳｉＯＮ（約１．５の屈折率）の層を含み、前記トラップ層は、窒素リッチＳｉＯＮ（約１．８の屈折率）の層を含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項６】
前記トンネルインシュレータ層の１つ以上の副層は、増加する伝導バンドオフセットの誘電材料の２つ以上の副層を含み、前記２つ以上の誘電材料の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩の内の一つから選択される、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項７】
前記トンネルインシュレータ層の２つ以上の副層は、Ａｌ２Ｏ３、Ｐｒ２Ｏ３、ＴｉＯ２、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、ＳｉＮ、ＡｌＮ、ＨｆＮ、酸素リッチＳｉＯＮ（約１．５の屈折率）、窒素リッチＳｉＯＮ（約１．８の屈折率）、ＨｆとＡｌの混合酸化物、及びＨｆとＴｉの混合酸化物の内の一つから選択される、請求項６に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項８】
前記トンネルインシュレータ層の２つ以上の副層は、２つの副層を含み、第１及び第２の副層は、ＳｉＯ２及びＰｒ２Ｏ３、ＳｉＯ２及びＴｉＯ２、ならびにＳｉＯ２及びＨｆＯ２の内の一つである、請求項６に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項９】
前記トンネルインシュレータ層の２つ以上の副層は、３つの副層を含み、第１、第２、及び第３の副層は、ＳｉＯ２、ＳｉＮ、及びＨｆＯ２；ＳｉＯ２、ＨｆＯ２、及びＰｒ２Ｏ３；ＳｉＯ２、ＨｆＯ２、及びＴｉＯ２；ＳｉＯ２、酸素リッチＳｉＯＮ（約１．５の屈折率）、及びＨｆＯ２；ならびにＳｉＯ２、Ａｌ２Ｏ３、及びＨｆＯ２の内の一つである、請求項６に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１０】
前記トンネルインシュレータ層の前記以上の副層の各々は、前記チャネルボディ領域に隣接して配置され、誘電定数（Ｋ）の値が前記チャネルボディから延出して増加する、請求項６に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１１】
前記トラップ層は、酸素リッチ酸窒化ケイ素（ＳｉＯＮ）、窒素リッチ酸窒化ケイ素（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（ＳｉＮ）、シリコンリッチ窒化物（ＳＲＮ）、酸化ハフニウム（ＨｆＯ２）、及び酸化チタニウム（ＴｉＯ２）の内の一つを更に含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１２】
前記トラップ層は、電荷をトラップする深いポテンシャル井戸を更に含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１３】
前記トラップ層は、金属、半導体、シリコン、窒化物、誘起されたインターフェース状態、又は電荷トラップ不純物のナノ結晶又はナノドットを更に含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１４】
前記深いポテンシャル井戸は、シリコン、ゲルマニウム、金、タングステン、チタニウム、コバルト、白金、及びパラジウムのナノドット又はナノ結晶の内の一つを更に含む、請求項１３に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１５】
前記電荷阻止層は、高Ｋ誘電体の１つ以上の副層を含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１６】
前記１つ以上の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩系の内の一つからである、請求項１５に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１７】
前記１つ以上の副層の各々は、酸化ハフニウム（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、酸化プラセオジム（Ｐｒ２Ｏ３）、及び酸化チタン（ＴｉＯ２）の内の一つである、請求項１６に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１８】
前記ＮＡＮＤアーキテクチャメモリセルストリングは、ＮＡＮＤアーキテクチャメモリアレイの一部を形成し：
複数のＮＡＮＤアーキテクチャメモリセルストリングを含み、各ＮＡＮＤアーキテクチャメモリセルストリングは、複数のデュアルゲート不揮発性メモリセルを有し、各デュアルゲート不揮発性メモリセルの電荷トラップゲートインシュレータスタックは、
薄ボディチャネル領域に隣接して形成された１つ以上の副層を含む非対称バンドギャップトンネルインシュレータ層であって、前記１つ以上の副層は増加する伝導バンドオフセットの複数の層を含む、非対称バンドギャップトンネルインシュレータ層と、
前記トンネルインシュレータ層に隣接して形成されたトラップ層、
前記トラップ層に隣接して形成された電荷阻止層、及び
前記電荷阻止層に隣接して形成された制御ゲート
を含み、
前記ＮＡＮＤアーキテクチャメモリセルストリングは、
複数のワード線を含み、各ワード線は、１つ以上のデュアルゲート不揮発性メモリセルの１つ以上の制御ゲートに結合され、前記１つ以上のデュアルゲート不揮発性メモリセルの各々は、前記複数のＮＡＮＤアーキテクチャメモリストリングの異なるストリングからである、請求項３又は４に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１９】
前記複数のＮＡＮＤアーキテクチャメモリストリングの隣接するストリング同士間に絶縁領域が形成される、請求項１８に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２０】
前記複数のワード線は交互に並ぶ“Ｔ”ワード線である、請求項１８に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２１】
前記デュアルゲート不揮発性メモリセル及び複数のワード線は、対称的サブ機能要素である、請求項１８に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２２】
前記ＮＡＮＤアーキテクチャメモリセルストリングは、更に：
少なくとも１つのビット線であって、前記少なくとも１つのビット線は、第１のトレンチの底部に形成されたソース／ドレイン拡散に結合され、前記複数のＮＡＮＤアーキテクチャメモリストリングの各ストリングの第１の垂直選択ゲートのドレインに結合され、前記第１の垂直選択ゲートは前記第１のトレンチの側壁上に形成される、少なくとも１つのビット線；及び
少なくとも１つのソース線であって、前記少なくとも１つのソース線は、第２のトレンチの底部に形成されたソース／ドレイン拡散に結合され、前記複数のＮＡＮＤアーキテクチャメモリストリングの各ストリングの第２の垂直選択ゲートのソースに結合され、前記第２の垂直選択ゲートは第２のトレンチの側壁上に形成される、少なくとも１つのソース線
を含む、請求項１８に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２３】
前記ＮＡＮＤアーキテクチャメモリアレイは、
基板上に形成された前記ＮＡＮＤアーキテクチャメモリアレイと；
制御回路と；
行デコーダであって、前記行デコーダには前記複数のワード線が結合されている、行デコーダ
を含むメモリデバイスの一部を形成する、請求項１８に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２４】
メモリデバイスは、ＥＥＰＲＯＭメモリデバイス及びフラッシュメモリデバイスの内の一つである、請求項２３に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２５】
前記メモリデバイスは、システムの一部を形成し：
少なくとも１つのメモリデバイスに結合されたプロセッサ
を含む、請求項２３に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２６】
ＮＡＮＤアーキテクチャデュアルゲート不揮発性メモリセルストリングを形成する方法であって：
複数のデュアルゲート不揮発性メモリセルを基板上に形成することを含み、前記デュアルゲート不揮発性メモリセルを形成することは、
薄ボディチャネル領域を形成することと、
電荷トラップゲートインシュレータスタックを形成することと、
無電荷トラップゲートインシュレータスタックを形成すること
を含み、
前記電荷トラップゲートインシュレータスタックを形成することは、
薄ボディチャネル領域に隣接して１つ以上の副層のトンネルインシュレータ層を形成することであり、前記１つ以上の副層は増加する伝導バンドオフセットの複数の層を含む、ことと、
前記トンネルインシュレータ層に隣接してトラップ層を形成することと、
前記トラップ層に隣接して電荷阻止層を形成することと、
前記電荷阻止層に隣接して制御ゲートを形成することを含み；及び
前記複数のデュアルゲート不揮発性メモリセルをＮＡＮＤアーキテクチャメモリセルストリングに結合すること
を含む、方法。
【請求項２７】
電荷トラップゲートインシュレータスタックを形成すること及び無電荷トラップゲートインシュレータスタックを形成することは、バックサイドゲートインシュレータスタックを前記薄ボディチャネル領域の下に形成することと、フロントサイドゲートインシュレータスタックを前記薄ボディチャネル領域の上に形成することを更に含む、請求項２６に記載の方法。
【請求項２８】
電荷トラップゲートインシュレータスタックを形成するステップは、前記バックサイドゲートインシュレータスタックを形成することを更に含む、請求項２７に記載の方法。
【請求項２９】
電荷トラップゲートインシュレータスタックを形成するステップは、前記フロントサイドゲートインシュレータスタックを形成することを更に含む、請求項２７に記載の方法。
【請求項３０】
前記複数のデュアルゲート不揮発性メモリセルをＮＡＮＤアーキテクチャメモリセルストリングに結合することは、各デュアルゲート不揮発性メモリセル間に１つ以上のソース／ドレイン領域を形成することを更に含む、請求項２６に記載の方法。
【請求項３１】
前記複数のデュアルゲート不揮発性メモリセルをＮＡＮＤアーキテクチャメモリセルストリングに結合することは、前記ＮＡＮＤアーキテクチャメモリセルストリングの前記デュアルゲート不揮発性メモリセルを介して単一薄ボディチャネル領域を形成することを更に含む、請求項２６に記載の方法。
【請求項３２】
請求項２６に記載の方法であり、更に：
前記基板上に１つ以上のトレンチを形成することであって、前記トレンチは関連する介在隆起エリアを画定する、ことと；
前記隆起エリアに前記複数のデュアルゲート不揮発性メモリセルを形成することと；
第１のトレンチの側壁上に第１の垂直選択ゲートを形成することであって、前記第１の垂直選択ゲートは、前記ＮＡＮＤアーキテクチャメモリストリングの第１のデュアルゲート不揮発性メモリセルに結合される、ことと；
前記第１のトレンチの底部に垂直選択ゲートのソース／ドレイン領域を形成することと；
第２のトレンチの側壁上に第２の垂直選択ゲートを形成することあって、前記第２の垂直選択ゲートは、前記ＮＡＮＤアーキテクチャメモリストリングの最後のデュアルゲート不揮発性メモリセルに結合される、ことと；
前記第２のトレンチの底部に前記第２の選択ゲートのソース／ドレイン領域を形成すること
を含む、請求項２６に記載の方法。
【請求項３３】
更に、複数のワード線を交互に並ぶ“Ｔ”形に形成することを含む、請求項２６に記載の方法。
【請求項３４】
更に、対称的サブ機能要素として前記デュアルゲート不揮発性メモリセルを形成することを含む、請求項２６に記載の方法。
【請求項３５】
１つ以上の副層のトンネルインシュレータ層を形成することは、酸素リッチＳｉＯＮ（約１．５の屈折率）の層のトンネルインシュレータ層を形成することを更に含み、前記トラップ層を形成することは、窒素リッチＳｉＯＮ（約１．８の屈折率）の層を含む、請求項２６に記載の方法。
【請求項３６】
１つ以上の副層のトンネルインシュレータ層を形成することは、前記トンネルインシュレータ層及び電荷トラップ層を有する増加する伝導バンドオフセットの１つ以上の層を形成することを更に含み、材料の前記１つ以上の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩の一つから選択される、請求項２６に記載の方法。
【請求項３７】
１つ以上の副層のトンネルインシュレータ層を形成することは、増加する伝導バンドオフセットの誘電材料の２つ以上の副層を形成することを更に含み、前記誘電材料の２つ以上の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩の一つから選択される、請求項２６に記載の方法。
【請求項３８】
２つ以上の副層のトンネルインシュレータ層を形成することは、２つの副層を形成することを更に含み、第１及び第２の副層は、ＳｉＯ２及びＰｒ２Ｏ３、ＳｉＯ２及びＴｉＯ２、ならびにＳｉＯ２及びＨｆＯ２の内の一つである、請求項３７に記載の方法。
【請求項３９】
２つ以上の副層のトンネルインシュレータ層を形成することは、３つの副層を形成することを更に含み、第１、第２、及び第３の副層は、ＳｉＯ２、ＳｉＮ、及びＨｆＯ２；ＳｉＯ２、ＨｆＯ２、及びＰｒ２Ｏ３；ならびにＳｉＯ２、ＨｆＯ２、及びＴｉＯ２の内の一つである、請求項３７に記載の方法。
【請求項４０】
トラップ層を形成することは、浮遊ゲート、浮遊ノード、及び埋め込みトラップ層の内の一つを形成することを更に含む、請求項２６に記載の方法。
【請求項４１】
トラップ層を形成することは、電荷をトラップする深いポテンシャル井戸を形成することを更に含む、請求項２６に記載の方法。
【請求項４２】
トラップ層を形成することは、酸素リッチ酸窒化ケイ素（ＳｉＯＮ）、窒素リッチ酸窒化ケイ素（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（ＳｉＮ）、シリコンリッチ窒化物（ＳＲＮ）、酸化ハフニウム（ＨｆＯ２）、及び酸化チタニウム（ＴｉＯ２）の内の一つのトラップ層を形成することを更に含む、請求項４０に記載の方法。
【請求項４３】
電荷阻止層を形成することは、高Ｋ誘電体の１つ以上の副層の電荷阻止層を形成することを更に含む、請求項２６に記載の方法。
【請求項４４】
高Ｋ誘電体の１つ以上の副層の電荷阻止層を形成することは、酸化物、混合酸化物、窒化物、及びケイ酸塩系のうちの一つからのインシュレータから前記１つ以上の副層を形成することを更に含む、請求項４３に記載の方法。
【請求項４５】
高Ｋ誘電体の１つ以上の副層の電荷阻止層を形成することは、酸化ハフニウム（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、酸化プラセオジム（Ｐｒ２Ｏ３）、及び酸化チタン（ＴｉＯ２）の内の一つの前記１つ以上の副層を形成することを更に含む、請求項４４に記載の方法。
【請求項４６】
ＮＡＮＤアーキテクチャデュアルゲート不揮発性メモリセルストリングを作動する方法であって：
トンネルインシュレータ層を介するキャリアの直接的トンネリングを介して複数のデュアルゲート不揮発性メモリセルの選択されたデュアルゲート不揮発性メモリセルをプログラミングすることであって、前記トンネルインシュレータ層は、デュアルゲート不揮発性メモリセルの薄ボディチャネル領域に隣接して形成された１つ以上の副層を有する非対称バンドギャップトンネルインシュレータ層であり、前記１つ以上の副層は、増加する伝導バンドオフセットの材料の複数の層を含む、ことと；
前記トンネルインシュレータ層の下に形成されたトラップ層に前記キャリアをトラップすること
を含む、方法。
【請求項４７】
垂直選択ゲートを介してビット線及びソース線に前記ＮＡＮＤアーキテクチャデュアルゲート不揮発性メモリセルストリングを結合することによって前記デュアルゲート不揮発性メモリセルストリングを選択することを更に含む、請求項４６に記載の方法。
【請求項４８】
前記トンネルインシュレータ層の下に形成されたトラップ層に前記キャリアをトラップすることは、多数のビットストレージのために前記バックサイドトラップ不揮発性メモリセルのソース／ドレイン領域に近接して局在させられた前記電荷をトラップすることを更に含む、請求項４６に記載の方法。
【請求項４９】
前記チャネル領域から直接的トンネリング、ファウラノルドハイムトンネリング、チャネルホットエレクトロン（ＣＨＥ）注入、及びホットホール注入の内の一つを介して前記複数の不揮発性メモリセルトラップ層上にトラップされた前記キャリアを取り除くことによって前記ＮＡＮＤアーキテクチャデュアルゲート不揮発性メモリセルストリングを消去することを更に含む、請求項４６に記載の方法。
【請求項５０】
前記トラップ層に隣接して形成された電荷阻止層を通して前記トラップ層へ又は前記トラップ層からキャリアを搬送することを介して、前記複数のデュアルゲート不揮発性メモリセルトラップ層上にトラップされた前記キャリアを取り除くことによって前記ＮＡＮＤアーキテクチャデュアルゲート不揮発性メモリセルストリングを消去することを更に含む、請求項４６に記載の方法。
【請求項１】
ＮＡＮＤアーキテクチャメモリセルストリングであって：
基板上に形成された複数のデュアルゲート不揮発性メモリセルを含み、前記複数のデュアルゲート不揮発性メモリセルは、連続ストリングに結合され；
前記複数のデュアルゲート不揮発性メモリセルの内の１つ以上のデュアルゲート不揮発性メモリセルの電荷トラップゲートスタックが、
チャネル領域に隣接して形成された１つ以上の副層を含む非対称バンドギャップトンネルインシュレータ層であり、前記１つ以上の副層は増加する伝導バンドオフセットの複数の層を含む、非対称バンドギャップトンネルインシュレータ層と、
前記トンネルインシュレータ層に隣接して形成されたトラップ層と、
前記トラップ層に隣接して形成された電荷阻止層と、
前記電荷阻止層に隣接して形成された制御ゲート
を含む、ＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２】
各ＮＡＮＤアーキテクチャメモリストリングの前記デュアルゲート不揮発性メモリセルは、前記基板上及び前記チャネル領域の下に形成されたバックサイドゲートインシュレータスタック、及び前記チャネル領域の上に形成されたフロントサイドゲートインシュレータスタックを更に含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項３】
前記デュアルゲート不揮発性メモリセルは、バックサイドトラップデュアルゲート不揮発性メモリセルであり、前記バックサイドゲートインシュレータスタックは、前記電荷トラップゲートスタックであり、前記フロントサイドゲートは無電荷トラップアクセスゲートスタックである、請求項２に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項４】
前記デュアルゲート不揮発性メモリセルは、フロントサイドトラップデュアルゲート不揮発性メモリセルであり、前記フロントサイドゲートインシュレータスタックは、前記電荷トラップゲートスタックであり、前記バックサイドゲートは無電荷トラップアクセスゲートスタックである、請求項２に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項５】
前記トンネルインシュレータ層の１つ以上の副層は、酸素リッチＳｉＯＮ（約１．５の屈折率）の層を含み、前記トラップ層は、窒素リッチＳｉＯＮ（約１．８の屈折率）の層を含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項６】
前記トンネルインシュレータ層の１つ以上の副層は、増加する伝導バンドオフセットの誘電材料の２つ以上の副層を含み、前記２つ以上の誘電材料の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩の内の一つから選択される、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項７】
前記トンネルインシュレータ層の２つ以上の副層は、Ａｌ２Ｏ３、Ｐｒ２Ｏ３、ＴｉＯ２、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、ＳｉＮ、ＡｌＮ、ＨｆＮ、酸素リッチＳｉＯＮ（約１．５の屈折率）、窒素リッチＳｉＯＮ（約１．８の屈折率）、ＨｆとＡｌの混合酸化物、及びＨｆとＴｉの混合酸化物の内の一つから選択される、請求項６に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項８】
前記トンネルインシュレータ層の２つ以上の副層は、２つの副層を含み、第１及び第２の副層は、ＳｉＯ２及びＰｒ２Ｏ３、ＳｉＯ２及びＴｉＯ２、ならびにＳｉＯ２及びＨｆＯ２の内の一つである、請求項６に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項９】
前記トンネルインシュレータ層の２つ以上の副層は、３つの副層を含み、第１、第２、及び第３の副層は、ＳｉＯ２、ＳｉＮ、及びＨｆＯ２；ＳｉＯ２、ＨｆＯ２、及びＰｒ２Ｏ３；ＳｉＯ２、ＨｆＯ２、及びＴｉＯ２；ＳｉＯ２、酸素リッチＳｉＯＮ（約１．５の屈折率）、及びＨｆＯ２；ならびにＳｉＯ２、Ａｌ２Ｏ３、及びＨｆＯ２の内の一つである、請求項６に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１０】
前記トンネルインシュレータ層の前記以上の副層の各々は、前記チャネルボディ領域に隣接して配置され、誘電定数（Ｋ）の値が前記チャネルボディから延出して増加する、請求項６に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１１】
前記トラップ層は、酸素リッチ酸窒化ケイ素（ＳｉＯＮ）、窒素リッチ酸窒化ケイ素（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（ＳｉＮ）、シリコンリッチ窒化物（ＳＲＮ）、酸化ハフニウム（ＨｆＯ２）、及び酸化チタニウム（ＴｉＯ２）の内の一つを更に含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１２】
前記トラップ層は、電荷をトラップする深いポテンシャル井戸を更に含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１３】
前記トラップ層は、金属、半導体、シリコン、窒化物、誘起されたインターフェース状態、又は電荷トラップ不純物のナノ結晶又はナノドットを更に含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１４】
前記深いポテンシャル井戸は、シリコン、ゲルマニウム、金、タングステン、チタニウム、コバルト、白金、及びパラジウムのナノドット又はナノ結晶の内の一つを更に含む、請求項１３に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１５】
前記電荷阻止層は、高Ｋ誘電体の１つ以上の副層を含む、請求項１に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１６】
前記１つ以上の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩系の内の一つからである、請求項１５に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１７】
前記１つ以上の副層の各々は、酸化ハフニウム（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、酸化プラセオジム（Ｐｒ２Ｏ３）、及び酸化チタン（ＴｉＯ２）の内の一つである、請求項１６に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１８】
前記ＮＡＮＤアーキテクチャメモリセルストリングは、ＮＡＮＤアーキテクチャメモリアレイの一部を形成し：
複数のＮＡＮＤアーキテクチャメモリセルストリングを含み、各ＮＡＮＤアーキテクチャメモリセルストリングは、複数のデュアルゲート不揮発性メモリセルを有し、各デュアルゲート不揮発性メモリセルの電荷トラップゲートインシュレータスタックは、
薄ボディチャネル領域に隣接して形成された１つ以上の副層を含む非対称バンドギャップトンネルインシュレータ層であって、前記１つ以上の副層は増加する伝導バンドオフセットの複数の層を含む、非対称バンドギャップトンネルインシュレータ層と、
前記トンネルインシュレータ層に隣接して形成されたトラップ層、
前記トラップ層に隣接して形成された電荷阻止層、及び
前記電荷阻止層に隣接して形成された制御ゲート
を含み、
前記ＮＡＮＤアーキテクチャメモリセルストリングは、
複数のワード線を含み、各ワード線は、１つ以上のデュアルゲート不揮発性メモリセルの１つ以上の制御ゲートに結合され、前記１つ以上のデュアルゲート不揮発性メモリセルの各々は、前記複数のＮＡＮＤアーキテクチャメモリストリングの異なるストリングからである、請求項３又は４に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項１９】
前記複数のＮＡＮＤアーキテクチャメモリストリングの隣接するストリング同士間に絶縁領域が形成される、請求項１８に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２０】
前記複数のワード線は交互に並ぶ“Ｔ”ワード線である、請求項１８に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２１】
前記デュアルゲート不揮発性メモリセル及び複数のワード線は、対称的サブ機能要素である、請求項１８に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２２】
前記ＮＡＮＤアーキテクチャメモリセルストリングは、更に：
少なくとも１つのビット線であって、前記少なくとも１つのビット線は、第１のトレンチの底部に形成されたソース／ドレイン拡散に結合され、前記複数のＮＡＮＤアーキテクチャメモリストリングの各ストリングの第１の垂直選択ゲートのドレインに結合され、前記第１の垂直選択ゲートは前記第１のトレンチの側壁上に形成される、少なくとも１つのビット線；及び
少なくとも１つのソース線であって、前記少なくとも１つのソース線は、第２のトレンチの底部に形成されたソース／ドレイン拡散に結合され、前記複数のＮＡＮＤアーキテクチャメモリストリングの各ストリングの第２の垂直選択ゲートのソースに結合され、前記第２の垂直選択ゲートは第２のトレンチの側壁上に形成される、少なくとも１つのソース線
を含む、請求項１８に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２３】
前記ＮＡＮＤアーキテクチャメモリアレイは、
基板上に形成された前記ＮＡＮＤアーキテクチャメモリアレイと；
制御回路と；
行デコーダであって、前記行デコーダには前記複数のワード線が結合されている、行デコーダ
を含むメモリデバイスの一部を形成する、請求項１８に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２４】
メモリデバイスは、ＥＥＰＲＯＭメモリデバイス及びフラッシュメモリデバイスの内の一つである、請求項２３に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２５】
前記メモリデバイスは、システムの一部を形成し：
少なくとも１つのメモリデバイスに結合されたプロセッサ
を含む、請求項２３に記載のＮＡＮＤアーキテクチャメモリセルストリング。
【請求項２６】
ＮＡＮＤアーキテクチャデュアルゲート不揮発性メモリセルストリングを形成する方法であって：
複数のデュアルゲート不揮発性メモリセルを基板上に形成することを含み、前記デュアルゲート不揮発性メモリセルを形成することは、
薄ボディチャネル領域を形成することと、
電荷トラップゲートインシュレータスタックを形成することと、
無電荷トラップゲートインシュレータスタックを形成すること
を含み、
前記電荷トラップゲートインシュレータスタックを形成することは、
薄ボディチャネル領域に隣接して１つ以上の副層のトンネルインシュレータ層を形成することであり、前記１つ以上の副層は増加する伝導バンドオフセットの複数の層を含む、ことと、
前記トンネルインシュレータ層に隣接してトラップ層を形成することと、
前記トラップ層に隣接して電荷阻止層を形成することと、
前記電荷阻止層に隣接して制御ゲートを形成することを含み；及び
前記複数のデュアルゲート不揮発性メモリセルをＮＡＮＤアーキテクチャメモリセルストリングに結合すること
を含む、方法。
【請求項２７】
電荷トラップゲートインシュレータスタックを形成すること及び無電荷トラップゲートインシュレータスタックを形成することは、バックサイドゲートインシュレータスタックを前記薄ボディチャネル領域の下に形成することと、フロントサイドゲートインシュレータスタックを前記薄ボディチャネル領域の上に形成することを更に含む、請求項２６に記載の方法。
【請求項２８】
電荷トラップゲートインシュレータスタックを形成するステップは、前記バックサイドゲートインシュレータスタックを形成することを更に含む、請求項２７に記載の方法。
【請求項２９】
電荷トラップゲートインシュレータスタックを形成するステップは、前記フロントサイドゲートインシュレータスタックを形成することを更に含む、請求項２７に記載の方法。
【請求項３０】
前記複数のデュアルゲート不揮発性メモリセルをＮＡＮＤアーキテクチャメモリセルストリングに結合することは、各デュアルゲート不揮発性メモリセル間に１つ以上のソース／ドレイン領域を形成することを更に含む、請求項２６に記載の方法。
【請求項３１】
前記複数のデュアルゲート不揮発性メモリセルをＮＡＮＤアーキテクチャメモリセルストリングに結合することは、前記ＮＡＮＤアーキテクチャメモリセルストリングの前記デュアルゲート不揮発性メモリセルを介して単一薄ボディチャネル領域を形成することを更に含む、請求項２６に記載の方法。
【請求項３２】
請求項２６に記載の方法であり、更に：
前記基板上に１つ以上のトレンチを形成することであって、前記トレンチは関連する介在隆起エリアを画定する、ことと；
前記隆起エリアに前記複数のデュアルゲート不揮発性メモリセルを形成することと；
第１のトレンチの側壁上に第１の垂直選択ゲートを形成することであって、前記第１の垂直選択ゲートは、前記ＮＡＮＤアーキテクチャメモリストリングの第１のデュアルゲート不揮発性メモリセルに結合される、ことと；
前記第１のトレンチの底部に垂直選択ゲートのソース／ドレイン領域を形成することと；
第２のトレンチの側壁上に第２の垂直選択ゲートを形成することあって、前記第２の垂直選択ゲートは、前記ＮＡＮＤアーキテクチャメモリストリングの最後のデュアルゲート不揮発性メモリセルに結合される、ことと；
前記第２のトレンチの底部に前記第２の選択ゲートのソース／ドレイン領域を形成すること
を含む、請求項２６に記載の方法。
【請求項３３】
更に、複数のワード線を交互に並ぶ“Ｔ”形に形成することを含む、請求項２６に記載の方法。
【請求項３４】
更に、対称的サブ機能要素として前記デュアルゲート不揮発性メモリセルを形成することを含む、請求項２６に記載の方法。
【請求項３５】
１つ以上の副層のトンネルインシュレータ層を形成することは、酸素リッチＳｉＯＮ（約１．５の屈折率）の層のトンネルインシュレータ層を形成することを更に含み、前記トラップ層を形成することは、窒素リッチＳｉＯＮ（約１．８の屈折率）の層を含む、請求項２６に記載の方法。
【請求項３６】
１つ以上の副層のトンネルインシュレータ層を形成することは、前記トンネルインシュレータ層及び電荷トラップ層を有する増加する伝導バンドオフセットの１つ以上の層を形成することを更に含み、材料の前記１つ以上の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩の一つから選択される、請求項２６に記載の方法。
【請求項３７】
１つ以上の副層のトンネルインシュレータ層を形成することは、増加する伝導バンドオフセットの誘電材料の２つ以上の副層を形成することを更に含み、前記誘電材料の２つ以上の副層の各々は、酸化物、混合酸化物、窒化物、及びケイ酸塩の一つから選択される、請求項２６に記載の方法。
【請求項３８】
２つ以上の副層のトンネルインシュレータ層を形成することは、２つの副層を形成することを更に含み、第１及び第２の副層は、ＳｉＯ２及びＰｒ２Ｏ３、ＳｉＯ２及びＴｉＯ２、ならびにＳｉＯ２及びＨｆＯ２の内の一つである、請求項３７に記載の方法。
【請求項３９】
２つ以上の副層のトンネルインシュレータ層を形成することは、３つの副層を形成することを更に含み、第１、第２、及び第３の副層は、ＳｉＯ２、ＳｉＮ、及びＨｆＯ２；ＳｉＯ２、ＨｆＯ２、及びＰｒ２Ｏ３；ならびにＳｉＯ２、ＨｆＯ２、及びＴｉＯ２の内の一つである、請求項３７に記載の方法。
【請求項４０】
トラップ層を形成することは、浮遊ゲート、浮遊ノード、及び埋め込みトラップ層の内の一つを形成することを更に含む、請求項２６に記載の方法。
【請求項４１】
トラップ層を形成することは、電荷をトラップする深いポテンシャル井戸を形成することを更に含む、請求項２６に記載の方法。
【請求項４２】
トラップ層を形成することは、酸素リッチ酸窒化ケイ素（ＳｉＯＮ）、窒素リッチ酸窒化ケイ素（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（ＳｉＮ）、シリコンリッチ窒化物（ＳＲＮ）、酸化ハフニウム（ＨｆＯ２）、及び酸化チタニウム（ＴｉＯ２）の内の一つのトラップ層を形成することを更に含む、請求項４０に記載の方法。
【請求項４３】
電荷阻止層を形成することは、高Ｋ誘電体の１つ以上の副層の電荷阻止層を形成することを更に含む、請求項２６に記載の方法。
【請求項４４】
高Ｋ誘電体の１つ以上の副層の電荷阻止層を形成することは、酸化物、混合酸化物、窒化物、及びケイ酸塩系のうちの一つからのインシュレータから前記１つ以上の副層を形成することを更に含む、請求項４３に記載の方法。
【請求項４５】
高Ｋ誘電体の１つ以上の副層の電荷阻止層を形成することは、酸化ハフニウム（ＨｆＯ２）、アルミナ（Ａｌ２Ｏ３）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、酸化プラセオジム（Ｐｒ２Ｏ３）、及び酸化チタン（ＴｉＯ２）の内の一つの前記１つ以上の副層を形成することを更に含む、請求項４４に記載の方法。
【請求項４６】
ＮＡＮＤアーキテクチャデュアルゲート不揮発性メモリセルストリングを作動する方法であって：
トンネルインシュレータ層を介するキャリアの直接的トンネリングを介して複数のデュアルゲート不揮発性メモリセルの選択されたデュアルゲート不揮発性メモリセルをプログラミングすることであって、前記トンネルインシュレータ層は、デュアルゲート不揮発性メモリセルの薄ボディチャネル領域に隣接して形成された１つ以上の副層を有する非対称バンドギャップトンネルインシュレータ層であり、前記１つ以上の副層は、増加する伝導バンドオフセットの材料の複数の層を含む、ことと；
前記トンネルインシュレータ層の下に形成されたトラップ層に前記キャリアをトラップすること
を含む、方法。
【請求項４７】
垂直選択ゲートを介してビット線及びソース線に前記ＮＡＮＤアーキテクチャデュアルゲート不揮発性メモリセルストリングを結合することによって前記デュアルゲート不揮発性メモリセルストリングを選択することを更に含む、請求項４６に記載の方法。
【請求項４８】
前記トンネルインシュレータ層の下に形成されたトラップ層に前記キャリアをトラップすることは、多数のビットストレージのために前記バックサイドトラップ不揮発性メモリセルのソース／ドレイン領域に近接して局在させられた前記電荷をトラップすることを更に含む、請求項４６に記載の方法。
【請求項４９】
前記チャネル領域から直接的トンネリング、ファウラノルドハイムトンネリング、チャネルホットエレクトロン（ＣＨＥ）注入、及びホットホール注入の内の一つを介して前記複数の不揮発性メモリセルトラップ層上にトラップされた前記キャリアを取り除くことによって前記ＮＡＮＤアーキテクチャデュアルゲート不揮発性メモリセルストリングを消去することを更に含む、請求項４６に記載の方法。
【請求項５０】
前記トラップ層に隣接して形成された電荷阻止層を通して前記トラップ層へ又は前記トラップ層からキャリアを搬送することを介して、前記複数のデュアルゲート不揮発性メモリセルトラップ層上にトラップされた前記キャリアを取り除くことによって前記ＮＡＮＤアーキテクチャデュアルゲート不揮発性メモリセルストリングを消去することを更に含む、請求項４６に記載の方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【公表番号】特表２００９−５０１４４９（Ｐ２００９−５０１４４９Ａ）
【公表日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願番号】特願２００８−５２１５３０（Ｐ２００８−５２１５３０）
【出願日】平成１８年７月１２日（２００６．７．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２６８９４
【国際公開番号】ＷＯ２００７／０１１５８２
【国際公開日】平成１９年１月２５日（２００７．１．２５）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公表日】平成２１年１月１５日（２００９．１．１５）
【国際特許分類】
【出願日】平成１８年７月１２日（２００６．７．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２６８９４
【国際公開番号】ＷＯ２００７／０１１５８２
【国際公開日】平成１９年１月２５日（２００７．１．２５）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
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