【課題】ロジックトランジスタ（Ｔｒ）３３のＬＤＤ幅ＳＷ１１をセルＴｒ３５のＬＤＤ幅ＳＷ１３とは別個に設定し、中間絶縁膜の埋め込み時のボイド発生を抑制する。
【解決手段】各Ｔｒ３３，３５のゲート電極３３Ｇ，３５Ｇの側壁にそれぞれ第１のサイドウォール３３ＳＷ１，３３ＳＷ２，３５ＳＷ１，３５ＳＷ２を形成する工程と、各第１のサイドウォール上に、第２のサイドウォール３３ＳＷ１１，３３ＳＷ１２，３５ＳＷ１１，３５ＳＷ１２をそれぞれ形成する工程とを順に処理した後、中間絶縁膜埋め込み前に、第２のサイドウォールのみを選択的に除去する工程とを順に処理する。これらの処理において、第１のサイドウォール形成後にＴｒ３３のソース領域／ドレイン領域インプラ工程を、第２のサイドウォール形成後にＴｒ３５のソース領域／ドレイン領域インプラ工程を、それぞれ打ち込むことにより、各ＬＤＤ幅ＷＤ１１，ＷＤ１３を別個に設定する。 （もっと読む）

【課題】アクティブエリアやトンネル絶縁膜に悪影響を引き起こす虞を極力抑制できるようにする。
【解決手段】素子分離絶縁膜４の上部４ａ間のアクティブエリアＳａ上にはトンネル絶縁膜５、窒化膜（電荷蓄積層）６が積層されており、さらに、バリア層７およびブロック膜８が、素子分離絶縁膜４の上面上およびシリコン窒化膜６の上面上に渡って連続的に形成され、さらにブロック膜８の上面上に制御ゲート電極ＣＧが形成されている。バリア層７が窒化膜を含んで素子分離絶縁膜４とブロック膜８との間に介在している。 （もっと読む）

【課題】アルミニウム酸化物膜をブロック絶縁膜とする高性能なＭＯＮＯＳ型のＮＡＮＤ型不揮発性半導体メモリ装置およびその製造方法を提供する。
【解決手段】半導体基板に、直列接続された複数のメモリセルトランジスタと、選択トランジスタを備えるＮＡＮＤ型不揮発性半導体メモリ装置である。メモリセルトランジスタは、半導体基板上の第１の絶縁膜１０２ａと、電荷蓄積層１０４と、アルミニウム酸化物である第２の絶縁膜１０６ａと、第１の制御ゲート電極１０８ａと、第１のソース／ドレイン領域を有する。選択トランジスタは、半導体基板上の第３の絶縁膜１０２ｂと、アルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を含有する第４の絶縁膜１０６ｂと、第２の制御電極１０８ｂと、第２のソース／ドレイン領域を有する。 （もっと読む）

【課題】電荷蓄積層への電荷の注入効率を向上させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上に形成された電荷蓄積層と、電荷蓄積層上に形成された第２の絶縁膜と、第２の絶縁膜上に形成された制御ゲート電極と、を備えた半導体装置の製造方法であって、第１の絶縁膜２０４を形成する工程は、下層絶縁層２０１を形成する工程と、下層絶縁層２０１上にゲルマニウム含有層２０２を形成する工程と、ゲルマニウム含有層２０２、シリコン及び酸素の反応により、中間絶縁層２０２ａを形成する工程と、中間絶縁層２０２ａ上に上層絶縁層２０３を形成する工程と、を含む。 （もっと読む）

【課題】半導体と金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置を提供することを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａとを備え、酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】セルを３次元配置することでビット密度を向上させることができる半導体メモリ及びその製造方法を提供する。
【解決手段】半導体メモリ１において、シリコン基板１１上に複数枚のゲート電極膜２１を設ける。ゲート電極膜２１は、シリコン基板１１の上面に対して平行な一方向（Ｘ方向）に沿って配列する。各ゲート電極膜２１の形状は格子状の板状であり、Ｘ方向から見て複数の貫通孔２２がマトリクス状に形成されている。また、複数枚のゲート電極膜２１の貫通孔２２を貫通してＸ方向に延びるように、複数本のシリコンビーム２３を設ける。更に、ゲート電極膜２１とシリコンビーム２３との間に、電荷蓄積層を含むＯＮＯ膜２４を設ける。 （もっと読む）

【課題】電荷トラップ効率が可及的に高いＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板５に離間して設けられたソース・ドレイン領域４ａ、４ｂと、ソース領域とドレイン領域４ａ、４ｂの間の半導体基板５上に設けられたトンネル絶縁膜１２と、トンネル絶縁膜１２上に設けられ、電荷をトラップする電荷蓄積膜１３と、電荷蓄積膜１３上に設けられた制御ゲート電極１６と、電荷蓄積膜１３と制御ゲート電極１６との間に設けられ、電荷蓄積膜１３側に設けられた遷移アルミナ層１４ａおよび制御ゲート電極１６側に設けられたα相アルミナ層１５ａを有するアルミナ膜と、を含むメモリセルを備えている。 （もっと読む）

【解決手段】本発明は、ドレイン及びソースを製造するための金属又は受動半導体と同じ繊維材料上に蒸着されるチャネル領域を製造するための有機又は無機能動半導体を用いる、不揮発性メモリを有する自立可能な、分離されたあるいは相補的な電界効果型トランジスタにおいて、物理的支持体と、電荷及びイオン電荷の蓄積媒体又は蓄積誘電体として、天然セルロース系繊維、合成繊維又は混合繊維に基づく材料の使用及び創造に関し、繊維と、さらに、モノリシック又はハイブリッド構造中のペーパーの他方の面上に存在するｐ型又はｎ型のゲート電極接続部と間の相互結合を可能する。 （もっと読む）

【課題】動作速度が向上し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０１上に所定間隔を空けて形成され、順に積層された第１の絶縁膜１０２、電荷蓄積層１０３、金属酸化物を含む第２の絶縁膜１０４、及び制御ゲート電極１０５をそれぞれ有する複数のワードラインと、ワードラインの側面及びワードライン間の半導体基板表面を覆う膜厚が１５ｎｍ以下の第３の絶縁膜１１０と、互いに隣接ワードラインの制御ゲート電極１０５間に形成された第４の絶縁膜１１１と、第３の絶縁膜１１０及び第４の絶縁膜１１１に囲まれ、互いに隣接するワードラインの電荷蓄積層間１０３に位置する空洞部１１２と、を備える。 （もっと読む）

【課題】熱的安定性に優れた不揮発性記憶素子を提供する。
【解決手段】不揮発性記憶素子は、半導体領域１１と、半導体領域１１内に互いに離間して設けられたソース領域１２及びドレイン領域１３と、ソース領域１２及びドレイン領域１３間の半導体領域１１上に設けられたトンネル絶縁膜１４と、トンネル絶縁膜１４上に設けられた電荷蓄積層１５と、電荷蓄積層１５上に設けられたブロック絶縁膜１６と、ブロック絶縁膜１６上に設けられた制御ゲート電極１７とを含む。電荷蓄積層１５は、Ｈｆ、Ａｌ、Ｚｒ、Ｔｉ、及び希土類金属のうち少なくとも１つを含む、全部又は一部が結晶化した酸化物、窒化物、或いは酸窒化物を含む。ブロック絶縁膜１６は、希土類金属のうち少なくとも１つを含む酸化物、酸窒化物、シリケート、或いはアルミネートを含む。 （もっと読む）

【課題】半導体基板上において、トンネル絶縁膜、電荷蓄積膜、ブロッキング膜及びゲート電極を有する、いわゆるＭＯＮＯＳ型構造のメモリセルを含む半導体記憶素子において、その電荷蓄積密度を向上させ、大容量化を達成する。
【解決手段】半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたBevan cluster 型構造の結晶を含むＨｆＯＮ電荷蓄積膜とを含むようにして半導体記憶素子を構成する。 （もっと読む）

【課題】電荷トラップ量の大きな電荷蓄積膜を有する高性能なＭＯＮＯＳ型の不揮発性半導体メモリ装置およびその製造方法を提供する。
【解決手段】半導体基板上のトンネル絶縁膜と、トンネル絶縁膜上の電荷蓄積膜と、電荷蓄積膜上のブロッキング絶縁膜と、ブロッキング絶縁膜上の制御ゲート電極と、制御ゲート電極の両側の半導体基板に形成されるソース／ドレイン領域を備え、電荷蓄積膜が、少なくともシリコン窒化膜と、シリコン窒化膜上のＬａおよびＳｉを含む絶縁膜を備えることを特徴とする不揮発性半導体メモリ装置およびその製造方法。 （もっと読む）

【課題】３０ｎｍ以下の微細化に適応できるフラッシュメモリ及びその製造方法を提供する。
【解決手段】基板１０１に接続された上部にスペーサ絶縁膜１１６を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をＦとするとき、独立に書き込み／消去可能なビットライン２本が対になって４Ｆ周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。 （もっと読む）

【課題】 電流特性を向上させることが可能な半導体装置を提供する。
【解決手段】 チャネル領域１６を有する素子領域１３と、素子領域上に形成されたトンネル絶縁膜２１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜２２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜２３と、ブロック絶縁膜上に形成された制御ゲート電極２４とを有し、チャネル領域にチャネルを誘起するための単位ゲート構造２５とを備えた半導体装置であって、素子領域と制御ゲート電極との距離は、チャネル長方向に平行な方向から見て、単位ゲート構造の中央部の方が単位ゲート構造の両端部よりも短い。 （もっと読む）

【課題】隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法を提供することを目的としている。
【解決手段】フラッシュメモリの隣接ワードライン間を埋め込む絶縁膜としてＯ_３−ＴＥＯＳ膜が埋め込まれており、特にビットライン上の隣接ワードライン間が下地依存性を有するＯ_３−ＴＥＯＳ膜１０９によってシームレスに埋め込まれていることを特徴としている。 （もっと読む）

【課題】ＹＵＰＩＮ効果を抑えるようなセルの配置デザインを実現することができ、メモリセルの微細化及び高集積化をはかる。
【解決手段】ストライプ状の素子形成領域１１が並列配置され、各々の素子形成領域１１に電荷蓄積層１２と制御ゲート１３を有する不揮発性メモリセルが複数個設けられた不揮発性半導体記憶装置であって、電荷蓄積層１２は、互いに異なる素子形成領域１１間で隣接するもの同士が、ストライプ方向にずらして配置されている。 （もっと読む）

【課題】信頼性が高い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板２上に、それぞれ複数の絶縁膜３及び電極膜４を交互に積層して積層体５を形成する。次に、積層体５に積層方向に延びる貫通ホール７を形成する。次に、選択窒化処理を施し、貫通ホール７の内面のうち電極膜４に相当する領域に、窒化シリコンからなるチャージ層１２を選択的に形成する。次に、高圧酸化処理を行い、チャージ層１２と電極膜４との間に、酸化シリコンからなるブロック層１３を形成する。次に、貫通ホール７の内側面上に、酸化シリコンからなるトンネル層１１を形成する。これにより、チャージ層１２が電極膜４ごとに分断されたフラッシュメモリ１が製造される。 （もっと読む）

【課題】より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。また、半導体装置において、高性能化、低消費電力化を目的の一とする。
【解決手段】剥離層を用いて基板から剥離された半導体素子層を、他基板に形成され、平坦化された無機絶縁層に覆われた半導体素子層上に積層する。上層の半導体素子層を基板より剥離後、剥離層を除去し半導体素子層下に形成される無機絶縁膜を露出する。平坦化された無機絶縁層及び無機絶縁膜を密着させて接合する。また、半導体素子層の有する半導体層は半導体基板より分離され、作製基板に転置された単結晶半導体層である。 （もっと読む）

【課題】書込み速度の向上と、かつ読出しディスターブの抑制を両立させることが可能な半導体記憶装置を提供する。
【解決手段】半導体層上に電荷蓄積膜とゲート電極１０５を形成し、ゲート電極１０５の下部に形成されたチャネル領域の両側の半導体層に２つの第１導電型の拡散領域Ａ及びＢを形成する。チャネル領域は、一方の拡散領域Ａが接する側のチャネル幅Ｗａよりも他方の拡散領域Ｂが接する側のチャネル幅Ｗｂの方が大きく形成される。記憶動作時には一方の拡散領域Ａへ他方の拡散領域Ｂよりも高い電圧を印加し、読出し時には他方の拡散領域Ｂへ一方の拡散領域Ａよりも高い電圧を印加する。 （もっと読む）

【課題】ナノ領域埋め込み誘電体層、その層を含むメモリ装置及びその製造方法を提供する。
【解決手段】一側面において、メモリセルは、電荷保存ゲート構造内に位置する複数の誘電体層を含む。前記誘電体層のうち少なくとも一つは酸素を含む誘電体物質１００１及び前記誘電体物質に埋め込まれた酸素を含むナノ領域１００２を含み、前記誘電体物質の酸素濃度は前記ナノ領域の酸素濃度より高い。他の側面において、前記誘電体層のうち少なくとも一つは、誘電体物質及び前記誘電体物質に埋め込まれたナノ領域を含み、前記誘電体物質の原子成分は前記ナノ領域の原子構成分と同一であり、前記誘電体物質の密度は前記ナノ領域の密度より高い。 （もっと読む）