【課題】高抵抗なダメージ層を形成しない窒化物半導体層のエッチング方法と、これを用いた低抵抗なオーミック電極を備える窒化物半導体装置の製造方法の提供を目的とする。
【解決手段】本発明の窒化物半導体層のエッチング方法は、（ａ）窒化物半導体層に不純物イオンを注入し、その表面から所定深さまで不純物領域を形成する工程と、（ｂ）前記不純物領域を熱処理する工程と、（ｃ）前記不純物領域の前記表面側の所定領域をウェットエッチングで除去する工程とを備える。 （もっと読む）

【課題】膜剥がれの要因となる有機材料を用いることなく、エレクトロマイグレーションの耐性と長期信頼性を向上できるパワーデバイスを提供する。
【解決手段】バリア層４(ＡlＧaＮ)４上に形成された酸化シリコン(ＳiＯ２)からなる層間絶縁膜１０と、層間絶縁膜１０のソース電極５上に形成され、基板平面に対して略垂直な第１の側壁Ｗ１を有する第１コンタクトホール部１０aと、第１コンタクトホール部１０aの第１の側壁Ｗ１の上縁から上側に向かって徐々に広がるように層間絶縁膜１０に形成され、基板平面に対して傾斜した第２の側壁Ｗ２を有する第２コンタクトホール部１０bと、第１,第２コンタクトホール部１０a,１０b内および層間絶縁膜１０上に形成された配線層１２とを備える。上記配線層１２は、第１コンタクトホール部１０aにおいて第１の側壁Ｗ１の基板厚さ方向の寸法よりも膜厚が厚い。 （もっと読む）

【課題】ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供する。
【解決手段】窒化物半導体層の主面上に互いに離間して配置された第１及び第２の主電極、及び前記第１の主電極と前記第２の主電極間で前記主面上に配置された制御電極を有するスイッチング素子Ｔ_ＳＷと、コレクタ端子とエミッタ端子と制御端子とを有する第１の駆動素子Ｔ_Ｄ１及び入力端子を含む駆動回路１０と、を備え、前記第１の駆動素子の前記コレクタ端子は前記スイッチング素子の前記第１の主電極に接続され、前記第１の駆動素子の前記エミッタ端子は前記スイッチング素子の前記制御電極に接続され、前記第１の駆動素子の前記制御端子は前記入力端子及び前記エミッタ端子に接続される。 （もっと読む）

【課題】設計された形状およびサイズのゲート電極を形成することが可能な半導体装置の製造方法を提供すること。
【解決手段】本実施形態に係る半導体装置の製造方法は、半導体層１２の表面上のうち、互いに離間した位置に、チタン層１７ａ、１８ａ、アルミニウム層１７ｂ、１８ｂ、ニッケル層１７ｃ、１８ｃ、金層１７ｄ、１８ｄがこの順で積層した積層体１７、１８を形成し、これらを、アルミニウムの融点より高い温度で加熱して複数の金属体１７´、１８´を形成するするとともに、これらの複数の金属体１７´、１８´を半導体層１２にオーミック接触させる。この後、複数の金属体１７´、１８´を薄膜化して複数の合金層１３ａ、１４ａを形成し、合金層１３ａ、１４ａを含むドレイン電極１３およびソース電極１４を形成する。次に、ドレイン電極１３とソース電極１４との間のレジスト層１９に開口部２０し、この開口部２０内にゲート電極１５を形成する。 （もっと読む）

【課題】銅を回路層に用いても、信頼性の高い半導体装置を提供する。
【解決手段】半導体素子は、ＧａＮ系の半導体材料でできている本体２１および少なくとも１つの電極構造物２３を含む。電極構造物２３は、本体２１に形成されるオーミック接触層２３１、本体２１の反対側のオーミック接触層２３１上に形成されるバッファ層２３２、および、銅系の材料でできており、オーミック接触層２３１の反対側のバッファ層２３２に形成される回路層２３３を含む。オーミック接触層２３１は、チタン、アルミニウム、ニッケルおよびそれらの合金から選択される材料でできている。バッファ層２３２は、オーミック接触層２３１の材料とは異なっており、かつ、チタン、タングステン、窒化チタン、タングステン窒化およびそれらの組み合わせから選択される材料でできている。 （もっと読む）

【課題】窒化物半導体層とオーミック電極とのコンタクト抵抗を低減できる窒化物半導体装置を提供する。
【解決手段】Ｓi基板１０上に形成されたアンドープＧaＮ層１,アンドープＡlＧaＮ層２と、アンドープＧaＮ層１,アンドープＡlＧaＮ層２上に形成されたＴi/Ａl/ＴiＮからなるオーミック電極(ソース電極１１,ドレイン電極１２)とを備える。上記オーミック電極中の酸素濃度を１×１０^１６ｃｍ^−３以上かつ１×１０^２０ｃｍ^−３以下とする。 （もっと読む）

【課題】 ノーマリーオフ型高電子移動度トランジスタを提供する。
【解決手段】 ノーマリーオフ型トランジスタは、ＩＩＩ−Ｖ半導体材料の第１の領域、第１の領域上のＩＩＩ−Ｖ半導体材料の第２の領域、第２の領域上のＩＩＩ−Ｖ半導体材料の第３の領域、および第３の領域の少なくとも１つの側壁に隣接するゲート電極を含む。第１の領域はトランジスタのチャネルを提供する。第２の領域は第１の領域のバンドギャップより大きなバンドギャップを有し、チャネル内に２Ｄ電子ガス（２ＤＥＧ）を引き起こす。第２の領域は第１の領域と第３の領域との間に挿入される。第３の領域は、トランジスタのゲートを提供し、トランジスタが正の閾値電圧を有するようにチャネル内の２ＤＥＧを空乏化するのに十分な厚さを有する。 （もっと読む）

【課題】ウルツ鉱型結晶構造の半導体を用いた電界効果トランジスタで、電極との接触抵抗を高くすることなく、バンドギャップエネルギーのより大きな半導体から障壁層が構成できるようにする。
【解決手段】ゲート電極１０４を挟んで各々離間して障壁層１０３の上に接して形成された２つの電流トンネル層１０５と、各々の電流トンネル層１０５の上に形成された２つのキャップ層１０６とを備える。電流トンネル層１０５の分極電荷は、障壁層１０３の分極電荷よりも大きい。 （もっと読む）

【課題】ＩｎＡｌＮ電子供給層上にＧａＮ層を形成する場合でも、ＩｎＡｌＮ電子供給層の品質の悪化を抑制することが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、基板１０上にＧａＮ電子走行層１４を形成する工程と、ＧａＮ電子走行層１４上にＩｎＡｌＮ電子供給層１８を形成する工程と、ＩｎＡｌＮ電子供給層１８を形成した後、Ｉｎ含有ガスを供給しつつ、基板１０を昇温させる工程と、昇温が終了した後、ＩｎＡｌＮ電子供給層１８上にＧａＮ層２０を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】 電流コラプスを抑制するとともに、高耐圧動作が可能な化合物半導体装置及びその製造方法を提供する。
【解決手段】 ＳｉＣ基板１０上に形成されたｉ−ＧａＮバッファ層１２と、ｉ−ＧａＮバッファ層１２上に形成されたｎ−ＡｌＧａＮ電子供給層１６と、ｎ−ＡｌＧａＮ電子供給層１６上に形成されたｎ−ＧａＮキャップ層１８と、ｎ−ＧａＮキャップ層１８上に形成されたソース電極２０及ドレイン電極２２と、ソース電極２０とドレイン電極２２との間のｎ−ＧａＮキャップ層１８上に形成されたゲート電極２６と、ソース電極２０とドレイン電極２２との間のｎ−ＧａＮキャップ層１８上に形成された第１の保護層２４と、ゲート電極２６とドレイン電極２２との間の第１の保護層２４に形成されたｎ−ＧａＮキャップ層１８に達する開口部２８に埋め込まれ、第１の保護層２４とは異なる絶縁層よりなる第２の保護層３０とを有する。 （もっと読む）

【課題】集積電力段において、入力電圧を集積電力段の一側面（例えば上面）で受け取り、出力電圧を集積電力段の反対側面（例えば底面）から出力する。
【解決手段】集積電力段は負荷段の上に位置する共通ダイを備え、共通ダイはドライバ段１０２及び電力スイッチ１０４を備える。電力スイッチは制御トランジスタ１１０及び同期トランジスタ１１２を含む。制御トランジスタのドレインＤ１が共通ダイの入力電圧を共通ダイの一側面（例えば上面）で受ける。制御トランジスタのソースＳ１が同期トランジスタのドレインＤ２に結合され、前記共通ダイの出力電圧を共通ダイの反対側面（例えば底面）で出力する。電力段の下にインターポーザ１０６を含めることができる。インターポーザは共通ダイの反対側面で共通ダイの出力電圧に結合される出力インダクタ１１８及び必要に応じ出力キャパシタ１２０を含む。 （もっと読む）

【課題】高周波数動作が可能な半導体装置を提供すること。
【解決手段】本発明は、基板１０上に設けられたＧａＮ電子走行層１４と、ＧａＮ電子走行層１４上に設けられたＡｌＮスペーサ層１６と、ＡｌＮスペーサ層１６上に設けられたＩｎＡｌＮ電子供給層１８と、ＩｎＡｌＮ電子供給層１８上に設けられたゲート電極２４とゲート電極２４を挟むソース電極２６およびドレイン電極２８と、を備え、ＡｌＮスペーサ層１６の膜厚が、０．５ｎｍ以上１．２５ｎｍ以下の半導体装置である。 （もっと読む）

【課題】ＩｎＡｌＮ電子供給層上にＧａＮ層を形成する場合でも、ＩｎＡｌＮ電子供給層の品質の悪化を抑制すること。
【解決手段】本発明は、基板１０上にＧａＮ電子走行層１４を形成する工程と、ＧａＮ電子走行層１４上にＩｎＡｌＮ電子供給層１８を形成する工程と、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０を形成する工程と、第１のＧａＮ層２０上に、ＩｎＡｌＮ電子供給層１８および第１のＧａＮ層２０を形成した際の温度よりも高い温度で、第２のＧａＮ層２２を形成する工程と、ＩｎＡｌＮ電子供給層１８上に、ゲート電極２６と、ゲート電極２６を挟むソース電極２８およびドレイン電極３０と、を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】 本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
【解決手段】 この発明の半導体装置は、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードと、を前記FETと同一チップ上に形成したことを特徴としており、さらに、前記キャパシタが、前記FETのゲート引き出し電極上に誘電体などの絶縁膜を形成し、形成した前記絶縁膜に金属膜を形成することにより形成されたことが好ましい。 （もっと読む）

【課題】ソース・ドレイン間容量の低下と、電流コラプスの抑制とを両立することが可能な半導体装置を提供すること。
【解決手段】基板１０と、基板１０上に形成された窒化物半導体層１１と、窒化物半導体層１１上に設けられたソース電極２４、ゲート電極２８、及びドレイン電極２６と、ゲート電極２８、及びゲート電極２８とドレイン電極２６との間の窒化物半導体層１１の表面を覆う絶縁膜２０と、窒化物半導体層１１上であって、ゲート電極２８とドレイン電極２６との間に設けられたフィールドプレート３０と、を具備し、ゲート電極２８とドレイン電極２６との間の領域の絶縁膜２０上におけるフィールドプレート３０の幅Ｗは０．１μｍ以上であり、フィールドプレート３０のドレイン電極２６側の端部と、ドレイン電極２６のゲート電極２８側の端部との距離Ｌ１は、３．５μｍ以上であり、動作周波数が４ＧＨｚ以下である半導体装置である。 （もっと読む）

【課題】実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようにする。
【解決手段】ＩｎＰからなる基板１０１の上に形成された電子供給層１０２と、電子供給層１０２の上に形成されたスペーサ層１０３と、スペーサ層１０３の上に形成されたチャネル層１０４と、チャネル層１０４の上に形成された障壁層１０５とを備え、障壁層１０５は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを含んだアンドープの化合物半導体から構成し、ＩｎＰよりショットキー障壁高さが高いものとされている。 （もっと読む）

【課題】冷却効率を向上させることができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置１０は、裏面に複数の凹部１６を有するシリコン基板１１と、この基板１１の表面上に形成された半導体層１２と、半導体層１２の表面上に、互いに離間して形成されたドレイン電極１３およびソース電極１４と、ドレイン電極１３とソース電極１４との間の半導体層１２上に形成されたゲート電極１５と、複数の凹部１６の内部を含むシリコン基板１１の裏面全体に形成された裏面金属１７と、を具備する。 （もっと読む）

【課題】スイッチ素子のオン抵抗をより一層小さく抑えることができるスイッチ装置を提供する。
【解決手段】スイッチ素子１０は、半導体基板１０４に絶縁膜１５を介して接合された電界印加電極１４を有している。駆動回路２０の電界制御部２２は、スイッチ素子１０の電界印加電極１４およびソース電極１３に接続されており、電界印加電極１４−ソース電極１３間にバイアス電圧Ｖｅを印加する。電界制御部２２は、閾値を超えるバイアス電圧Ｖｅをスイッチ素子１０に印加することによって、電界印加電極１４から半導体基板１０４のヘテロ接合界面に電界を印加する。要するに、スイッチ素子１０がオン状態で、電界印加電極１４から半導体基板１０４に印加される電界は、電界効果によってチャネル領域の電子濃度を高くし、スイッチ素子１０のオン抵抗を小さくするように作用する。 （もっと読む）

【課題】ゲート電極のドレイン端の電界を緩和し、ゲート絶縁膜の破損を低減する。
【解決手段】窒化物半導体で形成されたチャネル層１０８と、チャネル層１０８の上方に、チャネル層よりバンドギャップエネルギーが大きい窒化物半導体で形成された電子供給層１１２と、チャネル層１０８の上方に形成されたソース電極１１６およびドレイン電極１１８と、チャネル層１０８の上方に形成されたゲート電極１２０と、チャネル層１０８の上方に形成され、チャネル層１０８からホールを引き抜くホール引抜部１２６と、ゲート電極１２０およびホール引抜部１２６を、電気的に接続する接続部１２４と、を備える電界効果型トランジスタ１００。 （もっと読む）

【課題】 コラプス現象を効果的に抑制することを可能にしたスイッチング素子を提供する。
【解決手段】 スイッチング素子１ａは、電子走行層１２と、電子走行層１２の上面に形成されてバンドギャップが電子走行層１２より大きく電子走行層１２とヘテロ接合する電子供給層１３と、電子供給層１３の上面に形成されてバンドギャップが電子供給層１３より小さい再結合層１７と、少なくとも一部が電子走行層１２の上面に形成されるソース電極１４及びドレイン電極１５と、少なくとも一部が電子供給層１３の上面に形成されて前ソース電極１４及びドレイン電極１５の間に配置されるゲート電極１６と、を備える。スイッチング素子１ａがオフ状態のとき、再結合層１７で電子及び正孔が再結合する。 （もっと読む）