集積電力段
【課題】集積電力段において、入力電圧を集積電力段の一側面（例えば上面）で受け取り、出力電圧を集積電力段の反対側面（例えば底面）から出力する。
【解決手段】集積電力段は負荷段の上に位置する共通ダイを備え、共通ダイはドライバ段１０２及び電力スイッチ１０４を備える。電力スイッチは制御トランジスタ１１０及び同期トランジスタ１１２を含む。制御トランジスタのドレインＤ１が共通ダイの入力電圧を共通ダイの一側面（例えば上面）で受ける。制御トランジスタのソースＳ１が同期トランジスタのドレインＤ２に結合され、前記共通ダイの出力電圧を共通ダイの反対側面（例えば底面）で出力する。電力段の下にインターポーザ１０６を含めることができる。インターポーザは共通ダイの反対側面で共通ダイの出力電圧に結合される出力インダクタ１１８及び必要に応じ出力キャパシタ１２０を含む。
【解決手段】集積電力段は負荷段の上に位置する共通ダイを備え、共通ダイはドライバ段１０２及び電力スイッチ１０４を備える。電力スイッチは制御トランジスタ１１０及び同期トランジスタ１１２を含む。制御トランジスタのドレインＤ１が共通ダイの入力電圧を共通ダイの一側面（例えば上面）で受ける。制御トランジスタのソースＳ１が同期トランジスタのドレインＤ２に結合され、前記共通ダイの出力電圧を共通ダイの反対側面（例えば底面）で出力する。電力段の下にインターポーザ１０６を含めることができる。インターポーザは共通ダイの反対側面で共通ダイの出力電圧に結合される出力インダクタ１１８及び必要に応じ出力キャパシタ１２０を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、“Integrated Vertical Power Converter”の名称で２０１１年４月２８日に出願された継続中の米国仮特許出願番号６１／４８０，０５８の優先権の利益を主張する。この仮特許出願は参照することによりその全体が本出願に組み込まれる。
【０００２】
更に、下記の米国特許文献の各々も参照することによりその全体が本出願に組み込まれる。
米国特許第７，８６３，８７７号
米国特許第７，９０２，８０９号
米国特許第７，８３９，１３１号
米国特許第７，７４５，８４９号
米国特許第７，７５９，６９９号
米国特許第７，３８２，００１号
米国特許第７，１１２，８３０号
米国特許第７，４５６，４４２号
米国特許第７，３３９，２０５号
米国特許第６，８４９，８８２号
米国特許第６，６１７，０６０号
米国特許第６，６４９，２８７号
米国特許第５，１９２，９８７号
米国特許第７，９１５，６４５号
米国特許第６，６１１，００２号
米国特許第７，２３３，０２８号
米国特許第７，５６６，９１３号
米国特許第８，１４８，９６４号
米国特許出願番号１１／９９９，５５２
米国特許出願番号１２／５８７，９６４
米国特許出願番号１２／９２８，１０３
米国特許出願番号１２／１７４，３２９
米国特許出願番号１２／９２８，９４６
米国特許出願番号１１／５３１，５０８
米国特許出願番号１３／０２１，４３７
米国特許出願番号１３／０１７，９７０
米国特許出願番号１２／６５３，０９７
米国特許出願番号１２／１９５，８０１
米国特許出願番号１２／２１１，１２０
米国特許出願番号１１／８５７，１１３
米国特許出願番号１１／９９９，５５２
米国特許出願番号１２／２５０，７１３
米国特許出願番号１３／３９７，１９０
米国特許出願番号１３／４０５，１８０
【０００３】
定義
本明細書で使用される、用語「III−Ｖ族」は少なくとも一つのIII族元素と少なくとも一つのＶ族元素を含む化合物半導体を言う。例えば、III−Ｖ族半導体は、III−窒化物半導体の形を取り得る。「III−窒化物」又は「III−Ｎ」は、窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及び硼素（Ｂ）などの少なくとも一つのIII族元素を含む化合物半導体を言い、これらに限定されないが、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、砒化燐化窒化ガリウム（ＧａＡｓａＰｂＮ(1-a-b)）、砒化燐化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含む。また、III―窒化物は一般にＧａ極性（Ｇａポーラ）、Ｎ極性（Ｎポーラ）、半極性（セミポーラ）又は無極性（ノンポーラ）結晶方位を含む任意の極性に関連するものを言うが、これらに限定されない。また、III−窒化物材料はウルツ鉱、閃亜鉛鉱又は混晶ポリタイプも含み、単結晶、単結晶構造、多結晶構造又は非晶質構造を含み得る。
【背景技術】
【０００４】
電力変換回路は、コントローラ段、ドライバ段及び電力スイッチを含み、電力スイッチは電力を負荷段に供給するために負荷段に動作可能に結合することができる。コントローラ段及びドライバ段を用いて電力スイッチを制御し、電力スイッチを用いて電力を負荷段に供給することができる。コントローラ段は別のチップとすることができ、或いはドライバ段又は負荷段に組み込むことができる。電力変換回路は、電力変換回路の性能に悪影響を与える寄生成分を低減もしくは除去するように設計する必要がある。例えば、コントローラ段、ドライバ段、電力スイッチ及び負荷段は、寄生抵抗、寄生インダクタンス及び寄生容量などの寄生成分を導入し得る長い非線形接続を避けるように接続すべきである。しかしながら、コントローラ段、ドライバ段、電力スイッチ及び負荷段の物理的配置のために電力変換回路における寄生成分の低減が制限され得る。
【発明の概要】
【０００５】
本発明は、少なくとも一つの図に示され且つ又少なくとも一つの図と関連して十分に説明され且つ特許請求の範囲により完全に記載されるような、集積電力段を目的とするものである。いくつかの実施形態においては、集積電力段は入力電圧を集積電力段の一側面（例えば上面）で受け取り、出力電圧を集積電力段の反対側面（例えば底面）で出力する。
【図面の簡単な説明】
【０００６】
【図１】本願に開示される一実施形態による集積電力段の模範的な機能図を示す。
【図２Ａ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図２Ｂ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図３Ａ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図３Ｂ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図４Ａ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図４Ｂ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図５Ａ】本願に開示される一実施形態による集積電力変換装置の模範的な断面図を示す。
【図５Ｂ】本願に開示される一実施形態による集積電力変換装置の模範的な断面図を示す。
【発明を実施するための形態】
【０００７】
以下の説明には本発明の実施形態に関連する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される態様と異なる態様で実施することができる。本願の添付図面及びそれらの詳細説明は模範的な実施形態を対象にしているにすぎない。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示されている。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。
【０００８】
図１は本願に開示される一実施形態による集積電力段の模範的な機能図を示す。図１において、機能図１００は、ドライバ段１０２、電力スイッチ１０４及びインターポーザ１０６を有する集積電力段１０１（集積電力スタック１０１ともいう）を含む。機能図１００は集積電力段１０１に結合された負荷段１０８も示す。更に、機能図１００は集積電力段１０１に結合されたコントローラ段１０９も示す。
【０００９】
電力スイッチ１０４は制御トランジスタ１１０及び同期トランジスタ１１２を含む。制御トランジスタ１１０はソースＳ１、ドライバＤ１及びゲートＧ１を含む。同期トランジスタ１１２はソースＳ２、ドライバＤ２及びゲートＧ２を含む。本実施形態においては、制御トランジスタ１１０及び同期トランジスタ１１２は、入力電圧Ｖ１と接地電圧ＶG1との間に接続され出力電圧Ｖｓを出力するハーフブリッジの形に配置される。いくつかの実施形態においては、入力電圧Ｖ１は高電圧入力、例えば高電圧供給レール入力とする。更に、接地電圧ＶG1は、例えば低電圧又は接地電圧供給レールに結合することができる。また、出力電圧ＶＳは低電圧とすることができる。
【００１０】
また、本実施形態においては、制御トランジスタ１１０及び同期トランジスタ１１２の各々はIII−窒化物トランジスタ、例えばIII−窒化物電界効果トランジスタ（ＦＥＴ）又はIII−窒化物高電子移動度トランジスタ（ＨＥＭＴ）である。従って、制御トランジスタ１１０はIII−窒化物制御トランジスタであり、同期トランジスタ１１２はIII−窒化物同期トランジスタである。しかし、いくつかの実施形態においては、制御トランジスタ１１０及び／又は同期トランジスタ１１２はIII−窒化物トランジスタではない。
【００１１】
特定に実施形態においては、制御トランジスタ１１０及び同期トランジスタ１１２は一以上のIII−窒化物デバイス及び／又はIV族デバイスを含む。いくつかの実施形態においては、制御トランジスタ１１０及び同期トランジスタ１１２はカスコード接続に構成される。他の実施形態においては、制御トランジスタ１１０及び同期トランジスタ１１２の各々はＨＥＭＴ、例えばIII−窒化物ＨＥＭＴである。様々な実施形態において、制御トランジスタ１１０及び同期トランジスタ１１２の如何なる組み合わせもＥモード（エンハンスメントモード）又はＤモード（デプリーションモード）デバイスにすることができる。
【００１２】
いくつかの実施形態においては、ドライバ段１０２（例えば制御トランジスタ１１０及び同期トランジスタ１１２）は、
米国特許第７，７４５，８４９号（発行日06/29/2010；名称「Enhanced Mode III-Nitride Semiconductor Device with Reduced Electric Field between the Gate and the Drain」）、米国特許第７，７５９，６９９号（発行日07/20/2010；名称「III-Nitride Enhanced Mode Devices」）、米国特許第７，３８２，００１号（発行日06/03/2008；名称「Enhanced Mode III-Nitride FET」）、米国特許第７，１１２，８３０号（発行日09/26/2006；名称「Super Lattice Modification of Overlying Transistor」）、米国特許第７，４５６，４４２号（発行日11/25/2008；名称「Super Lattice Modification of Overlying Transistor」）、米国特許第７，３３９，２０５号（発行日03/04/2008；名称「Gallium Nitride Materials and Methods associated with the same」）、米国特許第６，８４９，８８２号（発行日02/01/2005；名称「Group-III Nitride Based High Electron Mobility Transistor (HEMT) with Barrier/Spacer Layer」）、米国特許第６，６１７，０６０号（発行日09/09/2003；名称「Gallium Nitride materials and Methods」）、米国特許第６，６４９，２８７号（発行日11/18/2003；名称「Gallium Nitride materials and Methods」）、米国特許第５，１９２，９８７号（発行日03/09/1993；名称「High Electron Mobility Transistor with GAN/ALXGA1-XNHeterojunction」）、米国特許第８，０８４，７８５号（発行日12/27/2011；名称「III-Nitride Power Semiconductor Device Having a programmable Gate」）、米国特許出願番号１２／５８７，９６４（出願日10/14/2009；名称「Group III-V Semiconductor Device with Strain-relieving Interlayer」）、米国特許出願番号１２／９２８，９４６（出願日11/21/2010；名称「Stress Modulated Group III-V Semiconductor Device and Related method」）、米国特許出願番号１１／５３１，５０８（出願日09/13/2006；名称「Process for Manufacture of Super Lattice Using Alternating High and low Temperature Layers to Block Parasitic Current Path」）、米国特許出願番号１３／０２１，４３７（出願日02/04/2011；名称「Programmable III-Nitride Transistor with Aluminum-Doped Gate」）、米国特許出願番号１３／０１７，９７０（出願日01/31/2011；名称「Enhanced Mode III-Nitride Transistors with Single Gate Dielectric Structure」）、米国特許出願番号１２／６５３，０９７（出願日12/07/2009；名称「Gated AlGaN/GaN Heterojunction Schottky Device」）、米国特許出願番号１２／１９５，８０１（出願日08/21/2008；名称「Enhancement Mode III-Nitride Device with Floating Gate and Process for its Manufacture」）、米国特許出願番号１２／２１１，１２０（出願日09/16/2008；名称「III-Nitride Semiconductor Device with Reduced Electric Field Between Gate and Drain and Process for its Manufacture」）、米国仮特許出願番号６１／４４７，４７９（出願日02/28/2011;名称「III-Nitride Heterojunction Devices, HEMTs and Related Device Structure」、及び米国仮特許出願番号６１／４４９，０４６（出願日03/03/2011;名称「III-Nitride Heterojunction Material Interlayer Structures」、
に記載されているように、例えばシリコン基板の上に設けられる。
【００１３】
本実施形態においては、ドライバ段１０２は制御トランジスタ１１０にゲート信号ＨＯを供給する制御スイッチドライバ１１４及び同期トランジスタ１１２にゲート信号ＬＯを供給する同期スイッチドライバ１１６を含む。更に、ドライバ段１０２は、レベルシフト１１５、ドライバトランジスタ、論理保護回路などの他の構成要素を含むことができ、ＰＷＭ回路を含むこともできる。ドライバ段１０２は半導体スイッチを含むことができ、例えばシリコン（Ｓｉ）（一般的にはIV族）、III−窒化物又はそれらの任意の組み合わせをベースとするものとし得る。いくつかの実施形態においては、例えば、米国特許第７，８６３，８７７号（出願日12/04/2007；名称「Monolithically Integrated III-Nitride Power Converter」）に記載されているように、ドライバ段１０２はパワースイッチ１０４と共通のダイに集積される。しかし、いくつかの実施形態においては、ドライバ段１０２はパワースイッチ１０４とは別のダイに設けられる。同様に、コントローラ段１０９も別のダイに設けること又はドライバ段１０２と共通のダイに集積することができ、いくつかの実施形態においては負荷段１０８と共通のダイに集積することもできる。
【００１４】
いくつかの実施形態においては、例えば制御トランジスタ１１０及び同期トランジスタ１１２がＤモードデバイスである場合には、ドライバ段１０２は米国特許第７，９０２，８０９号（発行日03/08/2011；名称「DC/DC Converter Including a depletion Mode Power Switch」）及び米国特許第７，８３９，１３１号（発行日11/23/2010；名称「Gate Driving Scheme for Depletion Mode Devices in Buck converter」）のいずれかに従って提供することができる。
【００１５】
所定の実施形態においては、集積電力段１０１はインターポーザ１０６を含む。しかし、所定の他の実施形態においては、インターポーザ１０６は必要としない。図１には電力スイッチ１０４の出力電圧Ｖｓをインターポーザ１０６を介してインターポーザ出力Ｖｏとして受け取る負荷段１０８が示されている。一例としては、入力電圧Ｖ１は約１２ボルトとし、インターポーズ出力Ｖｏは約１．５ボルト以下とすることができる。他の例としては、入力電圧Ｖ１は約８ボルト以上、２４ボルト以上又は４８ボルト以上とすることができる。インターポーザ１０６は出力インダクタ１１８のような一以上の出力インダクタを含むことができ、いくつかの実施形態においては出力キャパシタ１２０のような一以上の出力キャパシタを含むこともできる。図１に示すように、出力インダクタ１１８は出力電圧Ｖｓと負荷段１０８との間に結合される。図１に示すように、出力キャパシタ１２０は出力インダクタ１１８と接地電圧ＶG2との間に結合され、接地電圧ＶG2は例えば接地電圧ＶG1に結合することができる。しかし、いくつかの実施形態においては、インターポーザ１０６は出力キャパシタ１２０を含まない。インターポーザ１０６は、例えばフェライト又は他の磁性材料などの一以上のインターポーズ材料を含むことができる。
【００１６】
図１００において、負荷段１０８は、例えば負荷集積回路（ＩＣ）１２６を含む。いくつかの実施形態においては、負荷ＩＣ１２６は中央演算処理装置（ＣＰＵ）、マイクロプロセッサ、グラフィックプロセッシングユニット（ＧＰＵ）、メッセージＩＣ、メッセージアレー及び／又は他の回路を含む。また、いくつかの実施形態においては、パルス幅変調（ＰＷＭ）ドライバ１２２（例えばコントローラ段１０９）は、米国特許第７，８６３，８７７号に記載されているように、負荷ＩＣ１２６に含めることができる。図１にＰＷＭ信号をドレイン段１０２に供給するＰＷＭ段１２２が示されている。
【００１７】
図１００において、ドライバ段１０２、電力段１０４、インターポーザ１０６及び負荷段１０８は性能に悪影響を与える寄生成分を低減又は除去するように設計すべきである。例えば、ドライバ段１０２、電力段１０４、インターポーザ１０６及び負荷段１０８は寄生抵抗、寄生インダクタンス及び寄生キャパシタなどの寄生成分を導入し得る長い非線形接続を回避するように接続すべきである。しかしながら、ドライバ段１０２、電力段１０４、インターポーザ１０６及び負荷段１０８の物理的配置のために電力変換回路における寄生成分の低減が制限され得る。本願明細書に開示される種々の実施形態は、例えば寄生成分の低減を可能にする物理的配置の柔軟性を提供する。種々の実施形態においては、例えば、入力電圧端子Ｖ１は集積電力段１０１の一側面（例えば上面）上に位置し、出力電圧端子Ｖｓ（又はインターポーザ１０６がある場合にはインターポーザ出力Ｖｏ）は集積出力段１０１の反対側面（例えば底面）上に位置する。
【００１８】
図２Ａは本発明の一実施形態による集積電力段の模範的な断面図を示す。特に、図２Ａは図１の集積電力段１０１に対応する集積電力段２０１ａを示す。
【００１９】
集積電力段２０１ａは共通ダイ２２４ａを含む。集積電力段２０１ａはインターポーザ２０６も含む。集積電力段２０１ａにおいて、共通ダイ２２４ａはインターポーザ２０６の上に位置する。共通ダイ２２４ａは図１の電力スイッチ１０４を含む。例えば、共通ダイ２２４ａは図１の制御トランジスタ１１０及び同期トランジスタ１１２に対応する制御トランジスタ２１０及び同期トランジスタ２１２を含む。図２Ａは、共通ダイ２２４ａの側面２４０ａ（具体的には上面２５９ａ）上に位置する入力電圧Ｖ１及び側面２４０ｂ（具体的には底面２５９ｂ）上に位置する出力電圧Ｖｓ（図１の入力電圧Ｖ１及び出力電圧Ｖｓに対応する）を含む共通ダイ２２４ａを示す。共通ダイ２２４ａは図１の接地電圧ＶG1も有する（図２Ａには示されていない）。共通ダイ２２４ａは更に、基板２２８、制御トランジスタ本体２３０、同期トランジスタ本体２３２、メタライゼーション領域２３４（例えばIII−窒化物ウェハの前面メタライゼーション領域２３４）及び分離領域２４２を含む。
【００２０】
本実施形態においては、制御トランジスタ２１０及び同期トランジスタ２１２はIII−窒化物デバイスである。また本実施形態においては、制御トランジスタ２１０及び同期トランジスタ２１２は共通ダイ２２４ａの基板２２８の上に設けられる。具体的には、制御トランジスタ本体２３０及び同期トランジスタ本体２３２が基板２２８の上に設けられる。いくつかの実施形態においては、制御トランジスタ２１０及び同期トランジスタ２１２は基板２２８上に成長され、この基板はシリコン（Ｓｉ）基板又は別のタイプの基板、例えば半導体基板（例えばIV族又はサファイヤ基板）とすることができる。制御トランジスタ２１０のソースＳ１、ドレインＤ１及びゲートＧ１は共通ダイ２２４ａの側面２４０ｂの側に位置する。同様に、同期トランジスタ２１２のソースＳ２、ドレインＤ２及びゲートＧ２も共通ダイ２２４ａの側面２４０ｂの側に位置する。制御トランジスタ２１０及び同期トランジスタ２１２は分離領域２４２の一つによって分離されたアクティブ領域を有し、分離領域２４２は誘電体材料を含むことができる。いくつかの実施形態においては、分離領域２４２はトレンチを含む。分離領域２４２は、（分離領域２４２を含む実施形態に対して）制御トランジスタ２１０及び同期トランジスタ２１２のアクティブ領域又は他の領域が十分に分離される限り、導電材料を含むこともできる。
【００２１】
図２Ａに示すように、本実施形態においても、共通ダイ２２４ａは図１のドライバ段１０２を含む。従って、ドライバ段１０２は電力スイッチ１０４と一緒に共通ダイ２２４ａにモノリシックに集積化される。制御スイッチドライバ１１４及び同期スイッチドライバ１１６は、例えば制御トランジスタ本体２３０及び同期トランジスタ本体２３２を経てゲートＧ１及びＧ２にそれぞれ結合される。
【００２２】
本実施形態においては、図２Ａに示されるように、ドライバ段１０２は基板２２８の上又は内に設けられ、Ｓｉデバイスを含む。上述したように、本実施形態においては、基板２２８はＳｉ基板であるが、基板２２８は異なるタイプの基板、例えば異なるタイプの半導体基板とすることができる。更に、基板２２８はドライバ段１０２のＳｉデバイスとは異なるタイプのデバイスを含むことができる。更に、ドライバ段１０２は共通ダイ２２４ａの基板２２８と異なる部分に含めることができる。例えば、ドライバ段１０２はエピタキシャル材料２５０（例えばIII−窒化物エピタキシャル２５０）内に完全に又は部分的に設けることができ、及び／又は、基板２２８内又は上に部分的に設けることができる。非限定的な例が米国特許第７，９１５，６４５号（発行日03/29/2011；名称「Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating Same」）に開示されている。
【００２３】
本実施形態においては、共通ダイ２２４ａがドライバ段１０２を含むが、他の実施形態においては、ドライバ段１０２は共通ダイ２２４ａから分離される。例えば、いくつかの実施形態においては、ドライバ段ダイがドライバ段１０２を含み、共通ダイ２２４ａの上に置かれる。しかしながら、ドライバ段１０２を共通ダイ２２４ａ内に含めると、電力段２０１ａのサイズのみならず寄生成分も低減することが可能になる。
【００２４】
集積電力段２０１ａにおいては、制御トランジスタ２１０のドレインＤ１が共通ダイ２２４ａの入力電圧Ｖ１を共通ダイ２２４ａの側面２４０ａで受ける。これを達成する多くの方法がある。例えば、半導体貫通ビア（ＴＳＶ）及び／又はウェハ貫通ビア（ＴＷＶ）を使用することができる。本実施形態においては、共通ダイ２２４ａは共通ダイ２２４ａの入力電圧Ｖ１を共通ダイ２２４ａの側面２４０ａで受ける入力ビア２４４（本実施形態では入力ＴＳＶ）を含み、入力ビア２４４は例えば基板２２８、エピタキシャル材料２５０及び／又は制御トランジスタ本体２３０を貫通するものとし得る。本実施形態においては、入力ビア２４４は制御トランジスタ２１０のドレインＤ１に結合され、基板２８８及び制御トランジスタ本体２３０を貫通する。これは、例えば米国特許第６，６１１，００２号（発行日08/26/2003；名称「Gallium Nitride Material Devices and Methods Including Backside Via」）、米国特許第７，２３，０２８号（発行日06/19/2007；名称「Gallium Nitride Material Devices and Methods of Forming the Same」）、米国特許第７，５６６，９１３号（発行日07/28/2009；名称「Gallium Nitride Material Devices Including Conductive Regions and methods Associated with the Same」）、米国特許出願番号１２／９２８，１０３（出願日12/03/2010；名称「Monolithic Integration of Silicon and Group III-V devices」及び米国特許出願番号１２／１７４，３２９（出願日07/16/2008；名称「III-Nitride Devices」）に開示されている種々の方法を用いて達成することができる。
【００２５】
他の実施形態においては、制御トランジスタ２１０のドレインＤ１は、基板２２８に対して導電性シリコン基板又はIV族基板を用いて、共通ダイ２２４ａの入力電圧Ｖ１を共通ダイ２２４ａの側面２４０ａで受ける。いくつかの実施形態においては、制御トランジスタ２１０のドレインＤ１は導電性基板２２８の背面（本実施形態では共通ダイ２２４ａの上面２５９ａ）で入力電圧Ｖ１に結合される。例えば、入力ビア２４４は制御トランジスタ本体２３０を貫通し、制御トランジスタ２１０のドレインＤ１から基板２２８（例えば導電性基板）に接触するまで延すことができ、また入力ビア２４４はエピタキシャル材料２５０を貫通し、基板２２８に接触するまで制御トランジスタ２１０のドレインＤ１から上面導体を経て電気的に接続することができる。しかし、いくつかの実施形態では入力ビア２４４を含まない。
【００２６】
また、集積電力段２０１ａにおいては、制御トランジスタ２１０のソースＳ１は同期トランジスタ２１２のドレインＤ２に結合され、共通ダイ２２４ａの出力電圧Ｖｓを共通ダイ２２４ａの側面２４０ｂ（具体的には底面２５９ｂ）で出力する。この結合は種々の手段を用いて達成することができ、図２Ａでは破線で示されている。例えば、導電性ビア、導電層及び他の相互接続の組み合わせを使用することができ、メタライゼーション領域２３４内に表現されている。図２Ａは共力電圧Ｖｓを共通ダイ２２４ａの底面２５９ｂに示している。共通ダイ２２４ａの底面２５９ｂは、例えば制御トランジスタ本体２３０及び同期トランジスタ本体２３２又はその上の要素の表面とすることができる。
【００２７】
従って、上述したように、制御トランジスタ２１０のドレインＤ１は共通ダイ２２４ａの入力電圧Ｖ１を共通ダイ２２４ａの側面２４０ａ（例えば上面２５９ａ）で受ける。更に、制御トランジスタ２１０のソースＳ１は同期トランジスタ２１２のドレインＤ２に結合され、共通ダイ２２４ａの出力電圧Ｖｓを共通ダイ２２４ａの側面２４０ｂ（例えば底面２５９ｂ）で出力する。このような構成を使用すると、図１のドライバ段１０２、電力段１０４及びインターポーザ１０６の物理的配置に柔軟性が与えられ、例えば寄生成分を低減することが可能になる。
【００２８】
また、図２Ａにおいては、インターポーザ２０６は図１の出力インダクタ１１８に対応する出力インダクタ２１８を含む。出力インダクタ２１８は共通ダイ２２４ａの側面２４０ｂ（例えば底面２５９ｂ）で共通ダイ２２４ａの出力電圧Ｖｓに結合される。インターポーザ２０６は種々の形を取り得る。図２Ａに示す実施形態においては、例えば共通ダイ２２４ａの出力電圧Ｖｓはインターポーザ材料２４８を含むインターポーザ２０６に結合される。インターポーザ２０６は共通ダイ２２４ａの側面２４０ｂ（及び底面２５９ｂ）上にある。インターポーザ材料２４８はフェライトフィルムを含むことができ、より一般的には磁気フィルムを含むことができる。いくつかの実施形態においては、インターポーザ材料２４８は電力スイッチ１０４とともにモノリシックに集積され、共通ダイ２２４ａの底面２５９ｂを完全に覆うように底面２５９ｂ上に堆積される。他の実施形態においては、インターポーザ材料２４８は共通ダイ２２４ａの底面２５９ｂを部分的に被覆する。インターポーザ材料２４８は、例えば約０．５ｍｍの厚さにすることができる。いくつかの実施形態においては、インターポーザ材料２４８は約１．０ｍｍの厚さ以上にする。インターポーザ材料２４８の厚さは電力スイッチ１０４の機能及び負荷段１０８へのインターポーザ出力Ｖｏに望まれる状態調整又はフィルタリングに基づいて選択することができる。いくつかの実施形態においては、インターポーザ出力Ｖｏのフィルタリング又は状態調整を支援するために追加の層（例えば磁気フィルム）又は別個の要素（例えば出力キャパシタ）がインターポーザ材料２４８（例えば磁気フィルム）とともに集積される。
【００２９】
図２Ｂにつき説明すると、図２Ｂは本発明の一実施形態による集積電力段２０１ｂの模範的な断面図を示す。集積電力段２０１ｂは図２Ａの集積電力段２０１ａに類似する。しかしながら、集積電力段２０１ｂは異なる向きを有する。集積電力段２０１ｂにおいては、制御トランジスタ２１０のソースＳ１、ドレインＤ１及びゲートＧ１は共通ダイ２２４ｂの側面２４０ａの側に位置する。同様に、同期トランジスタ２１２のソースＳ２、ドレインＤ２及びゲートＧ２も共通ダイ２２４ｂの側面２４０ａの側に位置する。集積電力段２０１ｂは共通ダイ２２４ｂの入力電圧Ｖ１を共通ダイ２２４ｂの側面２４０ａで受ける入力ビア２４４を含まない。それどころか、集積電力段２０１ｂは共通ダイ２２４ｂの出力電圧Ｖｓを共通ダイ２２４ｂの側面２４０ｂで出力する出力ビア２４６（本実施形態では出力ＴＳＶである）を含む。出力ビア２４６は本実施形態では制御トランジスタ２１０と同期トランジスタ２１２との間に位置する。
【００３０】
いくつかの実施形態においては、出力ビア２４６は分離領域２４２の一つを貫通する。他の実施形態においては、出力ビア２４６はエピタキシャル材料２５０又は制御トランジスタ本体２３０及び／又は同期トランジスタ本体２３２を貫通する。いくつかの実施形態においては、出力ビア２４６は共通ダイ２２４ｂを完全に貫通する。一つの実施形態においては、出力ビア２４６は導電性基板である基板２２８まで延在する。例えば、出力ビア２４６はエピタキシャル材料２５０又は制御トランジスタ本体２３０及び／又は同期トランジスタ本体２３２を貫通することができる。しかしながら、いくつかの実施形態は出力ビア２４６を含まない。
【００３１】
図１につき述べたように、インターポーザ１０６は一つ以上の出力インダクタ、例えばインダクタ１１８を含むことができ、いくつかの実施形態においては一つ以上のキャパシタ、例えばキャパシタ１２０を含むこともできる。図２Ａ及び２Ｂにはインターポーザ１０６を設ける一つの方法が示されている。追加の方法を以下に説明する。
【００３２】
図３Ａを参照すると、図３Ａは本発明の一実施形態による集積電力段の模範的な断面図を示す。集積電力段３０１ａは図２Ａの共通ダイ２２４ａに対応する共通ダイ３２４ａを含む。
【００３３】
集積電力段３０１ａもインターポーザ３０６を含む。インターポーザ３０６は図１の出力インダクタ１１８に対応する出力インダクタ３１８を含む。集積電力段３０１ａにおいては、インターポーザ３０６は集中素子又は個別インダクタ３４８を構成する。いくつかの実施形態においては、負荷段１０８に結合する前に出力電圧Ｖｓのフィルタリングを完全アクセスものとするために追加の個別素子が使用される。個別の磁気素子ははんだボール又は他の手段を用いて共通ダイ３２４ａに接続することができる（図３Ａには示されていない）。
【００３４】
次に図３Ｂにつき説明すると、図３Ｂは本発明の一実施形態による集積電力段３０１ｂの模範的な断面図を示す。図３Ｂはインターポーザ３０６を含む集積電力段３０１ｂを示す。集積電力段３０１ｂは図２Ｂの共通ダイ２２４ｂに対応する共通ダイ３２４ｂを含む。
【００３５】
次に図４Ａにつき説明すると、図４Ａは本発明の一実施形態による集積電力段４０１ａの模範的な断面図を示す。集積電力段４０１ａは図２Ａの共通ダイ２２４ａに対応する共通ダイ４２４ａを含む。
【００３６】
集積電力段４０１ａもインターポーザ４０６を含む。インターポーザ４０６は図１の出力インダクタ１１８に対応する出力インダクタ４１８を含む。集積電力段４０１ａにおいては、インターポーザ４０６はインターポーザダイ又はインターポーザ基板４５０を含む。インターポーザダイ４５０の一例は米国特許出願番号１２／２５０，７１３（出願日10/14/2008；名称「Interposer for an Integrated DC-DC Converter」）に開示されている。本実施形態においては、インターポーザ４０６は任意の適切な誘電体材料に集積又は埋設されフェライト又は他の磁気素子（又は複合インターポーザを形成する他の材料）を用いて形成することができる。例えば、図４Ａには図３Ａの集中素子又は個別インダクタ３４８に対応する集中素子又は個別インダクタ４４８が示されている。インターポーザ４０６は図４Ａに示されてない追加のコンポーネント、例えば出力キャパシタを含むこともできる。インターポーザダイ４５０は、例えばはんだボール４５４又は種々の他の手段を用いて共通ダイ４２４ａに接続することができる。
【００３７】
いくつかの実施形態においては、インターポーザ出力Ｖｏは負荷段１０８に結合される。インターポーザ出力Ｖｏからのフィルタリングされた電力は種々の方法を用いて負荷段１０８に供給することができる。例えば、いくつかの実施形態においては、インターポーザダイ４５０（又は集中素子又は個別インダクタ３４８又はインターポーザ材料２４８）は、インターポーザダイ４５０（又は集中素子又は個別インダクタ３４８又はインターポーザ材料２４８）の表面に位置するインターポーザ出力接点（例えばインターポーザ出力パッド）を含む。一つの実施形態においては、インターポーザ出力接点は集中素子又は個別インダクタ４４８の表面に位置する。この表面は上面、底面及び／又は側面とすることができる。
【００３８】
次に図４Ｂにつき説明すると、図４Ｂは本発明の一実施形態による集積電力段４０１ｂの模範的な断面図を示す。図４Ｂはインターポーザ４０６を含む集積電力段４０１ｂを示す。集積電力段４０１ｂは図２Ｂの共通ダイ２２４ｂに対応する共通ダイ４２４ｂを含む。
【００３９】
図５Ａにつき説明すると、図５Ａは本発明の一実施形態による集積電力変換装置５００ａの模範的な断面図を示す。図５Ａにおいては、集積電力段５０１ａは図２Ａの共通ダイ２２４ａ及びインターポーザ２０６にそれぞれ対応する共通ダイ５２４ａ及びインターポーザ５０６を含む。本実施形態においては、インターポーザ５０６は図２Ａのインターポーザ２０６に対応するが、他の実施形態においては、インターポーザ５０６はインターポーザ３０６及び４０６のいずれかに対応するものとし得る。更に、インターポーザ５０６は出力インダクタ又は出力キャパシタなどの追加のコンポーネントを含むことができる。更に、図５Ａにおいては、負荷段５０８は図１の負荷段１０８に対応する。
【００４０】
図５Ａに示す実施形態においては、インターポーザ５０６は負荷段５０８の上に位置する。例えば、インターポーザ５０６は負荷段５０８の上面の上に置くことができる。図示の実施形態においては、入力電圧Ｖ１は集積電力段５０１ａの一側面（例えば共通ダイ５２４ａの上面５５９ａ）に入力し、出力電圧Ｖｓは共通ダイ５２４ａの反対側面（例えば共通ダイ５２４ａの底面５５９ｂ）から出てインターポーザ５０６の上側面／表面に入力する。本実施形態においては、インターポーザ５０６と負荷ダイ５６０との間に誘電体層又は膜５１０が必要に応じ形成される。誘電体層５１０が接地されると、誘電体層５１０は（インターポーザ５０６及び負荷段５０８とともに）機能的に出力キャパシタを構成し、インターポーザ出力Ｖｏは、例えば負荷ＩＣを有する負荷ダイ５６０を含むことができる負荷段５０８の上側面／表面に入力する。本実施形態においては、集積電力変換装置５００ａは集積電力変換装置パッケージと言うことができる。
【００４１】
次に図５Ｂにつき説明すると、図５Ｂは本発明の一実施形態による集積電力変換装置５００ｂの模範的な断面図を示す。図５Ｂにおいては、集積電力段５０１ｂは図２Ｂの共通ダイ２２４ｂ及びインターポーザ２０６にそれぞれ対応する共通ダイ５２４ｂ及びインターポーザ５０６を含む。本実施形態においては、インターポーザ５０６は図２Ａのインターポーザ２０６に対応するが、他の実施形態においては、インターポーザ５０６はインターポーザ３０６及び４０６のいずれかに対応するものすることができるとともに、例えば同様に図５Ａの誘電体層又は膜５１０により形成される出力キャパシタを含むことができる。図５Ａと同様に、図５Ｂは図１の負荷段１０８に対応する負荷段５０８を示す。
【００４２】
本発明の種々の実施形態によれば、寄生抵抗、インダクタンス及びキャパシタンスなどの寄生成分が低減された高度に集積された電力変換装置が得られる。以上の記載から、本願に開示された本発明の概念はこれらの概念の範囲から逸脱することなく種々の技術を用いて実施できること明らかである。更に、本発明の概念をいくつかの実施形態を特定的に参照して記載したが、本発明概念の精神及び範囲を逸脱することなく多くの変更が可能であることは当業者に認識されよう。従って、開示された実施形態はあらゆる点において例示的なものであり、限定的なものではないと考慮されたい。更に、本発明は開示された特定の実施形態に限定されず、本発明の範囲から逸脱することなしに、本発明に多くの再配置、変形及び置換を行い得ることを理解されたい。
【技術分野】
【０００１】
関連出願
本出願は、“Integrated Vertical Power Converter”の名称で２０１１年４月２８日に出願された継続中の米国仮特許出願番号６１／４８０，０５８の優先権の利益を主張する。この仮特許出願は参照することによりその全体が本出願に組み込まれる。
【０００２】
更に、下記の米国特許文献の各々も参照することによりその全体が本出願に組み込まれる。
米国特許第７，８６３，８７７号
米国特許第７，９０２，８０９号
米国特許第７，８３９，１３１号
米国特許第７，７４５，８４９号
米国特許第７，７５９，６９９号
米国特許第７，３８２，００１号
米国特許第７，１１２，８３０号
米国特許第７，４５６，４４２号
米国特許第７，３３９，２０５号
米国特許第６，８４９，８８２号
米国特許第６，６１７，０６０号
米国特許第６，６４９，２８７号
米国特許第５，１９２，９８７号
米国特許第７，９１５，６４５号
米国特許第６，６１１，００２号
米国特許第７，２３３，０２８号
米国特許第７，５６６，９１３号
米国特許第８，１４８，９６４号
米国特許出願番号１１／９９９，５５２
米国特許出願番号１２／５８７，９６４
米国特許出願番号１２／９２８，１０３
米国特許出願番号１２／１７４，３２９
米国特許出願番号１２／９２８，９４６
米国特許出願番号１１／５３１，５０８
米国特許出願番号１３／０２１，４３７
米国特許出願番号１３／０１７，９７０
米国特許出願番号１２／６５３，０９７
米国特許出願番号１２／１９５，８０１
米国特許出願番号１２／２１１，１２０
米国特許出願番号１１／８５７，１１３
米国特許出願番号１１／９９９，５５２
米国特許出願番号１２／２５０，７１３
米国特許出願番号１３／３９７，１９０
米国特許出願番号１３／４０５，１８０
【０００３】
定義
本明細書で使用される、用語「III−Ｖ族」は少なくとも一つのIII族元素と少なくとも一つのＶ族元素を含む化合物半導体を言う。例えば、III−Ｖ族半導体は、III−窒化物半導体の形を取り得る。「III−窒化物」又は「III−Ｎ」は、窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及び硼素（Ｂ）などの少なくとも一つのIII族元素を含む化合物半導体を言い、これらに限定されないが、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、砒化燐化窒化ガリウム（ＧａＡｓａＰｂＮ(1-a-b)）、砒化燐化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含む。また、III―窒化物は一般にＧａ極性（Ｇａポーラ）、Ｎ極性（Ｎポーラ）、半極性（セミポーラ）又は無極性（ノンポーラ）結晶方位を含む任意の極性に関連するものを言うが、これらに限定されない。また、III−窒化物材料はウルツ鉱、閃亜鉛鉱又は混晶ポリタイプも含み、単結晶、単結晶構造、多結晶構造又は非晶質構造を含み得る。
【背景技術】
【０００４】
電力変換回路は、コントローラ段、ドライバ段及び電力スイッチを含み、電力スイッチは電力を負荷段に供給するために負荷段に動作可能に結合することができる。コントローラ段及びドライバ段を用いて電力スイッチを制御し、電力スイッチを用いて電力を負荷段に供給することができる。コントローラ段は別のチップとすることができ、或いはドライバ段又は負荷段に組み込むことができる。電力変換回路は、電力変換回路の性能に悪影響を与える寄生成分を低減もしくは除去するように設計する必要がある。例えば、コントローラ段、ドライバ段、電力スイッチ及び負荷段は、寄生抵抗、寄生インダクタンス及び寄生容量などの寄生成分を導入し得る長い非線形接続を避けるように接続すべきである。しかしながら、コントローラ段、ドライバ段、電力スイッチ及び負荷段の物理的配置のために電力変換回路における寄生成分の低減が制限され得る。
【発明の概要】
【０００５】
本発明は、少なくとも一つの図に示され且つ又少なくとも一つの図と関連して十分に説明され且つ特許請求の範囲により完全に記載されるような、集積電力段を目的とするものである。いくつかの実施形態においては、集積電力段は入力電圧を集積電力段の一側面（例えば上面）で受け取り、出力電圧を集積電力段の反対側面（例えば底面）で出力する。
【図面の簡単な説明】
【０００６】
【図１】本願に開示される一実施形態による集積電力段の模範的な機能図を示す。
【図２Ａ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図２Ｂ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図３Ａ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図３Ｂ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図４Ａ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図４Ｂ】本願に開示される一実施形態による集積電力段の模範的な断面図を示す。
【図５Ａ】本願に開示される一実施形態による集積電力変換装置の模範的な断面図を示す。
【図５Ｂ】本願に開示される一実施形態による集積電力変換装置の模範的な断面図を示す。
【発明を実施するための形態】
【０００７】
以下の説明には本発明の実施形態に関連する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される態様と異なる態様で実施することができる。本願の添付図面及びそれらの詳細説明は模範的な実施形態を対象にしているにすぎない。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示されている。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。
【０００８】
図１は本願に開示される一実施形態による集積電力段の模範的な機能図を示す。図１において、機能図１００は、ドライバ段１０２、電力スイッチ１０４及びインターポーザ１０６を有する集積電力段１０１（集積電力スタック１０１ともいう）を含む。機能図１００は集積電力段１０１に結合された負荷段１０８も示す。更に、機能図１００は集積電力段１０１に結合されたコントローラ段１０９も示す。
【０００９】
電力スイッチ１０４は制御トランジスタ１１０及び同期トランジスタ１１２を含む。制御トランジスタ１１０はソースＳ１、ドライバＤ１及びゲートＧ１を含む。同期トランジスタ１１２はソースＳ２、ドライバＤ２及びゲートＧ２を含む。本実施形態においては、制御トランジスタ１１０及び同期トランジスタ１１２は、入力電圧Ｖ１と接地電圧ＶG1との間に接続され出力電圧Ｖｓを出力するハーフブリッジの形に配置される。いくつかの実施形態においては、入力電圧Ｖ１は高電圧入力、例えば高電圧供給レール入力とする。更に、接地電圧ＶG1は、例えば低電圧又は接地電圧供給レールに結合することができる。また、出力電圧ＶＳは低電圧とすることができる。
【００１０】
また、本実施形態においては、制御トランジスタ１１０及び同期トランジスタ１１２の各々はIII−窒化物トランジスタ、例えばIII−窒化物電界効果トランジスタ（ＦＥＴ）又はIII−窒化物高電子移動度トランジスタ（ＨＥＭＴ）である。従って、制御トランジスタ１１０はIII−窒化物制御トランジスタであり、同期トランジスタ１１２はIII−窒化物同期トランジスタである。しかし、いくつかの実施形態においては、制御トランジスタ１１０及び／又は同期トランジスタ１１２はIII−窒化物トランジスタではない。
【００１１】
特定に実施形態においては、制御トランジスタ１１０及び同期トランジスタ１１２は一以上のIII−窒化物デバイス及び／又はIV族デバイスを含む。いくつかの実施形態においては、制御トランジスタ１１０及び同期トランジスタ１１２はカスコード接続に構成される。他の実施形態においては、制御トランジスタ１１０及び同期トランジスタ１１２の各々はＨＥＭＴ、例えばIII−窒化物ＨＥＭＴである。様々な実施形態において、制御トランジスタ１１０及び同期トランジスタ１１２の如何なる組み合わせもＥモード（エンハンスメントモード）又はＤモード（デプリーションモード）デバイスにすることができる。
【００１２】
いくつかの実施形態においては、ドライバ段１０２（例えば制御トランジスタ１１０及び同期トランジスタ１１２）は、
米国特許第７，７４５，８４９号（発行日06/29/2010；名称「Enhanced Mode III-Nitride Semiconductor Device with Reduced Electric Field between the Gate and the Drain」）、米国特許第７，７５９，６９９号（発行日07/20/2010；名称「III-Nitride Enhanced Mode Devices」）、米国特許第７，３８２，００１号（発行日06/03/2008；名称「Enhanced Mode III-Nitride FET」）、米国特許第７，１１２，８３０号（発行日09/26/2006；名称「Super Lattice Modification of Overlying Transistor」）、米国特許第７，４５６，４４２号（発行日11/25/2008；名称「Super Lattice Modification of Overlying Transistor」）、米国特許第７，３３９，２０５号（発行日03/04/2008；名称「Gallium Nitride Materials and Methods associated with the same」）、米国特許第６，８４９，８８２号（発行日02/01/2005；名称「Group-III Nitride Based High Electron Mobility Transistor (HEMT) with Barrier/Spacer Layer」）、米国特許第６，６１７，０６０号（発行日09/09/2003；名称「Gallium Nitride materials and Methods」）、米国特許第６，６４９，２８７号（発行日11/18/2003；名称「Gallium Nitride materials and Methods」）、米国特許第５，１９２，９８７号（発行日03/09/1993；名称「High Electron Mobility Transistor with GAN/ALXGA1-XNHeterojunction」）、米国特許第８，０８４，７８５号（発行日12/27/2011；名称「III-Nitride Power Semiconductor Device Having a programmable Gate」）、米国特許出願番号１２／５８７，９６４（出願日10/14/2009；名称「Group III-V Semiconductor Device with Strain-relieving Interlayer」）、米国特許出願番号１２／９２８，９４６（出願日11/21/2010；名称「Stress Modulated Group III-V Semiconductor Device and Related method」）、米国特許出願番号１１／５３１，５０８（出願日09/13/2006；名称「Process for Manufacture of Super Lattice Using Alternating High and low Temperature Layers to Block Parasitic Current Path」）、米国特許出願番号１３／０２１，４３７（出願日02/04/2011；名称「Programmable III-Nitride Transistor with Aluminum-Doped Gate」）、米国特許出願番号１３／０１７，９７０（出願日01/31/2011；名称「Enhanced Mode III-Nitride Transistors with Single Gate Dielectric Structure」）、米国特許出願番号１２／６５３，０９７（出願日12/07/2009；名称「Gated AlGaN/GaN Heterojunction Schottky Device」）、米国特許出願番号１２／１９５，８０１（出願日08/21/2008；名称「Enhancement Mode III-Nitride Device with Floating Gate and Process for its Manufacture」）、米国特許出願番号１２／２１１，１２０（出願日09/16/2008；名称「III-Nitride Semiconductor Device with Reduced Electric Field Between Gate and Drain and Process for its Manufacture」）、米国仮特許出願番号６１／４４７，４７９（出願日02/28/2011;名称「III-Nitride Heterojunction Devices, HEMTs and Related Device Structure」、及び米国仮特許出願番号６１／４４９，０４６（出願日03/03/2011;名称「III-Nitride Heterojunction Material Interlayer Structures」、
に記載されているように、例えばシリコン基板の上に設けられる。
【００１３】
本実施形態においては、ドライバ段１０２は制御トランジスタ１１０にゲート信号ＨＯを供給する制御スイッチドライバ１１４及び同期トランジスタ１１２にゲート信号ＬＯを供給する同期スイッチドライバ１１６を含む。更に、ドライバ段１０２は、レベルシフト１１５、ドライバトランジスタ、論理保護回路などの他の構成要素を含むことができ、ＰＷＭ回路を含むこともできる。ドライバ段１０２は半導体スイッチを含むことができ、例えばシリコン（Ｓｉ）（一般的にはIV族）、III−窒化物又はそれらの任意の組み合わせをベースとするものとし得る。いくつかの実施形態においては、例えば、米国特許第７，８６３，８７７号（出願日12/04/2007；名称「Monolithically Integrated III-Nitride Power Converter」）に記載されているように、ドライバ段１０２はパワースイッチ１０４と共通のダイに集積される。しかし、いくつかの実施形態においては、ドライバ段１０２はパワースイッチ１０４とは別のダイに設けられる。同様に、コントローラ段１０９も別のダイに設けること又はドライバ段１０２と共通のダイに集積することができ、いくつかの実施形態においては負荷段１０８と共通のダイに集積することもできる。
【００１４】
いくつかの実施形態においては、例えば制御トランジスタ１１０及び同期トランジスタ１１２がＤモードデバイスである場合には、ドライバ段１０２は米国特許第７，９０２，８０９号（発行日03/08/2011；名称「DC/DC Converter Including a depletion Mode Power Switch」）及び米国特許第７，８３９，１３１号（発行日11/23/2010；名称「Gate Driving Scheme for Depletion Mode Devices in Buck converter」）のいずれかに従って提供することができる。
【００１５】
所定の実施形態においては、集積電力段１０１はインターポーザ１０６を含む。しかし、所定の他の実施形態においては、インターポーザ１０６は必要としない。図１には電力スイッチ１０４の出力電圧Ｖｓをインターポーザ１０６を介してインターポーザ出力Ｖｏとして受け取る負荷段１０８が示されている。一例としては、入力電圧Ｖ１は約１２ボルトとし、インターポーズ出力Ｖｏは約１．５ボルト以下とすることができる。他の例としては、入力電圧Ｖ１は約８ボルト以上、２４ボルト以上又は４８ボルト以上とすることができる。インターポーザ１０６は出力インダクタ１１８のような一以上の出力インダクタを含むことができ、いくつかの実施形態においては出力キャパシタ１２０のような一以上の出力キャパシタを含むこともできる。図１に示すように、出力インダクタ１１８は出力電圧Ｖｓと負荷段１０８との間に結合される。図１に示すように、出力キャパシタ１２０は出力インダクタ１１８と接地電圧ＶG2との間に結合され、接地電圧ＶG2は例えば接地電圧ＶG1に結合することができる。しかし、いくつかの実施形態においては、インターポーザ１０６は出力キャパシタ１２０を含まない。インターポーザ１０６は、例えばフェライト又は他の磁性材料などの一以上のインターポーズ材料を含むことができる。
【００１６】
図１００において、負荷段１０８は、例えば負荷集積回路（ＩＣ）１２６を含む。いくつかの実施形態においては、負荷ＩＣ１２６は中央演算処理装置（ＣＰＵ）、マイクロプロセッサ、グラフィックプロセッシングユニット（ＧＰＵ）、メッセージＩＣ、メッセージアレー及び／又は他の回路を含む。また、いくつかの実施形態においては、パルス幅変調（ＰＷＭ）ドライバ１２２（例えばコントローラ段１０９）は、米国特許第７，８６３，８７７号に記載されているように、負荷ＩＣ１２６に含めることができる。図１にＰＷＭ信号をドレイン段１０２に供給するＰＷＭ段１２２が示されている。
【００１７】
図１００において、ドライバ段１０２、電力段１０４、インターポーザ１０６及び負荷段１０８は性能に悪影響を与える寄生成分を低減又は除去するように設計すべきである。例えば、ドライバ段１０２、電力段１０４、インターポーザ１０６及び負荷段１０８は寄生抵抗、寄生インダクタンス及び寄生キャパシタなどの寄生成分を導入し得る長い非線形接続を回避するように接続すべきである。しかしながら、ドライバ段１０２、電力段１０４、インターポーザ１０６及び負荷段１０８の物理的配置のために電力変換回路における寄生成分の低減が制限され得る。本願明細書に開示される種々の実施形態は、例えば寄生成分の低減を可能にする物理的配置の柔軟性を提供する。種々の実施形態においては、例えば、入力電圧端子Ｖ１は集積電力段１０１の一側面（例えば上面）上に位置し、出力電圧端子Ｖｓ（又はインターポーザ１０６がある場合にはインターポーザ出力Ｖｏ）は集積出力段１０１の反対側面（例えば底面）上に位置する。
【００１８】
図２Ａは本発明の一実施形態による集積電力段の模範的な断面図を示す。特に、図２Ａは図１の集積電力段１０１に対応する集積電力段２０１ａを示す。
【００１９】
集積電力段２０１ａは共通ダイ２２４ａを含む。集積電力段２０１ａはインターポーザ２０６も含む。集積電力段２０１ａにおいて、共通ダイ２２４ａはインターポーザ２０６の上に位置する。共通ダイ２２４ａは図１の電力スイッチ１０４を含む。例えば、共通ダイ２２４ａは図１の制御トランジスタ１１０及び同期トランジスタ１１２に対応する制御トランジスタ２１０及び同期トランジスタ２１２を含む。図２Ａは、共通ダイ２２４ａの側面２４０ａ（具体的には上面２５９ａ）上に位置する入力電圧Ｖ１及び側面２４０ｂ（具体的には底面２５９ｂ）上に位置する出力電圧Ｖｓ（図１の入力電圧Ｖ１及び出力電圧Ｖｓに対応する）を含む共通ダイ２２４ａを示す。共通ダイ２２４ａは図１の接地電圧ＶG1も有する（図２Ａには示されていない）。共通ダイ２２４ａは更に、基板２２８、制御トランジスタ本体２３０、同期トランジスタ本体２３２、メタライゼーション領域２３４（例えばIII−窒化物ウェハの前面メタライゼーション領域２３４）及び分離領域２４２を含む。
【００２０】
本実施形態においては、制御トランジスタ２１０及び同期トランジスタ２１２はIII−窒化物デバイスである。また本実施形態においては、制御トランジスタ２１０及び同期トランジスタ２１２は共通ダイ２２４ａの基板２２８の上に設けられる。具体的には、制御トランジスタ本体２３０及び同期トランジスタ本体２３２が基板２２８の上に設けられる。いくつかの実施形態においては、制御トランジスタ２１０及び同期トランジスタ２１２は基板２２８上に成長され、この基板はシリコン（Ｓｉ）基板又は別のタイプの基板、例えば半導体基板（例えばIV族又はサファイヤ基板）とすることができる。制御トランジスタ２１０のソースＳ１、ドレインＤ１及びゲートＧ１は共通ダイ２２４ａの側面２４０ｂの側に位置する。同様に、同期トランジスタ２１２のソースＳ２、ドレインＤ２及びゲートＧ２も共通ダイ２２４ａの側面２４０ｂの側に位置する。制御トランジスタ２１０及び同期トランジスタ２１２は分離領域２４２の一つによって分離されたアクティブ領域を有し、分離領域２４２は誘電体材料を含むことができる。いくつかの実施形態においては、分離領域２４２はトレンチを含む。分離領域２４２は、（分離領域２４２を含む実施形態に対して）制御トランジスタ２１０及び同期トランジスタ２１２のアクティブ領域又は他の領域が十分に分離される限り、導電材料を含むこともできる。
【００２１】
図２Ａに示すように、本実施形態においても、共通ダイ２２４ａは図１のドライバ段１０２を含む。従って、ドライバ段１０２は電力スイッチ１０４と一緒に共通ダイ２２４ａにモノリシックに集積化される。制御スイッチドライバ１１４及び同期スイッチドライバ１１６は、例えば制御トランジスタ本体２３０及び同期トランジスタ本体２３２を経てゲートＧ１及びＧ２にそれぞれ結合される。
【００２２】
本実施形態においては、図２Ａに示されるように、ドライバ段１０２は基板２２８の上又は内に設けられ、Ｓｉデバイスを含む。上述したように、本実施形態においては、基板２２８はＳｉ基板であるが、基板２２８は異なるタイプの基板、例えば異なるタイプの半導体基板とすることができる。更に、基板２２８はドライバ段１０２のＳｉデバイスとは異なるタイプのデバイスを含むことができる。更に、ドライバ段１０２は共通ダイ２２４ａの基板２２８と異なる部分に含めることができる。例えば、ドライバ段１０２はエピタキシャル材料２５０（例えばIII−窒化物エピタキシャル２５０）内に完全に又は部分的に設けることができ、及び／又は、基板２２８内又は上に部分的に設けることができる。非限定的な例が米国特許第７，９１５，６４５号（発行日03/29/2011；名称「Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating Same」）に開示されている。
【００２３】
本実施形態においては、共通ダイ２２４ａがドライバ段１０２を含むが、他の実施形態においては、ドライバ段１０２は共通ダイ２２４ａから分離される。例えば、いくつかの実施形態においては、ドライバ段ダイがドライバ段１０２を含み、共通ダイ２２４ａの上に置かれる。しかしながら、ドライバ段１０２を共通ダイ２２４ａ内に含めると、電力段２０１ａのサイズのみならず寄生成分も低減することが可能になる。
【００２４】
集積電力段２０１ａにおいては、制御トランジスタ２１０のドレインＤ１が共通ダイ２２４ａの入力電圧Ｖ１を共通ダイ２２４ａの側面２４０ａで受ける。これを達成する多くの方法がある。例えば、半導体貫通ビア（ＴＳＶ）及び／又はウェハ貫通ビア（ＴＷＶ）を使用することができる。本実施形態においては、共通ダイ２２４ａは共通ダイ２２４ａの入力電圧Ｖ１を共通ダイ２２４ａの側面２４０ａで受ける入力ビア２４４（本実施形態では入力ＴＳＶ）を含み、入力ビア２４４は例えば基板２２８、エピタキシャル材料２５０及び／又は制御トランジスタ本体２３０を貫通するものとし得る。本実施形態においては、入力ビア２４４は制御トランジスタ２１０のドレインＤ１に結合され、基板２８８及び制御トランジスタ本体２３０を貫通する。これは、例えば米国特許第６，６１１，００２号（発行日08/26/2003；名称「Gallium Nitride Material Devices and Methods Including Backside Via」）、米国特許第７，２３，０２８号（発行日06/19/2007；名称「Gallium Nitride Material Devices and Methods of Forming the Same」）、米国特許第７，５６６，９１３号（発行日07/28/2009；名称「Gallium Nitride Material Devices Including Conductive Regions and methods Associated with the Same」）、米国特許出願番号１２／９２８，１０３（出願日12/03/2010；名称「Monolithic Integration of Silicon and Group III-V devices」及び米国特許出願番号１２／１７４，３２９（出願日07/16/2008；名称「III-Nitride Devices」）に開示されている種々の方法を用いて達成することができる。
【００２５】
他の実施形態においては、制御トランジスタ２１０のドレインＤ１は、基板２２８に対して導電性シリコン基板又はIV族基板を用いて、共通ダイ２２４ａの入力電圧Ｖ１を共通ダイ２２４ａの側面２４０ａで受ける。いくつかの実施形態においては、制御トランジスタ２１０のドレインＤ１は導電性基板２２８の背面（本実施形態では共通ダイ２２４ａの上面２５９ａ）で入力電圧Ｖ１に結合される。例えば、入力ビア２４４は制御トランジスタ本体２３０を貫通し、制御トランジスタ２１０のドレインＤ１から基板２２８（例えば導電性基板）に接触するまで延すことができ、また入力ビア２４４はエピタキシャル材料２５０を貫通し、基板２２８に接触するまで制御トランジスタ２１０のドレインＤ１から上面導体を経て電気的に接続することができる。しかし、いくつかの実施形態では入力ビア２４４を含まない。
【００２６】
また、集積電力段２０１ａにおいては、制御トランジスタ２１０のソースＳ１は同期トランジスタ２１２のドレインＤ２に結合され、共通ダイ２２４ａの出力電圧Ｖｓを共通ダイ２２４ａの側面２４０ｂ（具体的には底面２５９ｂ）で出力する。この結合は種々の手段を用いて達成することができ、図２Ａでは破線で示されている。例えば、導電性ビア、導電層及び他の相互接続の組み合わせを使用することができ、メタライゼーション領域２３４内に表現されている。図２Ａは共力電圧Ｖｓを共通ダイ２２４ａの底面２５９ｂに示している。共通ダイ２２４ａの底面２５９ｂは、例えば制御トランジスタ本体２３０及び同期トランジスタ本体２３２又はその上の要素の表面とすることができる。
【００２７】
従って、上述したように、制御トランジスタ２１０のドレインＤ１は共通ダイ２２４ａの入力電圧Ｖ１を共通ダイ２２４ａの側面２４０ａ（例えば上面２５９ａ）で受ける。更に、制御トランジスタ２１０のソースＳ１は同期トランジスタ２１２のドレインＤ２に結合され、共通ダイ２２４ａの出力電圧Ｖｓを共通ダイ２２４ａの側面２４０ｂ（例えば底面２５９ｂ）で出力する。このような構成を使用すると、図１のドライバ段１０２、電力段１０４及びインターポーザ１０６の物理的配置に柔軟性が与えられ、例えば寄生成分を低減することが可能になる。
【００２８】
また、図２Ａにおいては、インターポーザ２０６は図１の出力インダクタ１１８に対応する出力インダクタ２１８を含む。出力インダクタ２１８は共通ダイ２２４ａの側面２４０ｂ（例えば底面２５９ｂ）で共通ダイ２２４ａの出力電圧Ｖｓに結合される。インターポーザ２０６は種々の形を取り得る。図２Ａに示す実施形態においては、例えば共通ダイ２２４ａの出力電圧Ｖｓはインターポーザ材料２４８を含むインターポーザ２０６に結合される。インターポーザ２０６は共通ダイ２２４ａの側面２４０ｂ（及び底面２５９ｂ）上にある。インターポーザ材料２４８はフェライトフィルムを含むことができ、より一般的には磁気フィルムを含むことができる。いくつかの実施形態においては、インターポーザ材料２４８は電力スイッチ１０４とともにモノリシックに集積され、共通ダイ２２４ａの底面２５９ｂを完全に覆うように底面２５９ｂ上に堆積される。他の実施形態においては、インターポーザ材料２４８は共通ダイ２２４ａの底面２５９ｂを部分的に被覆する。インターポーザ材料２４８は、例えば約０．５ｍｍの厚さにすることができる。いくつかの実施形態においては、インターポーザ材料２４８は約１．０ｍｍの厚さ以上にする。インターポーザ材料２４８の厚さは電力スイッチ１０４の機能及び負荷段１０８へのインターポーザ出力Ｖｏに望まれる状態調整又はフィルタリングに基づいて選択することができる。いくつかの実施形態においては、インターポーザ出力Ｖｏのフィルタリング又は状態調整を支援するために追加の層（例えば磁気フィルム）又は別個の要素（例えば出力キャパシタ）がインターポーザ材料２４８（例えば磁気フィルム）とともに集積される。
【００２９】
図２Ｂにつき説明すると、図２Ｂは本発明の一実施形態による集積電力段２０１ｂの模範的な断面図を示す。集積電力段２０１ｂは図２Ａの集積電力段２０１ａに類似する。しかしながら、集積電力段２０１ｂは異なる向きを有する。集積電力段２０１ｂにおいては、制御トランジスタ２１０のソースＳ１、ドレインＤ１及びゲートＧ１は共通ダイ２２４ｂの側面２４０ａの側に位置する。同様に、同期トランジスタ２１２のソースＳ２、ドレインＤ２及びゲートＧ２も共通ダイ２２４ｂの側面２４０ａの側に位置する。集積電力段２０１ｂは共通ダイ２２４ｂの入力電圧Ｖ１を共通ダイ２２４ｂの側面２４０ａで受ける入力ビア２４４を含まない。それどころか、集積電力段２０１ｂは共通ダイ２２４ｂの出力電圧Ｖｓを共通ダイ２２４ｂの側面２４０ｂで出力する出力ビア２４６（本実施形態では出力ＴＳＶである）を含む。出力ビア２４６は本実施形態では制御トランジスタ２１０と同期トランジスタ２１２との間に位置する。
【００３０】
いくつかの実施形態においては、出力ビア２４６は分離領域２４２の一つを貫通する。他の実施形態においては、出力ビア２４６はエピタキシャル材料２５０又は制御トランジスタ本体２３０及び／又は同期トランジスタ本体２３２を貫通する。いくつかの実施形態においては、出力ビア２４６は共通ダイ２２４ｂを完全に貫通する。一つの実施形態においては、出力ビア２４６は導電性基板である基板２２８まで延在する。例えば、出力ビア２４６はエピタキシャル材料２５０又は制御トランジスタ本体２３０及び／又は同期トランジスタ本体２３２を貫通することができる。しかしながら、いくつかの実施形態は出力ビア２４６を含まない。
【００３１】
図１につき述べたように、インターポーザ１０６は一つ以上の出力インダクタ、例えばインダクタ１１８を含むことができ、いくつかの実施形態においては一つ以上のキャパシタ、例えばキャパシタ１２０を含むこともできる。図２Ａ及び２Ｂにはインターポーザ１０６を設ける一つの方法が示されている。追加の方法を以下に説明する。
【００３２】
図３Ａを参照すると、図３Ａは本発明の一実施形態による集積電力段の模範的な断面図を示す。集積電力段３０１ａは図２Ａの共通ダイ２２４ａに対応する共通ダイ３２４ａを含む。
【００３３】
集積電力段３０１ａもインターポーザ３０６を含む。インターポーザ３０６は図１の出力インダクタ１１８に対応する出力インダクタ３１８を含む。集積電力段３０１ａにおいては、インターポーザ３０６は集中素子又は個別インダクタ３４８を構成する。いくつかの実施形態においては、負荷段１０８に結合する前に出力電圧Ｖｓのフィルタリングを完全アクセスものとするために追加の個別素子が使用される。個別の磁気素子ははんだボール又は他の手段を用いて共通ダイ３２４ａに接続することができる（図３Ａには示されていない）。
【００３４】
次に図３Ｂにつき説明すると、図３Ｂは本発明の一実施形態による集積電力段３０１ｂの模範的な断面図を示す。図３Ｂはインターポーザ３０６を含む集積電力段３０１ｂを示す。集積電力段３０１ｂは図２Ｂの共通ダイ２２４ｂに対応する共通ダイ３２４ｂを含む。
【００３５】
次に図４Ａにつき説明すると、図４Ａは本発明の一実施形態による集積電力段４０１ａの模範的な断面図を示す。集積電力段４０１ａは図２Ａの共通ダイ２２４ａに対応する共通ダイ４２４ａを含む。
【００３６】
集積電力段４０１ａもインターポーザ４０６を含む。インターポーザ４０６は図１の出力インダクタ１１８に対応する出力インダクタ４１８を含む。集積電力段４０１ａにおいては、インターポーザ４０６はインターポーザダイ又はインターポーザ基板４５０を含む。インターポーザダイ４５０の一例は米国特許出願番号１２／２５０，７１３（出願日10/14/2008；名称「Interposer for an Integrated DC-DC Converter」）に開示されている。本実施形態においては、インターポーザ４０６は任意の適切な誘電体材料に集積又は埋設されフェライト又は他の磁気素子（又は複合インターポーザを形成する他の材料）を用いて形成することができる。例えば、図４Ａには図３Ａの集中素子又は個別インダクタ３４８に対応する集中素子又は個別インダクタ４４８が示されている。インターポーザ４０６は図４Ａに示されてない追加のコンポーネント、例えば出力キャパシタを含むこともできる。インターポーザダイ４５０は、例えばはんだボール４５４又は種々の他の手段を用いて共通ダイ４２４ａに接続することができる。
【００３７】
いくつかの実施形態においては、インターポーザ出力Ｖｏは負荷段１０８に結合される。インターポーザ出力Ｖｏからのフィルタリングされた電力は種々の方法を用いて負荷段１０８に供給することができる。例えば、いくつかの実施形態においては、インターポーザダイ４５０（又は集中素子又は個別インダクタ３４８又はインターポーザ材料２４８）は、インターポーザダイ４５０（又は集中素子又は個別インダクタ３４８又はインターポーザ材料２４８）の表面に位置するインターポーザ出力接点（例えばインターポーザ出力パッド）を含む。一つの実施形態においては、インターポーザ出力接点は集中素子又は個別インダクタ４４８の表面に位置する。この表面は上面、底面及び／又は側面とすることができる。
【００３８】
次に図４Ｂにつき説明すると、図４Ｂは本発明の一実施形態による集積電力段４０１ｂの模範的な断面図を示す。図４Ｂはインターポーザ４０６を含む集積電力段４０１ｂを示す。集積電力段４０１ｂは図２Ｂの共通ダイ２２４ｂに対応する共通ダイ４２４ｂを含む。
【００３９】
図５Ａにつき説明すると、図５Ａは本発明の一実施形態による集積電力変換装置５００ａの模範的な断面図を示す。図５Ａにおいては、集積電力段５０１ａは図２Ａの共通ダイ２２４ａ及びインターポーザ２０６にそれぞれ対応する共通ダイ５２４ａ及びインターポーザ５０６を含む。本実施形態においては、インターポーザ５０６は図２Ａのインターポーザ２０６に対応するが、他の実施形態においては、インターポーザ５０６はインターポーザ３０６及び４０６のいずれかに対応するものとし得る。更に、インターポーザ５０６は出力インダクタ又は出力キャパシタなどの追加のコンポーネントを含むことができる。更に、図５Ａにおいては、負荷段５０８は図１の負荷段１０８に対応する。
【００４０】
図５Ａに示す実施形態においては、インターポーザ５０６は負荷段５０８の上に位置する。例えば、インターポーザ５０６は負荷段５０８の上面の上に置くことができる。図示の実施形態においては、入力電圧Ｖ１は集積電力段５０１ａの一側面（例えば共通ダイ５２４ａの上面５５９ａ）に入力し、出力電圧Ｖｓは共通ダイ５２４ａの反対側面（例えば共通ダイ５２４ａの底面５５９ｂ）から出てインターポーザ５０６の上側面／表面に入力する。本実施形態においては、インターポーザ５０６と負荷ダイ５６０との間に誘電体層又は膜５１０が必要に応じ形成される。誘電体層５１０が接地されると、誘電体層５１０は（インターポーザ５０６及び負荷段５０８とともに）機能的に出力キャパシタを構成し、インターポーザ出力Ｖｏは、例えば負荷ＩＣを有する負荷ダイ５６０を含むことができる負荷段５０８の上側面／表面に入力する。本実施形態においては、集積電力変換装置５００ａは集積電力変換装置パッケージと言うことができる。
【００４１】
次に図５Ｂにつき説明すると、図５Ｂは本発明の一実施形態による集積電力変換装置５００ｂの模範的な断面図を示す。図５Ｂにおいては、集積電力段５０１ｂは図２Ｂの共通ダイ２２４ｂ及びインターポーザ２０６にそれぞれ対応する共通ダイ５２４ｂ及びインターポーザ５０６を含む。本実施形態においては、インターポーザ５０６は図２Ａのインターポーザ２０６に対応するが、他の実施形態においては、インターポーザ５０６はインターポーザ３０６及び４０６のいずれかに対応するものすることができるとともに、例えば同様に図５Ａの誘電体層又は膜５１０により形成される出力キャパシタを含むことができる。図５Ａと同様に、図５Ｂは図１の負荷段１０８に対応する負荷段５０８を示す。
【００４２】
本発明の種々の実施形態によれば、寄生抵抗、インダクタンス及びキャパシタンスなどの寄生成分が低減された高度に集積された電力変換装置が得られる。以上の記載から、本願に開示された本発明の概念はこれらの概念の範囲から逸脱することなく種々の技術を用いて実施できること明らかである。更に、本発明の概念をいくつかの実施形態を特定的に参照して記載したが、本発明概念の精神及び範囲を逸脱することなく多くの変更が可能であることは当業者に認識されよう。従って、開示された実施形態はあらゆる点において例示的なものであり、限定的なものではないと考慮されたい。更に、本発明は開示された特定の実施形態に限定されず、本発明の範囲から逸脱することなしに、本発明に多くの再配置、変形及び置換を行い得ることを理解されたい。
【特許請求の範囲】
【請求項１】
ドライバ段及び電力スイッチを備える共通ダイを備え、前記電力スイッチは制御トランジスタ及び同期トランジスタを含み、
前記制御トランジスタのドレインが前記共通ダイの入力電圧を前記共通ダイの一側面で受け、
前記制御トランジスタのソースが前記同期トランジスタのドレインに結合され、前記共通ダイの出力電圧を前記共通ダイの反対側面で出力する、
集積電力段。
【請求項２】
出力インダクタを含むインターポーザを更に備える、請求項１記載の集積電力段。
【請求項３】
出力インダクタ及び出力キャパシタを含むインターポーザを更に備える、請求項１記載の集積電力段。
【請求項４】
前記制御トランジスタの前記ソース及び前記同期トランジスタの前記ドレインが前記共通ダイの前記一側面上に位置する、請求項１記載の集積電力段。
【請求項５】
前記制御トランジスタの前記ソース及び前記同期トランジスタの前記ドレインが前記共通ダイの前記反対側面に位置する、請求項１記載の集積電力段。
【請求項６】
前記共通ダイの前記入力電圧を前記共通ダイの前記一側面で受信する入力ビアを備える、請求項１記載の集積電力段。
【請求項７】
前記共通ダイの前記出力電圧を前記共通ダイの前記反対側面で出力する出力ビアを備える、請求項１記載の集積電力段。
【請求項８】
前記制御トランジスタのゲート及び前記同期トランジスタのゲートが前記共通ダイの前記一側面に位置する、請求項１記載の集積電力段。
【請求項９】
前記制御トランジスタのゲート及び前記同期トランジスタのゲートが前記共通ダイの前記反対側面に位置する、請求項１記載の集積電力段。
【請求項１０】
出力インダクタを含むインターポーザを更に備え、前記出力インダクタに負荷段が結合され、前記インターポーザが前記負荷段の上に位置する、請求項１記載の集積電力段。
【請求項１１】
前記入力電圧が約８ボルト以上である、請求項１記載の集積電力段。
【請求項１２】
出力インダクタを含むインターポーザを更に備え、インターポーザ出力が約１．５ボルト以下である、請求項１記載の集積電力段。
【請求項１３】
出力インダクタを含むインターポーザを更に備え、前記出力インダクタが負荷段に結合され、前記負荷段が中央演算処理装置（ＣＰＵ）、マイクロプロセッサ、グラフィックプロセッシングユニット（ＧＰＵ）又はメモリを含む、請求項１記載の集積電力段。
【請求項１４】
前記ドライバ段がレベルシフト、制御スイッチドライバ及び同期スイッチドライバを含む、請求項１記載の集積電力段。
【請求項１５】
負荷段の上に位置する共通ダイを備え、前記共通ダイはドライバ段及び電力スイッチを備え、前記電力スイッチはIII−窒化物制御トランジスタ及びIII−窒化物同期トランジスタを含み、
前記III−窒化物制御トランジスタのドレインが前記共通ダイの入力電圧を前記共通ダイの一側面で受け、
前記III−窒化物制御トランジスタのソースが前記III−窒化物同期トランジスタのドレインに結合され、前記共通ダイの出力電圧を前記共通ダイの反対側面で出力する、
集積電力段。
【請求項１６】
出力インダクタを含むインターポーザを備え、前記出力インダクタが前記共通ダイの前記反対側面で前記共通ダイの出力電圧に結合されている、請求項１５記載の集積電力段。
【請求項１７】
前記インターポーザが出力インダクタ及び出力キャパシタを含む、請求項１６記載の集積電力段。
【請求項１８】
前記ドライバ段がシリコン基板の上にある、請求項１５記載の集積電力段。
【請求項１９】
前記III−窒化物制御トランジスタ及び前記III−窒化物同期トランジスタが前記共通ダイのシリコン基板の上にある、請求項１５記載の集積電力段。
【請求項２０】
前記III−窒化物制御トランジスタの前記ソース及び前記III−窒化物同期トランジスタの前記ドレインが前記共通ダイの前記一側面上に位置する、請求項１５記載の集積電力段。
【請求項２１】
前記III−窒化物制御トランジスタの前記ソース及び前記III−窒化物同期トランジスタの前記ドレインが前記共通ダイの前記反対側面に位置する、請求項１５記載の集積電力段。
【請求項２２】
前記共通ダイの前記入力電圧を前記共通ダイの前記一側面で受信する入力ビアを備える、請求項１５記載の集積電力段。
【請求項２３】
前記共通ダイの前記出力電圧を前記共通ダイの前記反対側面で出力する出力ビアを備える、請求項１５記載の集積電力段。
【請求項２４】
出力インダクタを含むインターポーザを備え、前記出力インダクタに負荷段が結合され、前記インターポーザが前記負荷段の上に位置する、請求項１５記載の集積電力段。
【請求項２５】
前記入力電圧が約８ボルト以上である、請求項１５記載の集積電力段。
【請求項２６】
出力インダクタを含むインターポーザを更に備え、インターポーザ出力が約１．５ボルト以下である、請求項１５記載の集積電力段。
【請求項２７】
出力インダクタを含むインターポーザを更に備え、前記出力インダクタが負荷段に結合され、前記負荷段が中央演算処理装置（ＣＰＵ）、マイクロプロセッサ、グラフィックプロセッシングユニット（ＧＰＵ）又はメモリを含む、請求項１記載の集積電力段。
【請求項２８】
前記ドライバ段がレベルシフト、制御スイッチドライバ及び同期スイッチドライバを含む、請求項１記載の集積電力段。
【請求項１】
ドライバ段及び電力スイッチを備える共通ダイを備え、前記電力スイッチは制御トランジスタ及び同期トランジスタを含み、
前記制御トランジスタのドレインが前記共通ダイの入力電圧を前記共通ダイの一側面で受け、
前記制御トランジスタのソースが前記同期トランジスタのドレインに結合され、前記共通ダイの出力電圧を前記共通ダイの反対側面で出力する、
集積電力段。
【請求項２】
出力インダクタを含むインターポーザを更に備える、請求項１記載の集積電力段。
【請求項３】
出力インダクタ及び出力キャパシタを含むインターポーザを更に備える、請求項１記載の集積電力段。
【請求項４】
前記制御トランジスタの前記ソース及び前記同期トランジスタの前記ドレインが前記共通ダイの前記一側面上に位置する、請求項１記載の集積電力段。
【請求項５】
前記制御トランジスタの前記ソース及び前記同期トランジスタの前記ドレインが前記共通ダイの前記反対側面に位置する、請求項１記載の集積電力段。
【請求項６】
前記共通ダイの前記入力電圧を前記共通ダイの前記一側面で受信する入力ビアを備える、請求項１記載の集積電力段。
【請求項７】
前記共通ダイの前記出力電圧を前記共通ダイの前記反対側面で出力する出力ビアを備える、請求項１記載の集積電力段。
【請求項８】
前記制御トランジスタのゲート及び前記同期トランジスタのゲートが前記共通ダイの前記一側面に位置する、請求項１記載の集積電力段。
【請求項９】
前記制御トランジスタのゲート及び前記同期トランジスタのゲートが前記共通ダイの前記反対側面に位置する、請求項１記載の集積電力段。
【請求項１０】
出力インダクタを含むインターポーザを更に備え、前記出力インダクタに負荷段が結合され、前記インターポーザが前記負荷段の上に位置する、請求項１記載の集積電力段。
【請求項１１】
前記入力電圧が約８ボルト以上である、請求項１記載の集積電力段。
【請求項１２】
出力インダクタを含むインターポーザを更に備え、インターポーザ出力が約１．５ボルト以下である、請求項１記載の集積電力段。
【請求項１３】
出力インダクタを含むインターポーザを更に備え、前記出力インダクタが負荷段に結合され、前記負荷段が中央演算処理装置（ＣＰＵ）、マイクロプロセッサ、グラフィックプロセッシングユニット（ＧＰＵ）又はメモリを含む、請求項１記載の集積電力段。
【請求項１４】
前記ドライバ段がレベルシフト、制御スイッチドライバ及び同期スイッチドライバを含む、請求項１記載の集積電力段。
【請求項１５】
負荷段の上に位置する共通ダイを備え、前記共通ダイはドライバ段及び電力スイッチを備え、前記電力スイッチはIII−窒化物制御トランジスタ及びIII−窒化物同期トランジスタを含み、
前記III−窒化物制御トランジスタのドレインが前記共通ダイの入力電圧を前記共通ダイの一側面で受け、
前記III−窒化物制御トランジスタのソースが前記III−窒化物同期トランジスタのドレインに結合され、前記共通ダイの出力電圧を前記共通ダイの反対側面で出力する、
集積電力段。
【請求項１６】
出力インダクタを含むインターポーザを備え、前記出力インダクタが前記共通ダイの前記反対側面で前記共通ダイの出力電圧に結合されている、請求項１５記載の集積電力段。
【請求項１７】
前記インターポーザが出力インダクタ及び出力キャパシタを含む、請求項１６記載の集積電力段。
【請求項１８】
前記ドライバ段がシリコン基板の上にある、請求項１５記載の集積電力段。
【請求項１９】
前記III−窒化物制御トランジスタ及び前記III−窒化物同期トランジスタが前記共通ダイのシリコン基板の上にある、請求項１５記載の集積電力段。
【請求項２０】
前記III−窒化物制御トランジスタの前記ソース及び前記III−窒化物同期トランジスタの前記ドレインが前記共通ダイの前記一側面上に位置する、請求項１５記載の集積電力段。
【請求項２１】
前記III−窒化物制御トランジスタの前記ソース及び前記III−窒化物同期トランジスタの前記ドレインが前記共通ダイの前記反対側面に位置する、請求項１５記載の集積電力段。
【請求項２２】
前記共通ダイの前記入力電圧を前記共通ダイの前記一側面で受信する入力ビアを備える、請求項１５記載の集積電力段。
【請求項２３】
前記共通ダイの前記出力電圧を前記共通ダイの前記反対側面で出力する出力ビアを備える、請求項１５記載の集積電力段。
【請求項２４】
出力インダクタを含むインターポーザを備え、前記出力インダクタに負荷段が結合され、前記インターポーザが前記負荷段の上に位置する、請求項１５記載の集積電力段。
【請求項２５】
前記入力電圧が約８ボルト以上である、請求項１５記載の集積電力段。
【請求項２６】
出力インダクタを含むインターポーザを更に備え、インターポーザ出力が約１．５ボルト以下である、請求項１５記載の集積電力段。
【請求項２７】
出力インダクタを含むインターポーザを更に備え、前記出力インダクタが負荷段に結合され、前記負荷段が中央演算処理装置（ＣＰＵ）、マイクロプロセッサ、グラフィックプロセッシングユニット（ＧＰＵ）又はメモリを含む、請求項１記載の集積電力段。
【請求項２８】
前記ドライバ段がレベルシフト、制御スイッチドライバ及び同期スイッチドライバを含む、請求項１記載の集積電力段。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【公開番号】特開２０１２−２５６８６２（Ｐ２０１２−２５６８６２Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−１００２２８（Ｐ２０１２−１００２２８）
【出願日】平成２４年４月２５日（２０１２．４．２５）
【出願人】（５９７１６１１１５）インターナショナル レクティフィアー コーポレイション (71)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−１００２２８（Ｐ２０１２−１００２２８）
【出願日】平成２４年４月２５日（２０１２．４．２５）
【出願人】（５９７１６１１１５）インターナショナル レクティフィアー コーポレイション (71)
【Ｆターム（参考）】
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