半導体装置およびその製造方法
【課題】ＩｎＡｌＮ電子供給層上にＧａＮ層を形成する場合でも、ＩｎＡｌＮ電子供給層の品質の悪化を抑制すること。
【解決手段】本発明は、基板１０上にＧａＮ電子走行層１４を形成する工程と、ＧａＮ電子走行層１４上にＩｎＡｌＮ電子供給層１８を形成する工程と、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０を形成する工程と、第１のＧａＮ層２０上に、ＩｎＡｌＮ電子供給層１８および第１のＧａＮ層２０を形成した際の温度よりも高い温度で、第２のＧａＮ層２２を形成する工程と、ＩｎＡｌＮ電子供給層１８上に、ゲート電極２６と、ゲート電極２６を挟むソース電極２８およびドレイン電極３０と、を形成する工程と、を有する半導体装置の製造方法である。
【解決手段】本発明は、基板１０上にＧａＮ電子走行層１４を形成する工程と、ＧａＮ電子走行層１４上にＩｎＡｌＮ電子供給層１８を形成する工程と、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０を形成する工程と、第１のＧａＮ層２０上に、ＩｎＡｌＮ電子供給層１８および第１のＧａＮ層２０を形成した際の温度よりも高い温度で、第２のＧａＮ層２２を形成する工程と、ＩｎＡｌＮ電子供給層１８上に、ゲート電極２６と、ゲート電極２６を挟むソース電極２８およびドレイン電極３０と、を形成する工程と、を有する半導体装置の製造方法である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子などに用いられている。例えば、非特許文献１には、半絶縁性基板上に、バッファ層、ＧａＮ電子走行層、ＡｌＧａＮ電子供給層を順次積層し、ＡｌＧａＮ電子供給層との界面近傍でＧａＮ電子走行層に発生する２次元電子ガスを利用して動作するＨＥＭＴ（High Electron Mobility Transistor）構造の半導体装置が開示されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】高橋清監修、「ワイドギャップ半導体光・電子デバイス」、森北出版、２００６年３月３１日、ｐ．２４２−２４３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非特許文献１に開示された半導体装置では、２次元電子ガスを発生させるために、ＧａＮ電子走行層とＡｌＧａＮ電子供給層との間の自発分極とピエゾ分極を利用している。ここで、より高濃度の２次元電子ガスを発生させるには、ＡｌＧａＮ電子供給層のＡｌ組成比を上げることが考えられる。しかしながら、高Ａｌ組成のＡｌＧａＮはＧａＮに対して格子歪みが大きいため、高結晶品質で、高Ａｌ組成のＡｌＧａＮとＧａＮの積層構造を形成することは難しい。
【０００５】
そこで、ＡｌＧａＮ電子供給層の代わりに、ＧａＮと格子整合をするＩｎＡｌＮからなる電子供給層を用いることを検討した。ＩｎＡｌＮ電子供給層を用いると、ＩｎＡｌＮとＧａＮの大きな自発分極差と、伝導帯の大きな不連続により、２×１０１３ｃｍ−２のシートキャリア濃度が理論上得られる。
【０００６】
しかしながら本発明者の検討によると、ＩｎＡｌＮは、高温で成長を行うと、Ｉｎが優先的に昇華してしまい、Ｉｎが欠損した結晶となるため、高品質のＩｎＡｌＮ電子供給層が得られない。したがって、ＩｎＡｌＮ電子供給層は、例えば６００℃から８００℃の低温で形成することが重要であるという結論に至った。
【０００７】
また、ＩｎＡｌＮ電子供給層がデバイスの最表面となる場合、Ａｌを含んでいるために、大気中で表面酸化が進み易く、部分的かつ経時的に酸化アルミニウムなどが形成されてしまう。これは、デバイス全体のバンド構造に影響を与えることになるため、大きな不良要因となってしまう。そこで、ＩｎＡｌＮ電子供給層上に、ＧａＮ層を設けることが考えられる。しかしながら、ＧａＮ層は通常１０００℃程度の高温で形成されるため、ＩｎＡｌＮ電子供給層を形成した後、ＧａＮ層の形成温度まで昇温させると、ＩｎＡｌＮ電子供給層の表面からＩｎＮが優先的に昇華してしまい、ＩｎＡｌＮ電子供給層の品質が悪化してしまう。
【０００８】
本発明は、上記課題に鑑みなされたものであり、ＩｎＡｌＮ層上にＧａＮ層を形成する場合でも、ＩｎＡｌＮ層の品質の悪化を抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、基板上に窒化物半導体からなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮ層を形成する工程と、前記ＩｎＡｌＮ層上に第１のＧａＮ層を形成する工程と、前記第１のＧａＮ層上に、前記ＩｎＡｌＮ層および前記第１のＧａＮ層を形成した際の温度よりも高い温度で、第２のＧａＮ層を形成する工程と、前記ＩｎＡｌＮ層上に、ゲート電極と、前記ゲート電極を挟むソース電極およびドレイン電極と、を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制でき、ＩｎＡｌＮ層の品質の悪化を抑制できる。
【００１０】
上記構成において、前記第１のＧａＮ層を形成する際の温度から前記第２のＧａＮ層を形成する際の温度に昇温するまでの昇温時間をｔ秒とした場合に、前記第１のＧａＮ層の厚さＴ（ｎｍ）が、Ｔ≧０．０５×ｔとなる条件のもと、前記第１のＧａＮ層を形成する構成とすることができる。この構成によれば、第２のＧａＮ層の形成温度まで昇温させる過程において、ＩｎＡｌＮ層上に第１のＧａＮ層を残存させることができ、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制できる。
【００１１】
上記構成において、前記第１のＧａＮ層の厚さＴ（ｎｍ）が、Ｔ≦０．０５×ｔ＋１となる条件のもと、前記第１のＧａＮ層を形成する構成とすることができる。この構成によれば、第１のＧａＮ層を薄くすることができ、デバイスの電気特性の悪化を抑制できる。
【００１２】
上記構成において、前記ＩｎＡｌＮ層を形成する際の温度よりも５０℃を越えない温度で、前記第１のＧａＮ層を形成する構成とすることができる。この構成によれば、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制できる。
【００１３】
上記構成において、前記ＩｎＡｌＮ層を形成する際の温度よりも１００℃を下回らない温度で、前記第１のＧａＮ層を形成する構成とすることができる。この構成によれば、第１のＧａＮ層のＣ濃度やＯ濃度を低く抑えることができ、デバイスの電気特性の悪化を抑制できる。
【００１４】
上記構成において、前記第２のＧａＮ層を９００℃以上の温度で形成する構成とすることができる。この構成によれば、ＩｎＡｌＮ電子供給層、第１のＧａＮ層、および第２のＧａＮ層のＣ濃度およびＯ濃度を低下させることができる。
【００１５】
本発明は、基板上に設けられた窒化物半導体からなる電子走行層と、前記電子走行層上に設けられたＩｎＡｌＮ層と、前記ＩｎＡｌＮ層上に設けられた第１のＧａＮ層と、前記第１のＧａＮ層上に設けられた、前記第１のＧａＮ層よりもＣ濃度の低い第２のＧａＮ層と、前記ＩｎＡｌＮ層上に設けられた、ゲート電極、並びに前記ゲート電極を挟むソース電極およびドレイン電極と、を備えることを特徴とする半導体装置である。本発明によれば、ＩｎＡｌＮ層の品質の悪化を抑制できる。
【００１６】
上記構成において、前記第２のＧａＮ層は、前記第１のＧａＮ層よりもＯ濃度が低い構成とすることができる。
【００１７】
本発明は、ＩｎＡｌＮ層を成長する工程と、前記ＩｎＡｌＮ層上に第１のＧａＮ層を成長する工程と、前記第１のＧａＮ層上に前記ＩｎＡｌＮ層および前記第１のＧａＮ層の成長温度よりも高い温度で第２のＧａＮ層を成長する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制でき、ＩｎＡｌＮ層の品質の悪化を抑制できる。
【００１８】
本発明は、ＩｎＡｌＮ層と、前記ＩｎＡｌＮ層上に設けられた第１のＧａＮ層と、前記第１のＧａＮ層上に設けられた前記第１のＧａＮ層よりもＣ濃度の低い第２のＧａＮ層と、を備えることを特徴とする半導体装置である。本発明によれば、ＩｎＡｌＮ層の品質の悪化を抑制できる。
【発明の効果】
【００１９】
本発明によれば、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制でき、ＩｎＡｌＮ層の品質の悪化を抑制できる。
【図面の簡単な説明】
【００２０】
【図１】図１は、実施例１に係る半導体装置のエピタキシャル層を示す断面図の例である。
【図２】図２は、各層の成長温度と昇降温過程を示す模式図の例である。
【図３】図３は、第２のＧａＮ層の上面からＩｎＡｌＮ電子供給層までのＣ濃度プロファイルを示す模式図の例である。
【図４】図４は、実施例１に係る半導体装置の断面図の例である。
【図５】図５は、第１のＧａＮ層と第２のＧａＮ層を断面ＴＥＭで観察した模式図の例である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して、本発明の実施例について説明する。
【実施例１】
【００２２】
図１は、実施例１に係る半導体装置のエピタキシャル層を示す断面図の例である。図２は、図１に示すエピタキシャル層の製造において、各層の成長温度と昇降温過程を示す模式図の例であり、経過時間に対し成長温度を示している。エピタキシャル層は、ＭＯＣＶＤ法（有機金属気相成長法）を用いて成長される。図１および図２を参照して、まず、ＳｉＣ基板である基板１０をＭＯＣＶＤ装置の水素雰囲気中の成長炉内に装着する。その後、基板１０上に、以下の成長条件にて、ＡｌＮからなるシード層１２を成長させる。
原料ガス：ＴＭＡ（トリメチルアルミニウム）、ＮＨ３（アンモニア）
成長温度：１０５０℃
膜厚 ：２０ｎｍ
【００２３】
シード層１２上に、以下の成長条件にて、ＧａＮ電子走行層１４を成長させる。
原料ガス：ＴＭＧ（トリメチルガリウム）、ＮＨ３
成長温度：１０５０℃
膜厚 ：１μｍ
【００２４】
ＧａＮ電子走行層１４上に、以下の成長条件にて、ＡｌＮからなるスペーサ層１６を成長させる。
原料ガス：ＴＭＡ、ＮＨ３
成長温度：１０５０℃
膜厚 ：１ｎｍ
【００２５】
スペーサ層１６上に、以下の成長条件にて、ＩｎＡｌＮ電子供給層１８を成長させる。
原料ガス ：ＴＭＩ（トリメチルインジウム）、ＴＭＡ、ＮＨ３
成長温度 ：７００℃
Ｉｎ組成比：１７％
膜厚 ：５ｎｍ
【００２６】
ＩｎＡｌＮ電子供給層１８上に、以下の成長条件にて、第１のＧａＮ層２０を成長させる。
原料ガス：ＴＭＧ、ＮＨ３
成長温度：７００℃
膜厚 ：１５ｎｍ
【００２７】
第１のＧａＮ層２０上に、以下の成長条件にて、第２のＧａＮ層２２を成長させる。
原料ガス：ＴＭＧ、ＮＨ３
成長温度：１０５０℃
膜厚 ：４ｎｍ
【００２８】
第１のＧａＮ層２０を成長させた後、第２のＧａＮ層２２の成長温度まで昇温させる過程において、最表面に曝されている第１のＧａＮ層２０は昇華されて、第１のＧａＮ層２０の膜厚が薄くなる。このため、ＩｎＡｌＮ電子供給層１８上に膜厚１５ｎｍの第１のＧａＮ層２０を成長させた場合、第２のＧａＮ層２２の成長が始まる時点では、第１のＧａＮ層２０の膜厚は例えば１ｎｍに減少する。
【００２９】
ここで、ＭＯＣＶＤ法による成長では、原料に含まれるＣ（炭素）が、成長層に取り込まれる。図３に、図１に示したエピタキシャル層の表面（第２のＧａＮ層２２の上面）からＩｎＡｌＮ電子供給層１８までのＣ濃度プロファイルの模式図の例を示す。図３を参照して、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０と第２のＧａＮ層２２のＣ濃度を比較すると、Ｃ濃度は、第２のＧａＮ層２２、第１のＧａＮ層２０、ＩｎＡｌＮ電子供給層１８の順に高くなる。例えば、第２のＧａＮ層２２のＣ濃度は１×１０１５ｃｍ−３程度、第１のＧａＮ層２０のＣ濃度は１×１０１６ｃｍ−３程度、ＩｎＡｌＮ電子供給層１８のＣ濃度は１×１０１７ｃｍ−３程度となる。これは、低温で成長させているため取り込まれたＣが抜け難いことによるものである。つまり、第１のＧａＮ層２０が第２のＧａＮ層２２よりもＣ濃度が高いのも、第１のＧａＮ層２０は第２のＧａＮ層２２よりも低温で成長されているため、取り込まれたＣが抜け難いことによるものである。
【００３０】
また、図３では、第２のＧａＮ層２２からＩｎＡｌＮ電子供給層１８までのＣ濃度について説明したが、ＭＯＣＶＤ法による成長では、Ｏ（酸素）も成長層に取り込まれる。例えば、第１のＧａＮ層２０の成長終了時では、ＩｎＡｌＮ電子供給層１８のＯ濃度は５×１０１９ｃｍ−３程度で、第１のＧａＮ層２０のＯ濃度は１×１０１７ｃｍ−３程度となる。Ａｌを含んでいるとＯが取り込まれ易いため、ＩｎＡｌＮ電子供給層１８のＯ濃度は高くなる。その後、第２のＧａＮ層２２を高温で成長することで、ＩｎＡｌＮ電子供給層１８および第１のＧａＮ層２０に取り込まれたＯが拡散して、第２のＧａＮ層２２の成長終了時では、例えば、ＩｎＡｌＮ電子供給層１８のＯ濃度は１×１０１７ｃｍ−３程度、第１のＧａＮ層２０のＯ濃度は１×１０１６ｃｍ−３程度、第２のＧａＮ層２２のＯ濃度は１×１０１５ｃｍ−３程度となる。なお、ＣについてもＯの場合と同様に、第１のＧａＮ層２０の成長終了時では、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０のＣ濃度は高く、その後、高温で第２のＧａＮ層２２を成長させることで、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０に取り込まれたＣが拡散して、第２のＧａＮ層２２の成長終了時では、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０のＣ濃度は低下する。
【００３１】
このように、７００℃の低温で成長させた第１のＧａＮ層２０上に、第１のＧａＮ層２０の成長温度よりも高い温度である１０５０℃の高温で第２のＧａＮ層２２を成長させることで、ＩｎＡｌＮ電子供給層１８に取り込まれたＣやＯを拡散させて、ＩｎＡｌＮ電子供給層１８のＣ濃度やＯ濃度を低下させることができる。例えば、ＩｎＡｌＮ電子供給層１８のＣ濃度やＯ濃度を１×１０１７ｃｍ−３以下にすることができる。
【００３２】
また、第２のＧａＮ層２２を成長させる工程において、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０から拡散するＣとＯは、第２のＧａＮ層２２側に拡散される。これは、ＩｎＡｌＮ電子供給層１８下にスペーサ層１６が設けられているため、ＧａＮ電子走行層１４側には拡散し難いためである。
【００３３】
図４は、実施例１に係る半導体装置の断面図の例である。図４を参照して、図１で説明したエピタキシャル層の最上層である第２のＧａＮ層２２上に、ゲート電極２６と、ゲート電極２６を挟むソース電極２８およびドレイン電極３０と、が設けられている。ゲート電極２６、ソース電極２８、およびドレイン電極３０が設けられていない領域の第２のＧａＮ層２２上には、例えばＳｉＮ（窒化シリコン）からなる保護膜２４が設けられている。ゲート電極２６は、例えば第２のＧａＮ層２２側からＮｉ（ニッケル）、Ａｕ（金）が順次積層された２層構造をしている。ソース電極２８およびドレイン電極３０は、例えば第２のＧａＮ層２２側からＴｉ（チタン）、Ａｌ（アルミニウム）が順次積層された２層構造をしている。
【００３４】
即ち、実施例１に係る半導体装置は以下のＨＥＭＴ構造を有している。ＳｉＣ基板からなる基板１０上に、ＡｌＮからなり、膜厚が２０ｎｍのシード層１２が設けられている。シード層１２上に、膜厚が１μｍのＧａＮ電子走行層１４が設けられている。ＧａＮ電子走行層１４上に、ＡｌＮからなり、膜厚が１ｎｍのスペーサ層１６が設けられている。スペーサ層１６上に、膜厚が５ｎｍ、Ｉｎ組成比が１７％で、ＧａＮ電子走行層１４に２次元電子ガス３２を生成するＩｎＡｌＮ電子供給層１８が設けられている。ＩｎＡｌＮ電子供給層１８上に膜厚が１ｎｍの第１のＧａＮ層２０が設けられている。第１のＧａＮ層２０上に、膜厚が４ｎｍの第２のＧａＮ層２２が設けられている。第２のＧａＮ層２２上に、ゲート電極２６、ソース電極２８、およびドレイン電極３０が設けられ、且つゲート電極２６、ソース電極２８、およびドレイン電極３０が設けられていない領域には保護膜２４が設けられている。
【００３５】
保護膜２４、ゲート電極２６、ソース電極２８、およびドレイン電極３０は以下の方法により形成される。まず、第２のＧａＮ層２２上に、例えば蒸着法およびリフトオフ法を用いて、ゲート電極２６と、ゲート電極２６を挟むソース電極２８およびドレイン電極３０と、を形成する。次いで、例えばプラズマＣＶＤ法（プラズマ化学気相成長法）を用いて、ゲート電極２６、ソース電極２８、およびドレイン電極３０が形成された領域を除いた第２のＧａＮ層２２上に、保護膜２４を形成する。
【００３６】
以上説明してきたように、実施例１によれば、基板１０上にＧａＮ電子走行層１４を形成し、ＧａＮ電子走行層１４上にＩｎＡｌＮ電子供給層１８を形成し、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０を形成する。そして、第１のＧａＮ層２０上に、ＩｎＡｌＮ電子供給層１８および第１のＧａＮ層２０を形成した際の温度（７００℃）よりも高い温度（１０５０℃）で、第２のＧａＮ層２２を形成する。その後、ＩｎＡｌＮ電子供給層１８上に、ゲート電極２６と、ゲート電極２６を挟むソース電極２８およびドレイン電極３０と、を形成する。
【００３７】
このように、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０を低温（７００℃）で形成することで、第１のＧａＮ層２０を形成する際に、ＩｎＡｌＮ電子供給層１８の表面からＩｎＮが昇華することを抑制できる。また、第２のＧａＮ層２２は、ＧａＮの表面状態の向上、および結晶欠陥の転位の抑制を目指して第１のＧａＮ層２０の成長温度よりも高い成長温度（１０５０℃）で成長させている。この場合、７００℃から１０５０℃に昇温させる過程が必要になるが、ＩｎＡｌＮ電子供給層１８の上面に第１のＧａＮ層２０が形成されているため、この昇温過程におけるＩｎＡｌＮ電子供給層１８の表面からのＩｎＮの昇華を抑制することができる。したがって、実施例１によれば、ＩｎＡｌＮ電子供給層１８の表面からＩｎＮが昇華することを抑制でき、ＩｎＡｌＮ電子供給層１８の品質の悪化を抑制することができる。
【００３８】
なお、上述したように、第２のＧａＮ層２２の成長温度まで昇温させる過程において、第１のＧａＮ層２０がある程度昇華するが、ＩｎＮと比較するとＧａＮは熱力学的に格段に安定しているため、第１のＧａＮ層２０はさほど昇華せず、また、ＧａＮは２元化合物であり、第１のＧａＮ層２０の表面からＧａＮが一様に昇華するため、第１のＧａＮ層２０の結晶品質はさほど悪化しない。
【００３９】
また、第１のＧａＮ層２０上に、第１のＧａＮ層２０の成長温度よりも高い温度で第２のＧａＮ層２２を成長させることで、図３で説明したように、ＩｎＡｌＮ電子供給層１８のＣ濃度やＯ濃度を低下させることができる。これにより、より高品質のＩｎＡｌＮ電子供給層１８を得ることができる。
【００４０】
また、ＩｎＡｌＮ電子供給層１８とゲート電極２６などの間に設けられた第１のＧａＮ層２０と第２のＧａＮ層２２のＣ濃度やＯ濃度が高いと、デバイスの電気特性が悪化する。しかしながら、実施例１のように、第１のＧａＮ層２０上に、第１のＧａＮ層２０の成長温度よりも高い温度で第２のＧａＮ層２２を成長させることで、図３で説明したように、第１のＧａＮ層２０と第２のＧａＮ層２２のＣ濃度やＯ濃度を低下させることができる。これにより、デバイスの電気特性の悪化を抑制することができる。
【００４１】
図５は、実施例１に係る半導体装置の第１のＧａＮ層２０と第２のＧａＮ層２２を断面ＴＥＭ（Transmission Electron Microscope）で観察した模式図の例である。図５を参照して、第１のＧａＮ層２０の表面は荒れていて、凹凸があることが分かる。これは、第１のＧａＮ層２０を低温で成長させたためである。このような表面が荒れている第１のＧａＮ層２０上に、第２のＧａＮ層２２を第１のＧａＮ層２０の成長温度よりも高い温度で成長させると、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０との界面を起因とした貫通転位（図４の細線）が、第１のＧａＮ層２０と第２のＧａＮ層２２の界面での横方向成長によって曲げられて、第２のＧａＮ層２２の上面まで貫通する貫通転位が減少する。例えば、第１のＧａＮ層２０の成長終了時では、第１のＧａＮ層２０を貫通する貫通転位密度は１×１０９ｃｍ−２であったのに対し、第２のＧａＮ層２２の成長終了時では、第２のＧａＮ層２２の上面まで貫通する貫通転位密度は５×１０７ｃｍ−２と減少する。
【００４２】
また、ＩｎＡｌＮ電子供給層１８上に直接第２のＧａＮ層２２を形成した場合、第２のＧａＮ層２２を貫通する貫通転位密度は、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０を形成した際に、第１のＧａＮ層２０を貫通する貫通転位密度と同程度となる。したがって、ＩｎＡｌＮ電子供給層１８上に、第１のＧａＮ層２０と第２のＧａＮ層２２を形成した場合の方が、ＩｎＡｌＮ電子供給層１８上に直接第２のＧａＮ層２２を形成した場合に比べて、第２のＧａＮ層２２の上面まで貫通する貫通転位密度を減少させることができる。
【００４３】
このように、実施例１によれば、ＩｎＡｌＮ電子供給層１８上に、第１のＧａＮ層２０を成長させ、その上に、第１のＧａＮ層２０の成長温度よりも高い温度で第２のＧａＮ層２２を成長させることで、例えばＩｎＡｌＮ電子供給層１８上に直接第２のＧａＮ層２２を成長させた場合に比べて、第２のＧａＮ層２２の上面まで貫通する貫通転位を減少させることができる。例えば、ＩｎＡｌＮ電子供給層１８上に、第１のＧａＮ層２０と第２のＧａＮ層２２を成長させた場合は、第２のＧａＮ層２２を直接成長させた場合に比べて、貫通転位密度を１０％以下に減少させることができる。したがって、実施例１によれば、第２のＧａＮ層２２の上面の結晶性を向上させることができ、デバイスの電気特性を向上させることができる。
【００４４】
第２のＧａＮ層２２の成長温度まで昇温させる過程において、ＩｎＡｌＮ電子供給層１８上に形成した第１のＧａＮ層２０が全て昇華されてなくならず、ＩｎＡｌＮ電子供給層１８の上面を覆う第１のＧａＮ層２０を残存させることが望ましい。例えば通常のＧａＮの成長温度である１０００℃から１０８０℃においては、ＧａＮは０．０５ｎｍ／秒程度昇華する。このことから、第１のＧａＮ層２０を形成する際の温度から第２のＧａＮ層２２を形成する際の温度に昇温するまでの昇温時間をｔ秒とした場合、第１のＧａＮ層２０の厚さＴ（ｎｍ）が、Ｔ≧０．０５×ｔとなる条件のもと、第１のＧａＮ層２０を形成することが望ましい。これにより、第２のＧａＮ層２２の形成温度まで昇温させる過程において、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０を残存させることができ、ＩｎＡｌＮ電子供給層１８の表面からＩｎＮが昇華することを抑制できる。
【００４５】
実施例１に係る半導体装置は、図３および図４で説明したように、基板１０上にＧａＮ電子走行層１４が設けられ、ＧａＮ電子走行層１４上にＩｎＡｌＮ電子供給層１８が設けられ、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０が設けられ、第１のＧａＮ層２０上に、第１のＧａＮ層２０よりもＣ濃度の低い第２のＧａＮ層２２が設けられている。そして、ＩｎＡｌＮ電子供給層１８上に、ゲート電極２６、並びにゲート電極２６を挟むソース電極２８およびドレイン電極３０が設けられている。また、第２のＧａＮ層２２は、第１のＧａＮ層２０よりＯ濃度も低い。
【００４６】
上述したように、第１のＧａＮ層２０と第２のＧａＮ層２２のＣ濃度やＯ濃度が高いと、デバイスの電気特性が悪化してしまう。図３で説明したように、第１のＧａＮ層２０は第２のＧａＮ層２２に比べて低い温度で成長させるため、第１のＧａＮ層２０のＣ濃度やＯ濃度は高くなる傾向にある。したがって、Ｃ濃度やＯ濃度の高い第１のＧａＮ層２０の膜厚は薄いことが望ましい。例えば、第１のＧａＮ層２０の膜厚は１ｎｍ以下である場合が好ましい。これにより、第２のＧａＮ層２２上に電極を形成したときの表面導電性の悪影響を抑制でき、デバイスの電気特性の悪化を抑制できる。このことから、第１のＧａＮ層２０を形成する際の温度から第２のＧａＮ層２２を形成する際の温度に昇温するまでの昇温時間をｔ秒とした場合、第１のＧａＮ層２０の厚さＴ（ｎｍ）が、Ｔ≦０．０５×ｔ＋１となる条件のもと、第１のＧａＮ層２０を形成することが望ましい。これにより、デバイスの電気特性の悪化を抑制することができる。
【００４７】
以上のことから、第１のＧａＮ層２０を形成する工程において、第１のＧａＮ層２０を形成する際の温度から第２のＧａＮ層２２を形成する際の温度に昇温するまでの昇温時間をｔ秒とした場合、第１のＧａＮ層２０の厚さＴ（ｎｍ）が、
０．０５×ｔ≦Ｔ≦０．０５×ｔ＋１
となる条件のもと、第１のＧａＮ層２０を形成する場合が好ましい。
【００４８】
実施例１では、第１のＧａＮ層２０を、ＩｎＡｌＮ電子供給層１８の成長温度と同一温度で成長させる場合を例に示したが、本発明は、第２のＧａＮ層２２の成長温度が、ＩｎＡｌＮ電子供給層１８および第１のＧａＮ層２０の成長温度よりも高温である関係を成立させる点が重要である。したがって、第１のＧａＮ層２０の成長温度とＩｎＡｌＮ電子供給層１８の成長温度が異なっていても本発明の効果を発揮することができる。なお、第１のＧａＮ層２０の成長温度が高すぎると、ＩｎＡｌＮ電子供給層１８の表面からＩｎＮが昇華してしまう。よって、第１のＧａＮ層２０は、ＩｎＡｌＮ電子供給層１８を形成する際の温度よりも５０℃を超えない温度で形成することが好ましい。さらに好ましくは、２５℃を超えない温度で形成することが好ましい。そして、ＩｎＡｌＮ電子供給層１８の形成温度と同じ温度で形成する場合がさらに好ましい。ＩｎＡｌＮ電子供給層１８は、６００℃から８００℃の低温で形成される場合が好ましいことを考慮すると、第１のＧａＮ層２０は、例えば８５０℃以下の温度で形成する場合が好ましく、７７５℃以下の温度で形成する場合がより好ましい。これにより、ＩｎＡｌＮ電子供給層１８の表面からＩｎＮが昇華することを抑制することができる。
【００４９】
一方、第１のＧａＮ層２０の成長温度が低すぎると、成長過程で取り込まれたＣやＯが抜け難くなり、第１のＧａＮ層２０のＣ濃度やＯ濃度が高くなってしまい、デバイスの電気特性が悪化してしまう。よって、第１のＧａＮ層２０は、ＩｎＡｌＮ電子供給層１８を形成する際の温度よりも１００℃を下回らない温度で形成することが好ましく、５０℃を下回らない温度で形成することがより好ましく、ＩｎＡｌＮ電子供給層１８の形成温度と同じ温度で形成する場合がさらに好ましい。ＩｎＡｌＮ電子供給層１８は、６００℃から８００℃の低温で形成される場合が好ましいことを考慮すると、第１のＧａＮ層２０は、例えば、５００℃以上で形成する場合が好ましく、６００℃以上で形成する場合がより好ましい。これにより、第１のＧａＮ層２０のＣ濃度やＯ濃度を低く抑えることができ、デバイスの電気特性の悪化を抑制することができる。例えば、第１のＧａＮ層２０のＣ濃度やＯ濃度を１×１０１７ｃｍ−３以下に抑えることができる。
【００５０】
また、第２のＧａＮ層２２は、１０５０℃で成長する場合を例に示したが、これに限られる訳ではない。ＩｎＡｌＮ電子供給層１８および第１のＧａＮ層２０に取り込まれたＣやＯを拡散させ、ＩｎＡｌＮ電子供給層１８、第１のＧａＮ層２０、および第２のＧａＮ層２２のＣ濃度およびＯ濃度を低下させるために、第２のＧａＮ層２２は、９００℃以上の温度で形成される場合が好ましく、１０００℃以上の温度で形成される場合がより好ましく、１０５０℃以上の温度で形成される場合がさらに好ましい。また、ヒロックなどの表面異常が発生してしまうため、第１のＧａＮ層２０は１１００℃以下で形成することが好ましい。
【００５１】
図３のように、実施例１では、第２のＧａＮ層２２および第１のＧａＮ層２０に凹部を設けず、第２のＧａＮ層２２の上面にゲート電極２６、ソース電極２８、およびドレイン電極３０を設けた場合を例に示したが、これに限られるわけではない。例えば、第２のＧａＮ層２２および第１のＧａＮ層２０に凹部を設けて、この凹部にゲート電極２６を設けたゲートリセス構造の場合でもよく、またオーミックリセス構造の場合でもよい。
【００５２】
実施例１では、ＩｎＡｌＮ電子供給層１８のＩｎ組成比が１７％である場合を例に示したが、これに限られない。Ｉｎ組成比は、１２％以上３５％以下の範囲内であることが好ましく、１７％以上１８％以下の範囲内であることがより好ましい。Ｉｎ組成比が１７％以上１８％以下である場合は、ＩｎＡｌＮはＧａＮと格子整合するため格子歪みが発生しないためである。また、Ｉｎ組成比が１２％より小さいまたは３５％より大きい場合は、ａ軸方向の格子歪みが大きくクラックが生じてしまうためである。
【００５３】
第１のＧａＮ層２０および第２のＧａＮ層２２は、ｉ型の場合でもｎ型の場合でもよい。ｎ型の場合は、表面電荷が安定し易く、さらに高温でｎ型のＧａＮを成長することでドーパントの活性化率が上がり、より表面電荷が安定されるため、デバイス全体のバンド構造が安定化し不良が低減する。なお、ｎドーパントとしてはＳｉＨ４（シラン）を用いることができる。
【００５４】
基板１０はＳｉＣ基板である場合を例に示したが、その他に、Ｓｉ基板、ＧａＮ基板、サファイア基板、Ｇａ２Ｏ３基板を用いることができる。また、成長に用いる原料は、上述した原料の他に、Ａｌ原料としてＴＥＡ（トリエチルアルミニウム）、Ｇａ原料としてＴＥＧ（トリエチルガリウム）を用いることができる。
【００５５】
さらに、スペーサ層１６は、ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）を用いることができる。また、電子走行層は、ＢαＡｌβＧａγＩｎ１−α−β−γＮからなる窒化物半導体であって、電子供給層のＩｎｘＡｌ１−ｘＮとａ軸格子定数が合うように下記の式を満たす材料を用いることができる。
２．５５α＋３．１１β＋３．１９γ＋３．５５（１−α−β−γ）＝３．５５ｘ＋３．１１（１−ｘ）
【００５６】
実施例１では、ＩｎＡｌＮ層からなる電子供給層の場合を例に示したが、この場合に限られず、ＩｎＡｌＮ層を含む電子供給層であれば、ＩｎＡｌＮ層と他の層とで構成される電子供給層の場合でもよい。また、ＩｎＡｌＮ層が電子供給層でない場合でも、ＩｎＡｌＮ層上にＧａＮ層を形成する場合であれば、本発明を適用することができる。つまり、ＩｎＡｌＮ層上に第１のＧａＮ層を成長させ、第１のＧａＮ層上にＩｎＡｌＮ層および第１のＧａＮ層の成長温度よりも高い温度で第２のＧａＮ層を成長させる場合であってもよい。この場合でも、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制でき、ＩｎＡｌＮ層の品質の悪化を抑制できる。また、第２のＧａＮ層は第１のＧａＮ層よりもＣ濃度およびＯ濃度は低くなる。
【００５７】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５８】
１０ 基板
１２ シード層
１４ ＧａＮ電子走行層
１６ スペーサ層
１８ ＩｎＡｌＮ電子供給層
２０ 第１のＧａＮ層
２２ 第２のＧａＮ層
２４ 保護膜
２６ ゲート電極
２８ ソース電極
３０ ドレイン電極
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子などに用いられている。例えば、非特許文献１には、半絶縁性基板上に、バッファ層、ＧａＮ電子走行層、ＡｌＧａＮ電子供給層を順次積層し、ＡｌＧａＮ電子供給層との界面近傍でＧａＮ電子走行層に発生する２次元電子ガスを利用して動作するＨＥＭＴ（High Electron Mobility Transistor）構造の半導体装置が開示されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】高橋清監修、「ワイドギャップ半導体光・電子デバイス」、森北出版、２００６年３月３１日、ｐ．２４２−２４３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非特許文献１に開示された半導体装置では、２次元電子ガスを発生させるために、ＧａＮ電子走行層とＡｌＧａＮ電子供給層との間の自発分極とピエゾ分極を利用している。ここで、より高濃度の２次元電子ガスを発生させるには、ＡｌＧａＮ電子供給層のＡｌ組成比を上げることが考えられる。しかしながら、高Ａｌ組成のＡｌＧａＮはＧａＮに対して格子歪みが大きいため、高結晶品質で、高Ａｌ組成のＡｌＧａＮとＧａＮの積層構造を形成することは難しい。
【０００５】
そこで、ＡｌＧａＮ電子供給層の代わりに、ＧａＮと格子整合をするＩｎＡｌＮからなる電子供給層を用いることを検討した。ＩｎＡｌＮ電子供給層を用いると、ＩｎＡｌＮとＧａＮの大きな自発分極差と、伝導帯の大きな不連続により、２×１０１３ｃｍ−２のシートキャリア濃度が理論上得られる。
【０００６】
しかしながら本発明者の検討によると、ＩｎＡｌＮは、高温で成長を行うと、Ｉｎが優先的に昇華してしまい、Ｉｎが欠損した結晶となるため、高品質のＩｎＡｌＮ電子供給層が得られない。したがって、ＩｎＡｌＮ電子供給層は、例えば６００℃から８００℃の低温で形成することが重要であるという結論に至った。
【０００７】
また、ＩｎＡｌＮ電子供給層がデバイスの最表面となる場合、Ａｌを含んでいるために、大気中で表面酸化が進み易く、部分的かつ経時的に酸化アルミニウムなどが形成されてしまう。これは、デバイス全体のバンド構造に影響を与えることになるため、大きな不良要因となってしまう。そこで、ＩｎＡｌＮ電子供給層上に、ＧａＮ層を設けることが考えられる。しかしながら、ＧａＮ層は通常１０００℃程度の高温で形成されるため、ＩｎＡｌＮ電子供給層を形成した後、ＧａＮ層の形成温度まで昇温させると、ＩｎＡｌＮ電子供給層の表面からＩｎＮが優先的に昇華してしまい、ＩｎＡｌＮ電子供給層の品質が悪化してしまう。
【０００８】
本発明は、上記課題に鑑みなされたものであり、ＩｎＡｌＮ層上にＧａＮ層を形成する場合でも、ＩｎＡｌＮ層の品質の悪化を抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、基板上に窒化物半導体からなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮ層を形成する工程と、前記ＩｎＡｌＮ層上に第１のＧａＮ層を形成する工程と、前記第１のＧａＮ層上に、前記ＩｎＡｌＮ層および前記第１のＧａＮ層を形成した際の温度よりも高い温度で、第２のＧａＮ層を形成する工程と、前記ＩｎＡｌＮ層上に、ゲート電極と、前記ゲート電極を挟むソース電極およびドレイン電極と、を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制でき、ＩｎＡｌＮ層の品質の悪化を抑制できる。
【００１０】
上記構成において、前記第１のＧａＮ層を形成する際の温度から前記第２のＧａＮ層を形成する際の温度に昇温するまでの昇温時間をｔ秒とした場合に、前記第１のＧａＮ層の厚さＴ（ｎｍ）が、Ｔ≧０．０５×ｔとなる条件のもと、前記第１のＧａＮ層を形成する構成とすることができる。この構成によれば、第２のＧａＮ層の形成温度まで昇温させる過程において、ＩｎＡｌＮ層上に第１のＧａＮ層を残存させることができ、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制できる。
【００１１】
上記構成において、前記第１のＧａＮ層の厚さＴ（ｎｍ）が、Ｔ≦０．０５×ｔ＋１となる条件のもと、前記第１のＧａＮ層を形成する構成とすることができる。この構成によれば、第１のＧａＮ層を薄くすることができ、デバイスの電気特性の悪化を抑制できる。
【００１２】
上記構成において、前記ＩｎＡｌＮ層を形成する際の温度よりも５０℃を越えない温度で、前記第１のＧａＮ層を形成する構成とすることができる。この構成によれば、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制できる。
【００１３】
上記構成において、前記ＩｎＡｌＮ層を形成する際の温度よりも１００℃を下回らない温度で、前記第１のＧａＮ層を形成する構成とすることができる。この構成によれば、第１のＧａＮ層のＣ濃度やＯ濃度を低く抑えることができ、デバイスの電気特性の悪化を抑制できる。
【００１４】
上記構成において、前記第２のＧａＮ層を９００℃以上の温度で形成する構成とすることができる。この構成によれば、ＩｎＡｌＮ電子供給層、第１のＧａＮ層、および第２のＧａＮ層のＣ濃度およびＯ濃度を低下させることができる。
【００１５】
本発明は、基板上に設けられた窒化物半導体からなる電子走行層と、前記電子走行層上に設けられたＩｎＡｌＮ層と、前記ＩｎＡｌＮ層上に設けられた第１のＧａＮ層と、前記第１のＧａＮ層上に設けられた、前記第１のＧａＮ層よりもＣ濃度の低い第２のＧａＮ層と、前記ＩｎＡｌＮ層上に設けられた、ゲート電極、並びに前記ゲート電極を挟むソース電極およびドレイン電極と、を備えることを特徴とする半導体装置である。本発明によれば、ＩｎＡｌＮ層の品質の悪化を抑制できる。
【００１６】
上記構成において、前記第２のＧａＮ層は、前記第１のＧａＮ層よりもＯ濃度が低い構成とすることができる。
【００１７】
本発明は、ＩｎＡｌＮ層を成長する工程と、前記ＩｎＡｌＮ層上に第１のＧａＮ層を成長する工程と、前記第１のＧａＮ層上に前記ＩｎＡｌＮ層および前記第１のＧａＮ層の成長温度よりも高い温度で第２のＧａＮ層を成長する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制でき、ＩｎＡｌＮ層の品質の悪化を抑制できる。
【００１８】
本発明は、ＩｎＡｌＮ層と、前記ＩｎＡｌＮ層上に設けられた第１のＧａＮ層と、前記第１のＧａＮ層上に設けられた前記第１のＧａＮ層よりもＣ濃度の低い第２のＧａＮ層と、を備えることを特徴とする半導体装置である。本発明によれば、ＩｎＡｌＮ層の品質の悪化を抑制できる。
【発明の効果】
【００１９】
本発明によれば、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制でき、ＩｎＡｌＮ層の品質の悪化を抑制できる。
【図面の簡単な説明】
【００２０】
【図１】図１は、実施例１に係る半導体装置のエピタキシャル層を示す断面図の例である。
【図２】図２は、各層の成長温度と昇降温過程を示す模式図の例である。
【図３】図３は、第２のＧａＮ層の上面からＩｎＡｌＮ電子供給層までのＣ濃度プロファイルを示す模式図の例である。
【図４】図４は、実施例１に係る半導体装置の断面図の例である。
【図５】図５は、第１のＧａＮ層と第２のＧａＮ層を断面ＴＥＭで観察した模式図の例である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して、本発明の実施例について説明する。
【実施例１】
【００２２】
図１は、実施例１に係る半導体装置のエピタキシャル層を示す断面図の例である。図２は、図１に示すエピタキシャル層の製造において、各層の成長温度と昇降温過程を示す模式図の例であり、経過時間に対し成長温度を示している。エピタキシャル層は、ＭＯＣＶＤ法（有機金属気相成長法）を用いて成長される。図１および図２を参照して、まず、ＳｉＣ基板である基板１０をＭＯＣＶＤ装置の水素雰囲気中の成長炉内に装着する。その後、基板１０上に、以下の成長条件にて、ＡｌＮからなるシード層１２を成長させる。
原料ガス：ＴＭＡ（トリメチルアルミニウム）、ＮＨ３（アンモニア）
成長温度：１０５０℃
膜厚 ：２０ｎｍ
【００２３】
シード層１２上に、以下の成長条件にて、ＧａＮ電子走行層１４を成長させる。
原料ガス：ＴＭＧ（トリメチルガリウム）、ＮＨ３
成長温度：１０５０℃
膜厚 ：１μｍ
【００２４】
ＧａＮ電子走行層１４上に、以下の成長条件にて、ＡｌＮからなるスペーサ層１６を成長させる。
原料ガス：ＴＭＡ、ＮＨ３
成長温度：１０５０℃
膜厚 ：１ｎｍ
【００２５】
スペーサ層１６上に、以下の成長条件にて、ＩｎＡｌＮ電子供給層１８を成長させる。
原料ガス ：ＴＭＩ（トリメチルインジウム）、ＴＭＡ、ＮＨ３
成長温度 ：７００℃
Ｉｎ組成比：１７％
膜厚 ：５ｎｍ
【００２６】
ＩｎＡｌＮ電子供給層１８上に、以下の成長条件にて、第１のＧａＮ層２０を成長させる。
原料ガス：ＴＭＧ、ＮＨ３
成長温度：７００℃
膜厚 ：１５ｎｍ
【００２７】
第１のＧａＮ層２０上に、以下の成長条件にて、第２のＧａＮ層２２を成長させる。
原料ガス：ＴＭＧ、ＮＨ３
成長温度：１０５０℃
膜厚 ：４ｎｍ
【００２８】
第１のＧａＮ層２０を成長させた後、第２のＧａＮ層２２の成長温度まで昇温させる過程において、最表面に曝されている第１のＧａＮ層２０は昇華されて、第１のＧａＮ層２０の膜厚が薄くなる。このため、ＩｎＡｌＮ電子供給層１８上に膜厚１５ｎｍの第１のＧａＮ層２０を成長させた場合、第２のＧａＮ層２２の成長が始まる時点では、第１のＧａＮ層２０の膜厚は例えば１ｎｍに減少する。
【００２９】
ここで、ＭＯＣＶＤ法による成長では、原料に含まれるＣ（炭素）が、成長層に取り込まれる。図３に、図１に示したエピタキシャル層の表面（第２のＧａＮ層２２の上面）からＩｎＡｌＮ電子供給層１８までのＣ濃度プロファイルの模式図の例を示す。図３を参照して、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０と第２のＧａＮ層２２のＣ濃度を比較すると、Ｃ濃度は、第２のＧａＮ層２２、第１のＧａＮ層２０、ＩｎＡｌＮ電子供給層１８の順に高くなる。例えば、第２のＧａＮ層２２のＣ濃度は１×１０１５ｃｍ−３程度、第１のＧａＮ層２０のＣ濃度は１×１０１６ｃｍ−３程度、ＩｎＡｌＮ電子供給層１８のＣ濃度は１×１０１７ｃｍ−３程度となる。これは、低温で成長させているため取り込まれたＣが抜け難いことによるものである。つまり、第１のＧａＮ層２０が第２のＧａＮ層２２よりもＣ濃度が高いのも、第１のＧａＮ層２０は第２のＧａＮ層２２よりも低温で成長されているため、取り込まれたＣが抜け難いことによるものである。
【００３０】
また、図３では、第２のＧａＮ層２２からＩｎＡｌＮ電子供給層１８までのＣ濃度について説明したが、ＭＯＣＶＤ法による成長では、Ｏ（酸素）も成長層に取り込まれる。例えば、第１のＧａＮ層２０の成長終了時では、ＩｎＡｌＮ電子供給層１８のＯ濃度は５×１０１９ｃｍ−３程度で、第１のＧａＮ層２０のＯ濃度は１×１０１７ｃｍ−３程度となる。Ａｌを含んでいるとＯが取り込まれ易いため、ＩｎＡｌＮ電子供給層１８のＯ濃度は高くなる。その後、第２のＧａＮ層２２を高温で成長することで、ＩｎＡｌＮ電子供給層１８および第１のＧａＮ層２０に取り込まれたＯが拡散して、第２のＧａＮ層２２の成長終了時では、例えば、ＩｎＡｌＮ電子供給層１８のＯ濃度は１×１０１７ｃｍ−３程度、第１のＧａＮ層２０のＯ濃度は１×１０１６ｃｍ−３程度、第２のＧａＮ層２２のＯ濃度は１×１０１５ｃｍ−３程度となる。なお、ＣについてもＯの場合と同様に、第１のＧａＮ層２０の成長終了時では、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０のＣ濃度は高く、その後、高温で第２のＧａＮ層２２を成長させることで、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０に取り込まれたＣが拡散して、第２のＧａＮ層２２の成長終了時では、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０のＣ濃度は低下する。
【００３１】
このように、７００℃の低温で成長させた第１のＧａＮ層２０上に、第１のＧａＮ層２０の成長温度よりも高い温度である１０５０℃の高温で第２のＧａＮ層２２を成長させることで、ＩｎＡｌＮ電子供給層１８に取り込まれたＣやＯを拡散させて、ＩｎＡｌＮ電子供給層１８のＣ濃度やＯ濃度を低下させることができる。例えば、ＩｎＡｌＮ電子供給層１８のＣ濃度やＯ濃度を１×１０１７ｃｍ−３以下にすることができる。
【００３２】
また、第２のＧａＮ層２２を成長させる工程において、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０から拡散するＣとＯは、第２のＧａＮ層２２側に拡散される。これは、ＩｎＡｌＮ電子供給層１８下にスペーサ層１６が設けられているため、ＧａＮ電子走行層１４側には拡散し難いためである。
【００３３】
図４は、実施例１に係る半導体装置の断面図の例である。図４を参照して、図１で説明したエピタキシャル層の最上層である第２のＧａＮ層２２上に、ゲート電極２６と、ゲート電極２６を挟むソース電極２８およびドレイン電極３０と、が設けられている。ゲート電極２６、ソース電極２８、およびドレイン電極３０が設けられていない領域の第２のＧａＮ層２２上には、例えばＳｉＮ（窒化シリコン）からなる保護膜２４が設けられている。ゲート電極２６は、例えば第２のＧａＮ層２２側からＮｉ（ニッケル）、Ａｕ（金）が順次積層された２層構造をしている。ソース電極２８およびドレイン電極３０は、例えば第２のＧａＮ層２２側からＴｉ（チタン）、Ａｌ（アルミニウム）が順次積層された２層構造をしている。
【００３４】
即ち、実施例１に係る半導体装置は以下のＨＥＭＴ構造を有している。ＳｉＣ基板からなる基板１０上に、ＡｌＮからなり、膜厚が２０ｎｍのシード層１２が設けられている。シード層１２上に、膜厚が１μｍのＧａＮ電子走行層１４が設けられている。ＧａＮ電子走行層１４上に、ＡｌＮからなり、膜厚が１ｎｍのスペーサ層１６が設けられている。スペーサ層１６上に、膜厚が５ｎｍ、Ｉｎ組成比が１７％で、ＧａＮ電子走行層１４に２次元電子ガス３２を生成するＩｎＡｌＮ電子供給層１８が設けられている。ＩｎＡｌＮ電子供給層１８上に膜厚が１ｎｍの第１のＧａＮ層２０が設けられている。第１のＧａＮ層２０上に、膜厚が４ｎｍの第２のＧａＮ層２２が設けられている。第２のＧａＮ層２２上に、ゲート電極２６、ソース電極２８、およびドレイン電極３０が設けられ、且つゲート電極２６、ソース電極２８、およびドレイン電極３０が設けられていない領域には保護膜２４が設けられている。
【００３５】
保護膜２４、ゲート電極２６、ソース電極２８、およびドレイン電極３０は以下の方法により形成される。まず、第２のＧａＮ層２２上に、例えば蒸着法およびリフトオフ法を用いて、ゲート電極２６と、ゲート電極２６を挟むソース電極２８およびドレイン電極３０と、を形成する。次いで、例えばプラズマＣＶＤ法（プラズマ化学気相成長法）を用いて、ゲート電極２６、ソース電極２８、およびドレイン電極３０が形成された領域を除いた第２のＧａＮ層２２上に、保護膜２４を形成する。
【００３６】
以上説明してきたように、実施例１によれば、基板１０上にＧａＮ電子走行層１４を形成し、ＧａＮ電子走行層１４上にＩｎＡｌＮ電子供給層１８を形成し、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０を形成する。そして、第１のＧａＮ層２０上に、ＩｎＡｌＮ電子供給層１８および第１のＧａＮ層２０を形成した際の温度（７００℃）よりも高い温度（１０５０℃）で、第２のＧａＮ層２２を形成する。その後、ＩｎＡｌＮ電子供給層１８上に、ゲート電極２６と、ゲート電極２６を挟むソース電極２８およびドレイン電極３０と、を形成する。
【００３７】
このように、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０を低温（７００℃）で形成することで、第１のＧａＮ層２０を形成する際に、ＩｎＡｌＮ電子供給層１８の表面からＩｎＮが昇華することを抑制できる。また、第２のＧａＮ層２２は、ＧａＮの表面状態の向上、および結晶欠陥の転位の抑制を目指して第１のＧａＮ層２０の成長温度よりも高い成長温度（１０５０℃）で成長させている。この場合、７００℃から１０５０℃に昇温させる過程が必要になるが、ＩｎＡｌＮ電子供給層１８の上面に第１のＧａＮ層２０が形成されているため、この昇温過程におけるＩｎＡｌＮ電子供給層１８の表面からのＩｎＮの昇華を抑制することができる。したがって、実施例１によれば、ＩｎＡｌＮ電子供給層１８の表面からＩｎＮが昇華することを抑制でき、ＩｎＡｌＮ電子供給層１８の品質の悪化を抑制することができる。
【００３８】
なお、上述したように、第２のＧａＮ層２２の成長温度まで昇温させる過程において、第１のＧａＮ層２０がある程度昇華するが、ＩｎＮと比較するとＧａＮは熱力学的に格段に安定しているため、第１のＧａＮ層２０はさほど昇華せず、また、ＧａＮは２元化合物であり、第１のＧａＮ層２０の表面からＧａＮが一様に昇華するため、第１のＧａＮ層２０の結晶品質はさほど悪化しない。
【００３９】
また、第１のＧａＮ層２０上に、第１のＧａＮ層２０の成長温度よりも高い温度で第２のＧａＮ層２２を成長させることで、図３で説明したように、ＩｎＡｌＮ電子供給層１８のＣ濃度やＯ濃度を低下させることができる。これにより、より高品質のＩｎＡｌＮ電子供給層１８を得ることができる。
【００４０】
また、ＩｎＡｌＮ電子供給層１８とゲート電極２６などの間に設けられた第１のＧａＮ層２０と第２のＧａＮ層２２のＣ濃度やＯ濃度が高いと、デバイスの電気特性が悪化する。しかしながら、実施例１のように、第１のＧａＮ層２０上に、第１のＧａＮ層２０の成長温度よりも高い温度で第２のＧａＮ層２２を成長させることで、図３で説明したように、第１のＧａＮ層２０と第２のＧａＮ層２２のＣ濃度やＯ濃度を低下させることができる。これにより、デバイスの電気特性の悪化を抑制することができる。
【００４１】
図５は、実施例１に係る半導体装置の第１のＧａＮ層２０と第２のＧａＮ層２２を断面ＴＥＭ（Transmission Electron Microscope）で観察した模式図の例である。図５を参照して、第１のＧａＮ層２０の表面は荒れていて、凹凸があることが分かる。これは、第１のＧａＮ層２０を低温で成長させたためである。このような表面が荒れている第１のＧａＮ層２０上に、第２のＧａＮ層２２を第１のＧａＮ層２０の成長温度よりも高い温度で成長させると、ＩｎＡｌＮ電子供給層１８と第１のＧａＮ層２０との界面を起因とした貫通転位（図４の細線）が、第１のＧａＮ層２０と第２のＧａＮ層２２の界面での横方向成長によって曲げられて、第２のＧａＮ層２２の上面まで貫通する貫通転位が減少する。例えば、第１のＧａＮ層２０の成長終了時では、第１のＧａＮ層２０を貫通する貫通転位密度は１×１０９ｃｍ−２であったのに対し、第２のＧａＮ層２２の成長終了時では、第２のＧａＮ層２２の上面まで貫通する貫通転位密度は５×１０７ｃｍ−２と減少する。
【００４２】
また、ＩｎＡｌＮ電子供給層１８上に直接第２のＧａＮ層２２を形成した場合、第２のＧａＮ層２２を貫通する貫通転位密度は、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０を形成した際に、第１のＧａＮ層２０を貫通する貫通転位密度と同程度となる。したがって、ＩｎＡｌＮ電子供給層１８上に、第１のＧａＮ層２０と第２のＧａＮ層２２を形成した場合の方が、ＩｎＡｌＮ電子供給層１８上に直接第２のＧａＮ層２２を形成した場合に比べて、第２のＧａＮ層２２の上面まで貫通する貫通転位密度を減少させることができる。
【００４３】
このように、実施例１によれば、ＩｎＡｌＮ電子供給層１８上に、第１のＧａＮ層２０を成長させ、その上に、第１のＧａＮ層２０の成長温度よりも高い温度で第２のＧａＮ層２２を成長させることで、例えばＩｎＡｌＮ電子供給層１８上に直接第２のＧａＮ層２２を成長させた場合に比べて、第２のＧａＮ層２２の上面まで貫通する貫通転位を減少させることができる。例えば、ＩｎＡｌＮ電子供給層１８上に、第１のＧａＮ層２０と第２のＧａＮ層２２を成長させた場合は、第２のＧａＮ層２２を直接成長させた場合に比べて、貫通転位密度を１０％以下に減少させることができる。したがって、実施例１によれば、第２のＧａＮ層２２の上面の結晶性を向上させることができ、デバイスの電気特性を向上させることができる。
【００４４】
第２のＧａＮ層２２の成長温度まで昇温させる過程において、ＩｎＡｌＮ電子供給層１８上に形成した第１のＧａＮ層２０が全て昇華されてなくならず、ＩｎＡｌＮ電子供給層１８の上面を覆う第１のＧａＮ層２０を残存させることが望ましい。例えば通常のＧａＮの成長温度である１０００℃から１０８０℃においては、ＧａＮは０．０５ｎｍ／秒程度昇華する。このことから、第１のＧａＮ層２０を形成する際の温度から第２のＧａＮ層２２を形成する際の温度に昇温するまでの昇温時間をｔ秒とした場合、第１のＧａＮ層２０の厚さＴ（ｎｍ）が、Ｔ≧０．０５×ｔとなる条件のもと、第１のＧａＮ層２０を形成することが望ましい。これにより、第２のＧａＮ層２２の形成温度まで昇温させる過程において、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０を残存させることができ、ＩｎＡｌＮ電子供給層１８の表面からＩｎＮが昇華することを抑制できる。
【００４５】
実施例１に係る半導体装置は、図３および図４で説明したように、基板１０上にＧａＮ電子走行層１４が設けられ、ＧａＮ電子走行層１４上にＩｎＡｌＮ電子供給層１８が設けられ、ＩｎＡｌＮ電子供給層１８上に第１のＧａＮ層２０が設けられ、第１のＧａＮ層２０上に、第１のＧａＮ層２０よりもＣ濃度の低い第２のＧａＮ層２２が設けられている。そして、ＩｎＡｌＮ電子供給層１８上に、ゲート電極２６、並びにゲート電極２６を挟むソース電極２８およびドレイン電極３０が設けられている。また、第２のＧａＮ層２２は、第１のＧａＮ層２０よりＯ濃度も低い。
【００４６】
上述したように、第１のＧａＮ層２０と第２のＧａＮ層２２のＣ濃度やＯ濃度が高いと、デバイスの電気特性が悪化してしまう。図３で説明したように、第１のＧａＮ層２０は第２のＧａＮ層２２に比べて低い温度で成長させるため、第１のＧａＮ層２０のＣ濃度やＯ濃度は高くなる傾向にある。したがって、Ｃ濃度やＯ濃度の高い第１のＧａＮ層２０の膜厚は薄いことが望ましい。例えば、第１のＧａＮ層２０の膜厚は１ｎｍ以下である場合が好ましい。これにより、第２のＧａＮ層２２上に電極を形成したときの表面導電性の悪影響を抑制でき、デバイスの電気特性の悪化を抑制できる。このことから、第１のＧａＮ層２０を形成する際の温度から第２のＧａＮ層２２を形成する際の温度に昇温するまでの昇温時間をｔ秒とした場合、第１のＧａＮ層２０の厚さＴ（ｎｍ）が、Ｔ≦０．０５×ｔ＋１となる条件のもと、第１のＧａＮ層２０を形成することが望ましい。これにより、デバイスの電気特性の悪化を抑制することができる。
【００４７】
以上のことから、第１のＧａＮ層２０を形成する工程において、第１のＧａＮ層２０を形成する際の温度から第２のＧａＮ層２２を形成する際の温度に昇温するまでの昇温時間をｔ秒とした場合、第１のＧａＮ層２０の厚さＴ（ｎｍ）が、
０．０５×ｔ≦Ｔ≦０．０５×ｔ＋１
となる条件のもと、第１のＧａＮ層２０を形成する場合が好ましい。
【００４８】
実施例１では、第１のＧａＮ層２０を、ＩｎＡｌＮ電子供給層１８の成長温度と同一温度で成長させる場合を例に示したが、本発明は、第２のＧａＮ層２２の成長温度が、ＩｎＡｌＮ電子供給層１８および第１のＧａＮ層２０の成長温度よりも高温である関係を成立させる点が重要である。したがって、第１のＧａＮ層２０の成長温度とＩｎＡｌＮ電子供給層１８の成長温度が異なっていても本発明の効果を発揮することができる。なお、第１のＧａＮ層２０の成長温度が高すぎると、ＩｎＡｌＮ電子供給層１８の表面からＩｎＮが昇華してしまう。よって、第１のＧａＮ層２０は、ＩｎＡｌＮ電子供給層１８を形成する際の温度よりも５０℃を超えない温度で形成することが好ましい。さらに好ましくは、２５℃を超えない温度で形成することが好ましい。そして、ＩｎＡｌＮ電子供給層１８の形成温度と同じ温度で形成する場合がさらに好ましい。ＩｎＡｌＮ電子供給層１８は、６００℃から８００℃の低温で形成される場合が好ましいことを考慮すると、第１のＧａＮ層２０は、例えば８５０℃以下の温度で形成する場合が好ましく、７７５℃以下の温度で形成する場合がより好ましい。これにより、ＩｎＡｌＮ電子供給層１８の表面からＩｎＮが昇華することを抑制することができる。
【００４９】
一方、第１のＧａＮ層２０の成長温度が低すぎると、成長過程で取り込まれたＣやＯが抜け難くなり、第１のＧａＮ層２０のＣ濃度やＯ濃度が高くなってしまい、デバイスの電気特性が悪化してしまう。よって、第１のＧａＮ層２０は、ＩｎＡｌＮ電子供給層１８を形成する際の温度よりも１００℃を下回らない温度で形成することが好ましく、５０℃を下回らない温度で形成することがより好ましく、ＩｎＡｌＮ電子供給層１８の形成温度と同じ温度で形成する場合がさらに好ましい。ＩｎＡｌＮ電子供給層１８は、６００℃から８００℃の低温で形成される場合が好ましいことを考慮すると、第１のＧａＮ層２０は、例えば、５００℃以上で形成する場合が好ましく、６００℃以上で形成する場合がより好ましい。これにより、第１のＧａＮ層２０のＣ濃度やＯ濃度を低く抑えることができ、デバイスの電気特性の悪化を抑制することができる。例えば、第１のＧａＮ層２０のＣ濃度やＯ濃度を１×１０１７ｃｍ−３以下に抑えることができる。
【００５０】
また、第２のＧａＮ層２２は、１０５０℃で成長する場合を例に示したが、これに限られる訳ではない。ＩｎＡｌＮ電子供給層１８および第１のＧａＮ層２０に取り込まれたＣやＯを拡散させ、ＩｎＡｌＮ電子供給層１８、第１のＧａＮ層２０、および第２のＧａＮ層２２のＣ濃度およびＯ濃度を低下させるために、第２のＧａＮ層２２は、９００℃以上の温度で形成される場合が好ましく、１０００℃以上の温度で形成される場合がより好ましく、１０５０℃以上の温度で形成される場合がさらに好ましい。また、ヒロックなどの表面異常が発生してしまうため、第１のＧａＮ層２０は１１００℃以下で形成することが好ましい。
【００５１】
図３のように、実施例１では、第２のＧａＮ層２２および第１のＧａＮ層２０に凹部を設けず、第２のＧａＮ層２２の上面にゲート電極２６、ソース電極２８、およびドレイン電極３０を設けた場合を例に示したが、これに限られるわけではない。例えば、第２のＧａＮ層２２および第１のＧａＮ層２０に凹部を設けて、この凹部にゲート電極２６を設けたゲートリセス構造の場合でもよく、またオーミックリセス構造の場合でもよい。
【００５２】
実施例１では、ＩｎＡｌＮ電子供給層１８のＩｎ組成比が１７％である場合を例に示したが、これに限られない。Ｉｎ組成比は、１２％以上３５％以下の範囲内であることが好ましく、１７％以上１８％以下の範囲内であることがより好ましい。Ｉｎ組成比が１７％以上１８％以下である場合は、ＩｎＡｌＮはＧａＮと格子整合するため格子歪みが発生しないためである。また、Ｉｎ組成比が１２％より小さいまたは３５％より大きい場合は、ａ軸方向の格子歪みが大きくクラックが生じてしまうためである。
【００５３】
第１のＧａＮ層２０および第２のＧａＮ層２２は、ｉ型の場合でもｎ型の場合でもよい。ｎ型の場合は、表面電荷が安定し易く、さらに高温でｎ型のＧａＮを成長することでドーパントの活性化率が上がり、より表面電荷が安定されるため、デバイス全体のバンド構造が安定化し不良が低減する。なお、ｎドーパントとしてはＳｉＨ４（シラン）を用いることができる。
【００５４】
基板１０はＳｉＣ基板である場合を例に示したが、その他に、Ｓｉ基板、ＧａＮ基板、サファイア基板、Ｇａ２Ｏ３基板を用いることができる。また、成長に用いる原料は、上述した原料の他に、Ａｌ原料としてＴＥＡ（トリエチルアルミニウム）、Ｇａ原料としてＴＥＧ（トリエチルガリウム）を用いることができる。
【００５５】
さらに、スペーサ層１６は、ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１）を用いることができる。また、電子走行層は、ＢαＡｌβＧａγＩｎ１−α−β−γＮからなる窒化物半導体であって、電子供給層のＩｎｘＡｌ１−ｘＮとａ軸格子定数が合うように下記の式を満たす材料を用いることができる。
２．５５α＋３．１１β＋３．１９γ＋３．５５（１−α−β−γ）＝３．５５ｘ＋３．１１（１−ｘ）
【００５６】
実施例１では、ＩｎＡｌＮ層からなる電子供給層の場合を例に示したが、この場合に限られず、ＩｎＡｌＮ層を含む電子供給層であれば、ＩｎＡｌＮ層と他の層とで構成される電子供給層の場合でもよい。また、ＩｎＡｌＮ層が電子供給層でない場合でも、ＩｎＡｌＮ層上にＧａＮ層を形成する場合であれば、本発明を適用することができる。つまり、ＩｎＡｌＮ層上に第１のＧａＮ層を成長させ、第１のＧａＮ層上にＩｎＡｌＮ層および第１のＧａＮ層の成長温度よりも高い温度で第２のＧａＮ層を成長させる場合であってもよい。この場合でも、ＩｎＡｌＮ層の表面からＩｎＮが昇華することを抑制でき、ＩｎＡｌＮ層の品質の悪化を抑制できる。また、第２のＧａＮ層は第１のＧａＮ層よりもＣ濃度およびＯ濃度は低くなる。
【００５７】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５８】
１０ 基板
１２ シード層
１４ ＧａＮ電子走行層
１６ スペーサ層
１８ ＩｎＡｌＮ電子供給層
２０ 第１のＧａＮ層
２２ 第２のＧａＮ層
２４ 保護膜
２６ ゲート電極
２８ ソース電極
３０ ドレイン電極
【特許請求の範囲】
【請求項１】
基板上に窒化物半導体からなる電子走行層を形成する工程と、
前記電子走行層上にＩｎＡｌＮ層を形成する工程と、
前記ＩｎＡｌＮ層上に第１のＧａＮ層を形成する工程と、
前記第１のＧａＮ層上に、前記ＩｎＡｌＮ層および前記第１のＧａＮ層を形成した際の温度よりも高い温度で、第２のＧａＮ層を形成する工程と、
前記ＩｎＡｌＮ層上に、ゲート電極と、前記ゲート電極を挟むソース電極およびドレイン電極と、を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のＧａＮ層を形成する際の温度から前記第２のＧａＮ層を形成する際の温度に昇温するまでの昇温時間をｔ秒とした場合に、前記第１のＧａＮ層の厚さＴ（ｎｍ）が、
Ｔ≧０．０５×ｔ
となる条件のもと、前記第１のＧａＮ層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のＧａＮ層の厚さＴ（ｎｍ）が、
Ｔ≦０．０５×ｔ＋１
となる条件のもと、前記第１のＧａＮ層を形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ＩｎＡｌＮ層を形成する際の温度よりも５０℃を越えない温度で、前記第１のＧａＮ層を形成することを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記ＩｎＡｌＮ層を形成する際の温度よりも１００℃を下回らない温度で、前記第１のＧａＮ層を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第２のＧａＮ層を９００℃以上の温度で形成することを特徴とする請求項１から５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
基板上に設けられた窒化物半導体からなる電子走行層と、
前記電子走行層上に設けられたＩｎＡｌＮ層と、
前記ＩｎＡｌＮ層上に設けられた第１のＧａＮ層と、
前記第１のＧａＮ層上に設けられた、前記第１のＧａＮ層よりもＣ濃度の低い第２のＧａＮ層と、
前記ＩｎＡｌＮ層上に設けられた、ゲート電極、並びに前記ゲート電極を挟むソース電極およびドレイン電極と、
を備えることを特徴とする半導体装置。
【請求項８】
前記第２のＧａＮ層は、前記第１のＧａＮ層よりもＯ濃度が低いことを特徴とする請求項７記載の半導体装置。
【請求項９】
ＩｎＡｌＮ層を成長する工程と、
前記ＩｎＡｌＮ層上に第１のＧａＮ層を成長する工程と、
前記第１のＧａＮ層上に、前記ＩｎＡｌＮ層および前記第１のＧａＮ層の成長温度よりも高い温度で、第２のＧａＮ層を成長する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
ＩｎＡｌＮ層と、
前記ＩｎＡｌＮ層上に設けられた第１のＧａＮ層と、
前記第１のＧａＮ層上に設けられた、前記第１のＧａＮ層よりもＣ濃度の低い第２のＧａＮ層と、
を備えることを特徴とする半導体装置。
【請求項１】
基板上に窒化物半導体からなる電子走行層を形成する工程と、
前記電子走行層上にＩｎＡｌＮ層を形成する工程と、
前記ＩｎＡｌＮ層上に第１のＧａＮ層を形成する工程と、
前記第１のＧａＮ層上に、前記ＩｎＡｌＮ層および前記第１のＧａＮ層を形成した際の温度よりも高い温度で、第２のＧａＮ層を形成する工程と、
前記ＩｎＡｌＮ層上に、ゲート電極と、前記ゲート電極を挟むソース電極およびドレイン電極と、を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のＧａＮ層を形成する際の温度から前記第２のＧａＮ層を形成する際の温度に昇温するまでの昇温時間をｔ秒とした場合に、前記第１のＧａＮ層の厚さＴ（ｎｍ）が、
Ｔ≧０．０５×ｔ
となる条件のもと、前記第１のＧａＮ層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のＧａＮ層の厚さＴ（ｎｍ）が、
Ｔ≦０．０５×ｔ＋１
となる条件のもと、前記第１のＧａＮ層を形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ＩｎＡｌＮ層を形成する際の温度よりも５０℃を越えない温度で、前記第１のＧａＮ層を形成することを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記ＩｎＡｌＮ層を形成する際の温度よりも１００℃を下回らない温度で、前記第１のＧａＮ層を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第２のＧａＮ層を９００℃以上の温度で形成することを特徴とする請求項１から５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
基板上に設けられた窒化物半導体からなる電子走行層と、
前記電子走行層上に設けられたＩｎＡｌＮ層と、
前記ＩｎＡｌＮ層上に設けられた第１のＧａＮ層と、
前記第１のＧａＮ層上に設けられた、前記第１のＧａＮ層よりもＣ濃度の低い第２のＧａＮ層と、
前記ＩｎＡｌＮ層上に設けられた、ゲート電極、並びに前記ゲート電極を挟むソース電極およびドレイン電極と、
を備えることを特徴とする半導体装置。
【請求項８】
前記第２のＧａＮ層は、前記第１のＧａＮ層よりもＯ濃度が低いことを特徴とする請求項７記載の半導体装置。
【請求項９】
ＩｎＡｌＮ層を成長する工程と、
前記ＩｎＡｌＮ層上に第１のＧａＮ層を成長する工程と、
前記第１のＧａＮ層上に、前記ＩｎＡｌＮ層および前記第１のＧａＮ層の成長温度よりも高い温度で、第２のＧａＮ層を成長する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
ＩｎＡｌＮ層と、
前記ＩｎＡｌＮ層上に設けられた第１のＧａＮ層と、
前記第１のＧａＮ層上に設けられた、前記第１のＧａＮ層よりもＣ濃度の低い第２のＧａＮ層と、
を備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２５６７０４（Ｐ２０１２−２５６７０４Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２８６４８（Ｐ２０１１−１２８６４８）
【出願日】平成２３年６月８日（２０１１．６．８）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月８日（２０１１．６．８）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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