【課題】チャネル形成領域に結晶化率の高い領域を配し、ソースとドレインの間に高抵抗な領域を配し、電界効果移動度が高くオン電流が大きい薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタの下地層に「結晶核の生成を抑制する不純物」を含ませ、または下地層の表面に「結晶核の生成を抑制する不純物」を存在させ、下地層上に設けられた第１の配線層と、第１の配線層に少なくとも一部が接する不純物半導体層と、少なくとも一部が不純物半導体層を介して第１の配線層と電気的に接続される半導体層と、半導体層上に設けられた第１の絶縁層と、少なくとも半導体層と第１の絶縁層を覆って設けられた第２の絶縁層と、第２の絶縁層上であって、不純物半導体層の少なくとも一部、及び不純物半導体層によって形成されるソース領域とドレイン領域の間に重畳して設けられた第２の配線層と、を有する薄膜トランジスタとする。 （もっと読む）

【課題】電気特性が良好な薄膜トランジスタを提供する。
【解決手段】ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接し、且つ凹凸状の微結晶半導体領域及び非晶質半導体領域を有する半導体層と、半導体層の一部に接し、不純物半導体層と、不純物半導体層に接する配線と、微結晶半導体領域及び配線の間に形成される第１の酸化物領域と、非晶質半導体領域及び配線の間に形成される第２の酸化物領域とを有し、エネルギー分散型Ｘ線分光法において測定される、配線を構成する元素のプロファイル及び半導体層を構成する元素のプロファイルの交点から、半導体層側において、第１の酸化物領域における酸素プロファイルの最大傾き接線ｍ１及び第２の酸化物領域における酸素プロファイルの最大傾き接線ｍ２は、１＜ｍ１／ｍ２＜１０である薄膜トランジスタである。 （もっと読む）

【課題】チャネル形成領域に結晶化率の高い領域を配し、電界効果移動度が高く、オン電流が大きい薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタの半導体層中に逆錐形状の結晶粒を含ませ、下地層上に設けられた第１の配線層と、第１の配線層に少なくとも一部が接する不純物半導体層と、少なくとも一部が不純物半導体層を介して第１の配線層と電気的に接続される半導体層と、半導体層上に設けられた第１の絶縁層と、少なくとも半導体層と第１の絶縁層を覆って設けられた第２の絶縁層と、第２の絶縁層上であって、不純物半導体層の少なくとも一部、及び不純物半導体層によって形成されるソース領域とドレイン領域の間に重畳して設けられた第２の配線層と、を有する薄膜トランジスタとする。 （もっと読む）

【課題】薄膜トランジスタのオン電流を大きくする。
【解決手段】薄膜トランジスタのバックチャネル部に凸部を設ける。該凸部は、ソースまたはドレインからチャネル形成領域まで引いたバックチャネル部の接線を避けて設けられる。該凸部により電荷のトラップ箇所とオン電流の経路を遠ざけることができ、オン電流を大きくすることができる。バックチャネル部の側面の形状は曲面であってもよいし、断面において直線で表される形状であってもよい。更には、一括してエッチングを行うことでこのような形状を形成する方法を提供する。 （もっと読む）

【課題】電気特性が良好で生産性の高い薄膜トランジスタを提供する。
【解決手段】ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、不純物半導体層に接する配線とを有し、半導体層において、ゲート絶縁層側に形成される凹凸状の微結晶半導体領域と、当該微結晶半導体領域に接する非晶質半導体領域とを有し、半導体層及び配線の間に障壁領域を有する薄膜トランジスタである。 （もっと読む）

【課題】低いオン抵抗特性を有し、オフ状態において高電圧を維持する高電圧トランジスタいを提供する。
【解決手段】低いオン抵抗特性を有し、オフ状態において高電圧を維持する高電圧トランジスタは、多層拡張ドレイン構造の近傍に一又は二以上のソース領域が配置されており、この構造は、一又は二以上の誘電体層によってフィールドプレート部材から分離された拡張されたドリフト領域を含んでいる。フィールドプレート部材は最も低い回路ポテンシャルにおいて、トランジスタはオフ状態においてドレインに印加される高電圧を維持する。層状の構造は、種々の方法で製造することができる。ＭＯＳＦＥＴ構造は、ソース領域近傍のデバイスに組み込まれるか、あるいはＭＯＳＦＥＴ構造を省略して、スタンドアロンのドリフト領域を有する高電圧トランジスタ構造を製造することができる。 （もっと読む）

【課題】電気特性が良好な薄膜トランジスタを、生産性高く作製する方法を提供する。
【解決手段】ゲート電極を覆うゲート絶縁層と、ゲート絶縁層に接する半導体層と、半導体層の一部に接し、ソース領域及びドレイン領域を形成する不純物半導体層と、不純物半導体層に接する配線とを有し、半導体層において、ゲート絶縁層側に形成される凹凸状の微結晶半導体領域と、当該微結晶半導体領域に接する分離された非晶質半導体領域とを有し、微結晶半導体領域は、非晶質半導体領域に覆われていない第１の微結晶半導体領域と、分離された非晶質半導体領域と接する第２の微結晶半導体領域とで形成され、第１の微結晶半導体領域の厚さｄ１は第２の微結晶半導体領域の厚さｄ２より薄く、且つ第１の微結晶半導体領域の厚さｄ１が３０ｎｍ以上である。 （もっと読む）

【課題】薄膜トランジスタのリーク特性を維持しつつ、オン電流を大幅に改善することができる薄膜トランジスタ及びその製造方法並びに半導体装置の製造方法を提供すること。
【解決手段】半導体薄膜を形成する工程と、前記半導体薄膜にシリコンを注入する工程と、チャネル形成領域とソース形成領域及びドレイン形成領域との間にそれぞれ位置するＬＤＤ形成領域上にマスクを形成する工程と、前記ＬＤＤ形成領域上にマスクを形成した半導体薄膜上にシリコンを注入する工程と、前記半導体薄膜を熱処理により結晶化する工程と、を有する薄膜トランジスタの製造方法とした。 （もっと読む）

マイクロ電子構造を形成する方法を記載する。方法の実施形態は、基板上にＩＩＩ−Ｖトライゲートフィンを形成する段階と、ＩＩＩ−Ｖトライゲートフィンの周囲にクラッド材を形成する段階と、クラッド材の周りに高誘電率ゲート誘電体を形成する段階とを備える。 （もっと読む）

【課題】高耐圧かつ、電流駆動能力が高く、かつ電流集中による素子破壊の起こりにくい誘電体分離型半導体装置を提供する。
【解決手段】半導体支持基板の上に、絶縁された第一導電型の半導体領域とを有する誘電分離基板に形成した誘電体分離型半導体装置において、第一導電型の半導体領域と絶縁分離領域の間と、前記第１導電型の半導体領域の基板表面側と、に形成されたドレイン領域と、第一導電型のソースと第二導電型の半導体領域のチャネルからなる複数個の単位ソース領域と、第一導電型の半導体領域の基板表面側に形成されたドレイン領域と前記複数個の単位ソース領域の間を制御する複数個のゲート電極とを、備え、隣接する前記単位ソース領域間に絶縁分離領域が、基板底面側から基板表面側に向けて突き出した形状とされ、この絶縁分離領域上の素子表面領域が前記第一導電型の半導体領域より抵抗値が高い。 （もっと読む）

【課題】狭額縁化が可能であり、表示特性に優れた表示装置を提供する。
【解決手段】駆動回路及び画素部を有し、駆動回路は、デュアルゲート型の薄膜トランジスタを用いて構成され、画素部はシングルゲート型の薄膜トランジスタを用いて構成される表示装置である。該表示装置おけるデュアルゲート型の薄膜トランジスタは、半導体層が微結晶半導体領域及び一対の非晶質半導体領域で形成され、ゲート絶縁層及び絶縁層が半導体層の微結晶半導体領域に接する。 （もっと読む）

【課題】良質な半導体装置を提供することを目的としている。
【解決手段】素子分離領域間の凸部１０８を含むシリコン基板１０６と、凸部１０８上の絶縁部１１２と、絶縁部１１２上のシリコンフィン１１４と、上面が凸部１０８の上面よりも低く位置する素子分離領域内の素子分離層１１６と、シリコンフィン１１４に設けられたソース／ドレイン領域と、ソース／ドレイン領域１０４のシリコンフィン１１４の側面から外側に突き出た横方向エピ成長シリコン部１１８と、ゲート電極領域１０２内のゲート絶縁層１２２を介してシリコンフィン１１４上に設けられるゲート電極１２４と、ゲート電極１２４の側面に隣接する第１のスペーサ１２８と、ソース／ドレイン領域１０４内の凸部１０８の側面を覆う第２のスペーサ１３０とを備える。 （もっと読む）

少なくとも１つのナノ構造を備えた電界効果トランジスタ（ＦＥＴ）半導体デバイスであって、少なくとも、２つの主面を有する、均一にドープされたビーム形状のナノ構造と、ナノ構造の各主面に設けられたゲート電極と、ダブルゲートナノ構造ピンチオフＦＥＴを形成するための、ナノ構造の各主面とゲート電極との間の絶縁層とを備えたデバイス。ＦＥＴのピンチオフ電圧及び電流を独立して調整できることが、かかるＦＥＴの利点である。
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【課題】生産性の高い新たな半導体材料を用いた大電力向けの半導体装置を提供する。または、新たな半導体材料を用いた新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体中で電子供与体（ドナー）となりうる不純物を除去することで、真性又は実質的に真性な半導体であって、シリコン半導体よりもバンドギャップが大きい酸化物半導体でチャネル形成領域が形成される縦型トランジスタであり、酸化物半導体の厚さが１μｍ以上、好ましくは３μｍより大、より好ましくは１０μｍ以上であり、酸化物半導体に接する電極の一方の端部が、酸化物半導体の端部より内側にある。 （もっと読む）

【課題】半導体膜の厚みを適当な範囲に制御することによって、大きいドレイン電流を有するとともに、所望の電気的特性を備える半導体装置の製造方法、を提供する。
【解決手段】半導体装置の製造方法は、５０ｎｍを超え１５０ｎｍ以下の厚みを有し、第１の層７ｍと第２の層７ｎとを有する半導体膜７を形成する工程を備える。半導体膜７を形成する工程時、第１の層７ｍに含まれる水素の割合は、第２の層７ｎに含まれる水素の割合よりも小さい。半導体装置の製造方法は、半導体膜７を熱処理することによって、半導体膜７に含まれる水素を低減する工程と、ゲート絶縁膜１７およびゲート電極２１を形成する工程と、半導体膜７にソース領域９およびドレイン領域１３を形成する工程と、半導体膜７を水素雰囲気中で熱処理することによって、半導体膜７に含まれる水素を０．５原子％以上１０原子％以下に設定する工程とを備える。 （もっと読む）

【課題】蛇行した形状に形成されたリセス部を備えることにより、オン抵抗を低減することができる電界効果トランジスタを提供することを目的とする。
【解決手段】電界効果トランジスタ１は、チャネル層１１と、チャネル層１１とヘテロ接合を構成するキャリア供給層１２と、キャリア供給層１２の表面から掘り下げて形成されたリセス部１３と、リセス部１３に沿って形成された第１絶縁層３１と、第１絶縁層３１の上に形成された第１ゲート電極２３と、リセス部１３に対してチャネル長方向の一方側に形成されたソース電極２１と、リセス部１３に対してチャネル長方向の他方側に形成されたドレイン電極２２とを備える。リセス部１３は、ソース電極２１とドレイン電極２２とが平面視で平行に対向するチャネル長の範囲内において、蛇行しながらチャネル長方向と交差する方向に延長されている。 （もっと読む）

【課題】ソース・ゲート間およびドレイン・ゲート間に発生する２次元電子ガスの濃度を最適にしたまま、オン抵抗を低くして、消費電力の低い半導体装置を提供する。
【解決手段】第２のＡｌＧａＮ層６のＡｌの組成比は、第１のＡｌＧａＮ層５のＡｌの組成比よりも大きい。このため、ゲート電極８に電圧を印加したとき、ＧａＮ層３の凹溝３０の内面の側面３１と第２のＡｌＧａＮ層６との第１の界面Ｓ１に２次元電子ガスを発生させつつ、第２のＡｌＧａＮ層６における凹溝３０の内面の側面３１に平行な部分と絶縁層７との第２の界面Ｓ２に２次元電子ガスを発生させることを抑制できる。 （もっと読む）

【課題】逆方向飽和電流の低い非線形素子（例えば、ダイオード）を提供する。
【解決手段】例えば、基板上に設けられた第１の電極と、前記第１の電極上に接して設けられ、二次イオン質量分析法で検出される水素濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３以下である酸化物半導体膜と、前記酸化物半導体膜上に接して設けられた第２の電極と、前記第１の電極、前記酸化物半導体膜、及び前記第２の電極を覆うゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ、前記第１の電極、前記酸化物半導体膜、及び前記第２の電極を介して対向する複数の第３の電極と、を有し、前記複数の第３の電極は、前記第１の電極または前記第２の電極と接続されている非線形素子を提供する。 （もっと読む）

【課題】 スイッチング速度の低下やオン抵抗の増大を抑制しつつ、オフ耐圧を改善可能な半導体装置を提供する。
【解決手段】
半導体層１１および１２は、基板１０上に形成され、第１の電極１０１、第２の電極１０２および絶縁膜１４は、それぞれ、半導体層１１および１２上に形成され、絶縁膜１４は、第１の電極１０１と第２の電極１０２との間に配置され、フィールドプレート電極１７Ａおよび１７Ｂは、複数であり、かつ、絶縁膜１４上に点在し、第１の電極１０１および第２の電極１０２は、半導体層１１および１２を介して電気的に接続されており、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、第１の電極１０１と第２の電極１０２との間の距離以下であることを特徴とする半導体装置。 （もっと読む）

【課題】動作速度が速く、オン時には大電流を流すことができ、オフ時にはオフ電流がきわめて低減された電界効果型トランジスタ、例えば薄膜トランジスタを提供する。
【解決手段】酸化物半導体に含まれる水素が５×１０^１９／ｃｍ^３以下、好ましくは５×１０^１８／ｃｍ^３以下、より好ましくは５×１０^１７／ｃｍ^３以下として、酸化物半導体に含まれる水素若しくはＯＨ基を除去し、キャリア濃度を５×１０^１４／ｃｍ^３以下、好ましくは５×１０^１２／ｃｍ^３以下とした酸化物半導体膜でチャネル形成領域が形成される縦型薄膜トランジスタである。 （もっと読む）