ダブルゲートナノ構造ＦＥＴ
少なくとも１つのナノ構造を備えた電界効果トランジスタ（ＦＥＴ）半導体デバイスであって、少なくとも、２つの主面を有する、均一にドープされたビーム形状のナノ構造と、ナノ構造の各主面に設けられたゲート電極と、ダブルゲートナノ構造ピンチオフＦＥＴを形成するための、ナノ構造の各主面とゲート電極との間の絶縁層とを備えたデバイス。ＦＥＴのピンチオフ電圧及び電流を独立して調整できることが、かかるＦＥＴの利点である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノ構造を備えた半導体デバイスの分野に関する。
【０００２】
特に、本発明は、ナノ構造における表面粗さの影響を大きく低減できる新規なデバイスアーキテクチャ、いわゆるダブルゲートナノ構造ピンチオフＦＥＴ（ＤＧナノＰＯＦＥＴ）に関する。
【背景技術】
【０００３】
一般に、マイクロ電子デバイスは、集積回路として半導体基板上に製造される。相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）は、集積回路の中核的なエレメントの一つである。ＣＭＯＳトランジスタの寸法及び動作電圧は連続的に減少、或いは縮小しており、集積回路のますます高い性能及びパッケージ密度が得られている。
【０００４】
この傾向をさらに維持するために、新規なナノ構造、例えばナノワイヤが最先端のシリコンデバイスの有力な後継として利用されている。
【０００５】
しかしながら、ナノワイヤがより小さい半径へと縮小しているので、電子とナノワイヤ表面との相互作用が重要となり、これは、ナノワイヤの表面粗さのために、移動度の低下に起因するデバイスの性能に対して有害となる。
【０００６】
結果として、表面粗さ又はｈｉｇｈ−ｋ散乱が、キャリアの移動度を大きく低下させうる支配的な散乱機構となり、したがってＭＯＳＦＥＴの動作に対してナノワイヤを不充分なものにする。
【０００７】
米国特許出願（US12/246270）に記載されているように、側壁の（表面）粗さに起因する、小さい半径のナノ構造での低下した移動度の問題は、ＭＯＳＦＥＴモードでなくＪＦＥＴモードで動作する包囲ゲートナノ構造、即ちナノ構造絶縁接合型電界効果トランジスタを提供することによって解決されている。それゆえ、前記ナノ構造は、上部に包囲ゲートを有する絶縁層に包囲されており、ソース及びドレインの両方、並びにナノ構造が均一にドープされている。かかるナノＪＦＥＴは、負のゲート電圧（ピンチオフ電圧）を印加する際に、多くのキャリア（電子）をナノ構造の中間に移動させることを可能にする。この場合、電流を伝導するための多くのキャリアが存在しないので、ナノ構造はオフ状態にある。ピンチオフ電圧より大きいゲート電圧の場合、ナノ構造は、チャネル内のイオン化したドナーによって供給される多くのキャリアが運搬する電流を伝導する。フラットバンドゲート電圧の場合、ナノ構造は、チャネルの全体積を通じて電流を伝導する。例えばＭＯＳＦＥＴの表面にキャリアの大部分が存在するのでなく、全体積に渡って分布しているので、表面粗さ散乱は、それほど顕著な役割を果たさない。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ピンチオフゲート電圧がワイヤの半径に依存することは、上記のゲートオールアラウンドナノ構造の欠点である。充分なピンチオフゲート電圧を得るために、そして、かかるナノワイヤが使用状態にある応用において、これは、１Ｖ未満でナノワイヤの半径が制限され、したがって断面もまた制限されることを意味する。しかしながら、半径が小さい場合、ナノ構造は限られた電流のみを運搬することができる（所定の電流密度に対して全電流が制限されている）。より高いドーパント濃度をナノ構造に付与することで許容電流密度を増加させることが可能だが、これはピンチオフ電圧も増加させるので、望ましくない。
【０００９】
結論として、進んだＦＥＴの設計に対する必要性が依然として存在する。
【００１０】
本発明の目的は、１Ｖ未満のピンチオフゲート電圧、及び、先行技術のナノＪＦＥＴでの電流より大きくすることができる電流を有する、ナノ構造で作成された半導体電界効果トランジスタ（ＦＥＴ）についての新規なアーキテクチャを提供することである。
【課題を解決するための手段】
【００１１】
上記の目的は、本発明によるデバイスによって達成される。
【００１２】
本発明の第１実施形態によれば、少なくとも１つのナノ構造を備えた電界効果トランジスタ（ＦＥＴ）半導体デバイスが提供される。前記ＦＥＴは、少なくとも、２つの主面を有する、均一にドープされたビーム形状のナノ構造と、ナノ構造の両方の主面に設けられたゲート電極と、ナノ構造の各主面とゲート電極との間の、ダブルゲートナノ構造ピンチオフＦＥＴを形成するための絶縁層とを備える。
【００１３】
ピンチオフの原理に従って動作することが、本発明の第１実施形態によるＦＥＴの利点である。本発明の実施形態では、ＦＥＴのピンチオフ電圧及び電流を独立して調整可能である。
【００１４】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、絶縁層は、ゲート電極がナノ構造に直接接触しないように、少なくとも部分的にナノ構造を覆う。ゲート電極とナノ構造との間を接触させないことで、ゲートリークを回避する。
【００１５】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、ナノ構造は、均一にドープされたナノ構造でもよい。
【００１６】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、ナノ構造は、半導体材料、例えばＳｉ，Ｇｅ，ＧｅＡｓ，ＩｎＧａＡｓで作成されてもよい。
【００１７】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、絶縁層は、酸化物層でもよい。
【００１８】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、ゲート電極は、３以上５以下の仕事関数を有する導電性材料で作成されてもよい。ゲート電極の仕事関数は、ピンチオフ電圧及びフラットバンド電圧を決定する。
【００１９】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、ナノ構造は、第１長さ、幅及び厚さを有してもよい。ナノ構造の厚さ及びドーピングレベルは、ＦＥＴのピンチオフ電圧を決定し、幅はデバイスを流れることができる電流を決定する。したがって、ピンチオフ電圧及び電流を独立して調整可能であることがわかる。
【００２０】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、ゲート電極は、ナノ構造の第１長さと同じ方向に第２長さを有してもよく、第２長さは第１長さ以下の大きさでもよい。絶縁層は、第２長さと同じ方向に第３長さを有してもよく、第３長さは、第２長さ以上の大きさでもよい。このように、ゲートリークが回避される。
【００２１】
本発明の特定の且つ好ましい態様は、添付する独立請求項及び従属請求項において詳説する。従属請求項からの特徴は、独立請求項の特徴及び他の従属請求項の特徴と、適切に且つ単に請求項に明記されただけでないものとして組み合わせてもよい。
【００２２】
本発明及び先行技術に対して達成される利点を要約するために、本発明の特定の目的及び利点を上述のように説明してきた。もちろん、必ずしもかかる目的又は利点のすべてを、本開示の特定の実施形態によって達成することができるわけではない。したがって、例えば当業者は、本明細書で教示又は提案されるような他の目的又は利点を必ずしも達成することなく、本明細書で教示されるような一利点又は複数の利点を達成又は最適化する方法で、具体化又は実行してもよいことを理解するであろう。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態による、ダブルゲートナノ構造ピンチオフＦＥＴ（ＤＧナノＰＯＦＥＴ）の三次元概略図である。
【図２】図１に示すＤＧナノＰＯＦＥＴの長手方向の断面図である。
【図３】ゼロ又は負のゲート電圧を印加する場合の、本発明の実施形態によるＮ型ＤＧナノＰＯＦＥＴにおけるバンドベンディングの概略図を示す。
【図４】ゼロ又は負のゲート電圧を印加する場合の、本発明の実施形態によるＮ型ＤＧナノＰＯＦＥＴにおけるバンドベンディングの概略図を示す（図４と図５は、異なる負のゲート電圧を示す）。
【図５】ゼロ又は負のゲート電圧を印加する場合の、本発明の実施形態によるＮ型ＤＧナノＰＯＦＥＴにおけるバンドベンディングの概略図を示す（図４と図５は、異なる負のゲート電圧を示す）。
【００２４】
図面は概略的なものに過ぎず、限定的でない。図面において、いくつかのエレメントのサイズは、説明目的のため誇張し、また、スケールどおり描いていないことがある。
【００２５】
請求項での任意の符号は、技術的範囲を限定するものとして解釈するべきではない。
【００２６】
異なる図面で、同一の参照符号は同一又は類似のエレメントを指す。
【発明を実施するための形態】
【００２７】
本発明の実施形態によれば、新規なナノ構造デバイスのアーキテクチャは、かかるナノ構造デバイスを使用する利点、例えば顕著な静電制御を、移動度の不要な減少につながる、表面で大きく低減した電子の相互作用（例えば表面粗さに起因して）がある状態で充分に利用することができるように設定されている。以下で説明する特定の実施形態によれば、"ＪＦＥＴ動作"モードの利点を"ＭＯＳＦＥＴ動作”モードと結びつけることにより、固有のデバイス動作が達成され、オン状態では多くのキャリアがダブルゲート電極を使用してナノ構造の体積全体に分布している（ＪＦＥＴ動作）ため、表面の相互作用が低減している。本発明の実施形態では、ダブルゲート電極とナノ構造との間の絶縁層を使用することによってゲートリークを避けられる（ＭＯＳＦＥＴ動作）。このデバイスアーキテクチャは、さらにダブルゲートナノ構造ピンチオフ電界効果トランジスタ（ＤＧナノＰＯＦＥＴ）と呼ばれている。
【００２８】
図１は、本発明の実施の形態による、ＤＧナノＰＯＦＥＴ１０の三次元概略図を示す。図２は、図１のＤＧナノＰＯＦＥＴ１０の長手方向の断面図である。
【００２９】
ＤＧナノＰＯＦＥＴ１０は、第１ドーパント型のナノ構造１１、例えばＮ＋ドープナノ構造を備える。本発明の実施形態では、ナノ構造１１は、均一にドープされたナノ構造である。本発明の特定の実施形態では、ナノ構造１１は、長さＬ、幅Ｗ、厚さｔのビーム形状を有する。ナノ構造１１は、２つの主面１２，１３を有し、これらの両方の面に絶縁層１４，１５が設けられている。絶縁層１４，１５は、厚さｔｏｘを有する。絶縁層１４，１５の両方の上部に、ゲート電極１６，１７が設けられている。ゲート電極１６，１７はそれぞれ長さＬＧを有する。絶縁層１４，１５は、長さＬＩを有する。該長さＬＩは、ゲートリークを回避するように、ゲート電極１６，１７の長さＬＧ以上の大きさである。図１及び図２に示す実施形態では、絶縁層１４，１５の長さＬＩは、実質的にゲート電極１６，１７の長さＬＧと等しい。本発明の特定の実施形態では、絶縁層１４，１５は長手方向に全長Ｌに渡ってナノ構造１１を覆う。ゲート電極１６，１７及び絶縁層１４，１５は、ゲート電極１６，１７が絶縁層１４，１５によってナノ構造から絶縁されるように導電性層１１に対して配置される。絶縁層１４，１５は、ゲート電極１６，１７がナノ構造１１と直接接触しないように、長手方向に沿ってナノ構造１１を覆う。
【００３０】
ＬＧ、ＬＩ及びＬの典型的な寸法は、１０ｎｍ以上１ミクロン以下でもよく、ｔは５ｎｍ以上１００ｎｍ以下でもよく、Ｗは５ｎｍ以上数ミクロン以下でもよい。
【００３１】
特定の実施形態によれば、ナノ構造１１はドナー密度ＮＤで均一にドープされ、ＮＤは、１０１６ｃｍ−３以上１０２０ｃｍ−３以下の範囲にあり、例えば前記ＮＤは、１０１８ｃｍ−３以上１０２０ｃｍ−３以下の範囲にあってもよい。
【００３２】
特定の実施形態によれば、均一にドープされたナノ構造１１は、Ｎ型又はＰ型ドープナノ構造であり、特に、Ｎ型又はＰ型ドープナノ構造１１は、Ｓｉ、Ｇｅ又はＩＩＩ−Ｖ族半導体材料、例えばＧａＡｓ又はＩｎＧａＡｓで作成したＮ型又はＰ型ドープナノ構造１１でもよい。
【００３３】
特定の実施形態によれば、ゲート電極１６，１７をナノ構造１１から絶縁するのに使用する絶縁層１４，１５は、酸化物層、例えばＳｉＯ２で作成してもよい。デバイスの動作中、前記絶縁層１４，１５は、ＤＧナノＰＯＦＥＴ１０でのゲートリークを抑制するのに重要である。
【００３４】
特定の実施形態によれば、ゲート電極１６，１７は、３以上５以下の仕事関数を有する導電性材料で作成する。
【００３５】
図３〜図５は、負のゲート電極を印加する場合の、本発明の実施形態のＮ型ＤＧナノＰＯＦＥＴにおけるバンドベンディングの概略図を示す（図４〜図６は異なる負のゲート電圧を示す）。正のゲート電極を印加する場合の、本発明の実施形態のＰ型ＤＧナノＰＯＦＥＴにおけるバンドベンディングについての同様のグラフ（不図示）は、当業者の知識の範囲内である。
【００３６】
本発明の実施形態によるダブルゲート構造に印加するゲート電圧をゼロに設定する場合（図３に示すフラットバンドの状況）、多数のキャリアがチャネルの至るところに存在する。チャネルは完全に開放している。ソース−ドレイン電圧を印加する場合、説明した電子の例では、ナノ構造１１は、多数のキャリアが運搬する電流を充分に伝導する。
【００３７】
本発明の実施形態によるＮ型ダブルゲート構造に負のゲート電圧を印加することにより、多くのキャリアに圧力が加わり、電子の例では、図４に示すように、正に帯電したイオンを残して界面から移動する。負のゲート電圧を印加することにより、チャネルが部分的に激減する。チャネルは完全には開放していないし、完全にはピンチオフ状態でない。チャネルの途中で、多くのキャリアが、本例では電子が、ドーパントドナーに提供され、存在している。
【００３８】
充分なゲート動作の場合、即ち、印加されるゲート電圧が充分な負の振幅を有する場合に説明する例では、ゲート電圧はピンチオフ電圧に等しく、チャネルはピンチオフされる。これは、図５に示している。チャネルには多くのキャリアが存在せず、電流はナノ構造１１を流れることができない。
【００３９】
したがって、ＤＧナノＰＯＦＥＴは、チャネル、例えばシリコンチャネルを形成するナノ構造１１とゲート電極１６，１７との間に存在する絶縁体１４，１５が存在することを除いて、従来のＪＦＥＴ（下記の文献を参照：W. Shockley, Proc. IRE, 40, p.1365, (1952)）として動作する。絶縁体１４，１５は、過度のゲートリークを避けるために存在する。
【００４０】
本発明の実施形態による、ＤＧナノＰＯＦＥＴ１０の静電気学は次の通りである。
【００４１】
下記の式で表されるポアソン方程式を解くことから計算を始める。
【００４２】
【数１】
【００４３】
ここで、Ｅは電場、φは静電ポテンシャルであり、下記のように構成されるチャネル内の電荷密度ρを考慮に入れる。
【００４４】
チャネル内の電荷密度ρについては、階段状の(abrupt)空乏近似を仮定する。つまり、電荷密度は下記の式で与えられる。
【００４５】
【数２】
【００４６】
ここで、ｄは空乏層の厚さ、ｔは検討しているダブルゲートナノＰＯＦＥＴ１０の厚さ、ＮＤ＋はドーパント濃度、例えばイオン化したドナーの数である。
【００４７】
ナノ構造内部の静電ポテンシャルプロファイルについて、下記の微分方程式が得られる。
【００４８】
【数３】
【００４９】
その結果、静電ポテンシャルについて下記の一般式が得られる。
【００５０】
【数４】
【００５１】
係数Ａ、Ｂ、Ｃ及びＤは、下記のような通常の境界条件を課すことによって決定する。
【００５２】
【数５】
【００５３】
誘電体、例えば酸化物では、ポアソン方程式は下記の式のようになる。
【００５４】
【数６】
【００５５】
誘電体中の静電ポテンシャルについては、下記の一般式に従う。
【００５６】
【数７】
【００５７】
また、下記のような、満たすべき他の境界条件が存在する。
【００５８】
【数８】
【００５９】
誘電体の静電ポテンシャルは、下記の境界条件を用いてゲート静電ポテンシャルと結びつけることができる。
【００６０】
【数９】
【００６１】
すべての境界条件を組み合わせることにより、ゲート静電ポテンシャルと空乏層幅ｄとの間の関係を見出すことができる。
【００６２】
【数１０】
【００６３】
この式を空乏層幅ｄについて解くことができる。
【００６４】
【数１１】
【００６５】
ゲートオールアラウンドナノワイヤＦＥＴを流れる電流と、本発明の実施形態によるＤＧナノＰＯＦＥＴを流れる電流とを比較した場合、ドレイン電圧Ｖｄを有するナノワイヤピンチオフＦＥＴについて、次のことがわかる。つまり、ドレイン電圧Ｖｄを有するナノワイヤピンチオフＦＥＴについて、下記の式が成立する。
【００６６】
【数１２】
【００６７】
ここで、α＝ｅＮＤ／４ε、γ＝α＋βｌｎ｛（Ｒ＋ｔｏｘ）／Ｒ｝、β＝ｅＮＤ／２εｏｘであり、ＬはナノワイヤＦＥＴの長さ、Ｒは半径、ＷはランベルトのＷ関数であって関数ｚ＝ｗｅｗの逆関数であり（下記文献を参照：F. Chapeau-Blondeau et al., Numerical evaluation of the Lambert W-function and Application to Generation or Genrealized Gaussian Noise with Exponent 1/2, IEEE Trans. Signal Processing, (2002) pp.2160-2165）、μｎは電子の移動度である。この式は、電流がナノワイヤの移動度及びドナーのドーピング密度に比例することを示す。
【００６８】
本発明の実施形態によるＤＧナノＰＯＦＥＴについて、電流は下記の式で表される。
【００６９】
【数１３】
【００７０】
ここで、Ｗは幅、Ｌは長さ、δ＝ｔｏｘε／εｏｘ、β＝２ε／ｅＮＤ＋である。したがって、電流Ｉは、ナノ構造の幅Ｗに比例する。この式は、本発明の実施形態において、電流が、ナノ構造の移動度、ドナードーピング密度及びナノ構造１１の幅に比例することを示す。
【００７１】
本発明の実施形態によるＤＧナノＰＯＦＥＴ内のピンチオフゲート電圧は、例えばドーピングレベル、膜厚等のデバイスパラメータに依存する。空乏層の厚さｄと、印加するゲート電圧との間の関係は、下記の式で与えられる。
【００７２】
【数１４】
【００７３】
好適なゲート電圧をゲート電極１６、１７のそれぞれに印加することによって生じる空乏層が、厚さｄ＝ｔ／２を有する場合、完全なピンチオフが達成される。
【００７４】
【数１５】
【００７５】
ピンチオフゲート電圧は基板の厚さｔによって決定するが、これと同時に、ＦＥＴの体積又は断面積の大きさを、ナノ構造１１の幅Ｗを変化させることによって変えることができることは、本発明の実施形態の利点である。したがって、かかるＤＧナノＰＯＦＥＴ１０によって、より大きい電流を運搬することができ、さらに、制限されたピンチオフゲート電圧を有する。
【００７６】
本発明は、図面及び上記説明において、詳細に図説し説明してきたが、かかる図面及び説明は、例示的であり、限定的でないと考えるべきである。本発明は、開示した実施形態に限定されることはない。
【００７７】
開示した実施形態の他のバリエーションは、請求項に係る発明を実施する際に、図面、明細書及び添付の請求項の研究から、当業者に理解され、当業者に影響を受けるであろう。請求項において、用語「備える、含む(comprising)」は、他のエレメントまたはステップを除外せず、不定冠詞（"a"又は"an"）は、複数を除外しない。単一のプロセッサ又は他のユニットは、請求項で引用されるいくつかの事項の機能を果たすことができる。特定の測定値が互いに異なる従属請求項で引用されているという単なる事実は、これらの測定値の組み合わせを使用して利益をもたらすことができない、ということを示すものではない。コンピュータプログラムは、好適な媒質、例えば他のハードウェアと一緒に、或いは、それの一部として供給された光ストレージメディア又はソリッドステートメディアに記録／分配することができるが、他の形態、例えばインターネット又は他の有線若しくは無線の通信システムを介して分配してもよい。請求項での任意の参照符号は、技術的範囲を制限するものとして解釈すべきでない。
【００７８】
以上の説明は、本発明の特定の実施形態を詳細に説明する。しかしながら、以上の説明が文章でいかに詳細になされようとも、本発明は多くの方法で実践できることが理解されるであろう。本発明の特定の特徴又は態様を説明する際の特定の用語の使用は、その用語が本明細書で再定義され、その用語が関連する本発明の特徴又は態様のいずれかの特性を含むように制限されることを意味する、とすべきでないことに留意する必要がある。
【技術分野】
【０００１】
本発明は、ナノ構造を備えた半導体デバイスの分野に関する。
【０００２】
特に、本発明は、ナノ構造における表面粗さの影響を大きく低減できる新規なデバイスアーキテクチャ、いわゆるダブルゲートナノ構造ピンチオフＦＥＴ（ＤＧナノＰＯＦＥＴ）に関する。
【背景技術】
【０００３】
一般に、マイクロ電子デバイスは、集積回路として半導体基板上に製造される。相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）は、集積回路の中核的なエレメントの一つである。ＣＭＯＳトランジスタの寸法及び動作電圧は連続的に減少、或いは縮小しており、集積回路のますます高い性能及びパッケージ密度が得られている。
【０００４】
この傾向をさらに維持するために、新規なナノ構造、例えばナノワイヤが最先端のシリコンデバイスの有力な後継として利用されている。
【０００５】
しかしながら、ナノワイヤがより小さい半径へと縮小しているので、電子とナノワイヤ表面との相互作用が重要となり、これは、ナノワイヤの表面粗さのために、移動度の低下に起因するデバイスの性能に対して有害となる。
【０００６】
結果として、表面粗さ又はｈｉｇｈ−ｋ散乱が、キャリアの移動度を大きく低下させうる支配的な散乱機構となり、したがってＭＯＳＦＥＴの動作に対してナノワイヤを不充分なものにする。
【０００７】
米国特許出願（US12/246270）に記載されているように、側壁の（表面）粗さに起因する、小さい半径のナノ構造での低下した移動度の問題は、ＭＯＳＦＥＴモードでなくＪＦＥＴモードで動作する包囲ゲートナノ構造、即ちナノ構造絶縁接合型電界効果トランジスタを提供することによって解決されている。それゆえ、前記ナノ構造は、上部に包囲ゲートを有する絶縁層に包囲されており、ソース及びドレインの両方、並びにナノ構造が均一にドープされている。かかるナノＪＦＥＴは、負のゲート電圧（ピンチオフ電圧）を印加する際に、多くのキャリア（電子）をナノ構造の中間に移動させることを可能にする。この場合、電流を伝導するための多くのキャリアが存在しないので、ナノ構造はオフ状態にある。ピンチオフ電圧より大きいゲート電圧の場合、ナノ構造は、チャネル内のイオン化したドナーによって供給される多くのキャリアが運搬する電流を伝導する。フラットバンドゲート電圧の場合、ナノ構造は、チャネルの全体積を通じて電流を伝導する。例えばＭＯＳＦＥＴの表面にキャリアの大部分が存在するのでなく、全体積に渡って分布しているので、表面粗さ散乱は、それほど顕著な役割を果たさない。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ピンチオフゲート電圧がワイヤの半径に依存することは、上記のゲートオールアラウンドナノ構造の欠点である。充分なピンチオフゲート電圧を得るために、そして、かかるナノワイヤが使用状態にある応用において、これは、１Ｖ未満でナノワイヤの半径が制限され、したがって断面もまた制限されることを意味する。しかしながら、半径が小さい場合、ナノ構造は限られた電流のみを運搬することができる（所定の電流密度に対して全電流が制限されている）。より高いドーパント濃度をナノ構造に付与することで許容電流密度を増加させることが可能だが、これはピンチオフ電圧も増加させるので、望ましくない。
【０００９】
結論として、進んだＦＥＴの設計に対する必要性が依然として存在する。
【００１０】
本発明の目的は、１Ｖ未満のピンチオフゲート電圧、及び、先行技術のナノＪＦＥＴでの電流より大きくすることができる電流を有する、ナノ構造で作成された半導体電界効果トランジスタ（ＦＥＴ）についての新規なアーキテクチャを提供することである。
【課題を解決するための手段】
【００１１】
上記の目的は、本発明によるデバイスによって達成される。
【００１２】
本発明の第１実施形態によれば、少なくとも１つのナノ構造を備えた電界効果トランジスタ（ＦＥＴ）半導体デバイスが提供される。前記ＦＥＴは、少なくとも、２つの主面を有する、均一にドープされたビーム形状のナノ構造と、ナノ構造の両方の主面に設けられたゲート電極と、ナノ構造の各主面とゲート電極との間の、ダブルゲートナノ構造ピンチオフＦＥＴを形成するための絶縁層とを備える。
【００１３】
ピンチオフの原理に従って動作することが、本発明の第１実施形態によるＦＥＴの利点である。本発明の実施形態では、ＦＥＴのピンチオフ電圧及び電流を独立して調整可能である。
【００１４】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、絶縁層は、ゲート電極がナノ構造に直接接触しないように、少なくとも部分的にナノ構造を覆う。ゲート電極とナノ構造との間を接触させないことで、ゲートリークを回避する。
【００１５】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、ナノ構造は、均一にドープされたナノ構造でもよい。
【００１６】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、ナノ構造は、半導体材料、例えばＳｉ，Ｇｅ，ＧｅＡｓ，ＩｎＧａＡｓで作成されてもよい。
【００１７】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、絶縁層は、酸化物層でもよい。
【００１８】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、ゲート電極は、３以上５以下の仕事関数を有する導電性材料で作成されてもよい。ゲート電極の仕事関数は、ピンチオフ電圧及びフラットバンド電圧を決定する。
【００１９】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、ナノ構造は、第１長さ、幅及び厚さを有してもよい。ナノ構造の厚さ及びドーピングレベルは、ＦＥＴのピンチオフ電圧を決定し、幅はデバイスを流れることができる電流を決定する。したがって、ピンチオフ電圧及び電流を独立して調整可能であることがわかる。
【００２０】
本発明の実施形態による電界効果トランジスタ半導体デバイスでは、ゲート電極は、ナノ構造の第１長さと同じ方向に第２長さを有してもよく、第２長さは第１長さ以下の大きさでもよい。絶縁層は、第２長さと同じ方向に第３長さを有してもよく、第３長さは、第２長さ以上の大きさでもよい。このように、ゲートリークが回避される。
【００２１】
本発明の特定の且つ好ましい態様は、添付する独立請求項及び従属請求項において詳説する。従属請求項からの特徴は、独立請求項の特徴及び他の従属請求項の特徴と、適切に且つ単に請求項に明記されただけでないものとして組み合わせてもよい。
【００２２】
本発明及び先行技術に対して達成される利点を要約するために、本発明の特定の目的及び利点を上述のように説明してきた。もちろん、必ずしもかかる目的又は利点のすべてを、本開示の特定の実施形態によって達成することができるわけではない。したがって、例えば当業者は、本明細書で教示又は提案されるような他の目的又は利点を必ずしも達成することなく、本明細書で教示されるような一利点又は複数の利点を達成又は最適化する方法で、具体化又は実行してもよいことを理解するであろう。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態による、ダブルゲートナノ構造ピンチオフＦＥＴ（ＤＧナノＰＯＦＥＴ）の三次元概略図である。
【図２】図１に示すＤＧナノＰＯＦＥＴの長手方向の断面図である。
【図３】ゼロ又は負のゲート電圧を印加する場合の、本発明の実施形態によるＮ型ＤＧナノＰＯＦＥＴにおけるバンドベンディングの概略図を示す。
【図４】ゼロ又は負のゲート電圧を印加する場合の、本発明の実施形態によるＮ型ＤＧナノＰＯＦＥＴにおけるバンドベンディングの概略図を示す（図４と図５は、異なる負のゲート電圧を示す）。
【図５】ゼロ又は負のゲート電圧を印加する場合の、本発明の実施形態によるＮ型ＤＧナノＰＯＦＥＴにおけるバンドベンディングの概略図を示す（図４と図５は、異なる負のゲート電圧を示す）。
【００２４】
図面は概略的なものに過ぎず、限定的でない。図面において、いくつかのエレメントのサイズは、説明目的のため誇張し、また、スケールどおり描いていないことがある。
【００２５】
請求項での任意の符号は、技術的範囲を限定するものとして解釈するべきではない。
【００２６】
異なる図面で、同一の参照符号は同一又は類似のエレメントを指す。
【発明を実施するための形態】
【００２７】
本発明の実施形態によれば、新規なナノ構造デバイスのアーキテクチャは、かかるナノ構造デバイスを使用する利点、例えば顕著な静電制御を、移動度の不要な減少につながる、表面で大きく低減した電子の相互作用（例えば表面粗さに起因して）がある状態で充分に利用することができるように設定されている。以下で説明する特定の実施形態によれば、"ＪＦＥＴ動作"モードの利点を"ＭＯＳＦＥＴ動作”モードと結びつけることにより、固有のデバイス動作が達成され、オン状態では多くのキャリアがダブルゲート電極を使用してナノ構造の体積全体に分布している（ＪＦＥＴ動作）ため、表面の相互作用が低減している。本発明の実施形態では、ダブルゲート電極とナノ構造との間の絶縁層を使用することによってゲートリークを避けられる（ＭＯＳＦＥＴ動作）。このデバイスアーキテクチャは、さらにダブルゲートナノ構造ピンチオフ電界効果トランジスタ（ＤＧナノＰＯＦＥＴ）と呼ばれている。
【００２８】
図１は、本発明の実施の形態による、ＤＧナノＰＯＦＥＴ１０の三次元概略図を示す。図２は、図１のＤＧナノＰＯＦＥＴ１０の長手方向の断面図である。
【００２９】
ＤＧナノＰＯＦＥＴ１０は、第１ドーパント型のナノ構造１１、例えばＮ＋ドープナノ構造を備える。本発明の実施形態では、ナノ構造１１は、均一にドープされたナノ構造である。本発明の特定の実施形態では、ナノ構造１１は、長さＬ、幅Ｗ、厚さｔのビーム形状を有する。ナノ構造１１は、２つの主面１２，１３を有し、これらの両方の面に絶縁層１４，１５が設けられている。絶縁層１４，１５は、厚さｔｏｘを有する。絶縁層１４，１５の両方の上部に、ゲート電極１６，１７が設けられている。ゲート電極１６，１７はそれぞれ長さＬＧを有する。絶縁層１４，１５は、長さＬＩを有する。該長さＬＩは、ゲートリークを回避するように、ゲート電極１６，１７の長さＬＧ以上の大きさである。図１及び図２に示す実施形態では、絶縁層１４，１５の長さＬＩは、実質的にゲート電極１６，１７の長さＬＧと等しい。本発明の特定の実施形態では、絶縁層１４，１５は長手方向に全長Ｌに渡ってナノ構造１１を覆う。ゲート電極１６，１７及び絶縁層１４，１５は、ゲート電極１６，１７が絶縁層１４，１５によってナノ構造から絶縁されるように導電性層１１に対して配置される。絶縁層１４，１５は、ゲート電極１６，１７がナノ構造１１と直接接触しないように、長手方向に沿ってナノ構造１１を覆う。
【００３０】
ＬＧ、ＬＩ及びＬの典型的な寸法は、１０ｎｍ以上１ミクロン以下でもよく、ｔは５ｎｍ以上１００ｎｍ以下でもよく、Ｗは５ｎｍ以上数ミクロン以下でもよい。
【００３１】
特定の実施形態によれば、ナノ構造１１はドナー密度ＮＤで均一にドープされ、ＮＤは、１０１６ｃｍ−３以上１０２０ｃｍ−３以下の範囲にあり、例えば前記ＮＤは、１０１８ｃｍ−３以上１０２０ｃｍ−３以下の範囲にあってもよい。
【００３２】
特定の実施形態によれば、均一にドープされたナノ構造１１は、Ｎ型又はＰ型ドープナノ構造であり、特に、Ｎ型又はＰ型ドープナノ構造１１は、Ｓｉ、Ｇｅ又はＩＩＩ−Ｖ族半導体材料、例えばＧａＡｓ又はＩｎＧａＡｓで作成したＮ型又はＰ型ドープナノ構造１１でもよい。
【００３３】
特定の実施形態によれば、ゲート電極１６，１７をナノ構造１１から絶縁するのに使用する絶縁層１４，１５は、酸化物層、例えばＳｉＯ２で作成してもよい。デバイスの動作中、前記絶縁層１４，１５は、ＤＧナノＰＯＦＥＴ１０でのゲートリークを抑制するのに重要である。
【００３４】
特定の実施形態によれば、ゲート電極１６，１７は、３以上５以下の仕事関数を有する導電性材料で作成する。
【００３５】
図３〜図５は、負のゲート電極を印加する場合の、本発明の実施形態のＮ型ＤＧナノＰＯＦＥＴにおけるバンドベンディングの概略図を示す（図４〜図６は異なる負のゲート電圧を示す）。正のゲート電極を印加する場合の、本発明の実施形態のＰ型ＤＧナノＰＯＦＥＴにおけるバンドベンディングについての同様のグラフ（不図示）は、当業者の知識の範囲内である。
【００３６】
本発明の実施形態によるダブルゲート構造に印加するゲート電圧をゼロに設定する場合（図３に示すフラットバンドの状況）、多数のキャリアがチャネルの至るところに存在する。チャネルは完全に開放している。ソース−ドレイン電圧を印加する場合、説明した電子の例では、ナノ構造１１は、多数のキャリアが運搬する電流を充分に伝導する。
【００３７】
本発明の実施形態によるＮ型ダブルゲート構造に負のゲート電圧を印加することにより、多くのキャリアに圧力が加わり、電子の例では、図４に示すように、正に帯電したイオンを残して界面から移動する。負のゲート電圧を印加することにより、チャネルが部分的に激減する。チャネルは完全には開放していないし、完全にはピンチオフ状態でない。チャネルの途中で、多くのキャリアが、本例では電子が、ドーパントドナーに提供され、存在している。
【００３８】
充分なゲート動作の場合、即ち、印加されるゲート電圧が充分な負の振幅を有する場合に説明する例では、ゲート電圧はピンチオフ電圧に等しく、チャネルはピンチオフされる。これは、図５に示している。チャネルには多くのキャリアが存在せず、電流はナノ構造１１を流れることができない。
【００３９】
したがって、ＤＧナノＰＯＦＥＴは、チャネル、例えばシリコンチャネルを形成するナノ構造１１とゲート電極１６，１７との間に存在する絶縁体１４，１５が存在することを除いて、従来のＪＦＥＴ（下記の文献を参照：W. Shockley, Proc. IRE, 40, p.1365, (1952)）として動作する。絶縁体１４，１５は、過度のゲートリークを避けるために存在する。
【００４０】
本発明の実施形態による、ＤＧナノＰＯＦＥＴ１０の静電気学は次の通りである。
【００４１】
下記の式で表されるポアソン方程式を解くことから計算を始める。
【００４２】
【数１】
【００４３】
ここで、Ｅは電場、φは静電ポテンシャルであり、下記のように構成されるチャネル内の電荷密度ρを考慮に入れる。
【００４４】
チャネル内の電荷密度ρについては、階段状の(abrupt)空乏近似を仮定する。つまり、電荷密度は下記の式で与えられる。
【００４５】
【数２】
【００４６】
ここで、ｄは空乏層の厚さ、ｔは検討しているダブルゲートナノＰＯＦＥＴ１０の厚さ、ＮＤ＋はドーパント濃度、例えばイオン化したドナーの数である。
【００４７】
ナノ構造内部の静電ポテンシャルプロファイルについて、下記の微分方程式が得られる。
【００４８】
【数３】
【００４９】
その結果、静電ポテンシャルについて下記の一般式が得られる。
【００５０】
【数４】
【００５１】
係数Ａ、Ｂ、Ｃ及びＤは、下記のような通常の境界条件を課すことによって決定する。
【００５２】
【数５】
【００５３】
誘電体、例えば酸化物では、ポアソン方程式は下記の式のようになる。
【００５４】
【数６】
【００５５】
誘電体中の静電ポテンシャルについては、下記の一般式に従う。
【００５６】
【数７】
【００５７】
また、下記のような、満たすべき他の境界条件が存在する。
【００５８】
【数８】
【００５９】
誘電体の静電ポテンシャルは、下記の境界条件を用いてゲート静電ポテンシャルと結びつけることができる。
【００６０】
【数９】
【００６１】
すべての境界条件を組み合わせることにより、ゲート静電ポテンシャルと空乏層幅ｄとの間の関係を見出すことができる。
【００６２】
【数１０】
【００６３】
この式を空乏層幅ｄについて解くことができる。
【００６４】
【数１１】
【００６５】
ゲートオールアラウンドナノワイヤＦＥＴを流れる電流と、本発明の実施形態によるＤＧナノＰＯＦＥＴを流れる電流とを比較した場合、ドレイン電圧Ｖｄを有するナノワイヤピンチオフＦＥＴについて、次のことがわかる。つまり、ドレイン電圧Ｖｄを有するナノワイヤピンチオフＦＥＴについて、下記の式が成立する。
【００６６】
【数１２】
【００６７】
ここで、α＝ｅＮＤ／４ε、γ＝α＋βｌｎ｛（Ｒ＋ｔｏｘ）／Ｒ｝、β＝ｅＮＤ／２εｏｘであり、ＬはナノワイヤＦＥＴの長さ、Ｒは半径、ＷはランベルトのＷ関数であって関数ｚ＝ｗｅｗの逆関数であり（下記文献を参照：F. Chapeau-Blondeau et al., Numerical evaluation of the Lambert W-function and Application to Generation or Genrealized Gaussian Noise with Exponent 1/2, IEEE Trans. Signal Processing, (2002) pp.2160-2165）、μｎは電子の移動度である。この式は、電流がナノワイヤの移動度及びドナーのドーピング密度に比例することを示す。
【００６８】
本発明の実施形態によるＤＧナノＰＯＦＥＴについて、電流は下記の式で表される。
【００６９】
【数１３】
【００７０】
ここで、Ｗは幅、Ｌは長さ、δ＝ｔｏｘε／εｏｘ、β＝２ε／ｅＮＤ＋である。したがって、電流Ｉは、ナノ構造の幅Ｗに比例する。この式は、本発明の実施形態において、電流が、ナノ構造の移動度、ドナードーピング密度及びナノ構造１１の幅に比例することを示す。
【００７１】
本発明の実施形態によるＤＧナノＰＯＦＥＴ内のピンチオフゲート電圧は、例えばドーピングレベル、膜厚等のデバイスパラメータに依存する。空乏層の厚さｄと、印加するゲート電圧との間の関係は、下記の式で与えられる。
【００７２】
【数１４】
【００７３】
好適なゲート電圧をゲート電極１６、１７のそれぞれに印加することによって生じる空乏層が、厚さｄ＝ｔ／２を有する場合、完全なピンチオフが達成される。
【００７４】
【数１５】
【００７５】
ピンチオフゲート電圧は基板の厚さｔによって決定するが、これと同時に、ＦＥＴの体積又は断面積の大きさを、ナノ構造１１の幅Ｗを変化させることによって変えることができることは、本発明の実施形態の利点である。したがって、かかるＤＧナノＰＯＦＥＴ１０によって、より大きい電流を運搬することができ、さらに、制限されたピンチオフゲート電圧を有する。
【００７６】
本発明は、図面及び上記説明において、詳細に図説し説明してきたが、かかる図面及び説明は、例示的であり、限定的でないと考えるべきである。本発明は、開示した実施形態に限定されることはない。
【００７７】
開示した実施形態の他のバリエーションは、請求項に係る発明を実施する際に、図面、明細書及び添付の請求項の研究から、当業者に理解され、当業者に影響を受けるであろう。請求項において、用語「備える、含む(comprising)」は、他のエレメントまたはステップを除外せず、不定冠詞（"a"又は"an"）は、複数を除外しない。単一のプロセッサ又は他のユニットは、請求項で引用されるいくつかの事項の機能を果たすことができる。特定の測定値が互いに異なる従属請求項で引用されているという単なる事実は、これらの測定値の組み合わせを使用して利益をもたらすことができない、ということを示すものではない。コンピュータプログラムは、好適な媒質、例えば他のハードウェアと一緒に、或いは、それの一部として供給された光ストレージメディア又はソリッドステートメディアに記録／分配することができるが、他の形態、例えばインターネット又は他の有線若しくは無線の通信システムを介して分配してもよい。請求項での任意の参照符号は、技術的範囲を制限するものとして解釈すべきでない。
【００７８】
以上の説明は、本発明の特定の実施形態を詳細に説明する。しかしながら、以上の説明が文章でいかに詳細になされようとも、本発明は多くの方法で実践できることが理解されるであろう。本発明の特定の特徴又は態様を説明する際の特定の用語の使用は、その用語が本明細書で再定義され、その用語が関連する本発明の特徴又は態様のいずれかの特性を含むように制限されることを意味する、とすべきでないことに留意する必要がある。
【特許請求の範囲】
【請求項１】
少なくとも１つのナノ構造を備えた電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）であって、少なくとも、
２つの主面（１２，１３）を有する、均一にドープされたビーム形状のナノ構造（１１）と、
ナノ構造（１１）の両方の主面（１２，１３）に設けられたゲート電極（１６，１７）と、
ナノ構造（１１）の各主面（１２，１３）とゲート電極（１６，１７）との間の、ダブルゲートナノ構造ピンチオフＦＥＴを形成するための絶縁層（１４，１５）とを備えたデバイス。
【請求項２】
絶縁層（１４，１５）は、ゲート電極（１６，１７）がナノ構造（１１）と直接接触しないように、ナノ構造（１１）を少なくとも部分的に覆う、請求項１に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）
【請求項３】
ナノ構造（１１）は、均一にドープされたナノ構造である、請求項１又は２に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）
【請求項４】
ナノ構造（１１）は、半導体材料で作成された、請求項１〜３のいずれか１項に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【請求項５】
絶縁層（１４，１５）は、酸化物層である、請求項１〜４のいずれか１項に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【請求項６】
ゲート電極（１６，１７）は、３以上５以下の仕事関数を有する導電性材料で作成された、請求項１〜５のいずれか１項に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【請求項７】
ナノ構造（１１）は、第１長さ（Ｌ）、幅（Ｗ）及び厚さ（ｔ）を有する、請求項１〜６のいずれか１項に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【請求項８】
ゲート電極（１６，１７）は、ナノ構造（１１）の第１長さ（Ｌ）と同じ方向に第２長さ（ＬＧ）を有し、該第２長さ（ＬＧ）は、第１長さ（Ｌ）以下の大きさである、請求項７に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【請求項９】
絶縁層（１４，１５）は、第２長さ（ＬＧ）と同じ方向に第３長さ（ＬＩ）を有し、該第３長さ（ＬＩ）は、第２長さ（ＬＧ）以上の大きさである、請求項８に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【請求項１】
少なくとも１つのナノ構造を備えた電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）であって、少なくとも、
２つの主面（１２，１３）を有する、均一にドープされたビーム形状のナノ構造（１１）と、
ナノ構造（１１）の両方の主面（１２，１３）に設けられたゲート電極（１６，１７）と、
ナノ構造（１１）の各主面（１２，１３）とゲート電極（１６，１７）との間の、ダブルゲートナノ構造ピンチオフＦＥＴを形成するための絶縁層（１４，１５）とを備えたデバイス。
【請求項２】
絶縁層（１４，１５）は、ゲート電極（１６，１７）がナノ構造（１１）と直接接触しないように、ナノ構造（１１）を少なくとも部分的に覆う、請求項１に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）
【請求項３】
ナノ構造（１１）は、均一にドープされたナノ構造である、請求項１又は２に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）
【請求項４】
ナノ構造（１１）は、半導体材料で作成された、請求項１〜３のいずれか１項に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【請求項５】
絶縁層（１４，１５）は、酸化物層である、請求項１〜４のいずれか１項に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【請求項６】
ゲート電極（１６，１７）は、３以上５以下の仕事関数を有する導電性材料で作成された、請求項１〜５のいずれか１項に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【請求項７】
ナノ構造（１１）は、第１長さ（Ｌ）、幅（Ｗ）及び厚さ（ｔ）を有する、請求項１〜６のいずれか１項に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【請求項８】
ゲート電極（１６，１７）は、ナノ構造（１１）の第１長さ（Ｌ）と同じ方向に第２長さ（ＬＧ）を有し、該第２長さ（ＬＧ）は、第１長さ（Ｌ）以下の大きさである、請求項７に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【請求項９】
絶縁層（１４，１５）は、第２長さ（ＬＧ）と同じ方向に第３長さ（ＬＩ）を有し、該第３長さ（ＬＩ）は、第２長さ（ＬＧ）以上の大きさである、請求項８に記載の電界効果トランジスタ（ＦＥＴ）半導体デバイス（１０）。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公表番号】特表２０１３−５１５３５９（Ｐ２０１３−５１５３５９Ａ）
【公表日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１２−５４５１０１（Ｐ２０１２−５４５１０１）
【出願日】平成２１年１２月２１日（２００９．１２．２１）
【国際出願番号】ＰＣＴ／ＥＰ２００９／０６７６４８
【国際公開番号】ＷＯ２０１１／０７６２４５
【国際公開日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【Ｆターム（参考）】
【公表日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２１年１２月２１日（２００９．１２．２１）
【国際出願番号】ＰＣＴ／ＥＰ２００９／０６７６４８
【国際公開番号】ＷＯ２０１１／０７６２４５
【国際公開日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【Ｆターム（参考）】
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