【課題】 比較的安価に製造が可能で且つ色収差が実質的に発生することのない位相シフタ。
【解決手段】 位相シフタ（１）は、第１の格子ピッチ（ｐ）を有する一群の反射型回折格子（１０）と、これらの一群の反射型回折格子の中に形成されて第１の格子ピッチと異なる第２の格子ピッチ（ｐ’）を有する１つの反射型回折格子（１１）とを備えている。第２の格子ピッチは第１の格子ピッチの約半分に設定され、回折格子はブレーズド格子である。また、位相シフタは、たとえばレプリカ生成技術により形成されている。 （もっと読む）

シリコンゲルマニウム層の形成を必要としないで、高速性のシリコンオンインシュレータ（ＳＯＩ）とストレインドシリコン技術を備えた半導体デバイスが提供される。圧縮材料（２２）層はＳＯＩ半導体基板（２０）に形成され、上部のシリコン層（２１）の歪みをもたらす。圧縮材料層には、酸窒化シリコン、リン、窒化シリコン、及びホウ素／リンドープの石英ガラスが含まれる。
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【課題】本発明の目的は、特性に優れる無機物膜を形成し得る成膜方法、かかる成膜方法により形成された無機物膜、この無機物膜を備える電子部品および電子機器を提供すること。
【解決手段】本発明の成膜方法は、基材５上に、無機物膜８の構成材料である膜材料８１’と膜材料以外の部分とで構成される化合物を膜材料前駆体８０として用いて、化学的気相成膜法により無機物膜８を形成する成膜方法であり、膜材料前駆体８０を収納した収納部７と、基材５とを空間を介して対向させた状態で、膜材料前駆体８０をガス状またはミスト状として、基材５に向かって供給し、前記空間において、ガス状またはミスト状の膜材料前駆体８１を加熱して、基材５に到達する前に、その少なくとも一部を熱分解させて、膜材料以外の部分を分解・除去することにより、膜材料８１’を前記基材に到達させて無機物膜８を形成させるものである。 （もっと読む）

アクティブマトリクスアレー装置は、行列状の装置素子の配列を有する。各行導体（10）は、細長い行ライン（10a）と、該行ラインから延伸する複数の突出部（10b）とを有し、各突出部（10b）は、それぞれの装置素子の薄膜トランジスタ（11）のゲート導体を定形する部分を有する。装置は、少なくとも前記行ライン（10a）と平行な軸の周囲で変形できるように適合され、各ゲート突出部の前記部分は、前記行ライン方向に対して非垂直な方向に延伸する。この非垂直な方向により、装置の変形によって生じるTFT特性の変化が抑制される。
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電界効果トランジスタは、５０ｎｍ以下の膜厚を有し、０℃以上で強磁性を示すＢａ系Ｍｎ酸化物からなる強磁性層と、誘電体または強誘電体からなる誘電体層とが接合されてなっている。これにより、０℃以上で、磁性、電気輸送特性および／または磁気抵抗効果を制御することができる。
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本発明は、特に、ＳＯＩ技術およびサリサイド技術により、ダブルゲート・トランジスタ（１０）として生成される、電界効果トランジスタ（１０）に関する。トランジスタ（１０）は、５ボルトよりも高いまたは９ボルトよりもさらに高いターンオン電圧に適し、非常に小さなチップ表面のみを必要とする。トランジスタ（１０）は基板領域（１４）を有する。基板領域（１４）は、２つの電極領域（１６、１８）と、２つの電気的に絶縁性の絶縁層（１００、１０２）であって、基板領域（１４）の対向する面に配置され、制御領域（２０、２２）に隣接する、絶縁層と、少なくとも１つの電気的に絶縁性の領域（１２、１１０）と、導電性の接続領域（２８）、または、１つの電極領域（１６）と該基板領域（１４）との間の導電性の接続領域の部分（２３０）とに囲まれる。
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分離トレンチ（２０９）をウェハ（２０１）に形成するプロセスである。このプロセスでは、（例えば、異方性堆積法により）第１誘電体材料（３０７）をトレンチ（２０９）の中に堆積させ、次に第２誘電体材料（３０９）を（例えば、異方性堆積法により）トレンチ（２０９）内の第１誘電体材料（３０７）を覆うように堆積させる。第３材料（５０１）をトレンチ（２０９）内に、かつ第２誘電体材料（３０９）の上に堆積させる。第２材料（３０９）及び第３材料（５０１）の内の一方の材料は、他方の材料をエッチングしないように選択的にエッチングすることができる。一の例では、第１材料（３０７）は第２材料（３０９）よりも小さい誘電率を有する。
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本発明はトランジスターデバイスのチャネル領域の絶縁基板上に形成される金属薄膜あるいは複合金属層が含まれるデプレッションあるいはエンハンスメントモードの金属トランジスターに関する。

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【課題】 カーボン・ナノチューブ電界効果トランジスタと、カーボン・ナノチューブ電界効果トランジスタのアレイと、デバイス構造体とを製造するための方法、及び、該方法によって形成されたデバイス構造体のアレイを提供する。
【解決手段】 本方法は、ゲート電極層と、各々がソース／ドレイン・コンタクトと電気的に結合された触媒パッドとを含む積層構造体を形成することを含む。ゲート電極層は多数のゲート電極に分割され、少なくとも１つの半導体カーボン・ナノチューブが、化学気相堆積プロセスによって触媒パッドの各々の上に合成される。完成したデバイス構造体は、ゲート誘電体によって覆われた側壁を有するゲート電極と、該ゲート電極の該側壁に隣接する少なくとも１つの半導体カーボン・ナノチューブとを含む。ソース／ドレイン・コンタクトを半導体カーボン・ナノチューブの両端と電気的に結合することによって、デバイス構造体が完成する。多数のデバイス構造体は、メモリ回路又は論理回路のいずれかとして構成することができる。 （もっと読む）

非重合化合物と流体担体の混合物を得ることによって基板上に非重合化合物の薄膜をコーティングする方法。この混合物（１）は次いで、非重合化合物および流体担体の実質的に全部をガス状に転換するのに十分な内部温度を有する加熱された蒸発ボックス（７）の内部につぎ込まれる。非重合化合物と流体担体は次いで、蒸発ボックス内の出口スリット（８）を介して蒸発ボックスから取り出される。非重合化合物が凝縮する基板が、出口スリットに隣接して、真空状態に維持されている。基板（１０）は、たとえばウェブ・ローラ上を移動し、それによって非重合化合物の連続的なコーティングを基板にコーティングするのが可能になる。

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半導体装置基板上に貫通誘電体層を形成するステップと、貫通誘電体層の上部にトレンチ誘電体層を形成するステップと、貫通誘電体層を露出させるため、トレンチ誘電体層を貫通する溝を形成するステップと、基板を露出させるため、前記溝内の貫通誘電体層に貫通孔を形成するステップと、溝内および前記貫通孔内に半導体材料を形成するステップと、を有する方法を示した。装置基板と、該装置基板の表面に形成された誘電体層と、誘電体層上に形成された、装置基板と相間する結晶構造を有する装置基部と、を有する装置を示した。
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本発明の課題は、機械的応力に対し良好な耐性をもち、その製造が公知の従来技術よりも煩雑でない縦型ナノトランジスタを提供することである。本発明によればこの課題は、以下の特徴を備えた縦型ナノトランジスタによって解決される。すなわちソースコンタクトと、ドレインコンタクトと、ゲート領域と、ソースコンタクトとドレインコンタクトの間に配置され半導体特性をもつ円筒状のチャネル領域が設けられており、この円筒状チャネル領域は絶縁性フレキシブル基板に埋め込まれており、この領域は、ゲート領域とチャネル領域上部が同軸構造を成すよう、フレキシブル基板上およびチャネル領域上部の金属層により形成されたゲート領域により取り囲まれている。さらにソースコンタクトと半導体特性をもつチャネル領域とドレインコンタクトは縦方向に配置されていて、ソースコンタクトとドレインコンタクトと半導体特性をもつチャネル領域に対向するゲート領域と、基板の上側および下側は電気的に絶縁性の部材を有している。メモリ装置は多数のこの種の縦型ナノトランジスタから成る。本発明はこの種のトランジスタの製造方法にも関する。
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有機半導体として有用であるアセン−チオフェン化合物が開示されている。有機薄膜トランジスタ中の半導体層として本化合物を用いた時、本化合物は、ペンタセンに匹敵する電荷キャリア移動度および電流オン／オフ比のようなデバイス特性を示す。本発明の少なくとも１種の化合物を含む半導体デバイスならびに薄膜トランジスタまたはトランジスタアレーおよびエレクトロルミネセントランプなどの半導体デバイスを含む物品も記載されている。
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ゲート電極と、ゲート誘電体と、ソースおよびドレイン電極と、半導体層とを含む薄膜トランジスタを提供する工程と、封止材料をアパーチャマスクのパターンを通して前記半導体層の少なくとも一部の上に蒸着する工程とを含む、薄膜トランジスタの封止方法。
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集積化した金属珪化物トランジスタゲート電極を有するトランジスタを半導体アセンブリ内に形成する方法を提供する。トランジスタゲートは部分的に、金属を溝内に存在させた状態でエピタキシャルシリコンと反応させることにより製造する。前記溝内で前記金属珪化物上にトランジスタゲート分離キャップ層を形成する。任意ではあるが溝スペーサを設けて所定の製造処理の臨界的な寸法上の制約を低減させ、従って、形状寸法が臨界的な寸法よりも小さいトランジスタを形成しうるようにすることができる。
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【課題】 電子特性が向上した分子層を有する電子デバイスを提供すること。
【解決手段】 電子デバイスは、ソース領域およびドレイン領域と、ソース領域およびドレイン領域に隣接して配置され、少なくとも１つの共役分子を含む自己組織化単分子層と、自己組織化単分子層に隣接した導電性基板と、を含む。 （もっと読む）

【課題】 より優れたソフトエラー耐性を有するＳＯＩ基板を用いた高信頼性のＣＭＯＳ・ＳＲＡＭセルを備える半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 ＳＯＩ基板の表面半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極の両側の表面半導体層に形成された第１導電型ソース／ドレイン領域とから構成される半導体装置であって、前記第１導電型ソース／ドレイン領域の双方又は一方に接して第２導電型引出拡散層が形成され、少なくとも前記第１導電型ソース／ドレイン領域上から第２導電型引出拡散層上にわたってシリサイド層が形成されており、シリサイド層に接地電位が与えられてなる半導体装置。 （もっと読む）