【課題】フローティング構造を有するＭＯＳ型トランジスタにおいて、バイポーラ動作時の増幅率を向上できる半導体装置を提供する。
【解決手段】本発明の半導体装置１は、基板１００上に形成された素子分離領域３によって互いに区分された複数の活性領域２と、それぞれの前記活性領域２内に形成された、ソース拡散層１４９ｂ又はドレイン拡散層１４９ａとなる二つの不純物拡散層と、前記不純物拡散層同士の間においてゲート絶縁膜１２５を介して前記活性領域２に接し、かつ、ゲート長方向に互いに絶縁膜１３６を介して隣接するように配置された第一のゲート電極１１０および第二のゲート電極１２０と、を採用する。 （もっと読む）

【課題】高耐圧と低オン抵抗を両立する高耐圧半導体装置及びその製造方法を提供する。
【解決手段】第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面領域に高濃度の第２導電型であるｎ型で形成された高濃度拡散層３１０を有し、半導体基板１００の表面から高深度領域まで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成する。 （もっと読む）

【課題】半導体層の界面に生じるダングリングボンドをフッ素で終端することで、界面準位を低減することができ、また、低熱履歴のプロセスでも活性領域のみへ効率よくフッ素を導入することができる半導体基板を提供する。
【解決手段】フッ素拡散防止膜６と該フッ素拡散防止膜６上に形成されたフッ素を含有するシリコン酸化膜７からなる絶縁層９と、前記絶縁層９上に形成された半導体層８と、を含み、前記半導体層８とフッ素を含有する前記シリコン酸化膜７とが接触していることを特徴とする。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】半導体基板上に容易なプロセスにより、微細で、高速なＳＯＩ構造の縦型のＭＩＳＦＥＴを得ること。
【解決手段】半導体基板1上に酸化膜2を介して、下部に配線層3を有する自己整合の横及び縦方向エピタキシャル半導体層からなる凸状構造の半導体層6が設けられ、凸状構造の半導体層6は素子分離領域埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。凸状構造の半導体層6の上部には高濃度及び低濃度ドレイン領域10、9が設けられ、下部には高濃度及び低濃度ソース領域7、8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられ、高濃度ドレイン領域10、下層配線3を介した高濃度ソース領域7及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている自己整合連続縦横エピタキシャル成長法によるＭＩＳＦＥＴ。 （もっと読む）

【課題】酸化ケイ素膜からなるゲート絶縁膜の形成時に適用する紫外線照射による樹脂基板等の変色や変形を生じさせない、半導体装置製造方法を提供する。
【解決手段】基材１０上にポリシリコン半導体薄膜１３を形成する工程と、ポリシリコン半導体薄膜１３にチャネル、ソース拡散及びドレイン拡散の各領域を形成する工程と、ポリシリコン半導体薄膜１３上に絶縁膜前駆体１４’を形成する工程と、絶縁膜前駆体１４’に紫外線２７照射をする工程と、ポリシリコン半導体薄膜１３及び絶縁膜１４からなる積層構造物をアイランド化する工程と、アイランド化した積層構造物の側壁部分１７を絶縁性物質１６で覆う工程と、絶縁膜１４上にゲート電極１５ｇを形成するとともに、絶縁膜１４に形成したコンタクトホール２６を介してソース拡散領域１３ｓ及びドレイン拡散領域１３ｄに接続するソース電極１５ｓ及びドレイン電極１５ｄを形成する工程と、を有する。 （もっと読む）

【課題】
反応性の単分子膜で被覆したシリコンナノ微粒子を用いたシリコンペーストを選択的に塗布し、レーザー照射することにより、単分子膜を分解除去し、微粒子から再結晶化されたポリシリコン薄膜を用いてＴＦＴを形成することを特徴とする。
【課題を解決するための手段】
表面に共有結合した第１の反応性官能基を含む有機膜で被われたシリコン微粒子と、表面に共有結合した第２の反応性官能基を含む有機膜で被われたシリコン微粒子を有機溶媒中で混合して第１のシリコン微粒子ペーストを作成する工程と、
前記シリコン微粒子ペーストを基板表面に塗布する工程と、
硬化する工程と、
真空中または不活性ガス雰囲気中でレーザー照射してポリシリコン化する工程により、ｎ（またはｐ）型のポリシリコン薄膜を製造する。
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【課題】高いしきい値電圧と大きい動作電流とを両立した電界効果トランジスタを提供すること。
【解決手段】基板と、前記基板上に形成され、窒化物系化合物半導体からなり、チャネル層を含む半導体層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層上において前記ゲート電極を挟むように配置されたソース電極およびドレイン電極と、を備え、前記チャネル層の表面の、少なくとも前記ゲート電極直下の領域が、窒素極性の表面を含む。 （もっと読む）

【課題】アルミニウム合金膜と透明電極が直接コンタクトすることを可能とし、バリアメタルの省略を可能にするアルミニウム合金膜を用いた表示デバイスとその製造技術を提供する。
【解決手段】基板上に配置された薄膜トランジスタと、透明電極によって形成された透明導電膜、および、これら薄膜トランジスタと透明導電膜を電気的に接続するアルミニウム合金膜を有し、該アルミニウム合金膜と前記透明導電膜の界面には該アルミニウム合金の酸化皮膜が形成されており、該酸化皮膜の膜厚が１〜１０ｎｍで、該酸化皮膜中の酸素含有量が４４原子％以下である表示デバイスとその製法を開示する。 （もっと読む）

【課題】ＧＩＤＬ電流が発生することを抑制する。
【解決手段】第２導電型高濃度不純物層１７０は、素子形成領域１１０に形成されており、ソース及びドレインとして機能する。第２導電型低濃度不純物層１６０は、第２導電型高濃度不純物層１７０それぞれの周囲に設けられている。第２導電型低濃度不純物層１６０は、第２導電型高濃度不純物層１７０を深さ方向及びチャネル長方向に拡張し、第２導電型高濃度不純物層１７０より不純物濃度が低濃度である。第２導電型低濃度不純物層１６０は、少なくとも一部がゲート電極１４０及びゲート絶縁膜１８０の下に位置している。そしてゲート絶縁膜１８０は、第２導電型低濃度不純物層１６０上に位置する部分に傾斜部１８２を有している。傾斜部１８２は、ゲート電極１４０の中央部側から側面に向かうにつれて、変局点がないように膜厚が連続的に厚くなっている。 （もっと読む）

【課題】耐圧性が高い電界効果トランジスタを提供すること。
【解決手段】ｐ型の導電型を有する基板と、前記基板上に形成された高抵抗層と、前記高抵抗層上に形成され、ｐ型の導電型を有するｐ型半導体層を前記基板側に配置したリサーフ構造を有する半導体動作層と、前記半導体動作層上に形成されたソース電極、ドレイン電極、およびゲート電極と、を備える。好ましくは、前記リサーフ構造は、前記ｐ型半導体層上に形成されたｎ型の導電型を有するリサーフ層を備える。また、好ましくは、前記リサーフ構造は、前記ｐ型半導体層上に形成されたアンドープのキャリア走行層と、前記キャリア走行層上に形成され該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とを備える。 （もっと読む）

【課題】短チャネル効果を抑制すると共に、Ｖ_ｔｈ値を制御することができる部分空乏型ＳＯＩ−ＭＯＳＦＥＴを、1チップ内に少なくとも１個含んだ半導体装置及びその製造方法を提供する。
【解決手段】絶縁層４上に設けられた半導体層５に、第１導電型の不純物１を含むソース及びドレインを有する半導体装置の製造方法であって、第２導電型の不純物２を、半導体層５の深い部分に導入してパンチスルーストッパー領域７を形成すると同時に、半導体層５の浅い部分に導入して第１の閾値領域８を形成する工程と、第１導電型の不純物１を、第２導電型の不純物２が導入された半導体層５の浅い部分に導入して第１の閾値領域８の少なくとも一部に第２の閾値領域９を形成する工程と、を含むことを特徴とした。 （もっと読む）

【課題】製造工程の増加を伴うことなく寄生ＭＯＳの形成を抑制できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ＢＯＸ層３と、ＢＯＸ層３上に形成されたＳＯＩ層４と、ＢＯＸ層３上に形成されたＬＯＣＯＳ層７と、ＳＯＩ層４のうちの、ＬＯＣＯＳ層７により平面視で囲まれている領域（即ち、素子領域）に形成された部分空乏型のＳＯＩ−ＭＯＳＦＥＴ１０と、を備える。ＬＯＣＯＳ層７の厚さは、ＳＯＩ層４の厚さの２．３倍以上、２．７倍以下である。 （もっと読む）

イオン注入方法において、基板がプロセスゾーン内に設置され、イオンが、イオン注入した領域を形成するために基板のある領域中へと注入される。多孔質キャッピング層が、イオン注入した領域上に堆積される。基板がアニールされ、アニーリングプロセス中にイオン注入した領域の上に重なる多孔質キャッピング層のうちの少なくとも８０％を蒸発させる。中間製品は、基板と、基板上の複数のイオン注入領域と、イオン注入領域を覆う多孔質キャッピング層とを備える。
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【課題】レーザー光の照射による単結晶半導体層の端部からの膜剥がれを抑制した、ＳＯＩ基板の作製方法及び半導体装置の作製方法を提供する。
【解決手段】加速されたイオンを単結晶半導体基板に照射することによって、単結晶半導体基板中に脆化領域を形成し、絶縁層を介して単結晶半導体基板とベース基板とを貼り合わせ、脆化領域において単結晶半導体基板を分離してベース基板上に絶縁層を介して単結晶半導体層を形成し、単結晶半導体層の端部を除去し、端部を除去した単結晶半導体層の表面にレーザー光を照射する。 （もっと読む）

【解決手段】
トランジスタのドーパントプロファイルは、その場で(in situ)ドープされた歪誘起半導体合金に基いて得ることができ、段階的なドーパント濃度が高さ方向に沿って確立され得る。その結果、半導体合金をチャネル領域にごく近接して位置させることができ、それにより全体的な歪誘起効果を高めることができる一方で、最終的に得られるドーパントプロファイルについて過度に妥協しなくてよい。更に、半導体合金を選択的に成長させるのに先立ち追加的な注入種が組み込まれてよく、それにより内部歪の注入誘起緩和を回避することができる。 （もっと読む）

【課題】コレクタ−エミッタ間の高耐圧化を可能とした半導体装置および半導体装置の製造方法を提供する。
【解決手段】高耐圧横型絶縁ゲート型バイポーラトランジスタにおいて、前記バッファ領域１１３が、前記ＳＯＩ層１０３の表面から前記埋め込み酸化膜１０２の表面まで達し、前記バッファ領域１１３の底面近傍における当該バッファ領域１１３と前記ドリフト領域１０４との界面が、前記バッファ領域１１３の表面近傍における前記界面に対して同等の位置か、ボディ領域１０５側の位置に形成されることを特徴とする高耐圧横型絶縁ゲート型バイポーラトランジスタを提供する。当該構成により、バッファ領域１１３の底面近傍で発生する電界集中が緩和されることとなるため、コレクタ−エミッタ間の耐圧を更に高くすることが可能となる。 （もっと読む）

【課題】表示領域の周辺にＣＭＯＳＴＦＴ用いて駆動回路を形成した表示装置において、ＣＭＯＳＴＦＴを構成するＰＭＯＳＴＦＴの特性を安定化させる。
【解決手段】ＣＭＯＳＴＦＴにおける右側のＰＭＯＳＴＦＴにおいて、Ｎ型のチャネル領域８とチャネル幅方向周辺にＰ型領域７ｂが形成されている。Ｐ型であるソース領域１４において、第１のＮ型領域１２ｂをチャネル領域のＰ型領域７ｂに接して形成し、第１のＮ型領域１２ｂに接してそれよりも不純物密度の大きい第２のＮ型領域１１ａを形成する。第１および第２のＮ型領域とＰ型であるソース領域１４に形成されるＰＮ接合によってチャネル部周辺のＰ型領域７ｂを通過する電流を抑制し、ＰＭＯＳＴＦＴの特性を安定化する。 （もっと読む）

【課題】工程数を増加させることなくポリシリコン半導体薄膜のレーザー活性化を均一に行うことができ且つレーザー活性化時の汚染が防止されたポリシリコン半導体薄膜を有する半導体装置の製造方法を提供する。
【解決手段】基材１０上にポリシリコン半導体薄膜１３を形成する工程と、ポリシリコン半導体薄膜１３（２１ｐ）にチャネル領域１３ｃ、ソース側拡散領域１３ｓ及びドレイン側拡散領域１３ｄを形成するために、ポリシリコン半導体薄膜１３（２１ｐ）上にマスク２３を形成する工程と、マスク２３の上方からイオン注入２４してポリシリコン半導体薄膜１３（２１ｐ）にソース側拡散領域１３ｓ及びドレイン側拡散領域１３ｄを形成する工程と、マスク２３を除去する工程と、マスク２３を除去したポリシリコン半導体薄膜１３（２１ｐ）上にシリコン薄膜２５を形成する工程と、シリコン薄膜２５の上方からレーザー２６を照射してポリシリコン半導体薄膜１３（２１ｐ）を活性化する工程とを含む。 （もっと読む）

【課題】ソース−ドレイン領域の半導体膜と走査線の下にある半導体膜とが接続されていることに起因して生じる不具合をなくすことができる、アクティブマトリクス方式のディスプレイ用薄膜トランジスタ基板を提供する。
【解決手段】基板１０側から、少なくとも、半導体膜１３、ゲート絶縁膜１４ｇ、ゲート電極１５ｇの順で設けられたＴＦＴ２０を有するアクティブマトリクス方式のディスプレイ用薄膜トランジスタ基板１において、ゲート電極１５ｇをその一部として含む走査線３１が所定の隙間Ｇを隔てて分断された導電性パターン３２と、その導電性パターン３２の下に設けられた半導体膜１３と、分断された導電性パターン３２を接続する配線膜３３とを有するように構成した。 （もっと読む）