【解決手段】
シリコン含有基板を備えた半導体デバイスを形成するための方法が提供される。１つの例示的な方法は、シリコン含有基板を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、ゲート電極を覆う応力誘起層を堆積させることと、シリコン含有基板を焼鈍してゲート電極を再結晶化することと、応力誘起層を除去することと、ゲート電極をエッチングマスクとして用いて基板内へ凹部をエッチングすることと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えている。 （もっと読む）

【課題】反射型表示装置の製造工程を大幅に簡略化する。
【解決手段】薄膜トランジスタと、薄膜トランジスタの上方に配置された絶縁層及び画素電極を有し、画素電極は、薄膜トランジスタに電気的に接続され、表面に凹凸を有し、かつ、反射機能を有し、絶縁層は、酸化珪素、窒化珪素、酸化窒化珪素及び有機性樹脂から選ばれた材料を積層した構造を有し、絶縁層の少なくとも一層はカーボン系材料及び顔料の少なくともいずれか一を含む遮光膜である表示装置とする。 （もっと読む）

【課題】ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制と共にリーク電流の低減をはかる。
【解決手段】チャネル領域を構成する第１の半導体領域１２と、第１の半導体領域１２上にゲート絶縁膜１５を介して形成されたゲート電極１６と、第１の半導体領域１２をチャネル長方向から挟んで形成された金属シリサイドからなるソース・ドレイン電極１４と、を具備してなる電界効果トランジスタであって、ソース・ドレイン電極１４は、チャネル領域の平均的な不純物濃度よりも高い不純物濃度を有し、且つチャネル領域との界面又は界面近傍に前記不純物濃度のピークを持ち、チャネル領域は、ソース・ドレイン電極との界面又は界面近傍に前記不純物濃度のピークを持つ。 （もっと読む）

【解決手段】
シリコン／ゲルマニウム合金（２５５）を備えたＰチャネルトランジスタのＰＮ接合の近傍に拡散阻害種（２５６Ａ）を組み込むことによって、拡散関連のＰＭ接合の不均一性を低減することができ、それによりデバイス安定性を高め且つ総合的なトランジスタ性能を高めることに寄与する。拡散阻害種（２５６Ａ）は炭素、窒素等の形態で提供されてよい。 （もっと読む）

【解決手段】
凹状のドレイン及びソース構造のトランジスタ（１５０）における非共形的金属シリサイド層（１５６）は、歪誘起メカニズム、ドレイン／ソース抵抗等に関して高い性能を提供することができる。このために場合によっては、シリサイド化プロセスに先立ちアモルファス化注入プロセスが実行されてよい一方で、他の場合には高融点金属（１５６）の異方的な堆積が用いられてよい。 （もっと読む）

【課題】低温での熱処理後も十分に低い電気抵抗率を示し、かつ直接接続された透明画素電極とのコンタクト抵抗が十分に低減されると共に、耐食性および耐熱性に優れた表示装置用Ａｌ合金膜を提供する。
【解決手段】表示装置の基板上で、透明導電膜と直接接続されるＡｌ合金膜であって、該Ａｌ合金膜は、Ｎｉを０．０５〜０．５原子％、Ｇｅを０．４〜１．５原子％、および希土類元素群から選ばれる少なくとも１種の元素を合計で０．０５〜０．３原子％含有すると共に、ＮｉおよびＧｅの合計量が１．７原子％以下である。 （もっと読む）

【課題】低温での熱処理を適用した場合でも十分に低い電気抵抗率を示すと共に、直接接続された透明画素電極とのコンタクト抵抗が十分に低減され、かつ耐食性に優れた表示装置用Ａｌ合金膜を提供する。
【解決手段】表示装置の基板上で、透明導電膜と直接接続されるＡｌ合金膜であって、該Ａｌ合金膜は、Ｃｏを０．０５〜０．５原子％、およびＧｅを０．２〜１．０原子％含み、かつＡｌ合金膜中のＣｏ量とＧｅ量が下記式（１）を満たすことを特徴とする表示装置用Ａｌ合金膜。
［Ｇｅ］≧−０．２５×［Ｃｏ］＋０．２ …（１）
（式（１）中、［Ｇｅ］はＡｌ合金膜中のＧｅ量（原子％）、［Ｃｏ］はＡｌ合金膜中のＣｏ量（原子％）を示す） （もっと読む）

【課題】寄生トランジスタによる異常リークの発生を抑制し、正常な電気特性を得ることが可能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ボロンイオンが導入されたシリコン基板にＬＯＣＯＳ酸化膜２を形成し、この酸化膜２の内側に位置するアクティブ領域１ａにおけるチャネル形成領域を含む端部にボロンイオンを注入することにより、アクティブ領域１ａにおける前記端部にＰ型不純物拡散層３を形成し、シリコン基板のアクティブ領域１ａ上にゲート絶縁膜を形成し、Ｐ型不純物拡散層３及びアクティブ領域１ａの上にゲート絶縁膜を介してゲート電極６を形成し、ＬＯＣＯＳ酸化膜２及びゲート電極６をマスクとして不純物をイオン注入することにより、アクティブ領域にソース・ドレイン領域の拡散層７を形成することを特徴とする。 （もっと読む）

【課題】デバイスの性能や信頼性を低下させることなく、注入した不純物を熱処理することができる半導体装置の製造方法を提供する。
【解決手段】下地層であるｐＧａＮ層１０３に形成された注入領域１０４’上に、ＧａＮのバンドギャップエネルギーよりも小さいバンドギャップエネルギーを有する物質よりなる光吸収膜Ｔ１を形成し、この状態で基板１０１上面から赤外光や赤色光など、ｐＧａＮ層１０３のバンドギャップエネルギーよりも小さいエネルギーの所定光を用いてアニールを行う。ｐＧａＮ層１０３と比較して光吸収膜Ｔ１の方がアニールで使用される光の吸収係数が大きいため、光吸収膜Ｔ１直下もしくは近傍の領域（注入領域１０４’）を選択的に熱処理することが可能となる。 （もっと読む）

【課題】静電気による帯電を防止し、素子破壊による不良発生を低減させることができる薄膜トランジスタ基板及びその製造方法を提供する。
【解決手段】薄膜トランジスタ基板１を製造する各処理工程に長尺プラスチック基板１０をロール・ツー・ロールで供給、巻き取りを行いながらその長尺プラスチック基板１０の一方の面Ｓ１に薄膜トランジスタ５０を形成する薄膜トランジスタ基板１の製造方法であって、少なくとも長尺プラスチック基板１０の一方の面Ｓ１に薄膜トランジスタ５０を形成する前に、長尺プラスチック基板１０の他方の面Ｓ２の全面に導電膜２を形成する。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になる第１の導電層６の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】トランジスタの特性が設計特性から離れることを抑制できる半導体装置を提供する。
【解決手段】この半導体装置は、チャネル形成領域１８０上に位置するゲート絶縁膜１３０及びゲート電極１４０と、トランジスタのソース及びドレインとして機能する２つの第２導電型高濃度不純物層１７０と、第２導電型高濃度不純物層１７０それぞれの周囲に設けられ、第２導電型高濃度不純物層１７０を深さ方向及びチャネル長方向に拡張し、第２導電型高濃度不純物層１７０より低濃度である２つの第２導電型低濃度不純物層１６０と、第２導電型低濃度不純物層１６０より下に位置し、素子分離膜１２０の下方を介してチャネル形成領域１８０の下方から素子分離膜１２０の外側まで延伸し、半導体層１００より高濃度の第１導電型埋込層１９０を備える。 （もっと読む）

可撓性基板上に、自己整合シリコン薄膜トランジスタを製造するシステム及び方法。前記システム及び方法は、高いパフォーマンスのトランジスタを製造するために、精密さ、レゾリューション、レジストレーションが達成されるよう、レーザアニール、エッチング技術、レーザドーピングを全て低温度で行いつつ、化学気相堆積、プラズマエンハンスト気相堆積、プリント、コーティング、及び他の堆積処理といった堆積処理を組み込むとともに組み合わせている。そのようなＴＦＴはディスプレイ、パッケージング、ラベリング等に使用できる。
（もっと読む）

【課題】ボイドのでき易い深いトレンチもしくは経済性の悪い幅広トレンチを形成せずに、高耐圧に必要なオフセットドレイン領域の幅を確保しつつ占有面積を小さくすることができる横型ＭＯＳ半導体装置を提供すること。
【解決手段】半導体基板の一方側の表面層に、それぞれ一導電型の、ソース領域１３とドレイン領域１２と、該ドレイン領域１２より低不純物濃度で互いに接するオフセットドレイン領域５とを備え、前記ソース領域１３表面と前記オフセットドレイン領域５表面に挟まれる他導電型のチャネル領域４表面にゲート絶縁膜を介して設けられるゲート電極６を有する横型ＭＯＳ半導体装置において、前記オフセットドレイン領域５に、相互に並列で蛇行状の平面パターンであって表面から垂直に形成されるトレンチ列８を備え、該トレンチ列８に電流阻害材料７が充填されている横型ＭＯＳ半導体装置とする。 （もっと読む）

【課題】 大幅なプロセスコスト増を伴うことなく、チャネルに歪を発生させることが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する。（ｂ）ゲートパターンをマスクとして、半導体基板の表層部に、ソース及びドレイン用の不純物を注入する。（ｃ）ゲートパターンをマスクとして、半導体基板内に、ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する。（ｄ）半導体基板を熱処理し、歪形成用の不純物が注入された領域を再結晶化させる。 （もっと読む）

【課題】 オフ電流の突発的な増大が抑制されるＴＦＴを備えた半導体装置を簡便に製造する。
【解決手段】本発明による半導体装置（１００）の製造方法は、フォトレジスト層（Ｐ）を形成する工程と、導電層（Ｇ）に、第１領域（ＧＨ）と、第１領域（ＧＨ）よりも薄い第２領域（ＧＬ）を形成する工程と、フォトレジスト層（Ｐ）の一部を除去してフォトレジスト層（Ｐ）の残りの部分を除去しないようにフォトレジスト層（Ｐ）を部分的にエッチングする工程と、フォトレジスト層（Ｐ）の除去しなかった部分（ＰＡ’）をマスクとして用いてゲート電極（１３０）を形成する工程と、導電層（Ｇ）の第１領域（ＧＨ）および第２領域（ＧＬ）に対応して絶縁層（１２０）の第１領域（１２０Ｈ）および第２領域（１２０Ｌ）を形成する工程とを包含する。 （もっと読む）

【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびそれを製造する方法を提供する。
【解決手段】本発明の半導体装置は、素子分離領域と活性領域を有する半導体装置であって、活性領域とゲート酸化膜が接する第１の面より上に、ソース領域およびドレイン領域の一部が存在し、該ソース領域および／または該ドレイン領域と、該ソース領域および／または該ドレイン領域に電気的に接続される電極とが接する第２の面が、該第１の面に対して傾いている。 （もっと読む）

【課題】効果的にゲッタリングが行えるＳＯＩ構造の半導体装置を提供する。
【解決手段】ＳＯＩ基板１００を用いたＳＯＩ構造の半導体装置において、活性層３となるシリコン基板に対してＡｒイオンを注入することにより格子歪み層４を形成する。これにより、格子歪み層４をゲッタリングサイトとして機能させることが可能となる。また、Ａｒイオンのドーズ量を調整し、格子歪み層４の引張り応力が１１ＭＰａ以上かつ２７ＭＰａ以下となるようにする。これにより、ゲッタリングサイトとして機能させつつ、リーク電流の発生を抑制することが可能となる。 （もっと読む）

【課題】薄膜トランジスタを含む半導体装置を歩留まりよく製造するためのアライメントマークを、工程増となることなく、歩留まりと精度のよい半導体装置、及びその製造方法を提供する。
【解決手段】多結晶シリコン半導体膜１３と、少なくとも表面が異なるシリコン相６ａ，６ｂで図形化されたシリコン膜５からなるアライメントマーク４と、が基板１０上に形成されている半導体装置１によって、上記課題を解決する。この異なるシリコン相６ａ，６ｂは、多結晶シリコン相６ｐと非晶質シリコン相６ａである。こうした異なるシリコン相６ａ，６ｐは、半導体素子部２に多結晶シリコン半導体膜１３を形成するためのマスクパターンＡを形成するとともに、アライメントマーク部３にアライメントマーク４を形成するためのマスクパターンＢを形成し、そのマスクパターンＡ，Ｂ上からイオン注入して、マスクパターンＡ，Ｂで覆われていない多結晶シリコン膜の露出部の少なくとも表面を非晶質シリコン相に変化させることによって形成できる。 （もっと読む）

【課題】高密度に搭載可能な構造を有する電界効果トランジスタを備えた半導体装置を提供する。
【解決手段】基板と、この基板上に設けられた第１の絶縁層と、第１の絶縁層に埋め込まれた導電層と、この導電層に電気的に接続し直上に配置された下部拡散層、この下部拡散層上の半導体層、及びこの半導体層上の上部拡散層を有する柱状半導体部と、前記半導体層の周囲側面に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、このゲート電極および前記柱状半導体部を埋め込むように設けられた第２の絶縁層を有する半導体装置。 （もっと読む）