高応力下にあるチャネルを有するＭＯＳデバイスを製造するための方法
【解決手段】
シリコン含有基板を備えた半導体デバイスを形成するための方法が提供される。１つの例示的な方法は、シリコン含有基板を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、ゲート電極を覆う応力誘起層を堆積させることと、シリコン含有基板を焼鈍してゲート電極を再結晶化することと、応力誘起層を除去することと、ゲート電極をエッチングマスクとして用いて基板内へ凹部をエッチングすることと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えている。
シリコン含有基板を備えた半導体デバイスを形成するための方法が提供される。１つの例示的な方法は、シリコン含有基板を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、ゲート電極を覆う応力誘起層を堆積させることと、シリコン含有基板を焼鈍してゲート電極を再結晶化することと、応力誘起層を除去することと、ゲート電極をエッチングマスクとして用いて基板内へ凹部をエッチングすることと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスを製造するための方法に関し、更に特定的には、高応力下にあるチャネルを有する金属酸化物半導体デバイスを製造するための方法に関する。
【背景技術】
【０００２】
今日の集積回路（ＩＣ）の大部分は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）又は単純にＭＯＳトランジスタとも称される多数の相互接続された電界効果トランジスタ（ＦＥＴ）を用いて実装される。ＭＯＳトランジスタは、半導体基板を覆うように配置される制御電極としてのゲート電極と、半導体基板内に配置されそれらの間に電流が流れることのできる相隔たるソース及びドレイン領域とを含む。ゲート電極に印加される制御電圧が、ソース及びドレイン領域の間の基板内のチャネルを通る電流のフローを制御する。
【０００３】
主要なキャリアの移動度を高めるために適切な応力をチャネル領域に加えることによって、トランジスタデバイスの性能が向上され得ることがよく知られている。例えば、ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタにおける主要なキャリアである電子の移動度は、チャネルに長手方向の引張り応力を加えることによって高めることができる。同様に、ＰチャネルＭＯＳ（ＰＭＯＳ）における主要なキャリアであるホールの移動度は、チャネルに長手方向の圧縮応力を加えることによって高めることができる。６５ｎｍ、４５ｎｍ、及び３２ｎｍ技術ノードに対して、ＮＭＯＳ及びＰＭＯＳ両デバイスのためのチャネル応力誘起層として、それぞれ引張り及び圧縮応力ライナ膜(liner films)が組み込まれてきた。しかし、これらの膜の厚みはデバイスピッチと共に減少するので、印加される応力及びこれに伴い達成される性能上の利益もまた、新しい技術世代ごとに低下している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、高応力下にあるチャネルを有するＭＯＳデバイスを製造するための方法を提供することが望まれている。また、本発明の他の望ましい特徴及び特性は、添付の図面及び発明のこの背景と併せて後続の発明の詳細な説明及び添付の特許請求の範囲から明らかになろう。
【課題を解決するための手段】
【０００５】
本発明の例示的な実施形態によると、シリコン含有基板を備えた半導体デバイスを形成するための方法が提供される。１つの例示的な方法は、シリコン含有基板を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、ゲート電極を覆う応力誘起層を堆積させることと、シリコン含有基板を焼鈍してゲート電極を再結晶化することと、応力誘起層を除去することと、ゲート電極をエッチングマスクとして用いて基板内へ凹部をエッチングすることと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えている。
【０００６】
本発明の他の例示的な実施形態によると、第１の表面を有するシリコン含有基板上及びその内部にＭＯＳトランジスタを製造するための方法が提供される。方法は、シリコン含有基板の第１の表面を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、多結晶シリコン層から製造されるゲート電極を備え、側壁を有し、シリコン含有基板の第１の表面を覆うように配置されるゲート積層物を形成することと、ゲート電極の側壁に隣接するオフセットスペーサを形成することと、ゲート積層物、オフセットスペーサ、及び第１の表面を覆う応力誘起シリコン窒化物層を堆積させることと、シリコン含有基板を焼鈍することと、応力誘起シリコン窒化物層を除去することと、除去するステップの後にゲート積層物及びオフセットスペーサをエッチングマスクとして用いてシリコン含有基板の第１の表面をエッチングしてシリコン含有基板内に凹部を形成することと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル形成することとを備えている。
【０００７】
本発明の更に他の例示的な実施形態によると、第１の表面を有するシリコン含有基板上及びその内部にＭＯＳトランジスタを製造するための方法が提供される。方法は、シリコン含有基板の第１の表面を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、多結晶シリコン層から製造されるゲート電極を備え、側壁を有し、シリコン含有基板の第１の表面を覆うように配置されるゲート積層物を形成することと、ゲート電極の側壁に隣接するオフセットスペーサを形成することと、ゲート積層物及びオフセットスペーサをエッチングマスクとして用いてシリコン含有基板の第１の表面をエッチングして、シリコン含有基板の第２の表面を露出させる凹部をシリコン含有基板内に形成することと、ゲート積層物、オフセットスペーサ、及び第２の表面を覆う応力誘起シリコン窒化物層を堆積させることと、シリコン含有基板を焼鈍することと、応力誘起シリコン窒化物層を除去することと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル形成することとを備えている。
【図面の簡単な説明】
【０００８】
以下、後続の図面と共に本発明を説明し、図面において同様の番号は同様の要素を示す。
【０００９】
【図１】図１は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その１）である。
【図２】図２は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その２）である。
【図３】図３は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その３）である。
【図４】図４は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その４）である。
【図５】図５は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その５）である。
【図６】図６は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その６）である。
【図７】図７は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その７）である。
【図８】図８は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その８）である。
【図９】図９は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その９）である。
【図１０】図１０は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その１０）である。
【図１１】図１１は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その１１）である。
【図１２】図１２は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その１２）である。
【００１０】
【図１３】図１３は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その１）である。
【図１４】図１４は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その２）である。
【図１５】図１５は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その３）である。
【図１６】図１６は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その４）である。
【図１７】図１７は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その５）である。
【図１８】図１８は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その６）である。
【発明を実施するための形態】
【００１１】
本発明の以下の詳細な説明は、本質的に単なる例示的なものであり、また本発明又は本発明の応用及び使用を限定することは意図されていない。更に、前述の発明の背景又は以下の発明の詳細な説明において提示されるいかなる理論によっても制約されることは意図されていない。
【００１２】
高応力下のチャネルを伴うＭＯＳデバイスを製造するための方法がここに提供される。その方法は、その方法に従って形成されるトランジスタデバイスの性能を高めるために、３２ｎｍまでの及びそれを超える技術ノードにおいて利用可能である。本発明の種々の実施形態は、長手方向の引張り応力及び垂直方向の圧縮応力をＮＭＯＳデバイスのチャネル内にもたらし、そして長手方向の圧縮応力及び垂直方向の引張り応力をＰＭＯＳデバイスのチャネル内にもたらす。ＮＭＯＳデバイスにおいては、エピタキシャル成長させられたｅＳｉ：Ｃソース及びドレイン応力要因膜(stressor films)が、堆積させられた犠牲応力誘起層と一体化されて、結果としての長手方向の引張り／垂直方向の圧縮応力を、いずれか一方の技術のみを用いた場合を上回るように強化する付加的な応力効果をもたらす。ＰＭＯＳデバイスにおいては、エピタキシャル成長させられたｅＳｉ：Ｇｅソース及びドレイン応力要因膜が、犠牲圧縮応力誘起層と一体化されて、強化された長手方向の圧縮／垂直方向の引張り応力をもたらす。これらの方法は、いずれか一方のプロセスの個々の応力寄与を損なうことなく一緒に用いることができる複数の応力誘起プロセスの新規な組み合わせを含む。
【００１３】
図１〜１２は本発明の例示的な実施形態に従いＭＯＳトランジスタ１００を形成するための方法を模式的に示す断面図である。「ＭＯＳトランジスタ」の用語は、金属ゲート電極及び酸化物ゲート絶縁体を有するデバイスを適切に参照するが、全体を通して当該用語は、シリコン含有基板上のゲート絶縁体（酸化物であるか他の絶縁体であるかにかかわらず）上に位置する導体ゲート電極（金属であるか他の伝導性材質であるかにかかわらず）を含むいかなる半導体デバイスをも参照するものとして用いられる。ここに説明される実施形態は、ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ及びＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタの両方を参照する。１つのＭＯＳトランジスタのみの製造が図示されているが、図１〜１２に示される方法は任意の数のそのようなトランジスタを製造するために用いられ得ることが理解されるであろう。ＭＯＳコンポーネントの製造における種々のステップはよく知られているので、簡潔にするために、多くの従来のステップは、よく知られているプロセス詳細を提供することなしに、ここでは簡単に述べるにとどめ、あるいは完全に省略する。
【００１４】
図１を参照すると、方法は、シリコン基板１１０を覆うゲート絶縁層１０４を形成することによって開始する。「シリコン基板」の用語は、半導体産業において典型的に使用される比較的に純粋なシリコン材質の他に、ゲルマニウム、炭素等の他の元素を混合されたシリコンをも包含するものとしてここで用いられる。シリコン基板はバルクシリコンウエハであってよく、あるいはキャリアウエハによって支持される絶縁層上のシリコンの薄い層（通常、シリコン・オン・インシュレータ又はＳＯＩとして知られる）であってよい。例えばそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの製造のためのＮ型ウエル領域及びＰ型ウエル領域を形成することによって、シリコン基板の少なくとも表面領域１０６は不純物ドーピングされている。シリコン基板がＳＯＩ型である場合には、薄いシリコン層の厚みは、後で更に詳細に説明されるエピタキシャル深ソース及びドレイン領域が絶縁層から少なくとも約１０ｎｍ離れているのに十分であることが望ましい。
【００１５】
典型的には、ゲート絶縁層１０４は、熱的に成長させられた二酸化シリコンを備えていてよく、あるいは代替的には（図示されるように）、シリコン酸化物、シリコン窒化物、ＨｆＯ２、Ａｌ２Ｏ３、等の堆積絶縁体を備えていてよい。堆積絶縁体は、例えば、化学的気相堆積（ＣＶＤ）、低圧化学的気相堆積（ＬＰＣＶＤ）、又はプラズマ強化化学的気相堆積（ＰＥＣＶＤ）によって堆積させることができる。ゲート絶縁層１０４は望ましくは約１〜１０ｎｍの厚みを有しているが、実際の厚みは、実装されようとしている回路におけるトランジスタの適用に基いて決定することができる。
【００１６】
ゲート絶縁層１０４を覆うようにゲート電極層１１４が形成されており、本発明の１つの実施形態によると、ゲート電極層１１４は非ドープの多結晶シリコンを備えている。ゲート電極層１１４は、シラン（ＳｉＨ４）の水素還元によるＬＰＣＶＤによって堆積させることができ、そして約５０ｎｍ乃至約１００ｎｍの範囲にある厚みを有しており、望ましくは約７０ｎｍの厚みである。ゲート電極層１１４の形態(morphology)は次いで、高エネルギイオン注入プロセスを用いて多結晶からアモルファスへと変換される。１つの例示的な実施形態においては、キセノン（Ｘｅ）、ゲルマニウム（Ｇｅ）、又はシリコン（Ｓｉ）のいずれかのイオン（矢印１１８で示される）がゲート電極層１１４内に注入される。他の実施形態においては、約３ｋｅＶ乃至約２０ｋｅＶの加速電圧及び約１×１０１４ｃｍ−２乃至約５×１０１５ｃｍ−２の範囲の線量を用いてイオンが注入される。ゲート電極層１１４をアモルファス化するために用いられる特定のエネルギ及び線量は従って、この層の厚みに依存するであろう。
【００１７】
図２を参照すると、シリコン酸化物からなる酸化物キャップ層１２２がゲート電極層１１４を覆うように堆積させられている。酸化物キャップ層１２２は、アモルファス化されたゲート電極層１１４の再結晶化を避けるように、低温堆積プロセスを用いて堆積させられる。例えば、酸化物キャップ層１２２は、ＳｉＨ４又はテトラエチルオルソシリケートＳｉ（ＯＣ２Ｈ５）４（ＴＥＯＳ）のいずれかを用いてＬＰＣＶＤにより堆積させることができる。代替的には、ＰＥＣＶＤプロセスが反応物としてのＳｉＨ４と酸素（Ｏ２）又は亜酸化窒素（Ｎ２Ｏ）のいずれかと共に用いられてよい。酸化物キャップ層１２２の厚みは約５乃至約１０ｎｍの範囲にあり、そして望ましくは約８ｎｍの厚みである。次いでシリコン窒化物（Ｓｉ３Ｎ４）からなる窒化物キャップ層１２６が酸化物キャップ層１２２を覆って堆積させられる。窒化物キャップ層１２６もまた、アモルファス化されたゲート電極層１１４の再結晶化を避けるように低温堆積プロセスを用いて堆積させられ、そして例えばアルゴン（Ａｒ）プラズマの存在下でのＳｉＨ４及びアンモニア（ＮＨ４）又は窒素（Ｎ２）を用いてＰＥＣＶＤプロセスによって堆積させられ得る。窒化物キャップ層１２６の厚みは約１０ｎｍ乃至約５０ｎｍの範囲にあり、そして望ましくは約２０ｎｍ乃至約４０ｎｍの厚みである。
【００１８】
図３を参照すると、窒化物キャップ１３８を形成するために、フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）シーケンスを用いて窒化物キャップ層１２６がパターニングされる。窒化物キャップ層１２６は、例えば三フッ化炭素／酸素（ＣＨＦ３／Ｏ２）プラズマ化学を用いることによってエッチングすることができる。このエッチングに次いで、窒化物キャップ１３８及び／又は任意の残っているフォトレジストをエッチングマスクとして用いて、酸化物キャップ層１２２、ゲート電極層１１４、及びゲート絶縁層１０４が順次異方的にエッチングされる。窒化物キャップ１３８の侵食(erosion)を最小化するために、各層に対して選択的エッチングプロセスが用いられ、これらは、酸化物キャップ層１２２及びゲート絶縁層１０４をエッチングするためのＣＨＦ３、ＣＦ４、又はＳＦ６化学、及びゲート電極層１１４をエッチングするためのＣｌ−又はＨＢｒ／Ｏ２化学を含んでいてよい。これらのエッチングが完了したとき、ゲート絶縁体１０８、ゲート電極１３０、酸化物キャップ１３４、及び窒化物キャップ１３８を備えたゲートスタック１４０が形成される。次いで、任意の残留フォトレジストは除去され、そしてシリコン酸化物からなる第１の誘電体層１４２がＭＯＳトランジスタ１００に従ってこれを覆うようにブランケット堆積させられる(blanket deposited)。
【００１９】
次いで、酸化物及び窒化物をエッチングして図４に示されるようにゲートスタック１４０の側壁に沿ってオフセットスペーサ１４６を形成するために、上述したような方法を用いて、第１の誘電体層１４２が異方的にエッチングされる。オフセットスペーサ１４６は、アモルファス化された多結晶シリコンゲート電極１３０の再結晶化を避けるために、低温堆積及びエッチングのプロセスを用いて形成される。この理由のため、ゲート電極１３０の側壁に沿った熱酸化成長によるような高温プロセスを用いて形成される側壁スペーサは敬遠される。オフセットスペーサ１４６は、それらの基部での約１０ｎｍ乃至約２０ｎｍの範囲にある最終的な厚みまでエッチングされる。オフセットスペーサ１４６の形成に次いで、例えばＭＯＳトランジスタ１００の極性に適したドーパントイオンのイオン注入（矢印１５０で示される）による基板１１０への不純物ドーピングによって、ソース及びドレイン拡張１５８が形成される。ゲートスタック１４０及びオフセットスペーサ１４６は、拡張１５８の自己位置合わせをもたらすための注入マスクとして用いられる。ゲートチャネル１４４からの拡張１５８の分離は、前述したように多少のエッチングを実行することによりオフセットスペーサ１４６の目標厚みを変えることによって調節することができる。ＮチャネルＭＯＳトランジスタに対しては、ソース及びドレイン拡張１５８は、望ましくはヒ素（Ａｓ）イオンを注入することによって形成されるが、リン（Ｐ）イオンが用いられてもよい。この注入プロセスのために用いられる加速電圧は約２乃至約５ｋｅＶの範囲にあり、また線量は約１×１０１５ｃｍ−２乃至約５×１０１５ｃｍ−２の範囲にある。ＰチャネルＭＯＳトランジスタに対しては、ソース及びドレイン拡張１５８は望ましくはホウ素（Ｂ）イオンを注入することによって形成される。約０．５乃至約３ｋｅＶの加速電圧及び約１×１０１５ｃｍ−２乃至約５×１０１５ｃｍ−２の範囲の線量が用いられる。ＭＯＳトランジスタ１００は次いで、シリコン基板１１０の表面１０６上に形成された任意の酸化物を除去するために、例えば希釈フッ化水素酸を用いてクリーニングされてよい。ソース及びドレイン拡張１５８の形成の後、シリコン窒化物からなる使い捨て(disposable)スペーサ層が、ＭＯＳトランジスタ１００を覆うようにブランケット堆積させられ、そして上述したように異方的にエッチングされて、図５に示されるようにオフセットスペーサ１４６に隣接して使い捨てスペーサともしばしば称される第２のスペーサ１５４を形成する。１つの例示的な実施形態においては、使い捨てスペーサ１５４は、それらの基部で約１０ｎｍ乃至約３０ｎｍの最終的な厚みを有するようにエッチングされる。
【００２０】
図６に示される随意的な実施形態では、ＮＭＯＳトランジスタに対するリンイオン若しくはヒ素イオン又はＰＭＯＳトランジスタに対するホウ素イオンのような不純物ドーパントイオンを基板１１０の表面へ注入することによって（矢印１７０で示される）、第１の深いソース及びドレイン領域１６６が形成される。第１の領域１６６は、使い捨てスペーサ１５４、オフセットスペーサ１４６、及びゲートスタック１４０を注入マスクとして用いて注入イオン１７０によってゲートスタック１４０に対して自己位置合わせされて画定される。ＮＭＯＳデバイスに対するこの注入プロセスのために用いられる加速電圧は約１０乃至約３０ｋｅＶの範囲にあり、一方ＰＭＯＳに対しては約０．５乃至約３ｋｅＶの範囲の電圧である。ＮＭＯＳ及びＰＭＯＳデバイスの両方に対して用いられる線量は、約１×１０１５ｃｍ−２乃至約５×１０１５ｃｍ−２の範囲にある。
【００２１】
方法は、図７に示されるように、ＭＯＳトランジスタ１００を覆うようにシリコン酸化物からなる酸化物ライナ１６２をブランケット堆積させることによって継続する。１つの例示的な実施形態では、酸化物ライナ１６２は低温ＣＶＤプロセス又はＰＥＣＶＤプロセスを用いて堆積させられる。次いで、前述したような低温堆積プロセスを用いて、酸化物ライナ１６２を覆うようにシリコン窒化物からなる応力誘起層１７４が堆積させられる。応力誘起層１７４は、約３０ｎｍ乃至約７０ｎｍの範囲にある厚みを有しており、そして望ましくは約５０ｎｍの厚みである。ＮＭＯＳデバイスに対しては、応力誘起層１７４がＣＶＤ、ＬＰＣＶＤ、又はＰＥＣＶＤのプロセスを用いて適用され、当該プロセスは、ＭＯＳトランジスタ１００の長手方向の軸１６３に実質的に平行な引張り力（矢印１６４で示される）にゲート電極１３０をさらす引張り応力誘起膜をもたらす。ＰＭＯＳデバイスに対しては、応力誘起層１７４がＣＶＤ、ＬＰＣＶＤ、又はＰＥＣＶＤのプロセスを用いて適用され、当該プロセスは、長手方向の軸１６３に実質的に平行な圧縮力（矢印１６８で示される）にゲート電極１３０をさらす圧縮応力誘起膜をもたらす。当業者によく知られているように、所望の引張り又は圧縮応力特性を有する膜を獲得するために、温度、圧力、及びガス比を含む気相堆積プロセスの動作条件を調節することによって、堆積させられたシリコン窒化物膜内の応力を修正することができる。
【００２２】
ＭＯＳトランジスタ１００は次いで、例えば急速熱焼鈍（ＲＴＡ）又はレーザ焼鈍を用いる高温焼鈍にさらされてよい。焼鈍温度は、約２ナノ秒乃至約３秒の時間に対して約１０００℃乃至約１３００℃の範囲にあり、拡張並びに第１の深いソース及びドレイン領域１５８及び１６６内にそれぞれ注入されたドーパントが活性化させられる。ドーパントは基板１１０内に下に向かって及びチャネル１４４に向かって拡散するので、焼鈍プロセスはまた両領域を多少は拡張する。
また、この焼鈍の間、覆っている応力誘起層１７４によって引張り的（ＮＭＯＳに対して）又は圧縮的（ＰＭＯＳに対して）のいずれかで応力を与えられているゲート電極１３０の形態(morphology)は、アモルファス状態からε多結晶状態へと変換され、体積の増加又は減少がそれぞれもたらされる。焼鈍の後でゲート電極１３０が冷えると、体積変化は、ゲート絶縁体１０８を介してチャネル領域１４４へ転移させられる同様の引張り応力１６９又は圧縮応力１７１を生じさせる。従って、応力誘起層１７４によって当初に発生させられた引張り又は圧縮応力は、焼鈍／再結晶化プロセスの間にゲート電極１３０及びチャネル１４４へ転移させられ、そして応力誘起層１７４が除去された後にチャネル１４４内に固定されて（記憶されて）残留する。応力誘起層１７４は次いで、例えば１：３乃至１：１０の容積比及び約１２０℃乃至約１６０℃の温度を有する加熱リン酸／水混合物を用いて、図８に示されるように除去される。酸化物ライナ１６２はエッチング停止として作用し、窒化物キャップ１３８、使い捨てスペーサ１５４、及びＭＯＳトランジスタ１００の任意の他の露出させられた表面が侵食から保護される。酸化物ライナ１６２は次いで、希釈された又は緩衝されたフッ化水素酸溶液を用いて除去される。
【００２３】
図９を参照すると、ゲートスタック１４０及び使い捨てスペーサ１５４をエッチングマスクとして用いて、凹部１７８がゲートスタック１４０に近接するシリコン基板１１０内にまで異方的にエッチングされる。このエッチングの間、窒化物キャップ１３８の厚みは減少させられ、また使い捨てスペーサ１５４も多少は侵食される。凹部は、例えばＨＢｒ／Ｏ２化学を用いる反応性イオンエッチング（ＲＩＥ）によってエッチングすることができる。１つの例示的な実施形態によると、凹部１７８は約５０ｎｍ乃至約１００ｎｍの深さまでエッチングされ、そして望ましくは約６０ｎｍである。他の例示的な実施形態においては、第１の深いソース及びドレイン領域１６６の一部分が凹部１７８を包囲したままであるような深さまで凹部１７８がエッチングされる。チャネル１４４内に記憶された引張り又は圧縮応力１６９及び１７１によって生成される歪は、凹部１７８の形成の間におけるチャネル１４４に隣接する支持材質の除去によって更に強化され得る。このことは、凹部１７８が形成されずに従ってチャネル１４４に隣接する支持材質が残留する従来の応力記憶技術（ＳＭＴ）とは対照的である。本発明の種々の実施形態においては、凹部１７８の形成はこの支持材質を除去し、従ってチャネル１４４内に付加的な歪を実現することを支援し得る。
【００２４】
図１０を参照すると、シリコン含有膜１８２が凹部１７８内にエピタキシャル成長させられて、エピタキシャル成長ソース及びドレイン領域１８０を形成する。エピタキシャルプロセスは、使い捨てスペーサ１５４又は窒化物キャップ１３８のような非シリコン表面上への成長が阻まれるように、シリコン表面に対して選択的に実行される。エピタキシャルシリコン含有膜１８２は、成長選択性を制御するための塩酸（ＨＣｌ）の存在下でのシラン（ＳｉＨ４）又はジクロロシラン（ＳｉＨ２Ｃｌ２）の還元によって成長させることができる。１つの例示的な実施形態においては、エピタキシャル成長反応物に加えて、シリコン含有膜１８２が成長させられるのに従ってエピタキシャル成長ソース及びドレイン領域１８０をその場で(in situ)適切にドープするために、不純物ドーピング元素が供給される。例えば、ＰＭＯＳ応用に対しては、深いソース／ドレイン領域のエピタキシャル成長の間に反応物にホウ素が添加されてよく、またＮＭＯＳ応用に対しては、エピタキシャル成長の間に反応物にヒ素又はリンが添加されてよい。
【００２５】
代替的な実施形態においては、例えば炭素又はゲルマニウムのような追加的な応力誘起元素の存在下でシリコン含有膜１８２がエピタキシャル成長させられてよく、それにより結晶格子内にそれらを組み込むことができる。１つの例示的な実施形態では、埋め込まれたシリコンゲルマニウム（ｅＳｉ：Ｇｅ）は、ＰＭＯＳトランジスタのチャネル１４４に対して圧縮応力（矢印１８１で示される）を加えるために好適に用いられる。他の実施形態では、ｅＳｉ：Ｇｅは約４０％までのゲルマニウムを含み、そして望ましくは約２５％乃至約３５％のゲルマニウムを含有する。他の例示的な実施形態では、チャネル１４４に引張り応力（矢印１７９で示される）を加える単結晶性の埋め込みシリコン炭素（ｅＳｉ：Ｃ）をエピタキシャル成長させることによって、ＮＭＯＳトランジスタのエピタキシャル成長ソース及びドレイン領域１８０が同様にして製造され得る。更なる実施形態では、エピタキシャルｅＳｉ：Ｃ膜１８２は約３％までの炭素を含み、そして望ましくは約２％の炭素を含む。チャネル１４４に与えられる全体的な応力を高めるために、図７〜９の応力１６９及び１７１にそれぞれ引張り及び圧縮応力１７９及び１８１が付加されてよい。エピタキシャル成長に次いで、上述した加熱リン酸エッチングを用いて窒化物キャップ１３８及び使い捨てスペーサ１５４が除去される。
【００２６】
図１１を参照すると、トランジスタ１００を覆うシリコン窒化物のブランケット膜を適用した後に前述したような異方性窒化物エッチングを行うことによって、オフセットスペーサ１４６の側壁の周囲にシリコン窒化物からなる最終的なスペーサ１８６が形成される。最終的なスペーサ１８６は、その基部で約３０ｎｍ乃至約５０ｎｍの範囲にある厚みを有しており、あるいは望ましくは約４０ｎｍの厚みである。酸化物キャップ１３４を実質的に除去し、また形成されたであろう任意の表面酸化物を除去することによってシリコン含有膜１８２の表面１８７をクリーニングするために、希釈された又は緩衝されたフッ化水素酸を含むウエットエッチャントが用いられる。次いで、トランジスタ１００のゲート電極１３０並びにエピタキシャル成長ソース及びドレイン領域１８０への電気的な接続をもたらすように、図１２に示されるように、よく知られた金属堆積、焼鈍、及び金属エッチングのプロセスを用いて金属シリサイドコンタクト領域１９０が形成されてよい。
【００２７】
図１３〜１８は本発明の他の例示的な実施形態に従いＭＯＳトランジスタ１００を形成するための方法を示す断面図である。図１３〜１８に示される方法は、図１〜５に示されるステップを利用しており、そこで、簡潔さを目的としてそれらのステップはここでは繰り返さない。従って、図５のシリコン窒化物使い捨てスペーサ１５４の形成の後、図１３に示されるように、酸化物スペーサ１９４が使い捨てスペーサ１５４を覆うように形成される。酸化物スペーサ１９４は、低温ＣＶＤ、ＬＰＣＶＤ、又はＰＥＣＶＤシリコン酸化物ブランケット堆積プロセス及びそれに続く窒化物キャップ１３８の侵食を最小化するための、酸化物に対して選択的な異方性エッチングを用いて形成される。酸化物スペーサ１９４の形成に続いて、ゲートスタック１４０、オフセット及び使い捨てスペーサ１４６及び１５４、並びに酸化物スペーサ１９４をエッチングマスクとして用いて、凹部１９６がゲートスタック１４０に近接するシリコン基板１１０内にまで異方的にエッチングされる。エッチングは、例えば、酸化物スペーサ１９４又は窒化物キャップ１３８の過度の侵食を回避するために、シリコンに対して選択的な様態でのＨＢｒ／Ｏ２化学を用いる反応性イオンエッチング（ＲＩＥ）によって実行される。凹部１９６は約５０ｎｍ乃至約１００ｎｍの深さまでエッチングされ、そして望ましくは約６０ｎｍの深さである。
【００２８】
次いで、図１４に示されるように、シリコン窒化物からなる応力誘起層１９８が、凹部１９６のそれぞれ底及び側面２００及び２０４を含めてＭＯＳトランジスタ１００を覆うようにブランケット堆積させられる。応力誘起層１９８は、低温ＣＶＤ又はＰＥＣＶＤプロセスを用いて、引張り応力誘起膜（ＮＭＯＳデバイスに対して）又は圧縮応力誘起膜（ＰＭＯＳデバイスに対して）をもたらすような様態で堆積させられる。応力誘起層１９８は、アモルファス化されたゲート電極１３０の再結晶化を避けるために十分に低い温度で形成され、また約３０ｎｍ乃至約７０ｎｍの範囲内の厚みを有しており、そして望ましくは約５０ｎｍの厚みである。応力誘起層１９８の堆積に続いて、拡張注入ドーパントを活性化し且つゲート電極１３０を再結晶化するために、基板１１０は焼鈍される。焼鈍温度は、約５ミリ秒乃至約３秒の時間に対して約１０００℃乃至約１３００℃の範囲にあり、拡張１５８内へ注入されたドーパントは、基板１１０内へ及びチャネル１４４に向かって内部へと更に拡散させられる。ゲート電極１３０の再結晶化は、応力誘起層１９８によって与えられる引張り応力（矢印１９５で示される）又は圧縮応力（矢印１９７で示される）の影響下で生じ、そしてそれによりゲート電極１３０の体積は増加し（引張りの場合）又は減少する（圧縮の場合）。その結果、この体積変化は、同様な引張り応力（矢印２０５で示される）又は圧縮応力（矢印２０７で示される）を冷却に際してチャネル１４４内に固定する。この実施形態では、凹部１９６は応力誘起層１９８が堆積させられるのに先立って形成されるので、応力誘起層１９８は、図７の応力誘起層１７４よりも深くＭＯＳトランジスタ１００を覆う覆い(shroud)を形成し、その結果、長手方向のそれぞれ引張り及び圧縮応力２０５及び２０７が更に強化され得る。また、応力誘起層１９８が凹部１９６内に形成される場合、圧縮応力２０９（ＮＭＯＳデバイスに対して）又は引張り応力２１１（ＰＭＯＳデバイスに対して）が、基板１１０の長手方向の軸１６３及び表面１０６（図５）に実質的に垂直に生成される。これらの応力は、各デバイスタイプにおいて主要なキャリアの移動度を高めるので、長手方向の引張り応力２０５及び圧縮応力２０７と同様の有利な効果を有する。再結晶化焼鈍に続いて、応力誘起層１９８及び窒化物キャップ１３８は、前述したような加熱リン酸エッチングを用いて図１５に示されるように除去される。
【００２９】
図１６を参照すると、ＭＯＳトランジスタ１００の露出させられた表面は、希釈フッ化水素酸エッチングを用いてクリーニングされ、そのエッチングによって酸化物スペーサ１９４も除去され、また酸化物キャップ１３４が部分的に除去され得る。リン若しくはヒ素（ＮＭＯＳに対して）又はホウ素（ＰＭＯＳに対して）のいずれかによってその場で(in situ)ドープされるシリコン含有エピタキシャル膜２０２が次いで凹部１９６（図１５）内に成長させられて、深いソース及びドレイン領域２３０を形成する。１つの実施形態では、ＮＭＯＳデバイスに対して、エピタキシャル膜２０２はｅＳｉ：Ｃを備えている引張り応力誘起材質であり、ｅＳｉ：Ｃは約３％までの炭素を含み、そして望ましくは約２％の炭素を含む。他の実施形態では、ＰＭＯＳデバイスに対して、エピタキシャル膜２０２はｅＳｉ：Ｇｅを備えている圧縮応力誘起材質であり、ｅＳｉ：Ｇｅは約４０％までのゲルマニウムを含み、そして望ましくは約２５％乃至約３５％のゲルマニウムを含む。これらの埋め込みエピタキシャル膜によって生成されるそれぞれ引張り又は圧縮応力２１３及び２１５は、応力誘起層１９８からもたらされる応力２０５及び２０７をそれぞれ潜在的に補完する。エピタキシャル成長に次いで、前述したような加熱リン酸エッチングを用いて使い捨てスペーサ１５４が除去される。図１７に示されるように、前述したようなブランケット堆積及び異方性エッチングを用いて、シリコン窒化物スペーサ２０６がオフセットスペーサ１４６、ソース／ドレイン拡張１５８、及び深いソース／ドレイン領域２３０の一部分を覆うように形成される。次いで、酸化物キャップ１３４を除去すると共にゲート電極１３０並びに深いソース及びドレイン領域２３０の露出させられた表面をクリーニングして任意の形成されたであろう表面酸化物を除去するために、希釈された又は緩衝されたフッ化水素酸が用いられる。次いで図１８に示されるように、よく知られた金属堆積、焼鈍、及び金属エッチングのプロセスを用いて、金属シリサイドコンタクト領域２１０がゲート電極１３０並びに深いソース及びドレイン領域２３０を覆うように形成されてよい。
【００３０】
従って、ここに説明される実施形態は、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのいずれかのチャネルに応力を加えるための新規な方法を提供する。これらの方法は、犠牲応力誘起層から生じる応力が埋め込みエピタキシャル応力誘起膜によって生じる応力に適合するように重ね合わされて、強化されたチャネル応力及び改善されたデバイス性能をもたらすことを可能にする。この適合性は、それらの応力貢献の緩和を避けるために、埋め込みエピタキシャル応力誘起膜の形成に先立ち、ゲート再結晶化焼鈍を実行することによって達成される。応力誘起層の堆積に先立つ又はその後のいずれかでのソース及びドレイン領域における凹部の形成は、チャネルに隣接する支持材質を除去して、堆積させられる応力誘起層の歪効果を高め、それによってチャネル応力を更に高めることができる。また、これらの凹部が応力誘起層堆積に先立ち形成される場合、応力誘起層はＭＯＳトランジスタを覆う深い覆いを形成し、それにより長手方向の及び垂直方向のより大きな応力を転移させる。その結果、これらの方法は、ＰＭＯＳデバイス及びＮＭＯＳデバイスの両方のチャネルにおいて長手方向及び垂直方向の高い応力をもたらし、そして従来の製造シーケンスに統合化されて改善されたデバイス性能を提供する。
【００３１】
上述した詳細な説明においては少なくとも１つの例示的な実施形態が提示されたが、多くの変形が存在することが理解されるべきである。また、単一又は複数の例示的な実施形態は、単に例示であって、そして本発明の範囲、適用可能性、又は構成を限定することを決して意図されていないことも理解されるべきである。むしろ、上述した詳細な説明は、単一又は複数の例示的な実施形態を実施又は実装するための有用な指針を当業者に提供するであろう。特許請求の範囲に記載される本発明の範囲及びその法的に均等なものから逸脱することなしに、要素の機能及び配置において種々の変更がなされ得ることが理解されるべきである。
【技術分野】
【０００１】
本発明は、半導体デバイスを製造するための方法に関し、更に特定的には、高応力下にあるチャネルを有する金属酸化物半導体デバイスを製造するための方法に関する。
【背景技術】
【０００２】
今日の集積回路（ＩＣ）の大部分は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）又は単純にＭＯＳトランジスタとも称される多数の相互接続された電界効果トランジスタ（ＦＥＴ）を用いて実装される。ＭＯＳトランジスタは、半導体基板を覆うように配置される制御電極としてのゲート電極と、半導体基板内に配置されそれらの間に電流が流れることのできる相隔たるソース及びドレイン領域とを含む。ゲート電極に印加される制御電圧が、ソース及びドレイン領域の間の基板内のチャネルを通る電流のフローを制御する。
【０００３】
主要なキャリアの移動度を高めるために適切な応力をチャネル領域に加えることによって、トランジスタデバイスの性能が向上され得ることがよく知られている。例えば、ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタにおける主要なキャリアである電子の移動度は、チャネルに長手方向の引張り応力を加えることによって高めることができる。同様に、ＰチャネルＭＯＳ（ＰＭＯＳ）における主要なキャリアであるホールの移動度は、チャネルに長手方向の圧縮応力を加えることによって高めることができる。６５ｎｍ、４５ｎｍ、及び３２ｎｍ技術ノードに対して、ＮＭＯＳ及びＰＭＯＳ両デバイスのためのチャネル応力誘起層として、それぞれ引張り及び圧縮応力ライナ膜(liner films)が組み込まれてきた。しかし、これらの膜の厚みはデバイスピッチと共に減少するので、印加される応力及びこれに伴い達成される性能上の利益もまた、新しい技術世代ごとに低下している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、高応力下にあるチャネルを有するＭＯＳデバイスを製造するための方法を提供することが望まれている。また、本発明の他の望ましい特徴及び特性は、添付の図面及び発明のこの背景と併せて後続の発明の詳細な説明及び添付の特許請求の範囲から明らかになろう。
【課題を解決するための手段】
【０００５】
本発明の例示的な実施形態によると、シリコン含有基板を備えた半導体デバイスを形成するための方法が提供される。１つの例示的な方法は、シリコン含有基板を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、ゲート電極を覆う応力誘起層を堆積させることと、シリコン含有基板を焼鈍してゲート電極を再結晶化することと、応力誘起層を除去することと、ゲート電極をエッチングマスクとして用いて基板内へ凹部をエッチングすることと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えている。
【０００６】
本発明の他の例示的な実施形態によると、第１の表面を有するシリコン含有基板上及びその内部にＭＯＳトランジスタを製造するための方法が提供される。方法は、シリコン含有基板の第１の表面を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、多結晶シリコン層から製造されるゲート電極を備え、側壁を有し、シリコン含有基板の第１の表面を覆うように配置されるゲート積層物を形成することと、ゲート電極の側壁に隣接するオフセットスペーサを形成することと、ゲート積層物、オフセットスペーサ、及び第１の表面を覆う応力誘起シリコン窒化物層を堆積させることと、シリコン含有基板を焼鈍することと、応力誘起シリコン窒化物層を除去することと、除去するステップの後にゲート積層物及びオフセットスペーサをエッチングマスクとして用いてシリコン含有基板の第１の表面をエッチングしてシリコン含有基板内に凹部を形成することと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル形成することとを備えている。
【０００７】
本発明の更に他の例示的な実施形態によると、第１の表面を有するシリコン含有基板上及びその内部にＭＯＳトランジスタを製造するための方法が提供される。方法は、シリコン含有基板の第１の表面を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、多結晶シリコン層から製造されるゲート電極を備え、側壁を有し、シリコン含有基板の第１の表面を覆うように配置されるゲート積層物を形成することと、ゲート電極の側壁に隣接するオフセットスペーサを形成することと、ゲート積層物及びオフセットスペーサをエッチングマスクとして用いてシリコン含有基板の第１の表面をエッチングして、シリコン含有基板の第２の表面を露出させる凹部をシリコン含有基板内に形成することと、ゲート積層物、オフセットスペーサ、及び第２の表面を覆う応力誘起シリコン窒化物層を堆積させることと、シリコン含有基板を焼鈍することと、応力誘起シリコン窒化物層を除去することと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル形成することとを備えている。
【図面の簡単な説明】
【０００８】
以下、後続の図面と共に本発明を説明し、図面において同様の番号は同様の要素を示す。
【０００９】
【図１】図１は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その１）である。
【図２】図２は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その２）である。
【図３】図３は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その３）である。
【図４】図４は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その４）である。
【図５】図５は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その５）である。
【図６】図６は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その６）である。
【図７】図７は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その７）である。
【図８】図８は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その８）である。
【図９】図９は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その９）である。
【図１０】図１０は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その１０）である。
【図１１】図１１は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その１１）である。
【図１２】図１２は本発明の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その１２）である。
【００１０】
【図１３】図１３は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その１）である。
【図１４】図１４は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その２）である。
【図１５】図１５は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その３）である。
【図１６】図１６は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その４）である。
【図１７】図１７は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その５）である。
【図１８】図１８は本発明の他の例示的な実施形態に従いＭＯＳトランジスタを製造する方法を模式的に示す断面図（その６）である。
【発明を実施するための形態】
【００１１】
本発明の以下の詳細な説明は、本質的に単なる例示的なものであり、また本発明又は本発明の応用及び使用を限定することは意図されていない。更に、前述の発明の背景又は以下の発明の詳細な説明において提示されるいかなる理論によっても制約されることは意図されていない。
【００１２】
高応力下のチャネルを伴うＭＯＳデバイスを製造するための方法がここに提供される。その方法は、その方法に従って形成されるトランジスタデバイスの性能を高めるために、３２ｎｍまでの及びそれを超える技術ノードにおいて利用可能である。本発明の種々の実施形態は、長手方向の引張り応力及び垂直方向の圧縮応力をＮＭＯＳデバイスのチャネル内にもたらし、そして長手方向の圧縮応力及び垂直方向の引張り応力をＰＭＯＳデバイスのチャネル内にもたらす。ＮＭＯＳデバイスにおいては、エピタキシャル成長させられたｅＳｉ：Ｃソース及びドレイン応力要因膜(stressor films)が、堆積させられた犠牲応力誘起層と一体化されて、結果としての長手方向の引張り／垂直方向の圧縮応力を、いずれか一方の技術のみを用いた場合を上回るように強化する付加的な応力効果をもたらす。ＰＭＯＳデバイスにおいては、エピタキシャル成長させられたｅＳｉ：Ｇｅソース及びドレイン応力要因膜が、犠牲圧縮応力誘起層と一体化されて、強化された長手方向の圧縮／垂直方向の引張り応力をもたらす。これらの方法は、いずれか一方のプロセスの個々の応力寄与を損なうことなく一緒に用いることができる複数の応力誘起プロセスの新規な組み合わせを含む。
【００１３】
図１〜１２は本発明の例示的な実施形態に従いＭＯＳトランジスタ１００を形成するための方法を模式的に示す断面図である。「ＭＯＳトランジスタ」の用語は、金属ゲート電極及び酸化物ゲート絶縁体を有するデバイスを適切に参照するが、全体を通して当該用語は、シリコン含有基板上のゲート絶縁体（酸化物であるか他の絶縁体であるかにかかわらず）上に位置する導体ゲート電極（金属であるか他の伝導性材質であるかにかかわらず）を含むいかなる半導体デバイスをも参照するものとして用いられる。ここに説明される実施形態は、ＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ及びＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタの両方を参照する。１つのＭＯＳトランジスタのみの製造が図示されているが、図１〜１２に示される方法は任意の数のそのようなトランジスタを製造するために用いられ得ることが理解されるであろう。ＭＯＳコンポーネントの製造における種々のステップはよく知られているので、簡潔にするために、多くの従来のステップは、よく知られているプロセス詳細を提供することなしに、ここでは簡単に述べるにとどめ、あるいは完全に省略する。
【００１４】
図１を参照すると、方法は、シリコン基板１１０を覆うゲート絶縁層１０４を形成することによって開始する。「シリコン基板」の用語は、半導体産業において典型的に使用される比較的に純粋なシリコン材質の他に、ゲルマニウム、炭素等の他の元素を混合されたシリコンをも包含するものとしてここで用いられる。シリコン基板はバルクシリコンウエハであってよく、あるいはキャリアウエハによって支持される絶縁層上のシリコンの薄い層（通常、シリコン・オン・インシュレータ又はＳＯＩとして知られる）であってよい。例えばそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの製造のためのＮ型ウエル領域及びＰ型ウエル領域を形成することによって、シリコン基板の少なくとも表面領域１０６は不純物ドーピングされている。シリコン基板がＳＯＩ型である場合には、薄いシリコン層の厚みは、後で更に詳細に説明されるエピタキシャル深ソース及びドレイン領域が絶縁層から少なくとも約１０ｎｍ離れているのに十分であることが望ましい。
【００１５】
典型的には、ゲート絶縁層１０４は、熱的に成長させられた二酸化シリコンを備えていてよく、あるいは代替的には（図示されるように）、シリコン酸化物、シリコン窒化物、ＨｆＯ２、Ａｌ２Ｏ３、等の堆積絶縁体を備えていてよい。堆積絶縁体は、例えば、化学的気相堆積（ＣＶＤ）、低圧化学的気相堆積（ＬＰＣＶＤ）、又はプラズマ強化化学的気相堆積（ＰＥＣＶＤ）によって堆積させることができる。ゲート絶縁層１０４は望ましくは約１〜１０ｎｍの厚みを有しているが、実際の厚みは、実装されようとしている回路におけるトランジスタの適用に基いて決定することができる。
【００１６】
ゲート絶縁層１０４を覆うようにゲート電極層１１４が形成されており、本発明の１つの実施形態によると、ゲート電極層１１４は非ドープの多結晶シリコンを備えている。ゲート電極層１１４は、シラン（ＳｉＨ４）の水素還元によるＬＰＣＶＤによって堆積させることができ、そして約５０ｎｍ乃至約１００ｎｍの範囲にある厚みを有しており、望ましくは約７０ｎｍの厚みである。ゲート電極層１１４の形態(morphology)は次いで、高エネルギイオン注入プロセスを用いて多結晶からアモルファスへと変換される。１つの例示的な実施形態においては、キセノン（Ｘｅ）、ゲルマニウム（Ｇｅ）、又はシリコン（Ｓｉ）のいずれかのイオン（矢印１１８で示される）がゲート電極層１１４内に注入される。他の実施形態においては、約３ｋｅＶ乃至約２０ｋｅＶの加速電圧及び約１×１０１４ｃｍ−２乃至約５×１０１５ｃｍ−２の範囲の線量を用いてイオンが注入される。ゲート電極層１１４をアモルファス化するために用いられる特定のエネルギ及び線量は従って、この層の厚みに依存するであろう。
【００１７】
図２を参照すると、シリコン酸化物からなる酸化物キャップ層１２２がゲート電極層１１４を覆うように堆積させられている。酸化物キャップ層１２２は、アモルファス化されたゲート電極層１１４の再結晶化を避けるように、低温堆積プロセスを用いて堆積させられる。例えば、酸化物キャップ層１２２は、ＳｉＨ４又はテトラエチルオルソシリケートＳｉ（ＯＣ２Ｈ５）４（ＴＥＯＳ）のいずれかを用いてＬＰＣＶＤにより堆積させることができる。代替的には、ＰＥＣＶＤプロセスが反応物としてのＳｉＨ４と酸素（Ｏ２）又は亜酸化窒素（Ｎ２Ｏ）のいずれかと共に用いられてよい。酸化物キャップ層１２２の厚みは約５乃至約１０ｎｍの範囲にあり、そして望ましくは約８ｎｍの厚みである。次いでシリコン窒化物（Ｓｉ３Ｎ４）からなる窒化物キャップ層１２６が酸化物キャップ層１２２を覆って堆積させられる。窒化物キャップ層１２６もまた、アモルファス化されたゲート電極層１１４の再結晶化を避けるように低温堆積プロセスを用いて堆積させられ、そして例えばアルゴン（Ａｒ）プラズマの存在下でのＳｉＨ４及びアンモニア（ＮＨ４）又は窒素（Ｎ２）を用いてＰＥＣＶＤプロセスによって堆積させられ得る。窒化物キャップ層１２６の厚みは約１０ｎｍ乃至約５０ｎｍの範囲にあり、そして望ましくは約２０ｎｍ乃至約４０ｎｍの厚みである。
【００１８】
図３を参照すると、窒化物キャップ１３８を形成するために、フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）シーケンスを用いて窒化物キャップ層１２６がパターニングされる。窒化物キャップ層１２６は、例えば三フッ化炭素／酸素（ＣＨＦ３／Ｏ２）プラズマ化学を用いることによってエッチングすることができる。このエッチングに次いで、窒化物キャップ１３８及び／又は任意の残っているフォトレジストをエッチングマスクとして用いて、酸化物キャップ層１２２、ゲート電極層１１４、及びゲート絶縁層１０４が順次異方的にエッチングされる。窒化物キャップ１３８の侵食(erosion)を最小化するために、各層に対して選択的エッチングプロセスが用いられ、これらは、酸化物キャップ層１２２及びゲート絶縁層１０４をエッチングするためのＣＨＦ３、ＣＦ４、又はＳＦ６化学、及びゲート電極層１１４をエッチングするためのＣｌ−又はＨＢｒ／Ｏ２化学を含んでいてよい。これらのエッチングが完了したとき、ゲート絶縁体１０８、ゲート電極１３０、酸化物キャップ１３４、及び窒化物キャップ１３８を備えたゲートスタック１４０が形成される。次いで、任意の残留フォトレジストは除去され、そしてシリコン酸化物からなる第１の誘電体層１４２がＭＯＳトランジスタ１００に従ってこれを覆うようにブランケット堆積させられる(blanket deposited)。
【００１９】
次いで、酸化物及び窒化物をエッチングして図４に示されるようにゲートスタック１４０の側壁に沿ってオフセットスペーサ１４６を形成するために、上述したような方法を用いて、第１の誘電体層１４２が異方的にエッチングされる。オフセットスペーサ１４６は、アモルファス化された多結晶シリコンゲート電極１３０の再結晶化を避けるために、低温堆積及びエッチングのプロセスを用いて形成される。この理由のため、ゲート電極１３０の側壁に沿った熱酸化成長によるような高温プロセスを用いて形成される側壁スペーサは敬遠される。オフセットスペーサ１４６は、それらの基部での約１０ｎｍ乃至約２０ｎｍの範囲にある最終的な厚みまでエッチングされる。オフセットスペーサ１４６の形成に次いで、例えばＭＯＳトランジスタ１００の極性に適したドーパントイオンのイオン注入（矢印１５０で示される）による基板１１０への不純物ドーピングによって、ソース及びドレイン拡張１５８が形成される。ゲートスタック１４０及びオフセットスペーサ１４６は、拡張１５８の自己位置合わせをもたらすための注入マスクとして用いられる。ゲートチャネル１４４からの拡張１５８の分離は、前述したように多少のエッチングを実行することによりオフセットスペーサ１４６の目標厚みを変えることによって調節することができる。ＮチャネルＭＯＳトランジスタに対しては、ソース及びドレイン拡張１５８は、望ましくはヒ素（Ａｓ）イオンを注入することによって形成されるが、リン（Ｐ）イオンが用いられてもよい。この注入プロセスのために用いられる加速電圧は約２乃至約５ｋｅＶの範囲にあり、また線量は約１×１０１５ｃｍ−２乃至約５×１０１５ｃｍ−２の範囲にある。ＰチャネルＭＯＳトランジスタに対しては、ソース及びドレイン拡張１５８は望ましくはホウ素（Ｂ）イオンを注入することによって形成される。約０．５乃至約３ｋｅＶの加速電圧及び約１×１０１５ｃｍ−２乃至約５×１０１５ｃｍ−２の範囲の線量が用いられる。ＭＯＳトランジスタ１００は次いで、シリコン基板１１０の表面１０６上に形成された任意の酸化物を除去するために、例えば希釈フッ化水素酸を用いてクリーニングされてよい。ソース及びドレイン拡張１５８の形成の後、シリコン窒化物からなる使い捨て(disposable)スペーサ層が、ＭＯＳトランジスタ１００を覆うようにブランケット堆積させられ、そして上述したように異方的にエッチングされて、図５に示されるようにオフセットスペーサ１４６に隣接して使い捨てスペーサともしばしば称される第２のスペーサ１５４を形成する。１つの例示的な実施形態においては、使い捨てスペーサ１５４は、それらの基部で約１０ｎｍ乃至約３０ｎｍの最終的な厚みを有するようにエッチングされる。
【００２０】
図６に示される随意的な実施形態では、ＮＭＯＳトランジスタに対するリンイオン若しくはヒ素イオン又はＰＭＯＳトランジスタに対するホウ素イオンのような不純物ドーパントイオンを基板１１０の表面へ注入することによって（矢印１７０で示される）、第１の深いソース及びドレイン領域１６６が形成される。第１の領域１６６は、使い捨てスペーサ１５４、オフセットスペーサ１４６、及びゲートスタック１４０を注入マスクとして用いて注入イオン１７０によってゲートスタック１４０に対して自己位置合わせされて画定される。ＮＭＯＳデバイスに対するこの注入プロセスのために用いられる加速電圧は約１０乃至約３０ｋｅＶの範囲にあり、一方ＰＭＯＳに対しては約０．５乃至約３ｋｅＶの範囲の電圧である。ＮＭＯＳ及びＰＭＯＳデバイスの両方に対して用いられる線量は、約１×１０１５ｃｍ−２乃至約５×１０１５ｃｍ−２の範囲にある。
【００２１】
方法は、図７に示されるように、ＭＯＳトランジスタ１００を覆うようにシリコン酸化物からなる酸化物ライナ１６２をブランケット堆積させることによって継続する。１つの例示的な実施形態では、酸化物ライナ１６２は低温ＣＶＤプロセス又はＰＥＣＶＤプロセスを用いて堆積させられる。次いで、前述したような低温堆積プロセスを用いて、酸化物ライナ１６２を覆うようにシリコン窒化物からなる応力誘起層１７４が堆積させられる。応力誘起層１７４は、約３０ｎｍ乃至約７０ｎｍの範囲にある厚みを有しており、そして望ましくは約５０ｎｍの厚みである。ＮＭＯＳデバイスに対しては、応力誘起層１７４がＣＶＤ、ＬＰＣＶＤ、又はＰＥＣＶＤのプロセスを用いて適用され、当該プロセスは、ＭＯＳトランジスタ１００の長手方向の軸１６３に実質的に平行な引張り力（矢印１６４で示される）にゲート電極１３０をさらす引張り応力誘起膜をもたらす。ＰＭＯＳデバイスに対しては、応力誘起層１７４がＣＶＤ、ＬＰＣＶＤ、又はＰＥＣＶＤのプロセスを用いて適用され、当該プロセスは、長手方向の軸１６３に実質的に平行な圧縮力（矢印１６８で示される）にゲート電極１３０をさらす圧縮応力誘起膜をもたらす。当業者によく知られているように、所望の引張り又は圧縮応力特性を有する膜を獲得するために、温度、圧力、及びガス比を含む気相堆積プロセスの動作条件を調節することによって、堆積させられたシリコン窒化物膜内の応力を修正することができる。
【００２２】
ＭＯＳトランジスタ１００は次いで、例えば急速熱焼鈍（ＲＴＡ）又はレーザ焼鈍を用いる高温焼鈍にさらされてよい。焼鈍温度は、約２ナノ秒乃至約３秒の時間に対して約１０００℃乃至約１３００℃の範囲にあり、拡張並びに第１の深いソース及びドレイン領域１５８及び１６６内にそれぞれ注入されたドーパントが活性化させられる。ドーパントは基板１１０内に下に向かって及びチャネル１４４に向かって拡散するので、焼鈍プロセスはまた両領域を多少は拡張する。
また、この焼鈍の間、覆っている応力誘起層１７４によって引張り的（ＮＭＯＳに対して）又は圧縮的（ＰＭＯＳに対して）のいずれかで応力を与えられているゲート電極１３０の形態(morphology)は、アモルファス状態からε多結晶状態へと変換され、体積の増加又は減少がそれぞれもたらされる。焼鈍の後でゲート電極１３０が冷えると、体積変化は、ゲート絶縁体１０８を介してチャネル領域１４４へ転移させられる同様の引張り応力１６９又は圧縮応力１７１を生じさせる。従って、応力誘起層１７４によって当初に発生させられた引張り又は圧縮応力は、焼鈍／再結晶化プロセスの間にゲート電極１３０及びチャネル１４４へ転移させられ、そして応力誘起層１７４が除去された後にチャネル１４４内に固定されて（記憶されて）残留する。応力誘起層１７４は次いで、例えば１：３乃至１：１０の容積比及び約１２０℃乃至約１６０℃の温度を有する加熱リン酸／水混合物を用いて、図８に示されるように除去される。酸化物ライナ１６２はエッチング停止として作用し、窒化物キャップ１３８、使い捨てスペーサ１５４、及びＭＯＳトランジスタ１００の任意の他の露出させられた表面が侵食から保護される。酸化物ライナ１６２は次いで、希釈された又は緩衝されたフッ化水素酸溶液を用いて除去される。
【００２３】
図９を参照すると、ゲートスタック１４０及び使い捨てスペーサ１５４をエッチングマスクとして用いて、凹部１７８がゲートスタック１４０に近接するシリコン基板１１０内にまで異方的にエッチングされる。このエッチングの間、窒化物キャップ１３８の厚みは減少させられ、また使い捨てスペーサ１５４も多少は侵食される。凹部は、例えばＨＢｒ／Ｏ２化学を用いる反応性イオンエッチング（ＲＩＥ）によってエッチングすることができる。１つの例示的な実施形態によると、凹部１７８は約５０ｎｍ乃至約１００ｎｍの深さまでエッチングされ、そして望ましくは約６０ｎｍである。他の例示的な実施形態においては、第１の深いソース及びドレイン領域１６６の一部分が凹部１７８を包囲したままであるような深さまで凹部１７８がエッチングされる。チャネル１４４内に記憶された引張り又は圧縮応力１６９及び１７１によって生成される歪は、凹部１７８の形成の間におけるチャネル１４４に隣接する支持材質の除去によって更に強化され得る。このことは、凹部１７８が形成されずに従ってチャネル１４４に隣接する支持材質が残留する従来の応力記憶技術（ＳＭＴ）とは対照的である。本発明の種々の実施形態においては、凹部１７８の形成はこの支持材質を除去し、従ってチャネル１４４内に付加的な歪を実現することを支援し得る。
【００２４】
図１０を参照すると、シリコン含有膜１８２が凹部１７８内にエピタキシャル成長させられて、エピタキシャル成長ソース及びドレイン領域１８０を形成する。エピタキシャルプロセスは、使い捨てスペーサ１５４又は窒化物キャップ１３８のような非シリコン表面上への成長が阻まれるように、シリコン表面に対して選択的に実行される。エピタキシャルシリコン含有膜１８２は、成長選択性を制御するための塩酸（ＨＣｌ）の存在下でのシラン（ＳｉＨ４）又はジクロロシラン（ＳｉＨ２Ｃｌ２）の還元によって成長させることができる。１つの例示的な実施形態においては、エピタキシャル成長反応物に加えて、シリコン含有膜１８２が成長させられるのに従ってエピタキシャル成長ソース及びドレイン領域１８０をその場で(in situ)適切にドープするために、不純物ドーピング元素が供給される。例えば、ＰＭＯＳ応用に対しては、深いソース／ドレイン領域のエピタキシャル成長の間に反応物にホウ素が添加されてよく、またＮＭＯＳ応用に対しては、エピタキシャル成長の間に反応物にヒ素又はリンが添加されてよい。
【００２５】
代替的な実施形態においては、例えば炭素又はゲルマニウムのような追加的な応力誘起元素の存在下でシリコン含有膜１８２がエピタキシャル成長させられてよく、それにより結晶格子内にそれらを組み込むことができる。１つの例示的な実施形態では、埋め込まれたシリコンゲルマニウム（ｅＳｉ：Ｇｅ）は、ＰＭＯＳトランジスタのチャネル１４４に対して圧縮応力（矢印１８１で示される）を加えるために好適に用いられる。他の実施形態では、ｅＳｉ：Ｇｅは約４０％までのゲルマニウムを含み、そして望ましくは約２５％乃至約３５％のゲルマニウムを含有する。他の例示的な実施形態では、チャネル１４４に引張り応力（矢印１７９で示される）を加える単結晶性の埋め込みシリコン炭素（ｅＳｉ：Ｃ）をエピタキシャル成長させることによって、ＮＭＯＳトランジスタのエピタキシャル成長ソース及びドレイン領域１８０が同様にして製造され得る。更なる実施形態では、エピタキシャルｅＳｉ：Ｃ膜１８２は約３％までの炭素を含み、そして望ましくは約２％の炭素を含む。チャネル１４４に与えられる全体的な応力を高めるために、図７〜９の応力１６９及び１７１にそれぞれ引張り及び圧縮応力１７９及び１８１が付加されてよい。エピタキシャル成長に次いで、上述した加熱リン酸エッチングを用いて窒化物キャップ１３８及び使い捨てスペーサ１５４が除去される。
【００２６】
図１１を参照すると、トランジスタ１００を覆うシリコン窒化物のブランケット膜を適用した後に前述したような異方性窒化物エッチングを行うことによって、オフセットスペーサ１４６の側壁の周囲にシリコン窒化物からなる最終的なスペーサ１８６が形成される。最終的なスペーサ１８６は、その基部で約３０ｎｍ乃至約５０ｎｍの範囲にある厚みを有しており、あるいは望ましくは約４０ｎｍの厚みである。酸化物キャップ１３４を実質的に除去し、また形成されたであろう任意の表面酸化物を除去することによってシリコン含有膜１８２の表面１８７をクリーニングするために、希釈された又は緩衝されたフッ化水素酸を含むウエットエッチャントが用いられる。次いで、トランジスタ１００のゲート電極１３０並びにエピタキシャル成長ソース及びドレイン領域１８０への電気的な接続をもたらすように、図１２に示されるように、よく知られた金属堆積、焼鈍、及び金属エッチングのプロセスを用いて金属シリサイドコンタクト領域１９０が形成されてよい。
【００２７】
図１３〜１８は本発明の他の例示的な実施形態に従いＭＯＳトランジスタ１００を形成するための方法を示す断面図である。図１３〜１８に示される方法は、図１〜５に示されるステップを利用しており、そこで、簡潔さを目的としてそれらのステップはここでは繰り返さない。従って、図５のシリコン窒化物使い捨てスペーサ１５４の形成の後、図１３に示されるように、酸化物スペーサ１９４が使い捨てスペーサ１５４を覆うように形成される。酸化物スペーサ１９４は、低温ＣＶＤ、ＬＰＣＶＤ、又はＰＥＣＶＤシリコン酸化物ブランケット堆積プロセス及びそれに続く窒化物キャップ１３８の侵食を最小化するための、酸化物に対して選択的な異方性エッチングを用いて形成される。酸化物スペーサ１９４の形成に続いて、ゲートスタック１４０、オフセット及び使い捨てスペーサ１４６及び１５４、並びに酸化物スペーサ１９４をエッチングマスクとして用いて、凹部１９６がゲートスタック１４０に近接するシリコン基板１１０内にまで異方的にエッチングされる。エッチングは、例えば、酸化物スペーサ１９４又は窒化物キャップ１３８の過度の侵食を回避するために、シリコンに対して選択的な様態でのＨＢｒ／Ｏ２化学を用いる反応性イオンエッチング（ＲＩＥ）によって実行される。凹部１９６は約５０ｎｍ乃至約１００ｎｍの深さまでエッチングされ、そして望ましくは約６０ｎｍの深さである。
【００２８】
次いで、図１４に示されるように、シリコン窒化物からなる応力誘起層１９８が、凹部１９６のそれぞれ底及び側面２００及び２０４を含めてＭＯＳトランジスタ１００を覆うようにブランケット堆積させられる。応力誘起層１９８は、低温ＣＶＤ又はＰＥＣＶＤプロセスを用いて、引張り応力誘起膜（ＮＭＯＳデバイスに対して）又は圧縮応力誘起膜（ＰＭＯＳデバイスに対して）をもたらすような様態で堆積させられる。応力誘起層１９８は、アモルファス化されたゲート電極１３０の再結晶化を避けるために十分に低い温度で形成され、また約３０ｎｍ乃至約７０ｎｍの範囲内の厚みを有しており、そして望ましくは約５０ｎｍの厚みである。応力誘起層１９８の堆積に続いて、拡張注入ドーパントを活性化し且つゲート電極１３０を再結晶化するために、基板１１０は焼鈍される。焼鈍温度は、約５ミリ秒乃至約３秒の時間に対して約１０００℃乃至約１３００℃の範囲にあり、拡張１５８内へ注入されたドーパントは、基板１１０内へ及びチャネル１４４に向かって内部へと更に拡散させられる。ゲート電極１３０の再結晶化は、応力誘起層１９８によって与えられる引張り応力（矢印１９５で示される）又は圧縮応力（矢印１９７で示される）の影響下で生じ、そしてそれによりゲート電極１３０の体積は増加し（引張りの場合）又は減少する（圧縮の場合）。その結果、この体積変化は、同様な引張り応力（矢印２０５で示される）又は圧縮応力（矢印２０７で示される）を冷却に際してチャネル１４４内に固定する。この実施形態では、凹部１９６は応力誘起層１９８が堆積させられるのに先立って形成されるので、応力誘起層１９８は、図７の応力誘起層１７４よりも深くＭＯＳトランジスタ１００を覆う覆い(shroud)を形成し、その結果、長手方向のそれぞれ引張り及び圧縮応力２０５及び２０７が更に強化され得る。また、応力誘起層１９８が凹部１９６内に形成される場合、圧縮応力２０９（ＮＭＯＳデバイスに対して）又は引張り応力２１１（ＰＭＯＳデバイスに対して）が、基板１１０の長手方向の軸１６３及び表面１０６（図５）に実質的に垂直に生成される。これらの応力は、各デバイスタイプにおいて主要なキャリアの移動度を高めるので、長手方向の引張り応力２０５及び圧縮応力２０７と同様の有利な効果を有する。再結晶化焼鈍に続いて、応力誘起層１９８及び窒化物キャップ１３８は、前述したような加熱リン酸エッチングを用いて図１５に示されるように除去される。
【００２９】
図１６を参照すると、ＭＯＳトランジスタ１００の露出させられた表面は、希釈フッ化水素酸エッチングを用いてクリーニングされ、そのエッチングによって酸化物スペーサ１９４も除去され、また酸化物キャップ１３４が部分的に除去され得る。リン若しくはヒ素（ＮＭＯＳに対して）又はホウ素（ＰＭＯＳに対して）のいずれかによってその場で(in situ)ドープされるシリコン含有エピタキシャル膜２０２が次いで凹部１９６（図１５）内に成長させられて、深いソース及びドレイン領域２３０を形成する。１つの実施形態では、ＮＭＯＳデバイスに対して、エピタキシャル膜２０２はｅＳｉ：Ｃを備えている引張り応力誘起材質であり、ｅＳｉ：Ｃは約３％までの炭素を含み、そして望ましくは約２％の炭素を含む。他の実施形態では、ＰＭＯＳデバイスに対して、エピタキシャル膜２０２はｅＳｉ：Ｇｅを備えている圧縮応力誘起材質であり、ｅＳｉ：Ｇｅは約４０％までのゲルマニウムを含み、そして望ましくは約２５％乃至約３５％のゲルマニウムを含む。これらの埋め込みエピタキシャル膜によって生成されるそれぞれ引張り又は圧縮応力２１３及び２１５は、応力誘起層１９８からもたらされる応力２０５及び２０７をそれぞれ潜在的に補完する。エピタキシャル成長に次いで、前述したような加熱リン酸エッチングを用いて使い捨てスペーサ１５４が除去される。図１７に示されるように、前述したようなブランケット堆積及び異方性エッチングを用いて、シリコン窒化物スペーサ２０６がオフセットスペーサ１４６、ソース／ドレイン拡張１５８、及び深いソース／ドレイン領域２３０の一部分を覆うように形成される。次いで、酸化物キャップ１３４を除去すると共にゲート電極１３０並びに深いソース及びドレイン領域２３０の露出させられた表面をクリーニングして任意の形成されたであろう表面酸化物を除去するために、希釈された又は緩衝されたフッ化水素酸が用いられる。次いで図１８に示されるように、よく知られた金属堆積、焼鈍、及び金属エッチングのプロセスを用いて、金属シリサイドコンタクト領域２１０がゲート電極１３０並びに深いソース及びドレイン領域２３０を覆うように形成されてよい。
【００３０】
従って、ここに説明される実施形態は、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのいずれかのチャネルに応力を加えるための新規な方法を提供する。これらの方法は、犠牲応力誘起層から生じる応力が埋め込みエピタキシャル応力誘起膜によって生じる応力に適合するように重ね合わされて、強化されたチャネル応力及び改善されたデバイス性能をもたらすことを可能にする。この適合性は、それらの応力貢献の緩和を避けるために、埋め込みエピタキシャル応力誘起膜の形成に先立ち、ゲート再結晶化焼鈍を実行することによって達成される。応力誘起層の堆積に先立つ又はその後のいずれかでのソース及びドレイン領域における凹部の形成は、チャネルに隣接する支持材質を除去して、堆積させられる応力誘起層の歪効果を高め、それによってチャネル応力を更に高めることができる。また、これらの凹部が応力誘起層堆積に先立ち形成される場合、応力誘起層はＭＯＳトランジスタを覆う深い覆いを形成し、それにより長手方向の及び垂直方向のより大きな応力を転移させる。その結果、これらの方法は、ＰＭＯＳデバイス及びＮＭＯＳデバイスの両方のチャネルにおいて長手方向及び垂直方向の高い応力をもたらし、そして従来の製造シーケンスに統合化されて改善されたデバイス性能を提供する。
【００３１】
上述した詳細な説明においては少なくとも１つの例示的な実施形態が提示されたが、多くの変形が存在することが理解されるべきである。また、単一又は複数の例示的な実施形態は、単に例示であって、そして本発明の範囲、適用可能性、又は構成を限定することを決して意図されていないことも理解されるべきである。むしろ、上述した詳細な説明は、単一又は複数の例示的な実施形態を実施又は実装するための有用な指針を当業者に提供するであろう。特許請求の範囲に記載される本発明の範囲及びその法的に均等なものから逸脱することなしに、要素の機能及び配置において種々の変更がなされ得ることが理解されるべきである。
【特許請求の範囲】
【請求項１】
シリコン含有基板を備えた半導体デバイスを形成するための方法であって、
前記シリコン含有基板を覆う多結晶シリコン層を堆積させることと、
前記多結晶シリコン層をアモルファス化することと、
前記アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、
前記ゲート電極を覆う応力誘起層を堆積させることと、
前記シリコン含有基板を焼鈍して前記ゲート電極を再結晶化することと、
前記応力誘起層を除去することと、
前記ゲート電極をエッチングマスクとして用いて前記基板内へ凹部をエッチングすることと、
前記凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えた方法。
【請求項２】
凹部をエッチングする前記ステップは応力誘起層を堆積させる前記ステップに先立って実行される請求項１の方法。
【請求項３】
応力誘起層を堆積させる前記ステップは引張り応力誘起シリコン窒化物層を堆積させることを備えている請求項１の方法。
【請求項４】
応力誘起層を堆積させる前記ステップは圧縮応力誘起シリコン窒化物層を堆積させることを備えている請求項１の方法。
【請求項５】
不純物ドープのシリコン含有領域をエピタキシャル成長させる前記ステップは炭素又はゲルマニウムを更に含有している不純物ドープのシリコン含有領域をエピタキシャル成長させることを備えている請求項１の方法。
【請求項６】
第１の表面を有するシリコン含有基板上及びその内部にＭＯＳトランジスタを製造する方法であって、
前記シリコン含有基板の前記第１の表面を覆う多結晶シリコン層を堆積させることと、
前記多結晶シリコン層をアモルファス化することと、
前記多結晶シリコン層から製造されるゲート電極を備え、側壁を有し、前記シリコン含有基板の前記第１の表面を覆うように配置されるゲート積層物を形成することと、
前記ゲート電極の前記側壁に隣接するオフセットスペーサを形成することと、
前記ゲート積層物、前記オフセットスペーサ、及び前記第１の表面を覆う応力誘起シリコン窒化物層を堆積させることと、
前記シリコン含有基板を焼鈍することと、
前記応力誘起シリコン窒化物層を除去することと、
前記除去するステップの後に前記ゲート積層物及び前記オフセットスペーサをエッチングマスクとして用いて前記シリコン含有基板の前記第１の表面をエッチングして前記シリコン含有基板内に凹部を形成することと、
前記凹部内に不純物ドープのシリコン含有領域をエピタキシャル形成することとを備えた方法。
【請求項７】
応力誘起シリコン窒化物層を堆積させる前記ステップは引張り応力誘起シリコン窒化物層を堆積させることを備えている請求項６の方法。
【請求項８】
応力誘起シリコン窒化物層を堆積させる前記ステップは圧縮応力誘起シリコン窒化物層を堆積させることを備えている請求項６の方法。
【請求項９】
第１の表面を有するシリコン含有基板上及びその内部にＭＯＳトランジスタを製造する方法であって、
前記シリコン含有基板の前記第１の表面を覆う多結晶シリコン層を堆積させることと、
前記多結晶シリコン層をアモルファス化することと、
前記多結晶シリコン層から製造されるゲート電極を備え、側壁を有し、前記シリコン含有基板の前記第１の表面を覆うように配置されるゲート積層物を形成することと、
前記ゲート電極の前記側壁に隣接するオフセットスペーサを形成することと、
前記ゲート積層物及び前記オフセットスペーサをエッチングマスクとして用いて前記シリコン含有基板の前記第１の表面をエッチングして、前記シリコン含有基板の第２の表面を露出させる凹部を前記シリコン含有基板内に形成することと、
前記ゲート積層物、前記オフセットスペーサ、及び前記第２の表面を覆う応力誘起シリコン窒化物層を堆積させることと、
前記シリコン含有基板を焼鈍することと、
前記応力誘起シリコン窒化物層を除去することと、
前記凹部内に不純物ドープのシリコン含有領域をエピタキシャル形成することとを備えた方法。
【請求項１０】
応力誘起シリコン窒化物層を堆積させる前記ステップは引張り応力誘起シリコン窒化物層又は圧縮応力誘起シリコン窒化物層を堆積させることを備えている請求項９の方法。
【請求項１】
シリコン含有基板を備えた半導体デバイスを形成するための方法であって、
前記シリコン含有基板を覆う多結晶シリコン層を堆積させることと、
前記多結晶シリコン層をアモルファス化することと、
前記アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、
前記ゲート電極を覆う応力誘起層を堆積させることと、
前記シリコン含有基板を焼鈍して前記ゲート電極を再結晶化することと、
前記応力誘起層を除去することと、
前記ゲート電極をエッチングマスクとして用いて前記基板内へ凹部をエッチングすることと、
前記凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えた方法。
【請求項２】
凹部をエッチングする前記ステップは応力誘起層を堆積させる前記ステップに先立って実行される請求項１の方法。
【請求項３】
応力誘起層を堆積させる前記ステップは引張り応力誘起シリコン窒化物層を堆積させることを備えている請求項１の方法。
【請求項４】
応力誘起層を堆積させる前記ステップは圧縮応力誘起シリコン窒化物層を堆積させることを備えている請求項１の方法。
【請求項５】
不純物ドープのシリコン含有領域をエピタキシャル成長させる前記ステップは炭素又はゲルマニウムを更に含有している不純物ドープのシリコン含有領域をエピタキシャル成長させることを備えている請求項１の方法。
【請求項６】
第１の表面を有するシリコン含有基板上及びその内部にＭＯＳトランジスタを製造する方法であって、
前記シリコン含有基板の前記第１の表面を覆う多結晶シリコン層を堆積させることと、
前記多結晶シリコン層をアモルファス化することと、
前記多結晶シリコン層から製造されるゲート電極を備え、側壁を有し、前記シリコン含有基板の前記第１の表面を覆うように配置されるゲート積層物を形成することと、
前記ゲート電極の前記側壁に隣接するオフセットスペーサを形成することと、
前記ゲート積層物、前記オフセットスペーサ、及び前記第１の表面を覆う応力誘起シリコン窒化物層を堆積させることと、
前記シリコン含有基板を焼鈍することと、
前記応力誘起シリコン窒化物層を除去することと、
前記除去するステップの後に前記ゲート積層物及び前記オフセットスペーサをエッチングマスクとして用いて前記シリコン含有基板の前記第１の表面をエッチングして前記シリコン含有基板内に凹部を形成することと、
前記凹部内に不純物ドープのシリコン含有領域をエピタキシャル形成することとを備えた方法。
【請求項７】
応力誘起シリコン窒化物層を堆積させる前記ステップは引張り応力誘起シリコン窒化物層を堆積させることを備えている請求項６の方法。
【請求項８】
応力誘起シリコン窒化物層を堆積させる前記ステップは圧縮応力誘起シリコン窒化物層を堆積させることを備えている請求項６の方法。
【請求項９】
第１の表面を有するシリコン含有基板上及びその内部にＭＯＳトランジスタを製造する方法であって、
前記シリコン含有基板の前記第１の表面を覆う多結晶シリコン層を堆積させることと、
前記多結晶シリコン層をアモルファス化することと、
前記多結晶シリコン層から製造されるゲート電極を備え、側壁を有し、前記シリコン含有基板の前記第１の表面を覆うように配置されるゲート積層物を形成することと、
前記ゲート電極の前記側壁に隣接するオフセットスペーサを形成することと、
前記ゲート積層物及び前記オフセットスペーサをエッチングマスクとして用いて前記シリコン含有基板の前記第１の表面をエッチングして、前記シリコン含有基板の第２の表面を露出させる凹部を前記シリコン含有基板内に形成することと、
前記ゲート積層物、前記オフセットスペーサ、及び前記第２の表面を覆う応力誘起シリコン窒化物層を堆積させることと、
前記シリコン含有基板を焼鈍することと、
前記応力誘起シリコン窒化物層を除去することと、
前記凹部内に不純物ドープのシリコン含有領域をエピタキシャル形成することとを備えた方法。
【請求項１０】
応力誘起シリコン窒化物層を堆積させる前記ステップは引張り応力誘起シリコン窒化物層又は圧縮応力誘起シリコン窒化物層を堆積させることを備えている請求項９の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公表番号】特表２０１２−５０４３４５（Ｐ２０１２−５０４３４５Ａ）
【公表日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１１−５２９３２４（Ｐ２０１１−５２９３２４）
【出願日】平成２１年９月２８日（２００９．９．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５８６２９
【国際公開番号】ＷＯ２０１０／０３７０３６
【国際公開日】平成２２年４月１日（２０１０．４．１）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２１年９月２８日（２００９．９．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５８６２９
【国際公開番号】ＷＯ２０１０／０３７０３６
【国際公開日】平成２２年４月１日（２０１０．４．１）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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