【課題】 リンでドープされたシリコンと炭素を含有するエピタキシャル層を形成する方法を提供する。
【解決手段】 圧力は、堆積中１００トール以上に維持される。方法は、置換型炭素を含む膜の形成を生じさせる。特定の実施形態は、半導体デバイス、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおけるエピタキシャル層の形成と処理に関する。 （もっと読む）

【課題】良好な膜質を有するゲート絶縁膜を化合物半導体層上に形成することができる半導体素子製造方法を提供すること。
【解決手段】本発明は、基板１上にバッファ層２を介して積層されたＧａＮ活性層３とゲート電極８との間にゲート絶縁膜であるＳｉＯ₂膜５が形成された半導体素子を製造する半導体素子製造方法において、ゲート絶縁膜は、ＥＣＲスパッタリング法を用いて形成されることを特徴とする。この結果、良好な膜質を有するゲート絶縁膜をＧａＮ活性層３上に形成することができる半導体素子製造方法を提供することが可能になる。 （もっと読む）

【課題】接合により形成された単結晶半導体層を有する半導体装置において、単結晶半導体層の接合によって生じる表面段差を低減する。
【解決手段】誘電体基板３３に支持された第１および第２の半導体素子１００Ａ、１００Ｂを備える半導体装置２００の製造方法であって、（ｃ）単結晶半導体基板１の第１主面Ｓ１における半導体素子形成領域Ｔ１、Ｔ２に、活性層領域２５Ａ、２５Ｂとをそれぞれ形成する工程と、（ｄ）単結晶半導体基板１に剥離用物質２７を注入することにより、単結晶半導体基板１における素子分離領域１０よりも第２主面Ｓ２の側に剥離層２８を形成する工程と、（ｅ）単結晶半導体基板１における剥離層２８よりも第２主面Ｓ２の側に位置する部分１ｂを、単結晶半導体基板１から剥離することにより、半導体素子形成領域Ｔ１、Ｔ２を含む単結晶半導体層１ａを得る工程と、（ｆ）単結晶半導体層１のエッチングまたは研磨を行う工程とを包含する。 （もっと読む）

【課題】シリコン膜の酸化を防ぎ、良好な多結晶シリコン膜を得ることができると共に、絶縁性基板上に低コストで多結晶シリコン膜を形成することが可能な多結晶シリコン膜の製造方法及び製造装置を提供する。
【解決手段】絶縁性基板上に非晶質シリコン膜を非酸化性雰囲気下で形成する非晶質シリコン膜形成工程と、非晶質シリコン膜を非酸化性雰囲気下で多結晶化させる多結晶シリコン膜形成工程と、非晶質シリコン膜形成工程から多結晶シリコン膜形成工程に被処理基板を移行するときの工程であって、非晶質シリコン膜を形成した後に非晶質シリコン膜形成工程の非酸化性雰囲気を大気雰囲気又は所定の酸素分圧を有する雰囲気に変化させ、その後、被処理基板２を多結晶シリコン膜形成工程に移行して、多結晶シリコン膜形成工程内の雰囲気を非酸化性雰囲気に変化させる雰囲気制御工程とを有する。 （もっと読む）

【課題】基板としてプラスチック基板を用いた薄膜トランジスタ基板の製造工程中で用いられるレジスト膜を除去する際に、プラスチック基板に化学的なダメージを与えない層構成を有した薄膜トランジスタ基板及びその製造方法を提供する。
【解決手段】酸素プラズマ耐性のある無機層１１が全面に形成されたプラスチック基板１０を準備する工程と、無機層１１上に半導体膜を形成する工程と、半導体膜上にレジスト膜をパターニングする工程とを有し、レジスト膜の除去工程がプラズマアッシング法により行われる方法により薄膜トランジスタ基板を製造する。このとき、無機層が、クロム、チタン、アルミニウム、シリコン、酸化クロム、酸化チタン、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、酸化シリコン、窒化シリコン、及び酸窒化シリコンの群から選択されるいずれかからなることが好ましい。 （もっと読む）

ソース（３０）の抵抗がドレイン（４０）よりも高いトランジスタ（２２）は、記憶回路（１０）におけるプル・アップ素子（２０）として最適である。トランジスタは、ソース抵抗を有するソース注入を備えたソース領域を有している。ソース領域はサリサイド化されない。トランジスタの電気伝導を制御するため、制御電極領域（５０）がソース領域に隣接している。ドレイン領域（４０）は、制御電極領域に隣接すると共に、ソース領域とは反対側に設けられている。ドレイン領域は、ドレイン抵抗を有しサリサイド化されたドレイン注入を有している。ソース領域の物理特性はドレイン領域とは異なるため、ソース抵抗はドレイン抵抗よりも高くなっている。
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【課題】
本発明によるポリシリコンＴＦＴ基板においては、欠陥密度の少ない層間絶縁膜を用いることで、高性能なＴＦＴ特性を提供することを目的とする。また、層間絶縁膜のＥ'センター密度を事前に測定し、ＴＦＴ特性の予測しておくことで、ＴＦＴ基板の評価期間を短縮すること。
【解決手段】
基板１上に絶縁膜を形成する工程と、ポリシリコン膜４を形成する工程と、ゲート絶縁膜７を形成する工程と、ゲート電極８を形成する工程と、層間絶縁膜１０を形成する工程と、ポリシリコン膜４と接続するソース・ドレイン配線１１を形成する工程と、保護膜１２を形成する工程とを備え、層間絶縁膜１０のＥ'センター密度を１．０×１０^１８ｓｐｉｎｓ／ｃｍ^３以下とする。 （もっと読む）

【課題】歩留り低下及びコスト上昇を抑え、かつ、光学的特性を良好に維持しつつ、特性の経時的変化を抑制して高い信頼性を確保する。
【解決手段】ポリシリコン膜にドーパントを注入し、加熱処理によって注入したドーパントを活性化し、ソース領域及びドレイン領域、及びチャネル領域を形成した後、基板温度を、３５０℃〜４２０℃の範囲内に保って、３分〜６０分の処理時間、基板を水素ガスによるプラズマに晒す。これによって、下地保護膜３を構成する二酸化シリコンは、吸蔵水の含有量が抑えられ、薄膜トランジスタ１の動作温度において、下地保護膜３から水分が不純物として特に半導体膜１４へ拡散して、動作特性に悪影響を与えることが防止される。 （もっと読む）

【課題】所望のドーパント密度プロファイルを達成することができ、アモルファス化される層の厚さが十分に限定され、または歪み緩和のレベルが十分に低く、あるいはこれらがともに達成されるイオン注入法を提供することにある。
【解決手段】本発明は、イオン注入ステップをｉｎ ｓｉｔｕまたはｅｘ ｓｉｔｕ熱処理と組み合わせて、注入誘起性のアモルファス化（超薄シリコン・オン・インシュレータ層のＦＥＴのソース／ドレイン（Ｓ／Ｄ）領域の潜在的な問題）、および歪まされたＳ／Ｄ領域の注入誘起性の塑性緩和（その下の基板層と格子不整合の状態にある埋込みＳ／Ｄ領域によってチャネル歪みが誘起される歪みチャネルＦＥＴの潜在的な問題）をともに回避し、またはともに最小化し、あるいは一方を回避し、もう一方を最小化する方法を教示する。第１の実施形態では、イオン注入を高温で実行することによって、イオン注入がｉｎ ｓｉｔｕ熱処理と組み合わされる。第２の実施形態では、熱注入を実行する能力を有する手段を必要としない「デバイデッド−ドーズ−アニール−イン−ビトウィーン」（ＤＤＡＢ）法において、イオン注入がｅｘ ｓｉｔｕ熱処理と組み合わせられる。 （もっと読む）

【課題】ドレイン電流（Ｉｄｓ）の低下を抑えつつ、ゲート誘起ドレインリーク電流（ＧＩＤＬ）を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】支持基板上に設けられた絶縁層３と、絶縁層３上に設けられた半導体層５とを含む多層膜基板に形成されたトランジスタ１００、を有する半導体装置であって、トランジスタ１００のゲート電極２０とＬＤＤ層４３とが平面視で重なる第１領域のゲート絶縁膜１１ｂの厚さは、ゲート電極２０とそのチャネル領域５ａとが平面視で重なる第２領域のゲート絶縁膜１１ｃの厚さよりも大きく形成されている。このような構成であれば、ゲート電極からドレイン中に印加される電界を緩和することができ、ドレインの伝導バンドのエネルギー準位端の曲率を小さくすることができる。 （もっと読む）

【課題】ソース・ドレイン領域へのコンタクト抵抗が小さく、かつ、電気的特性が従来よりも安定したＦＩＮ型ＦＥＴからなるメモリセルを備えた半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、絶縁層２０と、絶縁層上に設けられ、電気的に浮遊状態のフローティングボディ領域Ｒ２、および、該フローティングボディ領域の両側にあるソース・ドレイン領域Ｒ１を含むＦＩＮ型半導体層４５と、フローティングボディ領域の両側面に形成されたゲート絶縁膜５０と、フローティングボディ領域の両側面にゲート絶縁膜を介して設けられたゲート電極７０と、ソース・ドレイン領域の上面に接触するソース・ドレイン電極ＳＬ・ＢＬとを備え、絶縁層の表面と平行にＦＩＮ型半導体層を切断した断面において、フローティングボディ領域における該ＦＩＮ型半導体層の厚みＤ２が、ソース・ドレイン領域における該ＦＩＮ型半導体層の厚みＤ１よりも薄い。 （もっと読む）

【課題】不純物ドープ半導体膜を形成する際の熱負荷を低減する。また、熱負荷を低減することで、ＴＦＴの特性を向上させる。
【解決手段】半導体膜３および絶縁膜５を順次形成し、これらの膜よりなる積層膜した後、この積層膜を選択的に除去することにより、プール部７ｂおよびこのプール部７ｂに連結した一対の溝７ａを形成し、プール部７ｂにドープ高次シラン組成物溶液９を充填し、この溶液９を溝７ａ内部に導入した後、熱処理によりドープシリコン膜９Ａを形成する。次いで、溝７ａ間に位置する絶縁膜５上にゲート電極を形成することによりＴＦＴを形成する。 （もっと読む）

【課題】 ゲート絶縁膜とゲート電極との間に金属粒子を備えた半導体装置において、ゲート電極の仕事関数の調整（閾値電圧の制御）と空乏化の抑制に加え、さらに金属粒子とこの周囲の膜との密着性を向上させた半導体装置を提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域１０およびドレイン領域１１を備える。ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。チャネル層３ａの上にはゲート絶縁膜５が形成される。ゲート絶縁膜５上には、窒化チタンからなる金属粒子６ａと多結晶シリコン膜７から構成されるゲート電極８が設けられる。ここで、金属粒子６ａと多結晶シリコン膜７との間にはチタンシリサイド反応層６ｂが形成され、金属粒子６ａとゲート絶縁膜５との間には反応層６ｃが形成される。 （もっと読む）

【課題】低温における熱処理でもソース／ドレイン領域の不純物活性化が実現でき、高性能な薄膜トランジスタを得ることを可能とする半導体装置の製造方法を提供する。
【解決手段】基板上に半導体膜の結晶化の際の起点となる複数の起点部をソース／ドレイン領域に略単結晶粒が含まれる位置に形成し、起点部が形成された基板上に半導体膜を形成し、半導体膜に熱処理を行い複数の起点部の各々を略中心とする複数の略単結晶粒を形成し、半導体膜をパターニングし、ソース／ドレイン領域及びチャネル形成領域となるトランジスタ領域を形成し、トランジスタ領域上にゲート絶縁膜及びゲート電極を形成し、ゲート絶縁膜及びゲート電極上からイオンを注入してソース／ドレイン領域の一部を非晶質化し、非晶質化されたソース／ドレイン領域に不純物を導入し、
不純物が導入されたソース／ドレイン領域に熱処理を加えソース／ドレイン領域の結晶性を回復させる。 （もっと読む）

【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】シリコンＣＭＯＳデバイス等におけるシングルメタルゲート構造を実現することができ、デバイス特性揺らぎの低減及び高信頼化をはかる。
【解決手段】基板上に、ｐチャネルＭＩＳトランジスタ４１とｎチャネルＭＩＳトランジスタ４２を備えた半導体装置であって、ｐチャネルＭＩＳトランジスタ４１とｎチャネルＭＩＳトランジスタ４２の各ゲート電極３２はＴａとＣの合金で形成され、ゲート電極３２のＴａに対するＣのモル比（Ｃ／Ｔａ）が２以上４以下である。 （もっと読む）

応力のかけられたオーバーライ材料（２０９、２１１、３０９、３１１、３１９Ｓ)に基づいて傾斜インプランテーションと後続の再結晶化を実行することにより、非常に実効的な応力生成メカニズムが提供される。この傾斜アモルファス化インプランテーション（２０８、３０８Ｐ、３０８Ｎ）により、再結晶化プロセスにおいて欠陥率が著しく低減し、これにより、高度なトランジスタ素子（２００、３００Ｎ、３００Ｐにおいて、リーク電流が実質的に低減する。
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【課題】ソース側半導体、ドレイン側半導体、およびゲートを含む電界効果トランジスタ（ＦＥＴ）を提供すること。
【解決手段】ソース側半導体は高移動度半導体材料で作製され、ドレイン側半導体は低リーク半導体材料で作製される。一実施形態では、このＦＥＴは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。また、このＦＥＴの製造方法も提供される。 （もっと読む）

【課題】ソース／ドレイン間でのリーク電流の発生が防止された半導体装置を提供する。
【解決手段】ゲート電極５およびサイドウォール絶縁膜６は、素子形成領域の上側の領域から素子分離酸化膜２の上側の領域まで延びており、かつ、チタンシリサイド膜は、少なくともサイドウォール酸化膜６および素子分離酸化膜２に隣接する領域であってサイドウォール酸化膜６の外側に位置する領域には形成されていない。 （もっと読む）

改良ゲート構造を有する電子デバイスのための方法、システムおよび装置が記載される。電子デバイスは、少なくとも１つのナノワイヤを含む。ゲート接点は、少なくとも１つのナノワイヤの長さの一部分に沿って位置決めされる。誘電材料層は、ゲート接点と少なくとも１つのナノワイヤとの間にある。ソース接点およびドレイン接点は、少なくとも１つのナノワイヤと接触している。ソース接点またはドレイン接点の少なくとも一部分は、ナノワイヤ長さに沿ってゲート接点と重複する。電子デバイスは、絶縁シェル層によって取り囲まれた半導体コアを有するナノワイヤを含み得る。リング形状の第１のゲート領域は、ナノワイヤの長さの一部分に沿ってナノワイヤを取り囲む。第２のゲート領域は、ナノワイヤと基板との間のナノワイヤに沿って位置決めされる。ソース接点とドレイン接点は、半導体コアの個々の剥き出た部分でナノワイヤの半導体コアにカップルされる。
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