半導体素子製造方法
【課題】良好な膜質を有するゲート絶縁膜を化合物半導体層上に形成することができる半導体素子製造方法を提供すること。
【解決手段】本発明は、基板１上にバッファ層２を介して積層されたＧａＮ活性層３とゲート電極８との間にゲート絶縁膜であるＳｉＯ2膜５が形成された半導体素子を製造する半導体素子製造方法において、ゲート絶縁膜は、ＥＣＲスパッタリング法を用いて形成されることを特徴とする。この結果、良好な膜質を有するゲート絶縁膜をＧａＮ活性層３上に形成することができる半導体素子製造方法を提供することが可能になる。
【解決手段】本発明は、基板１上にバッファ層２を介して積層されたＧａＮ活性層３とゲート電極８との間にゲート絶縁膜であるＳｉＯ2膜５が形成された半導体素子を製造する半導体素子製造方法において、ゲート絶縁膜は、ＥＣＲスパッタリング法を用いて形成されることを特徴とする。この結果、良好な膜質を有するゲート絶縁膜をＧａＮ活性層３上に形成することができる半導体素子製造方法を提供することが可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基板上にバッファ層を介して積層された化合物半導体層とゲート電極との間にゲート絶縁膜が形成された半導体素子を製造する半導体素子製造方法に関する。
【背景技術】
【０００２】
化合物半導体を用いて形成された半導体素子は、直接遷移性等、化合物半導体材料が本質的に有する特性から、高耐圧素子、高速素子として有望な電子素子である。特に、ＧａＮ系半導体素子は、Ｓｉデバイスよりも耐圧が高く、オン抵抗が低いうえに高温動作が可能であるため、電源用デバイスへの応用が期待されている。このようなＧａＮ系半導体素子として、基板上に、バッファ層、ＧａＮ活性層、ゲート絶縁膜が順次積層され、その上にゲート電極が形成された電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が提案されている（たとえば、特許文献１参照）。
【０００３】
【特許文献１】特開２００１−３２００５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、Ｓｉデバイスの場合、熱酸化法を用いたＳｉＯ2膜をゲート絶縁膜として形成できるため、ゲート絶縁膜層とＳｉ基板との界面状態を良好に保持できる高膜質のゲート絶縁膜を形成することが可能である。これに対し、化合物半導体層を用いて形成された半導体素子においては熱酸化法を用いることができないため、化学的気相成長法（ＣＶＤ法）または物理気相成長法（ＰＶＤ法）を用いて、化合物半導体層上にゲート絶縁膜を形成する。しかしながら、表面反応であるＣＶＤ法を用いてＧａＮ活性層上にゲート絶縁膜として機能するＳｉＯ2膜を形成した場合、ラジカルに起因したＧａＮ活性層表面からの窒素抜けのため、ゲート絶縁膜層とＧａＮ活性層との界面状態が不安定となり、高膜質のゲート絶縁膜を形成することが困難であるという問題があった。また、表面反応ではないＰＶＤ法のうち蒸着法を用いてＧａＮ活性層上にＳｉＯ2膜を形成した場合、膜の密着性が悪く組成ずれが大きいため、高膜質のゲート絶縁膜を形成することが困難であった。また、ＰＶＤ法のうちＲＦスパッタリング法を用いてＧａＮ活性層上にＳｉＯ2膜を形成した場合、入射粒子のエネルギーが高いため、ＧａＮ系半導体層へのダメージが大きくなり高膜質のゲート絶縁膜を形成することが困難であるという問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、良好な膜質を有するゲート絶縁膜を化合物半導体層上に形成することができる半導体素子製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、この発明にかかる半導体素子製造方法は、基板上にバッファ層を介して積層された化合物半導体層とゲート電極との間にゲート絶縁膜が形成された半導体素子を製造する半導体素子製造方法において、前記ゲート絶縁膜は、ＥＣＲスパッタリング法を用いて形成されることを特徴とする。
【０００７】
また、この発明にかかる半導体素子製造方法は、前記ゲート絶縁膜は、ＳｉＯ2膜またはＡｌ2Ｏ3膜を含むことを特徴とする。
【０００８】
また、この発明にかかる半導体素子製造方法は、ＥＣＲスパッタリング法を用いて前記化合物半導体層と前記ＳｉＯ2膜または前記Ａｌ2Ｏ3膜との間に前記ゲート絶縁膜として機能する窒化膜を形成することを特徴とする。
【０００９】
また、この発明にかかる半導体素子製造方法は、前記ゲート絶縁膜の等価酸化膜厚は、２０ｎｍ以上１００ｎｍ以下であることを特徴とする。
【００１０】
また、この発明にかかる半導体素子製造方法は、前記窒化膜は、Ｓｉ3Ｎ4膜またはＡｌＮ膜であることを特徴とする。
【００１１】
また、この発明にかかる半導体素子製造方法は、前記窒化膜は、２ｎｍ以上３０ｎｍ以下の膜厚で形成されることを特徴とする。
【００１２】
また、この発明にかかる半導体素子製造方法は、前記化合物半導体層は、窒化物系化合物半導体を用いて形成されることを特徴とする。
【発明の効果】
【００１３】
本発明にかかる半導体装置製造方法によれば、ＥＣＲスパッタリング法を用いてゲート絶縁膜を形成するため、良好な膜質を有するゲート絶縁膜を化合物半導体層上に形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、この発明の実施の形態について、図面に基づいて説明する。なお、この実施の形態によりこの発明が限定されるものではない。図面の記載において、同一部分には同一の符号を付している。さらに、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実のものとは異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
【００１５】
（実施の形態１）
まず、実施の形態１について説明する。図１〜図３は、本実施の形態１における酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metallic Oxide Semiconductor Field Effect Transistor）の製造工程を示す断面図である。
【００１６】
まず、図１（１）に示すように、Ｓｉ基板である基板１上に、有機金属気相成長（ＭＯＣＶＤ）法によって、たとえば厚さ１００ｎｍのＡｌＮから成るバッファ層２とたとえば厚さ１μｍのｐ型であるＧａＮ活性層をエピタキシャル成長する。バッファ層２は、基板温度を１１００℃とし、トリメチルアルミニウム（ＴＭＡ）およびアンモニア（ＮＨ3）を反応ガスとして用いることによって成長される。ＧａＮ活性層３は、基板温度を１１００℃とし、トリメチルガリウム（ＴＭＧ）およびＮＨ3を反応ガスとして用いることによって成長される。また、たとえばシクロペンタジェニエルマグネシウム（Ｃｐ2Ｍｇ）を反応ガスとして用いることによって、マグネシウム（Ｍｇ）をｐ型のドーパントとしてＧａＮ活性層３にドーピングすることができる。たとえば、Ｍｇの添加量は、５×１０15ｃｍ-3〜５×１０17ｃｍ-3に設定される。なお、基板１としてアルミナ、炭化シリコン等の基板も適用できる。また、ＭＯＣＶＤ法に代えて、ハライド気相エピタキシー法（ＨＶＰＥ法）、分子線エピタキシー法（ＭＢＥ）を用いることも可能である。
【００１７】
つぎに、図１（２）に示すように、フォトリソグラフィ工程およびエッチング工程を経ることによって、素子間分離領域３ａを形成する。フォトリソグラフィ工程として、フォトレジストを塗布後、露光現像することによって素子間分離領域３ａに対応する開口領域を形成し、エッチング工程として、反応性イオンエッチング（ＲＩＥ）法、誘導結合プラズマ（ＩＣＰ）エッチング法を用いて開口領域に対応するＧａＮ活性層３をエッチングし、フォトレジスト除去を行なう。
【００１８】
つぎに、イオン防御用のマスク層１２であるＳｉＯ2膜をＣＶＤ法によってＧａＮ活性層３上に形成した後にフォトレジスト１３を塗布し露光現像することによって、ソース形成領域上およびドレイン形成領域上に開口部を形成する。そして、バッファドフッ酸を用いて開口部に対応するマスク層１２をエッチングし、図１（３）に示すように、開口部１２ｓおよび開口部１２ｄを形成する。その後、ｎ型ドーパントであるシリコンをイオン注入法によってＧａＮ活性層３内に注入する。この結果、開口部１２ｓ，１２ｄにｎ+型ドーズ領域４ａ，４ｂが形成される。その後、溶剤を用いてフォトレジスト１３を除去した後、フッ酸系水溶液を用いてマスク層１２を除去する。そして、ＧａＮ活性層３上に保護膜（図示せず）を形成した後、たとえば窒素（Ｎ）雰囲気中において１３００℃、５分間アニールすることによってｎ+型ドーズ領域４ａ，４ｂの不純物を活性化させて、図２に示すように、それぞれソース領域４ｓ、ドレイン領域４ｄとする。なお、窒素雰囲気の代わりにアルゴン（Ａｒ）などの不活性ガスを導入してｎ+型ドーズ領域４ａ，４ｂの不純物を活性化させてもよい。また、ソース領域４ｓおよびドレイン領域４ｄは、シリコン酸化膜、シリコン窒化膜等の誘電体膜をマスクに使用してｎ+型層を成長する選択成長法または熱拡散法を用いてもよい。
【００１９】
つぎに、図２に示すように、ＧａＮ活性層３の表面上にゲート絶縁膜として機能するＳｉＯ2膜５を形成する。このＳｉＯ2膜は、電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance）を用いたＥＣＲスパッタリング法を用いてＥＣＲスパッタ装置１５において形成される。
【００２０】
つぎに、ＳｉＯ2膜５上にフォトレジスト（図示しない）を塗布し露光現像するフォトリソグラフィ工程後にエッチング工程を行なうことによって、図３（１）に示すように、ソース領域４ｓ上およびドレイン領域４ｄ上に開口部５ｓおよび開口部５ｄを形成する。
【００２１】
そして、図３（２）に示すように、開口部５ｓおよび開口部５ｄからそれぞれ露出するソース領域４ｓおよびドレイン領域４ｄの上にＴｉ／Ａｌからなるソース電極６とドレイン電極７を形成する。ソース電極６とドレイン電極７は、電極形成領域以外の領域をフォトレジストで覆った状態でスパッタリング法やＥＢ法によって金属を形成した後にフォトレジストを除去するリフトオフ法を用いて形成される。ソース電極６およびドレイン電極７は、それぞれｐ型であるＧａＮ活性層３におけるｎ+型ドーズ領域４ａ，４ｂとオーミック接触する。なお、ソース電極６およびドレイン電極７は、ｎ+型ドーズ領域４ａ，４ｂとのオーミック接触を実現できれば足りるため、Ｔｉ／Ａｌ以外の材料を用いて形成してもよい。
【００２２】
そして、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜を減圧（ＬＰ）ＣＶＤ法やスパッタリング法を用いて素子全面に形成した後、三塩化リン（ＰＯＣｌ3）ガス中における熱処理を行なうことによって、ｐｏｌｙ−Ｓｉ膜にＰのドーピングを行なう。なお、ｐｏｌｙ−Ｓｉ膜への不純物のドーピングは、成膜時に不純物を含ませるほか、成膜後に熱拡散を行なうことによって行ってもよい。また、ゲート電極８は、ホウ素がドープされたｐｏｌｙ−Ｓｉ膜、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜、アルミニウム（Ａｌ）、金（Ａｕ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、あるいは、これら金属のシリサイド膜などを用いて形成してもよい。
【００２３】
その後、フォトリソグラフィ工程およびエッチング工程を経ることによって、ｐｏｌｙ−Ｓｉ膜をパターニングし、図３（２）に示すゲート電極８をＳｉＯ2膜５上に形成する。以上の工程を行なうことによって、基板上に積層されたＧａＮ活性層３とゲート電極８との間にゲート絶縁膜であるＳｉＯ2膜５が形成されたＭＯＳＦＥＴ１０を製造する。
【００２４】
つぎに、ＥＣＲスパッタリング法を用いたゲート絶縁膜であるＳｉＯ2膜５形成工程を詳細に説明する。図２に示すＥＣＲスパッタ装置１５においては、磁界中にある電子がサイクロトロン運動を行なうサイクロトロン周波数と同一の周波数を持つマイクロ波Ｗｍを加えることによって、サイクロトロン共鳴が起こり、磁力線の周りを高速回転する電子とプラズマ室内に導入されたＯ2流量が多いＡｒ−Ｏ2混合ガスにおけるガス分子との衝突により高密度のプラズマが発生する。発生したプラズマは、プラズマ流としてＥＣＲ領域１６から引き出され、シリコンであるターゲット１７をスパッタし、ＧａＮ活性層３表面に入射してＧａＮ活性層３上にＳｉＯ2膜５を形成する。なお、成膜温度は、ＭＯＳＦＥＴの閾値電圧の変動起因となる膜界面または膜中の固定電荷を低減した良好な膜質を得るため、４００℃以上であることが望ましい。
【００２５】
従来のＲＦスパッタリング法を用いた場合、試料に入射する粒子のエネルギーが５０ｅＶ以上になり、ＧａＮ活性層を構成する原子がたたき出され、ＧａＮ活性層のダメージが大きかった。また、蒸着法を用いた場合には、入射粒子のエネルギーが０．１ｅＶ台と大変低いため、膜の密着性が悪く組成ずれが大きかった。
【００２６】
これに対し、ＥＣＲスパッタリング法においては、圧力などを変えることによって試料表面に入射される粒子のエネルギーを変えることが可能である。たとえば０．０１Ｐａ台の低圧力で安定な高密度プラズマを維持することが可能であり、１０〜３０ｅＶ程度のエネルギーで試料表面に入射できる。したがって、ＥＣＲスパッタリング法においては、成膜に適したエネルギーを試料表面に入射する粒子に与えることができ、エネルギー制御された高密度の粒子が試料表面に入射した状態で薄膜成長が進行する。このため、ＥＣＲスパッタリング法においては、化学的に安定となる高い結合力を有する薄膜を形成することが可能であり、熱酸化法を用いて形成されたＳｉＯ2膜の膜質に近い良好な膜質を保持することができる。もちろん、ＥＣＲスパッタリング法は、表面反応を行なわないため、表面反応であるＣＶＤ法において問題となるＧａＮ活性層表面からの窒素抜けも低減でき、さらに、ＣＶＤ法における反応生成物などによる汚染が発生することもないため、良好な膜質であるＳｉＯ2膜を形成できる。
【００２７】
このように、実施の形態１においては、ＥＣＲスパッタリング法を用いてゲート絶縁膜を形成するため、良好な膜質を有するゲート絶縁膜をＧａＮ活性層上に形成することができる。
【００２８】
つぎに、ＧａＮ活性層３上に形成されるＳｉＯ2膜５の等価酸化膜厚について説明する。この等価酸化膜厚（ＥＰＴ）は、次式で定義される。
ＥＯＴ＝（εOx／εx）ｄs
上式において、εOxはＳｉＯ2比誘電率、εxは、ゲート絶縁膜の比誘電率、ｄsはゲート絶縁膜の膜厚である。
【００２９】
ＭＯＳＦＥＴ１０におけるＳｉＯ2膜５における等価酸化膜厚の最小値は、ゲートリーク発生を抑制するため、２０ｎｍ以上であることが望ましい。つぎに、等価酸化膜厚の最大値について説明する。図４に、反転キャリア密度とゲート絶縁膜の膜厚との関係を示す。反転キャリア密度は、たとえば５×１０11ｃｍ-2以上と大きい方が望ましいため、図４に示すように、ゲート絶縁膜は１４０ｎｍ以下であることが好ましい。そして、図５にＭＯＳＦＥＴ１０のピンチオフ電圧、ゲート絶縁膜および相互コンダクタンスとの関係を示す。相互コンダクタンスは大きい方が望ましく、たとえばピンチオフ電圧が１０Ｖである場合には、正確なトランジスタ動作を行なうため１．０Ｅ＋８以上である必要がある。このため、図５に示すように、ゲート絶縁膜の最大値は、オン抵抗および電界効果移動度の減少を考慮して１００ｎｍ以下であることが好ましい。したがって、ゲート絶縁膜を構成するＳｉＯ2膜５の等価酸化膜厚は、２０ｎｍ以上１００ｎｍ以下であることが望ましい。
【００３０】
また、本実施の形態１においては、ゲート絶縁膜として、エネルギーバンドギャップが９．０ｅＶであるＳｉＯ2膜５を形成した場合について説明したが、図６（１）に示すように、エネルギーバンドギャップが８．８ｅＶでありＳｉＯ2膜と同様にエネルギーバンドギャップが高いＡｌ2Ｏ3膜５ａを形成してもよい。この場合、Ａｌであるターゲット１７ａを用いることによって、Ａｌ2Ｏ3膜５ａをＧａＮ活性層３上に形成することができる。Ａｌ2Ｏ3膜５ａを形成した後は、図３に示す工程と同様の工程を行なうことによって、ソース電極６、ドレイン電極７およびゲート電極８を形成する。この結果、図６（２）に示すＭＯＳＦＥＴ１０ａを製造することができる。
【００３１】
（実施の形態２）
つぎに、実施の形態２について説明する。実施の形態２におけるＭＯＳＦＥＴ製造方法においては、ＥＣＲスパッタリング法を用いて、ＧａＮ活性層とＳｉＯ2膜との間に、ＳｉＯ2膜とともにゲート絶縁膜として機能する窒化膜を形成する。図７〜図９は、本実施の形態２におけるＭＯＳＦＥＴの製造方法を説明する図である。
【００３２】
実施の形態２におけるＭＯＳＦＥＴの製造方法においては、図１（１）〜（３）に示す工程と同様の工程を行なった後、図７に示すように、ＥＣＲスパッタリング法を用いてＧａＮ活性層３上にＳｉ3Ｎ4膜２５を形成する。この場合、窒素ガスをＥＣＲ領域１６に流すことによって、ＧａＮ活性層３表面にＳｉ3Ｎ4膜を形成することができる。
【００３３】
つぎに、図８に示すように、図２に示す場合と同様にＥＣＲ領域１６にＯ2の流量が多いＡｒ−Ｏ2混合ガスを流すことによって、Ｓｉ3Ｎ4膜２５上にＳｉＯ2膜５を形成する。なお、ゲート絶縁膜として機能するＳｉＯ2膜５およびＳｉ3Ｎ4膜２５を合わせた場合の等価酸化膜厚は、実施の形態１と同様に、２０ｎｍ以上１００ｎｍ以下であることが好ましい。
【００３４】
そして、実施の形態１と同様に、フォトリソグラフィ工程およびエッチング工程を行なうことによって、図９（１）に示すように、ソース領域４ｓ上およびドレイン領域４ｄ上に開口部２５ｓおよび開口部２５ｄを形成する。その後、実施の形態１と同様に、リフトオフ法を用いることによって、ソース電極６およびドレイン電極７を形成した後、ｐｏｌｙ−Ｓｉ膜の形成工程、不純物のドーピング工程、フォトリソグラフィ工程およびエッチング工程を行なってＳｉＯ2膜５上にゲート電極８を形成することによって、ＭＯＳＦＥＴ２０を製造する。
【００３５】
従来、表面反応であるＣＶＤ法を用いてゲート絶縁膜として機能するＳｉＯ2膜をＧａＮ活性層上に形成した場合、ラジカルに起因したＧａＮ活性層表面からの窒素抜けのため、ゲート絶縁膜層とＧａＮ活性層との界面状態が不安定となり、ＧａＮ活性層とゲート絶縁膜との界面準位が増加してチャネル移動度が低下するというＧａＮ半導体層デバイス特有の問題があった。
【００３６】
これに対し、実施の形態２においては、ＥＣＲスパッタリング法を用いてＧａＮ活性層３とゲート絶縁膜であるＳｉＯ2膜５との間にＳｉ3Ｎ4膜２５を形成しており、ＣＶＤ法におけるラジカルを用いた表面反応を行なわないため、ラジカルに起因したＧａＮ活性層表面からの窒素抜けを抑制することが可能になる。そして、実施の形態２においては、窒素ガスを流し窒素雰囲気中においてＳｉ3Ｎ4膜２５を形成するためＧａＮ活性層３における窒素が抜け出しにくく、ＧａＮ活性層表面からの窒素抜けをさらに抑制することが可能になる。また、実施の形態２においては、ＥＣＲスパッタリング法を用いてＳｉ3Ｎ4膜２５を形成するため、ＧａＮ活性層３とＳｉＯ2膜５との間に高膜質である窒化膜を形成することが可能になる。
【００３７】
このように、実施の形態２においては、ＳｉＯ2膜５とＧａＮ活性層３との間にＳｉ3Ｎ4膜２５を形成することによってＧａＮ活性層３表面からの窒素抜けを抑制することができるため、ＧａＮ活性層とゲート絶縁膜との界面順位の増加とチャネル移動度の低下とを防止した性能の高いＭＯＳＦＥＴを製造することが可能になる。
【００３８】
つぎに、ＧａＮ活性層３上に形成されるＳｉ3Ｎ4膜２５の膜厚について説明する。Ｓｉ3Ｎ4膜２５は、２ｎｍ以上の膜厚であれば安定して成膜できるため、２ｎｍ以上であることが好ましい。そして、Ｓｉ3Ｎ4膜２５の最大値について説明する。図１０は、実施の形態２におけるＭＯＳＦＥＴ２０のＳｉ3Ｎ4膜２５とゲートリーク開始電圧との関係を示す図である。図１０における曲線ｌ１は、ゲート絶縁膜の等価酸化膜厚が１００ｎｍである場合について示し、曲線ｌ２は、ゲート絶縁膜の等価酸化膜厚が５０ｎｍである場合について示す。ＭＯＳＦＥＴ２０におけるゲート耐圧条件を満たすため、少なくともゲート電極に印加される電圧が１０Ｖの場合にゲートリークが発生しないことが望ましい。このため、ゲート絶縁膜の等価酸化膜厚が１００ｎｍである場合には、曲線ｌ１に示すように、Ｓｉ3Ｎ4膜２５の膜厚は、３０ｎｍ以下であることが望ましい。また、等価酸化膜厚が５０ｎｍである場合には、曲線ｌ２に示すように、Ｓｉ3Ｎ4膜２５の膜厚は、１５ｎｍ以下であることが望ましい。このように、ＧａＮ活性層３上に形成されるＳｉ3Ｎ4膜２５の膜厚は、２ｎｍ以上３０ｎｍ以下であることが好ましい。
【００３９】
また、本実施の形態２においては、ＧａＮ活性層３上に形成する窒化膜としてＳｉ3Ｎ4膜２５を形成した場合について説明したが、これに限らずＡｌＮ膜を形成してもよい。たとえば、図１１（１）に示すように、Ａｌであるターゲット１７ａを用いた場合には、窒素ガスを流すことによって、ＧａＮ活性層３上にＡｌＮ膜２５ａを形成後、Ａｒ−Ｏ2混合ガスを流すことによって、ＡｌＮ膜２５ａ上にＡｌ2Ｏ3膜５ａを形成する。そして、図９に示す工程と同様の工程を行なうことによって、ソース電極６、ドレイン電極７およびゲート電極８を形成する。この結果、図１１（２）に示すＭＯＳＦＥＴ２０ａを製造することができる。なお、ＡｌＮ膜２５ａの膜厚は、Ｓｉ3Ｎ4膜と同様に、成膜可能である厚さおよびゲートリークを防止可能である厚さを考慮して決定する。
【００４０】
また、図１２（１）に示すように、Ａｌのターゲット１７ａを用い窒素ガスを流すことによってＧａＮ活性層３上にＡｌＮ膜２５ａを形成後、Ｓｉのターゲット１７に交換しＡｒ−Ｏ2混合ガスを流すことによって、ＡｌＮ膜２５ａ上にＳｉＯ2膜５を形成してもよい。そして、図９に示す工程と同様の工程を行なうことによって、ソース電極６、ドレイン電極７およびゲート電極８を形成する。この結果、図１２（２）に示すＭＯＳＦＥＴ２０ｂを製造できる。
【００４１】
また、図１３（１）に示すように、ターゲット１７を用い窒素ガスを流すことによってＧａＮ活性層３上にＳｉ3Ｎ4膜２５を形成後、Ａｌのターゲット１７ａに交換しＡｒ−Ｏ2混合ガスを流すことによって、Ｓｉ3Ｎ4膜２５上にＡｌ2Ｏ3膜５ａを形成してもよい。そして、図９に示す工程と同様の工程を行なうことによって、ソース電極６、ドレイン電極７およびゲート電極８を形成する。この結果、図１３（２）に示すＭＯＳＦＥＴ２０ｂを製造できる。
【図面の簡単な説明】
【００４２】
【図１】実施の形態１におけるＭＯＳＦＥＴの製造工程を説明する図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造工程を示す断面図である。
【図３】実施の形態１におけるＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】反転キャリア密度と実施の形態１におけるＭＯＳＦＥＴのゲート絶縁膜の膜厚との関係を示す図である。
【図５】実施の形態１におけるＭＯＳＦＥＴのピンチオフ電圧、ゲート絶縁膜および相互コンダクタンスとの関係を示す図である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造工程の他の例を示す断面図である。
【図７】実施の形態２におけるＭＯＳＦＥＴの製造工程を示す断面図である。
【図８】実施の形態２におけるＭＯＳＦＥＴの製造工程を示す断面図である。
【図９】実施の形態２におけるＭＯＳＦＥＴの製造工程を示す断面図である。
【図１０】実施の形態２におけるＭＯＳＦＥＴのＳｉ3Ｎ4膜２５とゲートリーク開始電圧との関係を示す図である。
【図１１】実施の形態２におけるＭＯＳＦＥＴの製造工程の他の例を示す断面図である。
【図１２】実施の形態２におけるＭＯＳＦＥＴの製造工程の他の例を示す断面図である。
【図１３】実施の形態２におけるＭＯＳＦＥＴの製造工程の他の例を示す断面図である。
【符号の説明】
【００４３】
１ 基板
２ バッファ層
３ ＧａＮ活性層
３ａ 素子間分離領域
１２ｓ，１２ｄ 開口部
４ａ，４ｂ ｎ+型ドーズ領域
４ｓ ソース領域
４ｄ ドレイン領域
５ ＳｉＯ2膜
５ａ Ａｌ2Ｏ3膜
５ｓ，５ｄ，２５ｓ，２５ｄ 開口部
６ ソース電極
７ ドレイン電極
８ ゲート電極
１０，１０ａ，２０，２０ａ〜２０ｃ ＭＯＳＦＥＴ
１５ ＥＣＲスパッタ装置
１６ ＥＣＲ領域
１７，１７ａ ターゲット
２５ Ｓｉ3Ｎ4膜
２５ａ ＡｌＮ膜
【技術分野】
【０００１】
この発明は、基板上にバッファ層を介して積層された化合物半導体層とゲート電極との間にゲート絶縁膜が形成された半導体素子を製造する半導体素子製造方法に関する。
【背景技術】
【０００２】
化合物半導体を用いて形成された半導体素子は、直接遷移性等、化合物半導体材料が本質的に有する特性から、高耐圧素子、高速素子として有望な電子素子である。特に、ＧａＮ系半導体素子は、Ｓｉデバイスよりも耐圧が高く、オン抵抗が低いうえに高温動作が可能であるため、電源用デバイスへの応用が期待されている。このようなＧａＮ系半導体素子として、基板上に、バッファ層、ＧａＮ活性層、ゲート絶縁膜が順次積層され、その上にゲート電極が形成された電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が提案されている（たとえば、特許文献１参照）。
【０００３】
【特許文献１】特開２００１−３２００５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、Ｓｉデバイスの場合、熱酸化法を用いたＳｉＯ2膜をゲート絶縁膜として形成できるため、ゲート絶縁膜層とＳｉ基板との界面状態を良好に保持できる高膜質のゲート絶縁膜を形成することが可能である。これに対し、化合物半導体層を用いて形成された半導体素子においては熱酸化法を用いることができないため、化学的気相成長法（ＣＶＤ法）または物理気相成長法（ＰＶＤ法）を用いて、化合物半導体層上にゲート絶縁膜を形成する。しかしながら、表面反応であるＣＶＤ法を用いてＧａＮ活性層上にゲート絶縁膜として機能するＳｉＯ2膜を形成した場合、ラジカルに起因したＧａＮ活性層表面からの窒素抜けのため、ゲート絶縁膜層とＧａＮ活性層との界面状態が不安定となり、高膜質のゲート絶縁膜を形成することが困難であるという問題があった。また、表面反応ではないＰＶＤ法のうち蒸着法を用いてＧａＮ活性層上にＳｉＯ2膜を形成した場合、膜の密着性が悪く組成ずれが大きいため、高膜質のゲート絶縁膜を形成することが困難であった。また、ＰＶＤ法のうちＲＦスパッタリング法を用いてＧａＮ活性層上にＳｉＯ2膜を形成した場合、入射粒子のエネルギーが高いため、ＧａＮ系半導体層へのダメージが大きくなり高膜質のゲート絶縁膜を形成することが困難であるという問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、良好な膜質を有するゲート絶縁膜を化合物半導体層上に形成することができる半導体素子製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、この発明にかかる半導体素子製造方法は、基板上にバッファ層を介して積層された化合物半導体層とゲート電極との間にゲート絶縁膜が形成された半導体素子を製造する半導体素子製造方法において、前記ゲート絶縁膜は、ＥＣＲスパッタリング法を用いて形成されることを特徴とする。
【０００７】
また、この発明にかかる半導体素子製造方法は、前記ゲート絶縁膜は、ＳｉＯ2膜またはＡｌ2Ｏ3膜を含むことを特徴とする。
【０００８】
また、この発明にかかる半導体素子製造方法は、ＥＣＲスパッタリング法を用いて前記化合物半導体層と前記ＳｉＯ2膜または前記Ａｌ2Ｏ3膜との間に前記ゲート絶縁膜として機能する窒化膜を形成することを特徴とする。
【０００９】
また、この発明にかかる半導体素子製造方法は、前記ゲート絶縁膜の等価酸化膜厚は、２０ｎｍ以上１００ｎｍ以下であることを特徴とする。
【００１０】
また、この発明にかかる半導体素子製造方法は、前記窒化膜は、Ｓｉ3Ｎ4膜またはＡｌＮ膜であることを特徴とする。
【００１１】
また、この発明にかかる半導体素子製造方法は、前記窒化膜は、２ｎｍ以上３０ｎｍ以下の膜厚で形成されることを特徴とする。
【００１２】
また、この発明にかかる半導体素子製造方法は、前記化合物半導体層は、窒化物系化合物半導体を用いて形成されることを特徴とする。
【発明の効果】
【００１３】
本発明にかかる半導体装置製造方法によれば、ＥＣＲスパッタリング法を用いてゲート絶縁膜を形成するため、良好な膜質を有するゲート絶縁膜を化合物半導体層上に形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、この発明の実施の形態について、図面に基づいて説明する。なお、この実施の形態によりこの発明が限定されるものではない。図面の記載において、同一部分には同一の符号を付している。さらに、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実のものとは異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
【００１５】
（実施の形態１）
まず、実施の形態１について説明する。図１〜図３は、本実施の形態１における酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metallic Oxide Semiconductor Field Effect Transistor）の製造工程を示す断面図である。
【００１６】
まず、図１（１）に示すように、Ｓｉ基板である基板１上に、有機金属気相成長（ＭＯＣＶＤ）法によって、たとえば厚さ１００ｎｍのＡｌＮから成るバッファ層２とたとえば厚さ１μｍのｐ型であるＧａＮ活性層をエピタキシャル成長する。バッファ層２は、基板温度を１１００℃とし、トリメチルアルミニウム（ＴＭＡ）およびアンモニア（ＮＨ3）を反応ガスとして用いることによって成長される。ＧａＮ活性層３は、基板温度を１１００℃とし、トリメチルガリウム（ＴＭＧ）およびＮＨ3を反応ガスとして用いることによって成長される。また、たとえばシクロペンタジェニエルマグネシウム（Ｃｐ2Ｍｇ）を反応ガスとして用いることによって、マグネシウム（Ｍｇ）をｐ型のドーパントとしてＧａＮ活性層３にドーピングすることができる。たとえば、Ｍｇの添加量は、５×１０15ｃｍ-3〜５×１０17ｃｍ-3に設定される。なお、基板１としてアルミナ、炭化シリコン等の基板も適用できる。また、ＭＯＣＶＤ法に代えて、ハライド気相エピタキシー法（ＨＶＰＥ法）、分子線エピタキシー法（ＭＢＥ）を用いることも可能である。
【００１７】
つぎに、図１（２）に示すように、フォトリソグラフィ工程およびエッチング工程を経ることによって、素子間分離領域３ａを形成する。フォトリソグラフィ工程として、フォトレジストを塗布後、露光現像することによって素子間分離領域３ａに対応する開口領域を形成し、エッチング工程として、反応性イオンエッチング（ＲＩＥ）法、誘導結合プラズマ（ＩＣＰ）エッチング法を用いて開口領域に対応するＧａＮ活性層３をエッチングし、フォトレジスト除去を行なう。
【００１８】
つぎに、イオン防御用のマスク層１２であるＳｉＯ2膜をＣＶＤ法によってＧａＮ活性層３上に形成した後にフォトレジスト１３を塗布し露光現像することによって、ソース形成領域上およびドレイン形成領域上に開口部を形成する。そして、バッファドフッ酸を用いて開口部に対応するマスク層１２をエッチングし、図１（３）に示すように、開口部１２ｓおよび開口部１２ｄを形成する。その後、ｎ型ドーパントであるシリコンをイオン注入法によってＧａＮ活性層３内に注入する。この結果、開口部１２ｓ，１２ｄにｎ+型ドーズ領域４ａ，４ｂが形成される。その後、溶剤を用いてフォトレジスト１３を除去した後、フッ酸系水溶液を用いてマスク層１２を除去する。そして、ＧａＮ活性層３上に保護膜（図示せず）を形成した後、たとえば窒素（Ｎ）雰囲気中において１３００℃、５分間アニールすることによってｎ+型ドーズ領域４ａ，４ｂの不純物を活性化させて、図２に示すように、それぞれソース領域４ｓ、ドレイン領域４ｄとする。なお、窒素雰囲気の代わりにアルゴン（Ａｒ）などの不活性ガスを導入してｎ+型ドーズ領域４ａ，４ｂの不純物を活性化させてもよい。また、ソース領域４ｓおよびドレイン領域４ｄは、シリコン酸化膜、シリコン窒化膜等の誘電体膜をマスクに使用してｎ+型層を成長する選択成長法または熱拡散法を用いてもよい。
【００１９】
つぎに、図２に示すように、ＧａＮ活性層３の表面上にゲート絶縁膜として機能するＳｉＯ2膜５を形成する。このＳｉＯ2膜は、電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance）を用いたＥＣＲスパッタリング法を用いてＥＣＲスパッタ装置１５において形成される。
【００２０】
つぎに、ＳｉＯ2膜５上にフォトレジスト（図示しない）を塗布し露光現像するフォトリソグラフィ工程後にエッチング工程を行なうことによって、図３（１）に示すように、ソース領域４ｓ上およびドレイン領域４ｄ上に開口部５ｓおよび開口部５ｄを形成する。
【００２１】
そして、図３（２）に示すように、開口部５ｓおよび開口部５ｄからそれぞれ露出するソース領域４ｓおよびドレイン領域４ｄの上にＴｉ／Ａｌからなるソース電極６とドレイン電極７を形成する。ソース電極６とドレイン電極７は、電極形成領域以外の領域をフォトレジストで覆った状態でスパッタリング法やＥＢ法によって金属を形成した後にフォトレジストを除去するリフトオフ法を用いて形成される。ソース電極６およびドレイン電極７は、それぞれｐ型であるＧａＮ活性層３におけるｎ+型ドーズ領域４ａ，４ｂとオーミック接触する。なお、ソース電極６およびドレイン電極７は、ｎ+型ドーズ領域４ａ，４ｂとのオーミック接触を実現できれば足りるため、Ｔｉ／Ａｌ以外の材料を用いて形成してもよい。
【００２２】
そして、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜を減圧（ＬＰ）ＣＶＤ法やスパッタリング法を用いて素子全面に形成した後、三塩化リン（ＰＯＣｌ3）ガス中における熱処理を行なうことによって、ｐｏｌｙ−Ｓｉ膜にＰのドーピングを行なう。なお、ｐｏｌｙ−Ｓｉ膜への不純物のドーピングは、成膜時に不純物を含ませるほか、成膜後に熱拡散を行なうことによって行ってもよい。また、ゲート電極８は、ホウ素がドープされたｐｏｌｙ−Ｓｉ膜、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜、アルミニウム（Ａｌ）、金（Ａｕ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、あるいは、これら金属のシリサイド膜などを用いて形成してもよい。
【００２３】
その後、フォトリソグラフィ工程およびエッチング工程を経ることによって、ｐｏｌｙ−Ｓｉ膜をパターニングし、図３（２）に示すゲート電極８をＳｉＯ2膜５上に形成する。以上の工程を行なうことによって、基板上に積層されたＧａＮ活性層３とゲート電極８との間にゲート絶縁膜であるＳｉＯ2膜５が形成されたＭＯＳＦＥＴ１０を製造する。
【００２４】
つぎに、ＥＣＲスパッタリング法を用いたゲート絶縁膜であるＳｉＯ2膜５形成工程を詳細に説明する。図２に示すＥＣＲスパッタ装置１５においては、磁界中にある電子がサイクロトロン運動を行なうサイクロトロン周波数と同一の周波数を持つマイクロ波Ｗｍを加えることによって、サイクロトロン共鳴が起こり、磁力線の周りを高速回転する電子とプラズマ室内に導入されたＯ2流量が多いＡｒ−Ｏ2混合ガスにおけるガス分子との衝突により高密度のプラズマが発生する。発生したプラズマは、プラズマ流としてＥＣＲ領域１６から引き出され、シリコンであるターゲット１７をスパッタし、ＧａＮ活性層３表面に入射してＧａＮ活性層３上にＳｉＯ2膜５を形成する。なお、成膜温度は、ＭＯＳＦＥＴの閾値電圧の変動起因となる膜界面または膜中の固定電荷を低減した良好な膜質を得るため、４００℃以上であることが望ましい。
【００２５】
従来のＲＦスパッタリング法を用いた場合、試料に入射する粒子のエネルギーが５０ｅＶ以上になり、ＧａＮ活性層を構成する原子がたたき出され、ＧａＮ活性層のダメージが大きかった。また、蒸着法を用いた場合には、入射粒子のエネルギーが０．１ｅＶ台と大変低いため、膜の密着性が悪く組成ずれが大きかった。
【００２６】
これに対し、ＥＣＲスパッタリング法においては、圧力などを変えることによって試料表面に入射される粒子のエネルギーを変えることが可能である。たとえば０．０１Ｐａ台の低圧力で安定な高密度プラズマを維持することが可能であり、１０〜３０ｅＶ程度のエネルギーで試料表面に入射できる。したがって、ＥＣＲスパッタリング法においては、成膜に適したエネルギーを試料表面に入射する粒子に与えることができ、エネルギー制御された高密度の粒子が試料表面に入射した状態で薄膜成長が進行する。このため、ＥＣＲスパッタリング法においては、化学的に安定となる高い結合力を有する薄膜を形成することが可能であり、熱酸化法を用いて形成されたＳｉＯ2膜の膜質に近い良好な膜質を保持することができる。もちろん、ＥＣＲスパッタリング法は、表面反応を行なわないため、表面反応であるＣＶＤ法において問題となるＧａＮ活性層表面からの窒素抜けも低減でき、さらに、ＣＶＤ法における反応生成物などによる汚染が発生することもないため、良好な膜質であるＳｉＯ2膜を形成できる。
【００２７】
このように、実施の形態１においては、ＥＣＲスパッタリング法を用いてゲート絶縁膜を形成するため、良好な膜質を有するゲート絶縁膜をＧａＮ活性層上に形成することができる。
【００２８】
つぎに、ＧａＮ活性層３上に形成されるＳｉＯ2膜５の等価酸化膜厚について説明する。この等価酸化膜厚（ＥＰＴ）は、次式で定義される。
ＥＯＴ＝（εOx／εx）ｄs
上式において、εOxはＳｉＯ2比誘電率、εxは、ゲート絶縁膜の比誘電率、ｄsはゲート絶縁膜の膜厚である。
【００２９】
ＭＯＳＦＥＴ１０におけるＳｉＯ2膜５における等価酸化膜厚の最小値は、ゲートリーク発生を抑制するため、２０ｎｍ以上であることが望ましい。つぎに、等価酸化膜厚の最大値について説明する。図４に、反転キャリア密度とゲート絶縁膜の膜厚との関係を示す。反転キャリア密度は、たとえば５×１０11ｃｍ-2以上と大きい方が望ましいため、図４に示すように、ゲート絶縁膜は１４０ｎｍ以下であることが好ましい。そして、図５にＭＯＳＦＥＴ１０のピンチオフ電圧、ゲート絶縁膜および相互コンダクタンスとの関係を示す。相互コンダクタンスは大きい方が望ましく、たとえばピンチオフ電圧が１０Ｖである場合には、正確なトランジスタ動作を行なうため１．０Ｅ＋８以上である必要がある。このため、図５に示すように、ゲート絶縁膜の最大値は、オン抵抗および電界効果移動度の減少を考慮して１００ｎｍ以下であることが好ましい。したがって、ゲート絶縁膜を構成するＳｉＯ2膜５の等価酸化膜厚は、２０ｎｍ以上１００ｎｍ以下であることが望ましい。
【００３０】
また、本実施の形態１においては、ゲート絶縁膜として、エネルギーバンドギャップが９．０ｅＶであるＳｉＯ2膜５を形成した場合について説明したが、図６（１）に示すように、エネルギーバンドギャップが８．８ｅＶでありＳｉＯ2膜と同様にエネルギーバンドギャップが高いＡｌ2Ｏ3膜５ａを形成してもよい。この場合、Ａｌであるターゲット１７ａを用いることによって、Ａｌ2Ｏ3膜５ａをＧａＮ活性層３上に形成することができる。Ａｌ2Ｏ3膜５ａを形成した後は、図３に示す工程と同様の工程を行なうことによって、ソース電極６、ドレイン電極７およびゲート電極８を形成する。この結果、図６（２）に示すＭＯＳＦＥＴ１０ａを製造することができる。
【００３１】
（実施の形態２）
つぎに、実施の形態２について説明する。実施の形態２におけるＭＯＳＦＥＴ製造方法においては、ＥＣＲスパッタリング法を用いて、ＧａＮ活性層とＳｉＯ2膜との間に、ＳｉＯ2膜とともにゲート絶縁膜として機能する窒化膜を形成する。図７〜図９は、本実施の形態２におけるＭＯＳＦＥＴの製造方法を説明する図である。
【００３２】
実施の形態２におけるＭＯＳＦＥＴの製造方法においては、図１（１）〜（３）に示す工程と同様の工程を行なった後、図７に示すように、ＥＣＲスパッタリング法を用いてＧａＮ活性層３上にＳｉ3Ｎ4膜２５を形成する。この場合、窒素ガスをＥＣＲ領域１６に流すことによって、ＧａＮ活性層３表面にＳｉ3Ｎ4膜を形成することができる。
【００３３】
つぎに、図８に示すように、図２に示す場合と同様にＥＣＲ領域１６にＯ2の流量が多いＡｒ−Ｏ2混合ガスを流すことによって、Ｓｉ3Ｎ4膜２５上にＳｉＯ2膜５を形成する。なお、ゲート絶縁膜として機能するＳｉＯ2膜５およびＳｉ3Ｎ4膜２５を合わせた場合の等価酸化膜厚は、実施の形態１と同様に、２０ｎｍ以上１００ｎｍ以下であることが好ましい。
【００３４】
そして、実施の形態１と同様に、フォトリソグラフィ工程およびエッチング工程を行なうことによって、図９（１）に示すように、ソース領域４ｓ上およびドレイン領域４ｄ上に開口部２５ｓおよび開口部２５ｄを形成する。その後、実施の形態１と同様に、リフトオフ法を用いることによって、ソース電極６およびドレイン電極７を形成した後、ｐｏｌｙ−Ｓｉ膜の形成工程、不純物のドーピング工程、フォトリソグラフィ工程およびエッチング工程を行なってＳｉＯ2膜５上にゲート電極８を形成することによって、ＭＯＳＦＥＴ２０を製造する。
【００３５】
従来、表面反応であるＣＶＤ法を用いてゲート絶縁膜として機能するＳｉＯ2膜をＧａＮ活性層上に形成した場合、ラジカルに起因したＧａＮ活性層表面からの窒素抜けのため、ゲート絶縁膜層とＧａＮ活性層との界面状態が不安定となり、ＧａＮ活性層とゲート絶縁膜との界面準位が増加してチャネル移動度が低下するというＧａＮ半導体層デバイス特有の問題があった。
【００３６】
これに対し、実施の形態２においては、ＥＣＲスパッタリング法を用いてＧａＮ活性層３とゲート絶縁膜であるＳｉＯ2膜５との間にＳｉ3Ｎ4膜２５を形成しており、ＣＶＤ法におけるラジカルを用いた表面反応を行なわないため、ラジカルに起因したＧａＮ活性層表面からの窒素抜けを抑制することが可能になる。そして、実施の形態２においては、窒素ガスを流し窒素雰囲気中においてＳｉ3Ｎ4膜２５を形成するためＧａＮ活性層３における窒素が抜け出しにくく、ＧａＮ活性層表面からの窒素抜けをさらに抑制することが可能になる。また、実施の形態２においては、ＥＣＲスパッタリング法を用いてＳｉ3Ｎ4膜２５を形成するため、ＧａＮ活性層３とＳｉＯ2膜５との間に高膜質である窒化膜を形成することが可能になる。
【００３７】
このように、実施の形態２においては、ＳｉＯ2膜５とＧａＮ活性層３との間にＳｉ3Ｎ4膜２５を形成することによってＧａＮ活性層３表面からの窒素抜けを抑制することができるため、ＧａＮ活性層とゲート絶縁膜との界面順位の増加とチャネル移動度の低下とを防止した性能の高いＭＯＳＦＥＴを製造することが可能になる。
【００３８】
つぎに、ＧａＮ活性層３上に形成されるＳｉ3Ｎ4膜２５の膜厚について説明する。Ｓｉ3Ｎ4膜２５は、２ｎｍ以上の膜厚であれば安定して成膜できるため、２ｎｍ以上であることが好ましい。そして、Ｓｉ3Ｎ4膜２５の最大値について説明する。図１０は、実施の形態２におけるＭＯＳＦＥＴ２０のＳｉ3Ｎ4膜２５とゲートリーク開始電圧との関係を示す図である。図１０における曲線ｌ１は、ゲート絶縁膜の等価酸化膜厚が１００ｎｍである場合について示し、曲線ｌ２は、ゲート絶縁膜の等価酸化膜厚が５０ｎｍである場合について示す。ＭＯＳＦＥＴ２０におけるゲート耐圧条件を満たすため、少なくともゲート電極に印加される電圧が１０Ｖの場合にゲートリークが発生しないことが望ましい。このため、ゲート絶縁膜の等価酸化膜厚が１００ｎｍである場合には、曲線ｌ１に示すように、Ｓｉ3Ｎ4膜２５の膜厚は、３０ｎｍ以下であることが望ましい。また、等価酸化膜厚が５０ｎｍである場合には、曲線ｌ２に示すように、Ｓｉ3Ｎ4膜２５の膜厚は、１５ｎｍ以下であることが望ましい。このように、ＧａＮ活性層３上に形成されるＳｉ3Ｎ4膜２５の膜厚は、２ｎｍ以上３０ｎｍ以下であることが好ましい。
【００３９】
また、本実施の形態２においては、ＧａＮ活性層３上に形成する窒化膜としてＳｉ3Ｎ4膜２５を形成した場合について説明したが、これに限らずＡｌＮ膜を形成してもよい。たとえば、図１１（１）に示すように、Ａｌであるターゲット１７ａを用いた場合には、窒素ガスを流すことによって、ＧａＮ活性層３上にＡｌＮ膜２５ａを形成後、Ａｒ−Ｏ2混合ガスを流すことによって、ＡｌＮ膜２５ａ上にＡｌ2Ｏ3膜５ａを形成する。そして、図９に示す工程と同様の工程を行なうことによって、ソース電極６、ドレイン電極７およびゲート電極８を形成する。この結果、図１１（２）に示すＭＯＳＦＥＴ２０ａを製造することができる。なお、ＡｌＮ膜２５ａの膜厚は、Ｓｉ3Ｎ4膜と同様に、成膜可能である厚さおよびゲートリークを防止可能である厚さを考慮して決定する。
【００４０】
また、図１２（１）に示すように、Ａｌのターゲット１７ａを用い窒素ガスを流すことによってＧａＮ活性層３上にＡｌＮ膜２５ａを形成後、Ｓｉのターゲット１７に交換しＡｒ−Ｏ2混合ガスを流すことによって、ＡｌＮ膜２５ａ上にＳｉＯ2膜５を形成してもよい。そして、図９に示す工程と同様の工程を行なうことによって、ソース電極６、ドレイン電極７およびゲート電極８を形成する。この結果、図１２（２）に示すＭＯＳＦＥＴ２０ｂを製造できる。
【００４１】
また、図１３（１）に示すように、ターゲット１７を用い窒素ガスを流すことによってＧａＮ活性層３上にＳｉ3Ｎ4膜２５を形成後、Ａｌのターゲット１７ａに交換しＡｒ−Ｏ2混合ガスを流すことによって、Ｓｉ3Ｎ4膜２５上にＡｌ2Ｏ3膜５ａを形成してもよい。そして、図９に示す工程と同様の工程を行なうことによって、ソース電極６、ドレイン電極７およびゲート電極８を形成する。この結果、図１３（２）に示すＭＯＳＦＥＴ２０ｂを製造できる。
【図面の簡単な説明】
【００４２】
【図１】実施の形態１におけるＭＯＳＦＥＴの製造工程を説明する図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造工程を示す断面図である。
【図３】実施の形態１におけるＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】反転キャリア密度と実施の形態１におけるＭＯＳＦＥＴのゲート絶縁膜の膜厚との関係を示す図である。
【図５】実施の形態１におけるＭＯＳＦＥＴのピンチオフ電圧、ゲート絶縁膜および相互コンダクタンスとの関係を示す図である。
【図６】実施の形態１におけるＭＯＳＦＥＴの製造工程の他の例を示す断面図である。
【図７】実施の形態２におけるＭＯＳＦＥＴの製造工程を示す断面図である。
【図８】実施の形態２におけるＭＯＳＦＥＴの製造工程を示す断面図である。
【図９】実施の形態２におけるＭＯＳＦＥＴの製造工程を示す断面図である。
【図１０】実施の形態２におけるＭＯＳＦＥＴのＳｉ3Ｎ4膜２５とゲートリーク開始電圧との関係を示す図である。
【図１１】実施の形態２におけるＭＯＳＦＥＴの製造工程の他の例を示す断面図である。
【図１２】実施の形態２におけるＭＯＳＦＥＴの製造工程の他の例を示す断面図である。
【図１３】実施の形態２におけるＭＯＳＦＥＴの製造工程の他の例を示す断面図である。
【符号の説明】
【００４３】
１ 基板
２ バッファ層
３ ＧａＮ活性層
３ａ 素子間分離領域
１２ｓ，１２ｄ 開口部
４ａ，４ｂ ｎ+型ドーズ領域
４ｓ ソース領域
４ｄ ドレイン領域
５ ＳｉＯ2膜
５ａ Ａｌ2Ｏ3膜
５ｓ，５ｄ，２５ｓ，２５ｄ 開口部
６ ソース電極
７ ドレイン電極
８ ゲート電極
１０，１０ａ，２０，２０ａ〜２０ｃ ＭＯＳＦＥＴ
１５ ＥＣＲスパッタ装置
１６ ＥＣＲ領域
１７，１７ａ ターゲット
２５ Ｓｉ3Ｎ4膜
２５ａ ＡｌＮ膜
【特許請求の範囲】
【請求項１】
基板上にバッファ層を介して積層された化合物半導体層とゲート電極との間にゲート絶縁膜が形成された半導体素子を製造する半導体素子製造方法において、
前記ゲート絶縁膜は、ＥＣＲスパッタリング法を用いて形成されることを特徴とする半導体素子製造方法。
【請求項２】
前記ゲート絶縁膜は、ＳｉＯ2膜またはＡｌ2Ｏ3膜を含むことを特徴とする請求項１に記載の半導体素子製造方法。
【請求項３】
ＥＣＲスパッタリング法を用いて前記化合物半導体層と前記ＳｉＯ2膜または前記Ａｌ2Ｏ3膜との間に前記ゲート絶縁膜として機能する窒化膜を形成することを特徴とする請求項２に記載の半導体素子製造方法。
【請求項４】
前記ゲート絶縁膜の等価酸化膜厚は、２０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子製造方法。
【請求項５】
前記窒化膜は、Ｓｉ3Ｎ4膜またはＡｌＮ膜であることを特徴とする請求項３または４に記載の半導体素子製造方法。
【請求項６】
前記窒化膜は、２ｎｍ以上３０ｎｍ以下の膜厚で形成されることを特徴とする請求項３〜５のいずれか一つに記載の半導体素子製造方法。
【請求項７】
前記化合物半導体層は、窒化物系化合物半導体を用いて形成されることを特徴とする請求項１〜６のいずれか一つに記載の半導体素子製造方法。
【請求項１】
基板上にバッファ層を介して積層された化合物半導体層とゲート電極との間にゲート絶縁膜が形成された半導体素子を製造する半導体素子製造方法において、
前記ゲート絶縁膜は、ＥＣＲスパッタリング法を用いて形成されることを特徴とする半導体素子製造方法。
【請求項２】
前記ゲート絶縁膜は、ＳｉＯ2膜またはＡｌ2Ｏ3膜を含むことを特徴とする請求項１に記載の半導体素子製造方法。
【請求項３】
ＥＣＲスパッタリング法を用いて前記化合物半導体層と前記ＳｉＯ2膜または前記Ａｌ2Ｏ3膜との間に前記ゲート絶縁膜として機能する窒化膜を形成することを特徴とする請求項２に記載の半導体素子製造方法。
【請求項４】
前記ゲート絶縁膜の等価酸化膜厚は、２０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子製造方法。
【請求項５】
前記窒化膜は、Ｓｉ3Ｎ4膜またはＡｌＮ膜であることを特徴とする請求項３または４に記載の半導体素子製造方法。
【請求項６】
前記窒化膜は、２ｎｍ以上３０ｎｍ以下の膜厚で形成されることを特徴とする請求項３〜５のいずれか一つに記載の半導体素子製造方法。
【請求項７】
前記化合物半導体層は、窒化物系化合物半導体を用いて形成されることを特徴とする請求項１〜６のいずれか一つに記載の半導体素子製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−１１２７５０（Ｐ２００８−１１２７５０Ａ）
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願番号】特願２００６−２９３０２６（Ｐ２００６−２９３０２６）
【出願日】平成１８年１０月２７日（２００６．１０．２７）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願日】平成１８年１０月２７日（２００６．１０．２７）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
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