シリコン薄膜トランジスタ、並びにその製造システム及び方法
可撓性基板上に、自己整合シリコン薄膜トランジスタを製造するシステム及び方法。前記システム及び方法は、高いパフォーマンスのトランジスタを製造するために、精密さ、レゾリューション、レジストレーションが達成されるよう、レーザアニール、エッチング技術、レーザドーピングを全て低温度で行いつつ、化学気相堆積、プラズマエンハンスト気相堆積、プリント、コーティング、及び他の堆積処理といった堆積処理を組み込むとともに組み合わせている。そのようなＴＦＴはディスプレイ、パッケージング、ラベリング等に使用できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００８年１月２４日出願の米国仮出願６１／０２３，４１８号の利益を主張するものであり、この出願の全ての内容が参照されて組み込まれている。
本願発明は、概して回路形成に関するものであって、特にシリコンベース薄膜トランジスタ、並びに可撓性基板上に同トランジスタを製造するシステム及び方法に関するものである。
【背景技術】
【０００２】
トランジスタは半導体デバイスであって、増幅器や電気的に制御されるスイッチとして汎用されている。トランジスタは、コンピュータ、携帯電話、その他の最新の様々な電子部品内の回路の基本的構成ブロックである。トランジスタの高速応答及び精度によってトランジスタは、増幅、スイッチング、電圧レギュレーション、信号変調、及び発振器を含む、非常に多くのデジタル及びアナログ機能において使用されている。トランジスタは、個別的に、または、集積回路の一部としてパッケージされている。
【０００３】
薄膜トランジスタ（ＴＦＴ）は、支持基板上において、誘電層や金属コンタクトとともに半導体活性層の薄膜を堆積することによって形成された特殊な種類の電解効果トランジスタである。ＴＦＴの主な応用の一つとしては液晶ディスプレイ（ＬＣＤ）であるために、その一般的な基板としてはガラスである。このことは、典型的にシリコンウェハといった半導体材料が基板である従来のトランジスタとは異なっている。
【０００４】
ＴＦＴは非常に様々な半導体材料を用いて作られている。材料としてはシリコンが多用されている。シリコンベースのＴＦＴの特性は、シリコンの結晶状態に依存する。即ち、半導体層は、アモルファスシリコンか微結晶シリコンか、または、多結晶シリコンか結晶シリコンかのいずれかである。ＴＦＴの半導体として使用されている他の材料としては、カドミウムセレン（ＣｄＳｅ）といった化合物半導体や酸化亜鉛といった金属酸化物を含む。ＴＦＴはまた、有機金属を使用して作られている（有機ＴＦＴまたはＯＴＦＴと称される）。
【０００５】
ＴＦＴを、例えばプラスチックやポリフィルムといった可撓性基板上に形成する傾向が強まってきている。そのような基板は、ガラスに比べて低コストであり、かつ、例えば、可撓性ディスプレイ、パッケージング、信号、ラベリング、他の同様の応用といった幅広い応用を提供する。しかしながら、可撓性基板、特にプラスチック上へのＴＦＴの作製に際しては多くの困難、特に、ＴＦＴを作製する際の高温処理に起因する困難が生じる。
【０００６】
プラスチックやポリフィルムのような可撓性基板は高いアニール温度に耐えることができないので、ＴＦＴ形成において用いられる、堆積、パターニング、ドーピング、または、他の処理を比較的低い温度で行われなければならない。化学気相堆積及び／または物理気相堆積（通常、スパッタリング）はＴＦＴ形成においてよく適用される技術である。しかしながら、処理温度が低い場合、例えば液晶ディスプレイで使用されるような高いパフォーマンス応用のための、高移動度、低リーク電流、低スレッショルド電圧といった所望のパフォーマンス特性を得ることは困難である。低コストのプラスチック基板材料に適合させるためには、その処理温度を、ガラス基板上へのＴＦＴ形成に使用される温度よりも低い温度（１５０℃未満）に維持しなければならない。一般に、優れたＴＦＴパフォーマンス特性は、高温度形成処理で達成される。これは、結晶性材料が高温度で堆積し、ドーパンドが高温度で活性化され、処理温度に敏感に反応する臨界ゲート誘電界面の品質が制御されるためである。
【０００７】
これらや他の材料を提供する試みは、この分野の研究者らによって多くの様々なアプローチがなされている。シリコンのレーザアニールは、堆積した薄膜の結晶性を向上させるための手段として長年研究が行われている。典型的には、アモルファスシリコン膜を堆積し、該シリコン膜の一部を溶融するために短パルス継続エキシマレーザが使用されている。パルス間でシリコンが冷却されたときに結晶化され、その結果、様々な大きさの結晶粒界が形成される。このアプローチは、ガラス基板及びプラスチック基板の両方で成功している。
【０００８】
シリコンのレーザ誘導ドーピングは、薄膜トランジスタに使用される導電性シリコン膜を形成するために用いられている有望な方法である。レーザ誘導ドーピングにおける一つの具体例として、ガス浸漬レーザドーピング（ＧＩＬＤ）が知られている。ＧＩＬＤ処理では、前駆体、即ちドーパンドガスの存在下でレーザパルスによってシリコンを溶融する。溶融したシリコン表面上に化学吸着または衝突した気体種の一部が溶融したシリコンの内部に拡散する。ドーパンドガスの存在下において溶融及び固化を繰り返すことにより、ドーパンドがシリコン層に取り込まれる。このアプローチ及び／又は同様のアプローチを用いることにより、高品位な結晶性シリコン及び低表面粗さであるとともに、高ドーパンド濃度（Ｎ型及びＰ型の両方）及び優れた空間ドーパンドプロフィールを達成することが可能である。この処理の詳細は、G.KerrienらによるApp. Surf. Sc. 186(2002)の４５〜
５１及びA.SlaouiらによるJ.Appl.Phys 67 (10) 1990 P.6197に記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
たとえ、低温で多結晶薄膜を形成すること、シリコン薄膜にドーピングすること、及び、これら薄膜を使用してＴＦＴを形成することが進歩しようとも、プラスチック基板といった可撓性基板上に高パフォーマンスのシリコンベースのＴＦＴを形成することに関する、比較的低コストのシステム及び単純化された方法が依然として要求されている。
【課題を解決するための手段】
【００１０】
本願で開示される、シリコンベースの薄膜トランジスタを形成するシステム及び方法によって上記した特有な欠点が解消される。本願で開示されるシステム及び方法は、自己整合形式及び非自己整合形式の両方における低処理温度での可撓性基板上へのＴＦＴ形成を提供する。本発明のＴＦＴは、他の可撓性基板上へのＴＦＴの形成方法に比べて、例えば、高移動度、高スイッチング周波数、低動作電圧、低スレッショルド電圧といった良好なパフォーマンス特性を呈する。また、この向上したパフォーマンスは、既存のアプローチよりも低コストで達成される。さらに、本発明の実施形態の方法は、エッチングステップ、パターニングステップ等のような処理ステップまたは形成ステップのステップ数を低減させることが可能な堆積及びパターニングステップの組み合わせを含み、かつ、ＴＦＴパフォーマンスを維持または向上させつつ、従来のＴＦＴ形成に比べてＴＦＴ形成のコストを下げかつインプットを増加させる。
【００１１】
本発明の実施形態において、自己整合シリコン薄膜トランジスタをマスクする方法は、可撓性基板の少なくとも一部にバリア材料を堆積すること、前記バリア材料の少なくとも一部に１つのシリコンアッセンブリを形成すること、少なくとも１つのシリコンアッセンブリの少なくとも一部にゲート誘電体を形成するための誘電性材料を堆積すること、少なくとも１つのトランジスタアッセンブリを形成するための前記誘電性材料の少なくとも一部に前記ゲート電極材料を堆積すること、前記ゲート電極材料及び前記誘電性材料を選択的にパターニングすること、少なくとも１つのトランジスタアッセンブリのドーピング領域を選択的にパターニングし、それによりソース及びドレインを形成することと、及び、自己整合シリコン薄膜トランジスタを形成するために過剰なドーピング材料を除去するこ
ととを含む。一実施形態において、前記バリア層は全体的に堆積されるのではなく、基板上にプリントされて、パターン化されたバリア層を形成する。このパターン化されたバリア層はトランジスタの可撓性を向上させることができ、かつパターン化されていないバリア層に比べてクラックを発生しにくくする。さらに、パターン化されたバリア層は基板との接着性を向上させ、特に、基板が撓んでいる際における、基板からのトランジスタの剥離が低減する。
【００１２】
本発明の他の実施形態において、シリコン層上に誘電性材料が堆積される前に同シリコン層が洗浄される。この洗浄は、例えば、ＨＦ洗浄を含み、続いてＵＶ／Ｏ２又はＵＶ／Ｏ２／Ｆ２処理によって、Ｓｉとゲート誘電体との間のインターフェースに、薄く且つ高品質のＳｉＯ２を形成する。このインターフェースはＳｉとゲート誘電体との間の電気的パフォーマンスを向上させ、その結果、トランジスタパフォーマンスが向上する。
【００１３】
本発明の実施形態は一以上のプリントステップを含んでいてもよい。トランジスタ層をプリントする選択に加えて、バリア層、シリコン層、誘電性層、ゲート電極層、及び／またはドーパンド層、一以上のエッチングステップで使用されるマスク層は、トランジスタパフォーマンスを妥協することなく、要素のより厳密な許容範囲を得るようにプリントされてもよい。トランジスタの層をプリントする、及び／または、トランジスタの層をマスクする、そのような一つの方法は、参照として本明細書に組み込まれる「パターン化されたプリント板及びプリント電子素子の処理」という標題の米国特許出願公開第２００８／００９２３７７号公報に記載されるような、従来のフォトリソグラフィー方法によって形成されたプリント板を使用することを含む。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係るフローチャート。
【図２】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図３Ａ】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図３Ｂ】本発明の実施形態に係る部分的に形成されたＴＦＴの上面図。
【図４】本発明の実施形態に係るパターン化されたシリコン堆積の上面図。
【図５】本発明の実施形態に係るパターン化されたシリコン堆積の上面図。
【図６Ａ】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図６Ｂ】本発明の実施形態に係る部分的に形成されたＴＦＴの上面図。
【図７Ａ】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図７Ｂ】本発明の実施形態に係る部分的に形成されたＴＦＴの上面図。
【図８Ａ】本発明の実施形態に係る形成されたＴＦＴの側面図。
【図８Ｂ】本発明の実施形態に係る形成されたＴＦＴの上面図。
【図９Ａ】本発明の実施形態に係る個別に封止されたＴＦＴの側面図。
【図９Ｂ】本発明の実施形態に係る個別に封止されたＴＦＴの上面図。
【図１０】本発明の別の実施形態に係るフローチャート。
【図１１】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１２】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１２Ａ】本発明の図１２の実施形態とは別の部分的に形成されたＴＦＴの側面図。
【図１３Ａ】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１３Ｂ】本発明の実施形態に係る部分的に形成されたＴＦＴの上面図。
【図１４】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１５】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１６】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１７】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１８Ａ】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１８Ｂ】本発明の実施形態に係る部分的に形成されたＴＦＴの上面図。
【図１９】本発明の実施形態に係る形成されたＴＦＴの側面図。
【図１９Ａ】本発明の実施形態に係るドープされたソース領域及びドレイン領域を有する、形成されたＴＦＴの側面図。
【図２０】本発明の別の実施形態に係るフローチャート。
【図２１】本発明のさらなる別の実施形態に係るフローチャート。
【図２２】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２３】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２４】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２５】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２６】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２７】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２８】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２９】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図３０】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図３０Ａ】本発明の図３０の実施形態とは別の実施形態に係る部分的に形成されたＴＦＴの図。
【図３１】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【発明を実施するための形態】
【００１５】
本願に記載された様々な実施形態に係るシリコンベースの薄膜トランジスタは、一般に、例えばポリマーまたはプラスチックまたは金属箔基板といった可撓性基板上に、非自己整合アプローチまたは自己整合アプローチのいずれかを用いて形成される。金属箔基板は、例えばステンレス鋼である。本願に記載されるように、自己整合アプローチとは、ゲート電極層が、随意の或いは独立したステップを必要とせずにゲートをトランジスタのソース、ドレイン、及び、チャネルに整合させることが可能なマスクとして使用することができるということである。本発明のアプローチはまた、必要のない箇所に形成された過剰なシリコン及び二酸化ケイ素を除去することによって最終製品またはＴＦＴ回路の柔軟性を向上させる。このような両アプローチを以下に記述する。
【００１６】
本願のトランジスタデバイス又はＴＦＴは、一般に、機能トランジスタを作成する各種の方法の組み合わせで配置される、ソース電極、ドレイン電極、半導体チャネル、誘電体、ゲート電極層を有している。従って、パターン化された層は、適切に調合された導電性、絶縁性、または半導体性インク、流動体、粉体、粒体、その他の堆積組成物でプリントされた導電材料、半導体材料、及び絶縁体材料、または堆積された別のものを備えている。本発明の方法は、本発明のＴＦＴを製造するために実行される一連のステップを例示するが、記述された特定の順序で必ずしも実行される必要はない。最終的なＴＦＴアッセンブリは、以下に記載するように、ＴＦＴが形成される際に、特定のステップの終了毎にその最終構造としてのサブアッセンブリとして示される。図１の方法１００においては、サブアッセンブリは、図２における符号５０で示し、図３Ａにおける符号５２で示し、図６Ａにおける符号５４で示し、図７Ａにおける符号５６で示し、図８Ａにおける符号５８で示し、図９Ａにおける符号６０で示す。図１０の方法３００においては、サブアッセンブリは、図１１における符号６２で示し、図１２における符号６４で示し、図１３Ａにおける符号６６で示し、図１４における符号６８で示し、図１５における符号７０で示し、図１６における符号７２で示し、図１７における符号７４で示し、図１８Ａにおける符号７６で示し、図１９における符号７８で示す。図２１の方法６００においては、サブアッセンブリは、図２２における符号８０で示し、図２３における符号８２で示し、図２４における符号８４で示し、図２５における符号８６で示し、図２６における符号８８で示し、図２７における符号９０で示し、図２８における符号９２で示し、図２９における符号９４で示し、図３０における符号９６で示し、図３１における符号９８で示す。各サブアッ
センブリは、可撓性基板上に形成された一つのトランジスタアッセンブリまたは複数のトランジスタアッセンブリを有する。
【００１７】
図１には、例えば、プラスチックまたはポリマーまたは金属泊基板といった可撓性基板上のシリコンベースの薄膜トランジスタの形成について、非自己整合アプローチを用いた方法１００が示されている。一実施形態において、方法１００は、１）窒化ケイ素又は酸化シリコンまたはスピンオンガラス等の絶縁性／平滑化膜またはバリア層を随意に堆積するステップ、２）平滑化膜が存在するならば平滑化膜上に、又は直接的に可撓性基板上にシリコンの孤立アイランドを形成するために、適宜な堆積処理を使用してシリコン膜を堆積するステップ、３）堆積したシリコン膜の結晶特性を改善するために同シリコン膜を随意にレーザアニールするステップ、４）ソース及びドレイン電極を形成するシリコンアイランドの領域をドーピングする一方、トランジスタのチャネルを形成するための未ドープのシリコンの領域をそのままにするステップ、５）ゲート誘電体を形成するために、二酸化ケイ素、窒化ケイ素、酸化ハフニウム等の誘電材料を堆積させる一方、誘電材料によって封止されないコンタクトパッドをそのままにするステップ、６）ゲート電極を堆積すること、７）随意に保護層でＴＦＴを封止するステップ、を備えている。
【００１８】
方法１００の随意のステップ１０２において、図２に示すように、基板２００上にバリア層２０２が堆積されてサブアッセンブリ５０が形成される。基板２００は、たとえば、ポリマー材料、プラスチック材料、紙、不織布、織物、ステンレス鋼、アルミニウムでコートされたプラスチック膜、または他の適当なフレキシブル材料といったもので構成されている。一実施形態において、基板２００はポリエチレンテレフタレート（ＰＥＴ）膜で構成されている。基板２００はウェブ形状またはシート形状であってもよい。基板２００は約２５ミクロンから約４００ミクロンの範囲の厚さを有する。
【００１９】
バリア層２０２は、基板からデバイスやトランジスタを電気的及び熱的に絶縁する機能を呈する。一実施形態において、バリア層２０２は、例えば、窒化ケイ素、二酸化ケイ素、スピンオンガラスまたはそれらを組み合わせたものといった誘電材料である。バリア層２０２はまた、製造されたトランジスタを保護するために基板２００を介した透過率を減少させることによって、酸素、水、または他の気相種に対するバリア材料として機能し得る。バリア層２０２はさらに、基板２００のラフネスを低減させるための平滑化層として作用し、その結果、基板２００と他の材料との間がより滑らかな境界になる。バリア層２０２はさらにまた、レーザ処理といったような、続く処理工程によるダメージから基板を保護する熱バリアとして作用する。
【００２０】
バリア層２０２は、様々ある適宜な堆積処理を使用して基板２００の少なくとも一方の面上に堆積される。その適宜な堆積処理としては、例えば、従来の印刷技術、化学気相堆積（ＣＶＤ）、プラズマエンハンストＣＶＤ（ＰＥＣＶＤ）電子ビーム蒸着、ゾルーゲル、ケミカルバス等からの液相堆積、及び／または様々な適宜なコーティング処理、例えば、ダイ・コーティング（即ち、スロットダイ）、カーテン・コーティング、スプレー・コーティング、ロール・コーティング、スクリーン・コーティング等やそれらを組み合わせたものといったコーティング処理である。マスクの使用やマスク層がパターン化されたバリア層を形成するために用いられてもよい。本発明の一実施形態において、バリア層２０２は、例えば、パターン化されたバリア層を形成するために、フレキソ印刷、スクリーン印刷、インクジェット、及び／またはグラビア印刷といった従来の印刷技術によって堆積されたスピンオン材料またはインクを備えている。上述のプリント処理において使用されるプリント板は、「パターン化されたプリント板及びプリント電気素子の処理」という標題の米国特許出願第２００８／００９２３７７号公報に記載されるような以上の方法によって形成されたものであってもよい。このプリント板は、結果として、高品質の表面形態及び／または、プリントデザインのより厳密な許容範囲を得ることが出来る。
【００２１】
本発明の一実施形態において、バリア層２０２は、約５００ナノメートル（ｎｍ）またはそれ未満の厚さを有するように堆積される。本発明のいくつかの実施形態においては、バリア層２０２は更なる処理の前に真空アニールを施される。
【００２２】
方法１００のステップ１０４は、バリア層２０２が存在する場合にはバリア層２０２上に、または、基板２００上に直接、未ドープのまたは低濃度ドープされた薄いシリコン膜を堆積させることを含む。シリコン材料はアモルファスシリコン、多結晶シリコン、または微結晶シリコン、好ましくは低ガス含有量（例えば、水素、アルゴン）のシリコンを含んでいてもよい。従来の堆積処理が用いられる。一実施形態において、微結晶シリコンは真空チャンバにシリコンを含有したガスを導入したＰＥＣＶＤを使用して堆積される。プラズマが基板２００の存在下でそのガスを叩く。これにより、シリコン原子が堆積されることが許容され、その結果、例えば、厚さが約２００ｎｍまたはそれ未満の、高品質なシリコンの膜コーティングが得られる。別の実施形態においては、スパッタコーティング（ＤＣ）のような物理気相堆積処理を使用して、基板２００及び／またはバリア層２０２が存在する場合にはバリア層２０２上にアモルファスシリコンを堆積してもよい。さらに別の実施形態においては、例えば、インクジェット、スクリーン印刷、及び、フレキソ印刷といった噴射システムのような従来の印刷技術で、シリコンインクを基板２００及び／またはバリア層２０２上にプリントしてもよい。
【００２３】
図３Ａ及び図３Ｂには、一実施形態において、例えば、シャドウマスク処理のようなマスキング処理を使用して、サブアッセンブリ５２を形成するために、孤立したパターン化されたシリコン堆積２０４をバリア層２０２上に堆積させる。従来のシャドウマスク処理は、選択された領域内のパターン化された構造体を材料が通過することを許容するとともに他の領域内の構造体を通過する材料の経路を遮断する。シャドウマスクは、典型的には、基板に非常に隣接した位置または基板上に直接配置され、所望の材料を堆積され、シャドウマスクを取り除く。この結果、材料がシャドウマスクを通過することが可能な位置にのみ材料を堆積させることが許容される。
【００２４】
別のマスキング処理はリフトオフ処理を含む。リフトオフ処理は、バリア膜２０２または基板２００上のパターン化されたマスク層のプリント、続いて、マスク層上のシリコンの堆積を含む。その後、リフトオフ処理は、マスク層を除去するために使用され、パターン化された堆積２０４を作るためにバリア層２０２及び／または基板２００に直接接触した状態にあるシリコンから外される。
【００２５】
パターン化されたシリコン構造体を形成するための別のマスキングアプローチは、シリコンを全体的に堆積し、プリントまたは別の適宜な堆積技術によってマスク層を堆積し、シリコンのウェットエッチングまたはドライエッチングをすることである。その後、マスク層は基板上のパターン化されたシリコンから外れることで取り除かれる。別のアプローチは、シリコンの層を全体的に堆積し、レーザアブレーションを使用してシリコンをパターン化する。堆積２０４はコンタクト２０６を含むようにパターン化されても良い。コンタクト２０６を有する適宜な形状を成した堆積の例を図４及び図５に示す。互いに噛み合った構造が作られてもよい。
【００２６】
本発明の一実施形態において、バリア層２０２は、約５００ナノメートル（ｎｍ）またはそれ未満の厚さを有するように堆積される。本発明のいくつかの実施形態においては、バリア層２０２は更なる処理の前に真空アニールを施される。
【００２７】
方法１００のステップ１０６は、シリコンの結晶特性を改善するために随意のアニール処理を含んでおり、そのため、トランジスタのパフォーマンスが改善する。一実施形態に
おいて、参照として本明細書に組み込まれる米国特許出願第４，４０９，７２４に記載されているようなレーザアニール処理が実行される。
【００２８】
方法１００のステップ１０８は、例えば、図６Ａ及び図６Ｂに示されたサブアッセンブリ５４を形成するための上述したＧＩＬＤ処理のようなレーザ堆積処理を使用してシリコン堆積２０４の選択された領域のドーピングを含んでいる。これまでは、ＧＩＬＤ処理はマスク層でパターン化されたシリコンウェハ上で使用されていた。しかしながら、本発明では、ドープされるべきシリコン堆積２０４の領域がレーザの焦点によって精度良く制御されているので、マスク層が必要とならない。ＰＦ５またはＢＦ３のようなガスが真空チャンバ内に導入される。レーザによってシリコン堆積２０４の選択された領域が溶融され、ドーパンドガスが液化シリコンに反応する。さらに、リン原子またはホウ素原子が液化シリコン内に拡散して物理的にトラップされ、置換位置に配置され、電気的に活性化される。
【００２９】
図６Ａ及び図６Ｂに示すように、ＧＩＬＤ処理または他の適宜な処理が、トランジスタのソース及びドレインを形成するドープ領域２０８を作るシリコン堆積２０４の選択された領域をドープするために使用され、トランジスタのチャネル２１０を形成するためにドーパンド濃度レベルが変化しないシリコン堆積２０４の領域をそのままにしてもよい。ＮＭＯＳ回路を形成するＮ型ドーピング、ＰＭＯＳ回路を形成するＰ型ドーピング、または、その両方がＣＭＯＳ回路を形成するために使用されてもよい。チャネル２１０が一方の型のドーパンドで低濃度ドープされている場合、ソース及びドレインは、それとは反対の型でドープされる。
【００３０】
シリコンのドープされた領域を作るために使用される別のアプローチは、選択的にまたは非選択的に、プリントまたは他の適宜な堆積技術によってスピンオンドーパンド材料を堆積することである。スピンオンドーパンドは市販されており、例えば、Ｈｏｎｅｙｗｅｌｌから入手可能であり、光電池産業分野において現在使用されている。その後、選択領域内のシリコンを加熱及び／または溶融させ、スピンオンドーパンドからシリコンにドーパンドを導入させるためのレーザが使用される。また、スピンオンドーパンドがソース領域及びドレイン領域に対してのみ選択的に塗布され、チャネル領域へは塗布されない。そして、レーザを使用してシリコンを溶融し、スピンオンドーパンドが存在する領域内のシリコンにのみドーパンドを導入する。必要に応じて、Ｎ型ドーパンド及びＰ型ドーパンドの両方を前述のレーザ処理で堆積してもよい。
【００３１】
シリコンのドープされた領域を作るために使用される別のアプローチは、ドーパンド材料のカプセル封入層を堆積して、その後、選択領域内のシリコンを加熱及び／または溶融させ、シリコンにドーパンド材料を導入させるためのプラズマ処理を使用することである。これらは、例えば、プラズマ、及び、ＰＦ５またはＢＦ３ガスを使用して行われる。
【００３２】
上記したシリコンのドープ領域を作る全ての処理において、レーザは、シリコンが堆積される基板の表側から入射するようにしてもよいし、または、随意の誘電体層にレーザ光が吸収されない場合においては基板の裏側から入射するようにしてもよい。
【００３３】
高伝導性のシリコン領域を形成するためのドーパンドを使用する別のアプローチは、チタン、コバルト、ニッケル、プラチナ、タングステン等で適当なシリサイドを形成することである。同様の堆積及び加熱アプローチが上記されたドーパンドベースのアプローチとして使用されてもよい。
【００３４】
方法１００のステップ１１０はゲート誘電性層２１２を堆積することを含む。図７Ａ及び図７Ｂに示すように、ゲート誘電性層２１２は、コンタクト２０６が露出するように少
なくともシリコン堆積２０４の一部を覆い、サブアッセンブリ５６が形成される。ゲート誘電性層２１２は、例えば、二酸化ケイ素、窒化ケイ素、酸化ハフニウム、及び、ＴＦＴを形成する他の適宜な誘電材料、及びそれらを組み合わせたものを含む。ゲート誘電性層２１２は、ＣＶＤ、ＰＥＣＶＤ、スパッタリング（ＤＣ）、液相堆積、または同様の技術といった低温度堆積手段によって堆積されてもよい。そのような技術が使用される場合、上記したシャドウマスクのようなマスク層は、ゲート誘電性層２１２をパターン化するために使用されてもよい。マスキングまたは同様の技術は、ソース電極やドレイン電極のコンタクトパッドが誘電性材料で覆われることを回避することができる。
【００３５】
パターン化されたゲート誘電性層を作る別の方法は、誘電性材料のカプセル封入層を堆積し、その後、選択された領域内にマスク層を堆積し、該マスク層によって覆われていない領域内のゲート誘電性材料をエッチングすることである。その後、マスク層はパターン化されたゲート誘電性材料を外すことで除去される。
【００３６】
本発明の一実施形態において、ゲート誘電性層２１２は約３００ｎｍまたはそれ未満の厚さを有する。
別の実施形態において、ゲート誘電性層２１２は、使用される材料に依存するが、例えば、インクジェット、グラビア印刷、フレキソ印刷といった噴射システムのような、プリントまたはコーティング技術を使用して堆積されてもよい。
【００３７】
ゲート誘電体の結晶特性を改善するために随意のアニールステップを使用してもよい。このアニールは、窒素ガス（Ｏ２）、酸素ガス（Ｎ２）、窒素ガスとフッ素ガスとの混合ガス（Ｎ２+Ｆ２）、または、これらのガスの混合ガスといった制御雰囲気内において行
われる。アニールステップは、伝導性加熱、ＩＲベース加熱、ゲート誘電体の温度を上昇させるためのレーザ照射、ゲート誘電体への熱伝達によってゲート誘電体の温度を上昇させるための下部材料のレーザ照射、下部材料の誘導加熱、これらのアプローチの組み合わせまたは他の適宜な手段によって実行され得る。
【００３８】
方法１００のステップ１１２は、図８Ａ及び図８Ｂに示すように、サブアッセンブリ５８を形成するためにゲート誘電性層２１２上のゲート電極２１４を堆積することを含む。ゲート電極層２１４は、例えば、金、プラチナ、銀、ニッケル、チタン、コバルト、クロム、タングステン、アルミニウム、シリコン、ドープされたシリコン、導電性ポリマー、これら材料の合金等の高伝導性材料、及び多様な高伝導性材料及びこれらの組み合わせのいずれかを含み得る。ゲート電極２１４は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、熱伝導、例えばグラビア印刷のようなプリント処理、インクジェットのような噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷、様々な適宜な印刷技術、及び、それらの組み合わせといった様々な技術を使用して堆積してもよい。本発明の一実施形態において、ゲート電極２１４は約１０００ｎｍまたはそれ未満の厚さを有する。得られたトランジスタの随意のパフォーマンスとしては、ゲート電極２１４はソース電極及びドレイン電極を有しかつゲート電極がソース電極とドレイン電極との間に位置するように配置されたレジスタにプリントされている。このレジストレーションはオーバーラップ及び関連するキャパシタンスを最小化するように機能する。堆積したゲート電極の不要な領域をレーザで除去する必要がある場合、随意のレーザによるトリミング処理によってゲート電極の大きさ及び形状を修正してもよい。カプセル封入膜を堆積する場合、レーザアブレーションやマスキング処理のような適宜なパターン技術を使用してゲート電極をパターン化してもよい。さらに、随意の相互接続がこのステップの間に堆積される。
【００３９】
方法１００のステップ１１４は、随意のカプセル封入層２１８を堆積するステップを含む。図９Ａ及び図９Ｂのサブアッセンブリ６０を参照すると、カプセル封入層２１８は、得られたトランジスタ２１６を保護するように機能する。カプセル封入層２１８が、スロ
ットダイ・コーティング、カーテン・コーティング、スプレー・コーティング等のコーティング処理や、フレキソ印刷、インクジェット等の噴射システム、グラビア印刷、スクリーン印刷等の印刷処理や、ＣＶＤ、ＰＶＤ、又はＰＥＣＶＤ等の蒸着処理や、ラミネート処理等を含む多様な処理のいずれかによって堆積され得る。これらの処理のいずれかの組合せが同様に使用され、このトランジスタは、複数のカプセル封入層２１８を含むことが出来る。一実施形態において、カプセル封入層２１８は、例えば、ポリイミド等のポリマー材料を含み得る。
【００４０】
この堆積ステップのいずれか又は全てのステップが終了した後で、又はトランジスタ性能を改善するためにトランジスタ構造が完全に形成された後で、アニールステップが実行され得る。このアニールステップは、制御環境下において又は水素プラズマ等のプラズマの存在下において行われる熱アニールであり得る。
【００４１】
上述の方法は、例示を意図し、上述の方法に制限されない。例えば、スパッタコーティング（ＤＣ）又は他の形式のＰＶＤ、熱転写、スピンコーティング等の他の堆積技術が、堆積ステップのいずれかと代替され得る。
【００４２】
上述の方法１００のステップ１１２に記載されるように、ゲートがソース電極とドレイン電極とに十分に位置合わせされる場合に、ＴＦＴの性能において利点となる。この位置合わせを達成する方法１００の代替処理は、ゲートが自己整合するような処理フローを有さなければならない。図１０を参照すると、変形実施形態において、自己整合アプローチを使用する方法３００が、プラスチック基板又はポリマー基板等の可撓性基板、又は金属箔上にシリコンベースの薄膜トランジスタを形成する方法として示される。一実施形態において、方法３００は、当業者によって考慮された以下の順序に従って行われる。この方法３００は、１）窒化ケイ素又は酸化シリコン等の絶縁性／平滑化膜を随意に堆積するステップ、２）平滑化膜が存在するならば平滑化膜上に、又は直接的に可撓性基板上にシリコンのブラケットコーティングを形成するために、適宜の堆積処理を使用してシリコン膜を堆積するステップ、３）シリコン層を随意に洗浄するステップ、４）膜の結晶特性を改善するために、デバイスの能動（Ａｃｔｉｖｅ）領域として形成されるシリコン膜の領域をレーザアニールするステップ、５）ゲート誘電性層をシリコン層上に形成するために、低温処理で二酸化ケイ素等の誘電性材料を堆積するステップ、６）シリコン膜の結晶化領域上のみにマスク層を堆積させるステップと必要に応じてマスク層を硬化するステップ、７）平滑化膜と、シリコン（結晶化領域及び非結晶化領域）とゲート誘電体とを含むスタックをエッチングして、マスク層の下部を除くすべての箇所のスタック領域を除去するステップ、８）基板を損なうこと無くマスク層を取り除き、スタックを残すステップ、９）ゲート電極を堆積するステップ、１０）複数の組立体のうちの一以上の組立体の表面上にドーパント材料を堆積するステップ、１１）シリコン層のソース領域とドレイン領域とをレーザドープするステップ、１２）過剰なドーパントを除去するステップ、１３）他方のドーパント材料を有する組立体とは異なる他の組立体上に反対の型のドーパントを堆積してステップ１０を随意に繰り返し、続いてステップ１１とステップ１２とを繰り返してＣＭＯＳ構造を可能にするステップを含む。あるいはまた、複数のドーパントが選択された領域に堆積される場合には、Ｎ型ドーパントとＰ型ドーパントとの両方が、ステップ１０において堆積され得る。
【００４３】
方法３００の随意のステップ３０２において、図１１に示されるように、バリア層４０２が、基板４００上に堆積され、サブアッセンブリ６２を形成する。上述のようにステップ１０２と同様に、基板４００は、例えば、ポリマー材料、プラスチック材料、紙、不織布、織物、ステンレス鋼の箔、アルミニウムで被覆されたプラスチック等の可撓性材料又は他の適宜の可撓性材料を含み得る。本発明の一実施形態において、基板４００は、ポリエチレンテレフタレート（ＰＥＴ）膜を含む。基板４００は、ウェブ形状又はシート形状
のいずれかとして提供され得る。基板４００は、約２５ミクロンから約４００ミクロンの範囲の厚みを有し得る。
【００４４】
バリア層４０２は、デバイス、すなわちトランジスタ、を基板から電気的及び熱的に絶縁するように機能する。一実施形態において、バリア層４０２は、例えば、窒化ケイ素、二酸化ケイ素、スピンオンガラス等の誘電性材料又はこれらの組合せである。バリア層４０２は、製造されたトランジスタを保護するために基板４００を介した透過率を減少させることによって、酸素、水又は他の気相種に対するバリア材料としてさらに機能し得る。さらに、バリア層４０２は、基板４００の表面粗さを減少するように平滑化膜として機能し、結果として基板４００と他の材料との間のより平滑なインターフェースとなる。バリア層４０２は、レーザ処理等のその後の処理ステップから基板への損傷を防止するように、熱バリアとしてさらに機能する。
【００４５】
バリア層４０２は、例えば、従来の印刷技術や、化学蒸着（ＣＶＤ）、プラズマＣＶＤ、電子ビーム蒸着、ゾル−ゲル、化学浴による液相堆積等の多様な堆積処理のいずれか、及び／又は例えば、ダイ・コーティング（すなわち、スロットダイ）、カーテン・コーティング、スプレー・コーティング、ロール・コーティング、スクリーン・コーティング等の多様な適宜のコーティング処理及びこれらの組合せのいずれかを使用して基板４００の少なくとも一表面上に堆積され得る。マスクがパターン化されたバリア層を形成するためにさらに用いられる。
【００４６】
特定の実施形態において、バリア層４０２は、約２００ナノメートルから約１，０００ナノメートルの厚み範囲の二酸化ケイ素スパッタ膜を含む。
本発明の別の実施形態において、バリア層４０２は、例えば、フレキソ印刷、スクリーン印刷、インクジェット印刷及び／又はグラビア印刷等の従来の印刷技術によって堆積される、パターン化されたスピンオンガラス材料を含む。上述の印刷処理で使用されるプリント板は、「パターン化されたプリント板及びプリント電子素子の処理」という標題の米国特許出願公開第２００８／００９２３７７号公報に記載されるように、一以上の方法によって形成される。このようなプリント板により、より高品質の表面形態及び／又はプリントデザインのより厳密な許容範囲を得ることが出来る。
【００４７】
本発明のある実施形態において、バリア層２０２が、さらなる処理の前に真空アニールされる。
ステップ３０４において、未ドープの又は低ドープされたシリコン膜４０４は、バリア層４０２が存在するならばバリア層４０２上に、又は直接的に基板４００上に堆積され、図１２に示されるように、サブアッセンブリ６４を形成する。シリコン膜４０４は、アモルファスシリコン、多結晶シリコン、又は微結晶シリコン、好ましくは低ガス含有量（例えば、水素、アルゴン）のシリコンを含み得る。従来の堆積処理が利用され得る。一実施形態において、微結晶シリコンがＰＥＣＶＤを使用して蒸着され、シリコン含有ガスが真空チャンバ内に導入される。プラズマが基板４００の存在下において、ガスとともに照射される。これによって、シリコン原子を堆積することが可能となり、結果として、例えば、約２００ナノメートル又はそれ未満の厚みの薄く且つ高品質のコーティングのシリコンとなる。変形実施形態において、ＤＣスパッタコーティング、パルス化ＤＣスパッタコーティング又はＲＦスパッタコーティング等の物理蒸着処理が、アモルファスシリコンを基板４００上、又はバリア層４０２が存在するならばバリア層４０２上、に堆積するように使用される。
【００４８】
特定の実施形態において、シリコン膜４０４は、水素及び／又はアルゴンガス等の低ガス含有量のシリコン膜であり、約５０ナノメートルの厚みを有する。シリコン膜４０４は、真空内又は真空システムの外部のいずれかでステップ３０５において随意に洗浄される
。ＨＦ洗浄、ＲＣＡ洗浄又は同様の洗浄は、真空システムの外部で実行される洗浄に適した洗浄技術である。気相ＨＦ又はプラズマベース洗浄は、真空システム内部で実行される洗浄に適している。
【００４９】
図１２Ａに示される変形実施形態において、分離したパターン化シリコン堆積４０３が、例えば、シャドウマスク処理等のマスク処理を使用してサブアッセンブリ６５を形成するために、バリア層４０２上に堆積される。従来のシャドウマスク処理は、パターン化構造（シャドウマスク）の使用を含み、このパターン化によって、材料が選択された領域においてパターン化構造を通過することを可能にし、且つ他の領域においてこのパターン化構造を介して材料の通過を防止する。シャドウマスクは、一般的に基板にほぼ近接して又は直接基板に接触してもたらされ、有益な材料が堆積され、そして、シャドウマスクが除去される。これにより、材料がシャドウマスクを通過する箇所のみの基板上に堆積することが可能となる。
【００５０】
別のマスク処理は、リフトオフ処理を含む。このリフトオフ処理は、バリア膜４０２又は基板４００上にパターン化されたマスク層をプリントすることを含み、続いて、マスク層上にシリコンの堆積を行う。リフトオフ処理は、次にマスク層を除去するように使用され、パターン化された堆積４０３を作るために、バリア層４０２及び／又は基板４００と直接接触するシリコンを残す。
【００５１】
基板上にパターン化されたＳｉ構造を形成するさらに別のマスクアプローチは、Ｓｉのブラケット堆積を実行して、ブラケット膜４０４を形成し、プリント又は別の適宜な堆積技術によってマスク層を堆積し、Ｓｉのウェットエッチング又はドライエッチングを実行する。マスク層は、次に基板上にパターン化されたＳｉを残すように除去される。別のアプローチは、Ｓｉのブラケット層を堆積するように用いられ、Ｓｉをパターン化するためにレーザ除去が使用される。堆積４０３は、コンタクトを含むようにパターン化される。互いにかみ合う構造をさらに作ることが出来る。
【００５２】
さらに別の実施形態において、パターン化されたシリコン堆積４０３を形成するために、例えば、噴射システム、グラビア印刷及びフレキソ印刷等の従来の印刷技術を用いて基板４００及び／又はバリア層４０２上にシリコンインクがプリントされる。
【００５３】
ステップ３０６において、方法１００のステップ１０６と同様に、図１３Ａ及び図１３Ｂに示されるように、サブアッセンブリ６６を形成するように得られたトランジスタデバイスの能動領域となる、シリコン膜４０４又はシリコン堆積４０３の領域４０６のみを結晶化するようにレーザアニール処理が実行される。シリコン膜４０４が、シリコンの結晶化度を改善するためにアニールされ、従って得られたトランジスタの性能が改善する。一実施形態において、レーザアニール処理が、米国特許第４，４０９，７２４号公報に記載されるように実行され、参照として本明細書に組み込まれる。
【００５４】
適宜なレーザは、例えば、エキシマ、ＹＡＧ、銅気相レーザを含み得る。本発明の一実施形態において、基準マーカが、レーザを使用して、又は代替的に、シリコン膜４０４又は基板上にプリントされ、エンボス加工され、又はラミネートすることによっても作られる。
【００５５】
ステップ３０８において、ゲート誘電性層４０８が、両方の結晶化領域４０６上に堆積され、且つシリコン膜４０４を残して、図１４に示されるようにサブアッセンブリ６８が形成される。ゲート誘電性層４０８は、例えば、二酸化ケイ素、窒化ケイ素、酸化ハフニウム等の材料、及びＴＦＴを製造する他の適宜な誘電性材料及びこれらの材料の組合せを含み得る。ゲート誘電性層４０８は、マスク層を用いて又はマスク層無しに、方法１００
のステップ１１０に記載される処理と同様に、ＣＶＤ、ＰＥＣＶＤ、スパッタ（ＤＣなど）、液相堆積等の低温堆積手段又は同様な技術によって堆積され得る。本発明の一実施形態において、ゲート誘電性層２１２は、約３００ナノメートル以下の厚みである。特定の実施形態において、ゲート誘電性層４０８は、低温でＰＥＣＶＤによって蒸着された二酸化ケイ素を含む。
【００５６】
好ましくは、ゲート誘電性層４０８は、高品質の酸化物を含む。本発明のある実施形態において、洗浄するステップが、ゲート誘電性層４０８を堆積する前に、シリコン層４０４で実行される。この洗浄は、例えば、ＨＦ洗浄等の適宜な処置を含み、続いてＵＶ／Ｏ２又はＵＶ／Ｏ２／Ｆ２処理によって、Ｓｉと堆積されたゲート誘電体との間のインターフェースに、薄く且つ高品質のＳｉＯ２を形成する。このインターフェースによって、Ｓｉと堆積されたゲート誘電体との間の電気的性能が向上される。
【００５７】
パターン化されたゲート誘電性層を作る代替方法は、誘電性材料のブラケット層を堆積することであり、次にマスク層を選択された領域に堆積し、且つこのマスク層によって覆われていない領域のゲート誘電性材料をエッチングする。マスク層が、次にパターン化されたゲート誘電性材料を残して除去される。別のアプローチは、ゲート誘電体のブラケット層を堆積し、ゲート誘電体をパターン化するためにレーザ除去を使用することである。
【００５８】
変形実施形態において、ゲート誘電性層４０８は、使用される材料によって、例えば、インクジェット等の噴射システム、グラビア印刷、スクリーン印刷及びフレキソ印刷等の印刷技術又はコーティング技術を使用して堆積される。
【００５９】
随意のアニールステップが、ゲート誘電体の品質を改善するために使用され得る。このアニールステップが、窒素、酸素、窒素とフッ素の混合物又はこれらのガスの組合せ等の制御下の大気において実施され得る。アニールステップは、伝導性加熱、ＩＲベース加熱、ゲート誘電体の温度を増加させるためのゲート誘電体のレーザ照射、ゲート誘電体への熱伝達によってゲート誘電体の温度を増加させるための下部材料のレーザ照射、下部材料の誘導加熱、これらのアプローチの組合せ又は他の適宜な手段によって実行され得る。
【００６０】
ステップ３１０において、エッチングマスク、レジスト層又はフォトマスク層等のマスク層４１０が、結晶化領域４０６上のみに形成され、図１５に示されるようにサブアッセンブリ７０を形成する。マスク層４１０は、スクリーン印刷、インクジェット等の噴射システム、グラビア印刷、フレキソ印刷等の従来の印刷技術によって形成され得る。さらに、マスク層４１０は、シャドウマスクを介して、又は従来のフォトリソグラフィー技術の使用を通じてスプレー・コーティングによって塗布され得る。多様な実施形態において、マスク層４１０が、例えば、ＵＶ硬化、熱硬化、電子ビーム硬化等の硬化処理及びこれらの組合せを使用して硬化される。マスク層４１０を領域４０６上のみに適用することによって、ＵＶ光等へのブラケット露出が、マスク層４１０の材料を硬化又は露出するように使用される。
【００６１】
ステップ３１２において、エッチング処理が、マスク層４１０の下部を除くすべての箇所において、ゲート誘電性層４０８、シリコン層４０６及び随意のバリア層４０２を含むスタックを除去するために使用され、図１６に示されるサブアッセンブリ７２を形成する。例えば、ウェットエッチング、ドライエッチング、エッチングペースト及び他の適宜なエッチング技術及びこれらの組合せ等のいずれかの適宜なエッチング処理が用いられる。一実施形態において、ステップ３１２は、誘電性層４０８をエッチングするためにＨＦエッチングを使用することを含み、続いてＫＯＨ又はＮＨ４ＯＨを使用して、シリコン層４０４をエッチングし、続いて追加のＨＦエッチングによって、バリア層４０２をエッチングする。
【００６２】
エッチングステップ３１２に続いて、マスク層４１０が、ステップ３１４において取り除かれ、図１７に示されるようにサブアッセンブリ７４を形成する。マスク層４１０に使用される材料に応じて、この取り除くステップは、適宜な溶剤又は他の同様な技術を使用して行なわれる。適宜な処理は、露出した基板４００を侵襲しないようにすることを含む。
【００６３】
図１８Ａ及び図１８Ｂを参照すると、ゲート電極４１２がステップ３１６において得られたスタック上に堆積され、サブアッセンブリ７６を形成する。ゲート電極層４１２は、例えば、金、プラチナ、銀、ニッケル、チタン、コバルト、クロニウム、タングステン、アルミニウム、シリコン、ドープされたシリコン、伝導性ポリマー、これらの材料の合金等の高伝導性材料、及び多様な高伝導性材料及びこれらの組合せのいずれかを含み得る。ゲート電極４１２が、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、熱伝導等の多様な技術や、例えば、グラビア印刷、インクジェット等の噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷等の印刷処理及び多様な適宜な印刷技術及びこれらの組合せのいずれかを使用して堆積される。随意のレーザトリミング処理が、必要ならば堆積されたゲート電極の所望しない領域をレーザ除去することによって、ゲート電極の大きさ及び形状を改良するために使用され得る。
【００６４】
ブラケット膜が堆積される場合、適宜なパターン化技術が、ゲート電極をパターン化するために使用される。一実施形態において、シリコンのブラケット層が堆積される。このステップに続いて、マスク材料がプリントされ、且つマスク層の下部を除くすべての箇所においてシリコンがエッチングされる。マスク層が次に除去され、且つ残されたシリコンがゲート電極として機能する。随意の相互接続が、このステップ中に同様に堆積される。
【００６５】
随意の保護層（示されない）が、ゲート電極層４１２上に随意のステップ３１９において形成され、レーザドーピング及び以下にステップ３２０からステップ３２４に記載される同様な処理等のいくつかの追加の処理からゲート電極層４１２を保護する。この保護層によって、例えば、レーザドーピング又はＧＩＬＤ形式処理において、ゲート電極層４１２をレーザ除去から保護する。例えば、ゲート電極が伝導性金属等のシリコン以外の材料を含む場合、シリコンがドーピング処理を受ける時に、随意の保護層によって、ゲート電極をレーザ除去から保護出来る。
【００６６】
変形実施形態において、ゲート電極４１２の下部に位置決めされていないゲート誘電性層４０８の部分は、ウェットエッチング、エッチングペースト等の処理、及び他の適宜なエッチング処理を使用して随意にエッチングされ、図１９に示されるようにサブアッセンブリ７８を形成する。一実施形態において、露出されたゲート誘電性層４０８が、ＨＦエッチング処理を使用してエッチングされる。このステップによって、ゲート電極４１２がマスクとして動作する場合、トランジスタのソース電極及びドレイン電極として動作する領域とゲートとを自己整合する。
【００６７】
ステップ３２０において、Ｎ型ドーパント又はＰ型ドーパント等のドーパント材料が、サブアッセンブリ７８の露出面上に堆積される。一実施形態において、このステップはＰＥＣＶＤによってホウ素又はリンの一以上の層をコーティングするブラケットによって行なわれる。得られたトランジスタ８０が、ドープされた領域４１３とともに図１９Ａに示される。
【００６８】
このデバイスの選択された領域４１３は、次にソース及びドレインを形成するためにステップ３２２においてレーザドープされ、これらソースとドレインとの間のドープされない領域はチャネルを形成する。これはレーザを使用してシリコン層４０４を溶融して、ド
ーパント材料を膜内に注入することによって行なわれる。上述のドーパント技術の代替は、光電池産業分野において現在使用されている、スピンオンドーパント（Ｓｐｉｎ−ｏｎ
ｄｏｐａｎｔ）の使用である。この実施形態において、スピンオンドーパントがサブアッセンブリ７８上にプリントされ、その後レーザアニールされる。さらに、Ｎ型スピンオンドーパントがサブアッセンブリ７８の選択グループ上にプリントされ、Ｐ型スピンオンドーパントがサブアッセンブリ７８の異なる選択グループ上にプリントされ得る。次のＮ型及びＰ型スピンオンドーパント膜の両方のプリントがレーザアニールされる。ゲート電極材料がシリコンである場合、ゲート電極が同時にソース領域及びドレイン領域としてドープされ得る。あるいはまた、ＧＩＬＤ処理が、Ｓｉ領域を選択的にドープするために使用される。
【００６９】
上述のように、随意の保護層（示されない）が、ステップ３２０又はステップ３２２のいずれかのステップの前に、ゲート電極層４１２上で随意のステップ３１９において形成され、レーザドーピング及びステップ３２０からステップ３２４に記載される同様の処理等の追加処理からゲート電極層４１２を保護する。この保護層は、例えば、レーザドーピング又はＧＩＬＤタイプ処理においてレーザ除去からゲート電極層４１２を保護する。変形実施形態において、サブアッセンブリ７８は裏面から照射される。これはバリア層、シリコン層、及び誘電性層がレーザのエネルギーを吸収することを可能にし、こうして、ゲート電極層４１２のシールドとして動作する。
【００７０】
過剰なドーパントがステップ３２４において除去される。これは、例えば、水洗浄、適宜の化学物質を使用する湿式洗浄、ドーパントを蒸散させるために真空下での加熱ステップ、又は真空システムにおいてガスを使用する洗浄等の任意の適宜な手段によって行なわれる。ステップ３２０からステップ３２４までが完了すると、ゲートがチャネル領域を覆ってドーパント材料がゲート電極の下でＳｉと接触しないので、結果として、ゲートがソース電極及びドレイン電極に自動的に位置合わせされる構造が得られる。ウェブ上等のＴＦＴのマトリックスにおいて、ＴＦＴの全て又は一部のみがドープされる。
【００７１】
ある実施形態において、マトリックスにおける少なくとも一つのＴＦＴが、ＮＭＯＳ構造を作るためにＮ型にドープされ、少なくとも一つの他のＴＦＴは、ＰＭＯＳ構造を作るためにＰ型にドープされる。さらに別の実施形態において、少なくとも一つのＴＦＴは、最初にＰ型ドーパント又はＮ型ドーパントのいずれかにドープされ、次にステップ３２０からステップ３２４までが、最初に選択されなかったＰ型ドーパント又はＮ型ドーパントのいずれかに少なくとも一つの他のＴＦＴをドープするために、選択ステップ３２６において繰り返され、結果として、ＣＭＯＳ構造が得られる。ＨＦ処理等の追加の洗浄処理が、ドーピングシーケンスの間において必要とされ得る。
【００７２】
得られたトランジスタを保護するために方法１００のステップ１１４と同様に、随意のカプセル封入層がさらに追加される。カプセル封入層が、スロットダイ・コーティング、カーテン・コーティング、スプレー・コーティング等のコーティング処理や、フレキソ印刷等の印刷処理や、ＣＶＤ、ＰＶＤ、又はＰＥＣＶＤ等の蒸着処理や、ラミネート処理を含む多様な処理のいずれかによって堆積される。これらの処理の任意の組合せが同様に使用され、トランジスタが複数のカプセル封入層を含む。一実施形態において、カプセル封入層は、例えば、ポリイミド等のポリマー材料を含む。
【００７３】
この堆積ステップのいずれか又は全ての後で又はトランジスタ構造がトランジスタ性能を改善するために完全に形成された後で、アニールステップが実行され得る。このアニールステップは、制御環境下において又は水素プラズマ等のプラズマの存在下において行なわれる熱アニールであり得る。
【００７４】
上述のように方法１００及び方法３００の一連のステップは、例示の目的のみを意図し、当業者によって考慮された他の順序は、参照として本明細書に組み込まれる。例えば、方法３００において、ステップ３０２からステップ３２４までは、記載されるような順序で行なわれる。変形実施形態において、例えばステップ３１０、ステップ３１２、及びステップ３１４は、ステップ３０２とステップ３０４との後で実行でき、ステップ３０８に続いて、上述のようにステップ３２０からステップ３２４までのステップを随意に繰り返すとともに、次のステップ３１６から３２４で実行できる。このアプローチは、ＴＦＴのゲートとチャネルとの間の短絡の可能性を最小限にし得る。
【００７５】
図２０に示されるさらに別の実施形態において、方法５００は、１）絶縁性／平滑化膜を可撓性基板上に随意に堆積するステップ、２）シリコン膜をこの随意の平滑化膜上に堆積するステップ、３）マスク層をシリコン膜層上に堆積するステップ、４）シリコンをエッチングし、且つ絶縁性／平滑化膜を随意にエッチングするステップ、５）マスク層を取り除き、且つシリコン層を洗浄するステップ、６）選択された領域においてシリコン層を随意にレーザアニールするステップ、７）ゲート誘電性材料をシリコン層上に堆積するステップ、８）ゲート電極をゲート誘電性層上に堆積するステップ、９）ゲート電極の下部に位置決めされていないゲート誘電性層をエッチングするステップ、１０）シリコン層を随意に洗浄するステップ、１１）ドーパント材料をあるサブアッセンブリの表面上に堆積するステップ、１２）シリコンの領域をレーザドーピングするステップ、１３）過剰なドーパントを除去するステップ、及び１４）他のサブアッセンブリ上への反対の型のドーパント材料でステップ１１からステップ１３までを随意に繰り返すステップを含む。
【００７６】
より詳細には、方法５００の随意のステップ５０２において、上述のステップ１０２及び３０２において以前に議論されたように、バリア層が可撓性基板上に堆積される。この基板は、例えば、ポリマー材料、プラスチック材料、紙、不織布、織物、ステンレス鋼の箔、アルミニウムで被覆されたプラスチック等の可撓性材料又は他の適宜な可撓性材料を含む。この基板は、ウェブ形状又はシート形状のいずれかとして提供される。この基板は、約２５ミクロンから約４００ミクロンの範囲の厚みを有する。本発明の一実施形態において、バリア層は例えば、窒化ケイ素、二酸化ケイ素、スピンオンガラス等の誘電性材料又はこれらの組合せを含む。
【００７７】
ステップ５０４において、未ドープの又は低ドープされたシリコン膜が、上述のステップ３０４と同様に、バリア層が存在するならばバリア層上に、又は直接的に基板上に堆積される。シリコン材料は、アモルファスシリコン、多結晶シリコン、微結晶シリコン、好ましくは低ガス含有量（例えば、水素、アルゴン）のシリコンを含む。従来の堆積処理が利用される。本発明の一実施形態において、微結晶シリコンがＰＥＣＶＤを使用して蒸着され、シリコン含有ガスが真空チャンバ内に導入される。本発明の変形実施形態において、ＤＣスパッタコーティング、パルス化ＤＣスパッタコーティング又はＲＦスパッタコーティング等の物理蒸着処理が、基板上、又はバリア層が存在するならばバリア層上にアモルファスシリコンを堆積するために使用される。さらに別の実施形態において、シリコンインクが、例えば、噴射システム、グラビア印刷、スクリーン印刷、フレキソ印刷等の従来の印刷技術を使用して基板及び／又はバリア層上にプリントされる。
【００７８】
ある実施形態において、シリコン膜は、水素及び／又はアルゴンガス等のガスを僅かに含有し、約５０ナノメートルの厚みを有する。シリコン膜は、真空内又は真空システムの外部のどちらかで随意に洗浄される。ＨＦ洗浄、ＲＣＡ洗浄、又は同様な洗浄は、真空システムの外部で実行される洗浄に適した洗浄技術である。気相ＨＦ又はプラズマベース洗浄が、真空システムの内部で実行される洗浄に適している。
【００７９】
ステップ５０６において、マスク層は、ステップ３１０において記載される材料及び技
術と同様に適用できる。本発明の実施形態において、マスク層は、例えば、ＵＶ硬化、熱硬化、電子ビーム硬化等の硬化処理及びこれらの組合せを使用して硬化される。
【００８０】
ステップ５０８において、シリコン層、及び随意にバリア膜が存在するならばバリア膜が、ステップ３１２で説明したような複数の処理及び複数の材料を使用して、パターン化されたマスク層によって覆われるこれらシリコン層及びバリア膜の領域を除くすべての箇所がエッチングされる。例えば、ウェットエッチング、ドライエッチング、エッチングペースト等の適宜なエッチング処理、及び他の適宜なエッチング技術及びこれらの組合せが使用される。一実施形態において、ＫＯＨ又はＮＨ４ＯＨのウェットエッチングが、シリコン層をエッチングするために使用され、随意のＨＦエッチング処理が、バリア層をエッチングするために使用される。ステップ５１０において、マスク層は、次にステップ３１４において記載されるような技術を使用して取り除かれ、シリコン層が随意に洗浄される。
【００８１】
随意のステップ５１２において、シリコン層が、ステップ３０６において記載されるようにレーザアニール処理等によってアニールされる。シリコン膜が、シリコンの結晶化度を改善するようにアニールされ、従って、得られたトランジスタの性能が向上される。一実施形態において、レーザアニール処理が、米国特許第４，４０９，７２４号公報に記載されるように実行され、参照として本明細書に組み込まれる。適宜なレーザは、例えば、エキシマ、ＹＡＧ、銅気相レーザを含む。本発明の一実施形態において、基準マーカは、レーザを用いて、又は代替的に、シリコン膜又は基板上にプリントされ、エンボス加工され、又はラミネートすることによっても作ることができる。
【００８２】
ステップ５１４において、ゲート誘電性層が、ステップ３０８において記載されるような技術を使用してシリコン層上に堆積される。ゲート誘電性層は、例えば、二酸化ケイ素、窒化ケイ素、酸化ハフニウム等の材料、及びＴＦＴを製造するための他の適宜な誘電性材料及びこれらの材料の組合せを含む。ゲート誘電性層は、ステップ１１０及びステップ３０８に記載される処理と同様に、マスク層を用いて又はマスク層無しで、ＣＶＤ、ＰＥＣＶＤ、スパッタ、液相堆積等の低温堆積手段又は同様の技術によって堆積される。変形実施形態において、ゲート誘電性層４０８は、使用される材料に応じて印刷技術又はコーティング技術を使用して堆積される。本発明のある実施形態において、洗浄するステップがゲート誘電性層を堆積する前にシリコン層に対して実行される。この洗浄は、例えば、ＨＦ洗浄等の適宜な処置を含み、続いてＵＶ／Ｏ２又はＵＶ／Ｏ２／Ｆ２処理によって、Ｓｉと堆積されたゲート誘電体との間のインターフェースに、薄く且つ高品質のＳｉＯ２を形成する。随意のアニールステップが、ゲート誘電体の品質を改善するために使用され得る。このアニールは、窒素、酸素、窒素とフッ素との混合物等、又はこれらのガスの組合せの制御大気下において行なわれる。このアニールステップが、伝導性加熱、ＩＲベース加熱、ゲート誘電体の温度を増加させるためのゲート誘電体のレーザ照射、ゲート誘電体への熱伝達によってゲート誘電体の温度を増加させるための下部材料のレーザ照射、下部材料の誘導加熱、これらのアプローチの組合せ又は他の適宜な手段によって実行される。
【００８３】
ステップ５１６において、ゲート電極が、上述のステップ３１６に記載されるような技術及び材料を使用してゲート誘電性層上に堆積される。ゲート電極層は、例えば、金、プラチナ、銀、ニッケル、チタン、コバルト、クロニウム、タングステン、アルミニウム、シリコン、ドープされたシリコン、伝導性ポリマー、これらの材料の合金等の高伝導性材料及び多様な高伝導性材料及びこれらの組合せのいずれかを含む。ゲート電極は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、熱伝導等の多様な技術、例えば、グラビア印刷、インクジェット等の噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷等の印刷処理、及び多様な適宜な印刷技術及びこれらの組合せのいずれかを使用して堆積される。随意のレー
ザトリミング処理が、ゲート電極の大きさ及び形状を改良するために使用され、必要ならば堆積されたゲート電極の所望されない領域をレーザ除去によって除去する。ブラケット膜が堆積される場合、適宜なパターニング技術が、ゲート電極をパターン化するために使用される。一実施形態において、シリコンのブラケット層が堆積される。このステップに続いて、マスク材料がプリントされ、且つシリコンがマスク層の下部を除く全ての箇所においてエッチングされる。マスク層が次に除去され、残されたシリコンがゲート電極として機能する。随意の相互接続がこのステップ中に同様に堆積される。
【００８４】
ステップ５１８において、ゲート誘電性層が、上述のエッチングステップ３１２と同様に、ゲート電極の下部の領域を除く全ての箇所でエッチングされる。ゲート電極の下部に位置決めされていないゲート誘電性層の部分が、ウェットエッチング、エッチングペースト等の処理、他の適宜なエッチング処理を使用してエッチングされる。一実施形態において、露出されたゲート誘電性層が、ＨＦエッチング処理を使用してエッチングされる。このステップによって、ゲート電極がマスクとして動作する場合、トランジスタのソース電極及びドレイン電極として動作する領域とゲートとを自己整合する。
【００８５】
ステップ５２０は、上述のように随意の洗浄ステップを含む。
ステップ５２２において、Ｎ型ドーパント又はＰ型ドーパント等のドーパント材料が、サブアッセンブリの露出表面上に堆積される。一実施形態において、このステップは、ＰＥＣＶＤによってホウ素又はリンの一以上の層をコーティングするブラケットによって実行される。
【００８６】
デバイスのソース領域及びドレイン領域は、次にステップ５２４においてレーザドープされる。これはレーザを使用してシリコン層を溶融して、ドーパント材料を膜内に注入することによって実行される。上述のドーパント技術の代替として、光電池産業分野において現在使用されている、スピンオンドーパントの使用がある。この実施形態において、スピンオンドーパントがプリントされ、その後レーザアニールされる。さらに、Ｎ型スピンオンドーパントがトランジスタサブアッセンブリの選択グループ上にプリントされ、Ｐ型スピンオンドーパントがトランジスタサブアッセンブリの異なる選択グループ上にプリントされ得る。Ｎ型及びＰ型スピンオンドーパントの両方のプリントに続いて、膜がレーザアニールされる。ゲート電極材料がシリコンである場合、ゲート電極は同時にソース領域及びドレイン領域としてドープされ得る。あるいはまた、ＧＩＬＤ処理が、Ｓｉ領域を選択的にドープするために使用される。
【００８７】
レーザドーピング及びステップ５２２からステップ５２４までにおいて記載される同様な処理等の追加処理からゲート電極層を保護するために、随意の保護層（示されない）が、ステップ５２２又はステップ５２４のいずれかのステップの前にゲート電極層上に形成される。この保護層は、例えば、レーザドーピング又はＧＩＬＤタイプ処理において、ゲート電極層をレーザ除去から保護する。変形実施形態において、サブアッセンブリが、レーザドーピングステップ５２４において裏面から照射される。これによって、バリア層、シリコン層、誘電性層がレーザのエネルギーを吸収することが可能となり、従ってゲート電極層のシールドとして動作する。
【００８８】
過剰なドーパントがステップ５２６において除去される。これは、例えば、水洗浄、適宜の化学物質を使用する湿式洗浄、ドーパントを蒸散させるために真空下での加熱ステップ、又は真空システムにおいてガスを使用する洗浄等の任意の適宜な手段によって実行される。ステップ５２２からステップ５２６までが完了すると、ゲートがチャネル領域を覆うので、結果としてゲートがソース電極とドレイン電極とに自動的に位置合わせされる構造が得られる。ウェブ上等のＴＦＴのマトリックスにおいて、ＴＦＴの全て又は一部のみが、ドープされる。
【００８９】
ある実施形態において、マトリックスにおける少なくとも一つのＴＦＴが、ＮＭＯＳ構造を作るためにＮ型にドープされ、少なくとも一つの他のＴＦＴが、ＰＭＯＳ構造を作るためにＰ型にドープされる。さらに別の実施形態において、少なくとも一つのＴＦＴが、最初にＰ型又はＮ型ドーパントのいずれかにドープされ、次にＰ型ドーパント又はＮ型ドーパントの他のいずれかに少なくとも一つの他のＴＦＴをドープするために、ステップ５２２からステップ５２６までが随意のステップ５２８において繰り返され、結果として、ＣＭＯＳ構造が得られる。ＨＦ処理等の追加の洗浄処理が、ドーピングシーケンスの間に必要とされる。
【００９０】
得られたトランジスタを保護するために、方法１００のステップ１１４と同様に、さらに、随意のカプセル封入層が追加される。カプセル封入層が、スロットダイ・コーティング、カーテン・コーティング、スプレー・コーティング等のコーティング処理や、フレキソ印刷等の印刷処理や、ＣＶＤ、ＰＶＤ、又はＰＥＣＶＤ等の蒸着処理や、ラミネート処理を含む多様な処理のいずれかによって堆積される。これらの処理の組合せが、同様に使用され、トランジスタが複数のカプセル封入層を含む。一実施形態において、カプセル封入層は、例えば、ポリイミド等のポリマー材料を含む。
【００９１】
この堆積するステップのいずれか又は全てが終了した後で、又はトランジスタ性能を改善するためにトランジスタ構造が完全に形成された後で、アニールステップが実行され得る。このアニールステップは、制御環境下において又は水素プラズマ等のプラズマの存在下において行なわれる熱アニールであり得る。
【００９２】
図２１を参照すると、別の実施形態において、パターン化絶縁性膜を利用するプラスチック基板又はポリマー基板等の可撓性基板上に、シリコンベースの薄膜トランジスタを製造するための自己整合アプローチを利用する方法６００が例示される。本発明の一実施形態において、方法６００は、１）パターン化膜等の絶縁性膜又はバリア材料を可撓性基板上に堆積するステップ、２）シリコン膜を堆積するステップ、３）マスク層をシリコン膜層上に随意に堆積するステップ、４）このシリコン層を随意にエッチングし、絶縁性膜を随意にエッチングするステップ、５）マスク層を随意に取り除き、シリコン層を洗浄するステップ、６）シリコン層をレーザアニールし、シリコン層を随意に洗浄するステップ、７）ゲート誘電性材料をシリコン層上に堆積するステップ、８）デート電極をゲート誘電性層上に堆積するステップ、９）マスク層をプリントするステップ、１０）ゲート電極層とゲート誘電性層とをエッチングし、マスク層を除去するステップ、１１）ドーパント材料をサブアッセンブリの表面上に堆積するステップ、１２）シリコンの領域をレーザドープするステップ、１３）過剰なドーパントを除去するステップ、及び１４）コンタクトをソース、ドレイン及びゲートにプリントするステップを含む。
【００９３】
より詳細には、図２１の方法６００におけるステップ６０２において、バリア層７０２が可撓性基板７００上に堆積され、図２２に示されるようにサブアッセンブリ８０を形成する。基板７００は、例えば、ポリマー材料、プラスチック材料、紙、不織布、織物、ステンレス鋼の箔、アルミニウムで被覆されたプラスチック等の可撓性材料又は他の適宜の可撓性材料を含む。基板７００は、ウェブ形状又はシート形状のいずれかとして提供される。基板７００は、約２５ミクロンから約４００ミクロンの範囲の厚みを有する。
【００９４】
様々な実施形態において、パターン化されたバリア層７０２が、非近接（ｎｏｎ−ｃｏｎｔｉｇｕｏｕｓ）パターン化層を形成するようにプリントされる。パターン化されたバリア層７０２が、例えば、グラビア印刷、スクリーン印刷、インクジェット等の噴射システム及び／又はフレキソ印刷処理等の従来の印刷技術によって堆積される。変形実施形態において、パターン化されたバリア層がスパッタ蒸着を利用して蒸着される。変形実施形
態において、パターン化されたバリア層７０２が、シャドウマスクを介してスプレー・コーティングによって堆積される。一実施形態において、パターン化されたバリア層７０２は、例えば、窒化ケイ素、二酸化ケイ素、スピンオンガラス等の誘電性材料又はこれらの組合せを含むことが出来る。変形実施形態において、パターン化されたバリア層７０２は、従来のスピンオン処理の代わりに上述の印刷技術を利用して堆積されたスピンオンガラスを含む。
【００９５】
パターン化されたバリア層７０２は、約０ミクロンから約２，０００ミクロンの厚み、より詳細には、約２５０ミクロンから約１，０００ミクロンの厚み、さらに詳細には、約３００ミクロンから約１，０００ミクロンの厚みを有し得る。従って、多様な実施形態において、図２１の方法６００におけるステップ６０２において形成されるパターン化されたバリア層７０２によって、特に基板が湾曲している際に、基板に対するバリア層のより好ましい接着を可能とし、効果的に層間剥離を減少させる。さらに、パターン化されたバリア層７０２によって、可撓性が増加され、代替方法を利用する場合に現れるクラックが生じる傾向が少ない。
【００９６】
パターン化されたバリア層７０２を形成するための上述のプリント処理において使用されるプリント板は、「パターン化されたプリント板及びプリント電気素子の処理」という標題の米国特許出願公開第２００８／００９２３７７号公報に記載されるような一以上の方法によって形成される。このプリント板は、結果として、より高品質の表面形態及び／又はプリントデザインのより厳密な許容範囲を得ることが出来る。
【００９７】
本発明のある実施形態において、バリア層２０２が、さらなる処理の前に真空アニールされる。
しかしながら、本発明の変形実施形態において、パターン化されていない又はブラケットバリア層が、方法１００のステップ１０２、方法３００のステップ３０２、及び方法５００のステップ５０２において記載されるように堆積されることに理解されたい。例示目的のみのために、バリア層７０２が、パターン化されたバリア層として参照される。
【００９８】
図２１のステップ６０４において、未ドープの又は低ドープされたシリコン膜７０４がパターン化されたバリア層７０２上に堆積され、図２３に示されるようにサブアッセンブリ８２を形成する。シリコン膜７０４は、未ドープに、低Ｐドープに又は低Ｎドープされ得る。シリコン膜７０４は、アモルファスシリコン、多結晶性シリコン、又は微結晶性シリコン、好ましくは低ガス含有量の（例えば、水素、アルゴン）シリコンを含み得る。従来の堆積処理が利用される。一実施形態において、ＤＣスパッタコーティング、パルス化ＤＣスパッタコーティング、又はＲＦスパッタコーティング等の物理蒸着処理が、アモルファスシリコンをパターン化されたバリア層７０２上に蒸着するために使用される。別の実施形態において、微結晶性シリコンが、ＰＥＣＶＤを使用して蒸着され、シリコン含有ガスが真空チャンバ内に導入される。特定の実施形態において、シリコン膜７０４が、水素及び／又はアルゴンガス等のガスを僅かに含有し、約５０ナノメートルから約１００ナノメートルの厚みを有する。
【００９９】
さらに別の実施形態において、シリコンインクが、分離したシリコン堆積を形成するために、例えば、噴射システム、グラビア印刷、スクリーン印刷、フレキソ印刷等の従来の印刷技術を使用して基板７００及び／又はバリア層７０２上にプリントされる。
【０１００】
図２１のステップ６０６において、パターン化されたマスク層７０６が、ステップ３１０に記載されるのと同様の材料及び技術を使用して選択的な領域に適用され、図２４のサブアッセンブリ８４を形成する。本発明の実施形態において、マスク層７０６が、例えば、ＵＶ硬化、熱硬化、電子ビーム硬化等の硬化処理及びこれらの組合せを使用して硬化さ
れる。ある実施形態において、パターン化されたマスク層７０６が、シリコン膜７０４上にプリントされる。例えば、グラビア印刷、インクジェット等の噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷等の印刷技術及び多様な印刷技術及びこれらの組合せが公知である。多様な実施形態において、パターン化されたマスク層７０６は、約５ミクロンの厚みであり、特定の実施形態において、パターン化されたマスク層７０６は、約０．３ミクロンの厚みである。さらに、多様な実施形態において、パターン化されたマスク層が、デバイスの能動領域を形成する。例えば、一実施形態において、マスク層７０６が、約５００ミクロン毎に約２００ミクロンの領域上にプリントされる。このように、パターン化されたマスク層７０６のプリントによって、処理の必須の特徴を規定するより高い正確性を可能にし、及び図２１の方法６００に記載されるより厳密な許容範囲が可能となる。
【０１０１】
図２１のステップ６０８において、シリコン層７０４が、パターン化されたマスク層７０６によって覆われた領域を除く全ての箇所においてエッチングされる。例えば、ウェットエッチング、ドライエッチング、エッチングペースト等の適宜のエッチング処理及び他の適宜のエッチング技術及びこれらの組合せが使用され得る。本発明の一実施形態において、ステップ６０８が、シリコン層６０４をエッチングするためにＫＯＨ又はＮＨ４ＯＨの使用を含む。従って、多様な実施形態において、ステップ６０２に記載されるようなパターン化されたバリア堆積の利点として、パターン化されたバリア層７０２が、現在のエッチングステップ６０８からエッチングステップを分離して行なう必要がないこととして認識される。
【０１０２】
エッチングステップ６０８に続いて、図２１のステップ６１０においてパターン化されたマスク層７０６が取り除かられ、図２５に示されるようなサブアッセンブリ８６を形成する。マスク層７０６に使用される材料に応じて、このマスク層７０６の除去が適宜な溶剤、又は他の同様な技術を使用して行なわれる。適宜な処理は、露出した基板７００を侵襲しないようにすることを含む。
【０１０３】
しかしながら、パターン化されたシリコン層が形成される場合、例えば上述の印刷技術によって、ステップ６０６からステップ６１０までは必要とされない又は随意とされることを理解されたい。
【０１０４】
図２１のステップ６１２において、シリコン層７０４がステップ３０６に記載されるような、アニール処理によってアニールされる。シリコン層７０４が、シリコンの結晶化度を改善するようにアニールされ、従って得られたトランジスタの性能が向上される。一実施形態において、レーザアニール処理が、米国特許第４，４０９，７２４号公報に記載されるように実行され、参照として本明細書に組み込まれる。適宜なレーザは、例えば、エキシマ、ＹＡＧ、銅気相レーザを含む。一実施形態において、基準マーカが、レーザを使用して、又は代替的に、シリコン膜又は基板上にプリントされ、エンボス加工され、ラミネートすることによっても作られる。
【０１０５】
本発明のある実施形態において、洗浄ステップが、ゲート誘電性層７０８を堆積する前に、シリコン層７０４に対して実行される。この洗浄は、例えば、ＨＦ洗浄等の適宜な処置を含み、続いてＵＶ／Ｏ２又はＵＶ／Ｏ２／Ｆ２処理によって、Ｓｉと堆積されたゲート誘電体との間のインターフェースに、薄く且つ高品質ＳｉＯ２を形成する。このインターフェースによって、Ｓｉと堆積されたデート誘電体との間の電気的性能が向上される。
【０１０６】
図２１のステップ６１４において、ゲート誘電性層７０８が、ステップ３０８に記載されるような技術を使用してシリコン層７０４上に堆積され、図２６に示されるようにサブアッセンブリ８８を形成する。ゲート誘電性層７０８が、例えば、二酸化ケイ素、窒化ケ
イ素、酸化ハフニウム等の材料及びＴＦＴを製造する他の適宜な誘電性材料及びこれらの材料の組合せを含む。ゲート誘電性層７０８が、マスク層を用いて又はマスク層無しで、ステップ１１０及びステップ３０８に記載される処理と同様に、ＣＶＤ、ＰＥＣＶＤ、スパッタ（ＤＣ）液相堆積等の低温堆積手段又は同様の技術によって堆積される。変形実施形態において、ゲート誘電性層７０８が、使用される材料に応じて、インクジェット等の噴射システム、グラビア印刷又はフレキソ印刷等の印刷技術又はコーティング技術を使用して堆積される。さらに他の実施形態において、液相堆積（ＬＰＤ）が、ＨＦＯ２又はＳｉＯ２等の適宜な誘電性材料を堆積するように使用される。多様な実施形態において、誘電性層７０８が、約０ナノメートルから約３００ナノメートルの間の厚みであり、一実施形態において、誘電性層７０８が、約０ナノメートルから約５０ナノメートルの間の厚みである。このように、図２１の方法６００におけるステップ６１４によって、より低いしきい値電圧を、得られたデバイスとして形成することにより、可撓性及び効率性における応用が拡がり、消費電力が減少する。
【０１０７】
図２１のステップ６１６において、ゲート電極層７１０が、上述のステップ３１６において記載されるような技術及び材料を使用してゲート誘電性層７０８上に堆積され、図２７に示されるようなサブアッセンブリ９０を形成する。ゲート電極層７１０は、例えば、金、プラチナ、銀、ニッケル、チタン、コバルト、クロニウム、タングステン、アルミニウム、シリコン、ドープされたシリコン、伝導性ポリマー、これらの材料の合金等の高い伝導性材料、及び多様な高伝導性材料及びこれらの組合せを含む。ゲート電極層７１０が、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、熱転写等の多様な技術や、例えば、グラビア印刷、インクジェット等の噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷等の印刷処理や、多様な適宜な印刷技術及びこれらの組合せのいずれかを使用して堆積される。特定の実施形態において、ＤＣスパッタコーティング、パルス化ＤＣスパッタコーティング、又はＲＦスパッタコーティング等のスパッタ蒸着によって、ゲート電極層７１０を蒸着するように利用される。多様な実施形態において、ゲート電極層７１０が、約０ナノメートルから約１，０００ナノメートルの間の厚みである。より詳細には、特定の実施形態において、ゲート電極層７１０が、約２０ナノメートルから約２００ナノメートルの間の厚みである。
【０１０８】
図２１のステップ６１８において、マスク層７１２がゲート電極層７１０上に堆積され、図２８に示されるようにサブアッセンブリ９２を形成する。マスク層７１２が、例えば、グラビア印刷、インクジェット等の噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷等の多様な印刷技術、他の多様な印刷技術及びこれらの組合せのいずれかを使用して堆積される。一実施形態において、ウェットマスク層７１２が、ゲート電極層７１０上にプリントされる。別の実施形態において、標準のフォトリソグラフィー処理が、マスク層７１２を堆積及び形成するように利用される。あるいはまた、レーザ除去が、マスク層の代わりに使用される。例えば、直接書き込み法を使用して、レーザがゲート電極層７１０及び随意のゲート誘電性層７０８を選択的に除去するように焦点を合わせられ、マスク層が必要とされない。投影システムにおいて、パターン化されたガラスマスクが、ゲート電極層上に配置される。一般的にレーザが全体の領域に適用され、レーザが、ゲート電極層７１０と、レーザ光がガラスマスクを通過する場合に随意にゲート誘電性層７０８の下部とのいずれかを除去する。
【０１０９】
図２１のステップ６２０において、ゲート誘電性層７０８とゲート電極層７１０とが、図２９に示されるようにサブアッセンブリ又はトランジスタ組立体９４を形成するようにエッチングされる。これらのゲート誘電性層及びゲート電極層が、ウェットエッチング、エッチングペースト等の処理及び他の適宜なエッチング処理を使用してエッチングされる。一実施形態において、ゲート誘電性層７０８とゲート電極層７１０とが、ウェットエッチング処理を使用してエッチングされる。このステップによって、ゲート電極層７１０が
、トランジスタのソース電極及びドレイン電極として動作する領域と、ゲートとを自己整合するようなマスクとして動作する。
【０１１０】
ゲート誘電性層７０８とゲート電極層７１０とのうちの一つ又は両方がパターン化された層を形成するように選択的に堆積される場合、ステップ６２０が必要とされないことを理解されたい。
【０１１１】
図２１のステップ６２２において、Ｎ型ドーパント又はＰ型ドーパント等の少なくとも一つのドーパント材料７１４が、サブアッセンブリ９４の露出表面上に堆積され、図３０に示されるようにサブアッセンブリ９６を形成する。本発明の一実施形態において、このステップが、ＰＥＣＶＤによってホウ素又はリンの一以上の層をコーティングするブラケットによって達成される。別の実施形態において、ドーパント材料が、グラビア印刷、噴射システム（例えば、インクジェット）、スクリーン印刷、又はフレキソ印刷等の多様な印刷技術を利用することによって適用され、又はドーパント材料が、スプレー堆積される。一実施形態において、ドーパント材料は、他の手段によってプリント又は堆積され得るスピンオンドーパントである。一実施形態において、約５ミクロンの厚みのドーパント材料７１４の層が堆積され、より詳細には、この層は約１ミクロンの厚みであり、さらに詳細には、この層は約０．２ミクロンの厚みである。
【０１１２】
あるいはまた、図２１のステップ６２２において、スピンオンドーパント等のＮ型ドーパントが、少なくとも一つのトランジスタ上に堆積され、スピンオンドーパント等のＰ型ドーパントが、少なくとも一つの他のトランジスタ上に堆積され、図３０に例示されるようにサブアッセンブリ９６を形成する。より詳細には、図３０ａに例示されるように、ＣＭＯＳ回路を作るための手段として、複数のトランジスタ９４ａが、露出表面上に堆積されたＮ型ドーパントを有し、複数のトランジスタ９４ｂが、露出表面上に堆積されたＰ型ドーパントを有する。
【０１１３】
ドーパント材料７１４がステップ６２４においてレーザ処理され、結果としてトランジスタのソース領域、ドレイン領域及びゲート領域におけるシリコンの下部がドーピングされるが、チャネル領域はドーピングされない。これは、ソース７１５及びドレイン７１７を形成するために、レーザを使用してシリコン層７０４及びシリコン層７１０を溶融して、ドーパント材料７１４を膜内に注入することによって達成される。デバイスのチャネル領域７１９にドーパント材料が全く又は殆ど存在しないので、チャネル領域７１９でシリコンと直に接触せず、従ってドーパント材料がチャネル領域７１９内に拡散する可能性が非常に低くなる。あるいはまた、ＧＩＬＤ処理が、Ｓｉ領域を選択的にドープするように使用される。
【０１１４】
例示の実施形態において、リンがドーパント材料として使用され、約２００Ωのシート抵抗を得るために、約１×１０２１原子／ｃｍ２にドープアップされる。本発明の別の実施形態において、ホウ素がドーパント材料として使用され、約１２，０００Ωのシート抵抗を得るために約２×１０２０原子／ｃｍ２にドープアップされる。
【０１１５】
ドーパント材料が図２１のステップ６２６において取り除かれ、図３１におけるサブアッセンブリ９８を形成する。これは、例えば、水洗浄、適宜の化学物質を使用する湿式洗浄、ドーパントを蒸散させるために真空下での加熱ステップ又は真空システムにおいてガスを使用する洗浄等の適宜な手段によって行なわれる。ステップ６２２からステップ６２６までが完了すると、ゲートがチャネル領域７１９覆うので、結果として、ゲートがソース電極７１５とドレイン電極７１７とに自動的に位置合わせされる構造７１６が得られる。ウェブ上等のＴＦＴのマトリックスにおいて、ＴＦＴの全ての又は一部のみがドープされる。
【０１１６】
図２１のステップ６２８において、ソース、ドレイン及びゲートに対するコンタクトが、当業者に公知の適宜な材料を使用してプリントされる。多様な実施形態において、金、プラチナ、銀、ニッケル、チタン、コバルト、クロニウム、タングステン、アルミニウム、これらの材料の合金等の材料が、コンタクトを形成するように使用され得る。
【０１１７】
方法６００の特定の実施形態において、マトリックスにおける少なくとも一つのＴＦＴが、ＮＭＯＳ構造を作るためにＮ型にドープされ、少なくとも一つの他のＴＦＴが、ＰＭＯＳ構造を作るためにＰ型にドープされる。多様な実施形態において、レーザ処理ステップ６２４が実行される前に、Ｎ型といった第１型のドーパントが、ステップ６２２において、複数のサブアッセンブリに対して適用され、続いて、Ｐ型といった第２型のドーパントが、ステップ６２２において、分離された複数のサブアッセンブリに対して適用される。ドーピングステップ６２４が実行された後で、過剰なドーパントがステップ６２６において除去される。
【０１１８】
別の実施形態において、例えばＮ型といった第１型のドーパンドが複数のサブアッセンブリに対してステップ６２２に供され、続いて、レーザ処理ステップ６２４に移行する。例えばＰ型といった第２型のドーパンドが互いに分離している複数のサブアッセンブリに対してステップ６２２に供され、続いて、第２レーザ処理ステップ６２４に移行する。各レーザ処理ステップが終了した後に、または、両レーザ処理ステップが終了した後に、ステップ６２６において過剰なドーパンドが除去される。
【０１１９】
このような方法で、ＴＦＴ作製に関する方法６００によって、ＰＭＯＳ、ＮＭＯＳ、及びＣＭＯＳ構造を作るための、様々なドーパンドの型の応用及びドーピングの柔軟性が許容される。ドーピング工程の間にＨＦ処理のような随意の洗浄処理が行われても良い。
【０１２０】
さらに、随意の封止層で得られたトランジスタを保護するための、方法１００のステップ１１４に同様なステップで追加されてもよい。封止層は、コーティング処理、印刷処理、堆積処理、または、ラミネート処理を含む様々な処理を使用して堆積してもよい。ここで、コーティング処理とは、例えば、スロットダイ・コーティング、コーティング処理、カーテン・コーティング、スプレー・コーティング、及び、それに同様なものを含む。また、印刷処理とは、例えば、フレキソ印刷、スクリーン印刷、グラビア印刷、またはインクジェットのような噴射システムを含む。堆積処理とは、例えば、ＣＶＤ、ＰＶＤ、またはＰＥＣＶＤを含む。また、それらの処理の組み合わせであってもよく、トランジスタは複数の封止層を有していてもよい。一実施形態において、封止層が、例えば、ポリイミドのようなポリマー材料を有していてもよい。
【０１２１】
全てまたはいくつかの堆積処理の終了後に、または、最終的にトランジスタ構造が形成された後に、トランジスタのパフォーマンスを向上させるためにアニール処理を行うようにしてもよい。このアニールは、制御環境下においてまたは水素プラズマ等のプラズマの存在下において行われる熱アニールであり得る。
【０１２２】
トランジスタ要素のいずれかをプリントする、及び／または、エッチングまたはパターニング処理のいずれかにおけるマスク層をプリントする、上述のいずれかのプリント処理で使用されるプリント板は、「パターン化されたプリント板及びプリント電気素子の処理」という標題の米国特許出願第２００８／００９２３７７号公報に記載されるような以上の方法によって形成されたものであってもよい。このプリント板は、結果として、高品質の表面形態及び／または、プリントデザインのより厳密な許容範囲を得ることが出来る。さらに、上記したエッチング処理のいずれかにおいては、従来のフォトリソグラフィー技術を使用してもよい。
【０１２３】
上記した方法及び技術を遂行するシステムにおいては、当業者において予期される、いくつかの工具及びそれら工具の組み合わせを含んでいてもよい。
一実施形態において、図１０のステップ３０２〜３０６のいずれか、図２０のステップ５０２〜５０４のいずれか、または、図２１のステップ６０２〜６０４のいずれかは、少なくとも１つの堆積真空チャンバとレーザアニールチャンバとを備える一つのロータリードラムのような堆積システム（以下、システム１と称する）で実行される。例示的な実施形態として、ロータリードラムシステムは、第１堆積チャンバ、第２堆積チャンバ、及び、レーザアニールチャンバを備えている。第１堆積チャンバは、基板にバリア層をスパッタコーティングするためのチャンバである。第２堆積チャンバは、シリコン層をスパッタコーティングするためのチャンバである。レーザアニールチャンバは、シリコン層の領域を結晶化するためのチャンバである。
【０１２４】
別の実施形態において、図１０のステップ３０８、図２０のステップ５１４、または、図２１のステップ６１４は、ＨＦ洗浄ステーションのような、少なくとも１つの洗浄ステーションと、順次ゲート誘電性層を堆積するための堆積チャンバとを備える誘電体堆積システム（以下、システム２と称する）で実行される。
【０１２５】
別の実施形態において、図１０のステップ３１０、図２０のステップ５０６、または、図２１のステップ６０６は、マスク層プリンタシステム（以下、システム３と称する）を使用して実行される。例えば、そのようなマスク層プリンタシステムはインクジェットまたはグラビア印刷ステーションを備えていてもよい。別の例では、プリンタシステムは、マスク層材料内にピンホールの可能性を最小にするために連続する少なくとも２つのマスク層印刷ステーションを備えている。マスク層プリンタシステム内に、例えば、一つの印刷ステーションの後、または、マルチ印刷ステーションシステム内の複数の印刷ステーションの間及び後に、付随的な硬化ステーションが設置されていてもよい。
【０１２６】
別の実施形態において、図１０のステップ３１２，３１４、図２０のステップ５０８，５１０，及び／または５１８、または、ステップ６０８，６１０，及び／または６２０は、少なくとも１つのエッチングステーションとそれに続く随意のマスク層除去ステーションとを備えるエッチングシステム（以下、システム４と称する）で実行される。エッチングステーションはウェットエッチング、ドライエッチング、エッチング板、及びそれらの組み合わせたものを備えている。一例として、図１０のステップ３１２において上記した３ステップエッチング処理を行うための、ＨＦエッチングステーション、続いてＫＯＨエッチングステーション、続いて第２ＨＦエッチングステーションが配置され、該第２ＨＦエッチングステーションに続いて溶剤ベースのマスク層除去ステーションが配置されている。一以上の随意のリンスステーション及び／または一以上の随意のドライステーションがエッチングステーションとマスク層除去ステーションとの間及びその後に配置されていてもよい。
【０１２７】
別の実施形態において、図１０のステップ３１６、図２０のステップ５１６、または、図２１のステップ６１６はゲート電極プリンタシステム（以下、システム５と称する）を介して実行される。そのようなシステムは、例えば、インクジェットまたはグラビア印刷のような一つのプリントステーションと、それに続く一または一以上の処置ステーションとを備えていてもよい。さらに、システム３に同様のシステムが使用されてもよい。
【０１２８】
別の実施形態において、図２０のステップ５１８、または、図２１のステップ６２０、または、図２１のステップ６２０は、一つのステーションウェットバス（以下、システム６と称する）を使用して実行され、また、以下に記載するエッチング及びドーピングシステムを互いに組み合わせたものであってもよい。図１０のステップ３２０，３２２、図２
０のステップ５２２，５２４、または、図２１のステップ６２２，６２４は、ＨＦエッチングステーションのような第１エッチングステーションを有する、ＰＥＣＶＤステーションのようなドーパンド堆積ステーション、それに続く一または一以上のレーザドーピングステーションを有する、一つのエッチング・ドーピングシステム（以下、システム７と称する）に組み込まれていてもよい。
【０１２９】
別の実施形態において、図１０のステップ３２４、図２０のステップ５２６、または、図２１のステップ６２６は、随意のドライを備えた一つのステーションウェットバス（以下、システム８と称する）を使用して実行されてもよい。さらに、システム４に同様のシステムが使用されてもよい。
【０１３０】
別の実施形態において、図１０のステップ３２０〜３２４の繰り返し、図２０のステップ５２０〜５２６、または、図２１のステップ６２２〜６２６はシステム７自身内で、すなわち自身のシステムとして実行されてもよい。自身のシステムを備える利点としては、スループットの利点（ウェブベースの操作に関して、複数のパスを実行する必要がない）があるとともに、反対の型のドーパンドを使用する際のドーパンドの二次汚染を回避することができる。
【０１３１】
本発明の方法は、少なくともシステム１，２，３，４，７を有する一つの装置で実行されてもよい。
本発明は、前述した多くの欠点及び不利益に対処し解決する。本発明は、本質から逸脱することのない他の特定の形態で具体化されてもよい。従って、例示された実施形態は全ての点で例示であって制限されるものではない。
【技術分野】
【０００１】
本出願は、２００８年１月２４日出願の米国仮出願６１／０２３，４１８号の利益を主張するものであり、この出願の全ての内容が参照されて組み込まれている。
本願発明は、概して回路形成に関するものであって、特にシリコンベース薄膜トランジスタ、並びに可撓性基板上に同トランジスタを製造するシステム及び方法に関するものである。
【背景技術】
【０００２】
トランジスタは半導体デバイスであって、増幅器や電気的に制御されるスイッチとして汎用されている。トランジスタは、コンピュータ、携帯電話、その他の最新の様々な電子部品内の回路の基本的構成ブロックである。トランジスタの高速応答及び精度によってトランジスタは、増幅、スイッチング、電圧レギュレーション、信号変調、及び発振器を含む、非常に多くのデジタル及びアナログ機能において使用されている。トランジスタは、個別的に、または、集積回路の一部としてパッケージされている。
【０００３】
薄膜トランジスタ（ＴＦＴ）は、支持基板上において、誘電層や金属コンタクトとともに半導体活性層の薄膜を堆積することによって形成された特殊な種類の電解効果トランジスタである。ＴＦＴの主な応用の一つとしては液晶ディスプレイ（ＬＣＤ）であるために、その一般的な基板としてはガラスである。このことは、典型的にシリコンウェハといった半導体材料が基板である従来のトランジスタとは異なっている。
【０００４】
ＴＦＴは非常に様々な半導体材料を用いて作られている。材料としてはシリコンが多用されている。シリコンベースのＴＦＴの特性は、シリコンの結晶状態に依存する。即ち、半導体層は、アモルファスシリコンか微結晶シリコンか、または、多結晶シリコンか結晶シリコンかのいずれかである。ＴＦＴの半導体として使用されている他の材料としては、カドミウムセレン（ＣｄＳｅ）といった化合物半導体や酸化亜鉛といった金属酸化物を含む。ＴＦＴはまた、有機金属を使用して作られている（有機ＴＦＴまたはＯＴＦＴと称される）。
【０００５】
ＴＦＴを、例えばプラスチックやポリフィルムといった可撓性基板上に形成する傾向が強まってきている。そのような基板は、ガラスに比べて低コストであり、かつ、例えば、可撓性ディスプレイ、パッケージング、信号、ラベリング、他の同様の応用といった幅広い応用を提供する。しかしながら、可撓性基板、特にプラスチック上へのＴＦＴの作製に際しては多くの困難、特に、ＴＦＴを作製する際の高温処理に起因する困難が生じる。
【０００６】
プラスチックやポリフィルムのような可撓性基板は高いアニール温度に耐えることができないので、ＴＦＴ形成において用いられる、堆積、パターニング、ドーピング、または、他の処理を比較的低い温度で行われなければならない。化学気相堆積及び／または物理気相堆積（通常、スパッタリング）はＴＦＴ形成においてよく適用される技術である。しかしながら、処理温度が低い場合、例えば液晶ディスプレイで使用されるような高いパフォーマンス応用のための、高移動度、低リーク電流、低スレッショルド電圧といった所望のパフォーマンス特性を得ることは困難である。低コストのプラスチック基板材料に適合させるためには、その処理温度を、ガラス基板上へのＴＦＴ形成に使用される温度よりも低い温度（１５０℃未満）に維持しなければならない。一般に、優れたＴＦＴパフォーマンス特性は、高温度形成処理で達成される。これは、結晶性材料が高温度で堆積し、ドーパンドが高温度で活性化され、処理温度に敏感に反応する臨界ゲート誘電界面の品質が制御されるためである。
【０００７】
これらや他の材料を提供する試みは、この分野の研究者らによって多くの様々なアプローチがなされている。シリコンのレーザアニールは、堆積した薄膜の結晶性を向上させるための手段として長年研究が行われている。典型的には、アモルファスシリコン膜を堆積し、該シリコン膜の一部を溶融するために短パルス継続エキシマレーザが使用されている。パルス間でシリコンが冷却されたときに結晶化され、その結果、様々な大きさの結晶粒界が形成される。このアプローチは、ガラス基板及びプラスチック基板の両方で成功している。
【０００８】
シリコンのレーザ誘導ドーピングは、薄膜トランジスタに使用される導電性シリコン膜を形成するために用いられている有望な方法である。レーザ誘導ドーピングにおける一つの具体例として、ガス浸漬レーザドーピング（ＧＩＬＤ）が知られている。ＧＩＬＤ処理では、前駆体、即ちドーパンドガスの存在下でレーザパルスによってシリコンを溶融する。溶融したシリコン表面上に化学吸着または衝突した気体種の一部が溶融したシリコンの内部に拡散する。ドーパンドガスの存在下において溶融及び固化を繰り返すことにより、ドーパンドがシリコン層に取り込まれる。このアプローチ及び／又は同様のアプローチを用いることにより、高品位な結晶性シリコン及び低表面粗さであるとともに、高ドーパンド濃度（Ｎ型及びＰ型の両方）及び優れた空間ドーパンドプロフィールを達成することが可能である。この処理の詳細は、G.KerrienらによるApp. Surf. Sc. 186(2002)の４５〜
５１及びA.SlaouiらによるJ.Appl.Phys 67 (10) 1990 P.6197に記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
たとえ、低温で多結晶薄膜を形成すること、シリコン薄膜にドーピングすること、及び、これら薄膜を使用してＴＦＴを形成することが進歩しようとも、プラスチック基板といった可撓性基板上に高パフォーマンスのシリコンベースのＴＦＴを形成することに関する、比較的低コストのシステム及び単純化された方法が依然として要求されている。
【課題を解決するための手段】
【００１０】
本願で開示される、シリコンベースの薄膜トランジスタを形成するシステム及び方法によって上記した特有な欠点が解消される。本願で開示されるシステム及び方法は、自己整合形式及び非自己整合形式の両方における低処理温度での可撓性基板上へのＴＦＴ形成を提供する。本発明のＴＦＴは、他の可撓性基板上へのＴＦＴの形成方法に比べて、例えば、高移動度、高スイッチング周波数、低動作電圧、低スレッショルド電圧といった良好なパフォーマンス特性を呈する。また、この向上したパフォーマンスは、既存のアプローチよりも低コストで達成される。さらに、本発明の実施形態の方法は、エッチングステップ、パターニングステップ等のような処理ステップまたは形成ステップのステップ数を低減させることが可能な堆積及びパターニングステップの組み合わせを含み、かつ、ＴＦＴパフォーマンスを維持または向上させつつ、従来のＴＦＴ形成に比べてＴＦＴ形成のコストを下げかつインプットを増加させる。
【００１１】
本発明の実施形態において、自己整合シリコン薄膜トランジスタをマスクする方法は、可撓性基板の少なくとも一部にバリア材料を堆積すること、前記バリア材料の少なくとも一部に１つのシリコンアッセンブリを形成すること、少なくとも１つのシリコンアッセンブリの少なくとも一部にゲート誘電体を形成するための誘電性材料を堆積すること、少なくとも１つのトランジスタアッセンブリを形成するための前記誘電性材料の少なくとも一部に前記ゲート電極材料を堆積すること、前記ゲート電極材料及び前記誘電性材料を選択的にパターニングすること、少なくとも１つのトランジスタアッセンブリのドーピング領域を選択的にパターニングし、それによりソース及びドレインを形成することと、及び、自己整合シリコン薄膜トランジスタを形成するために過剰なドーピング材料を除去するこ
ととを含む。一実施形態において、前記バリア層は全体的に堆積されるのではなく、基板上にプリントされて、パターン化されたバリア層を形成する。このパターン化されたバリア層はトランジスタの可撓性を向上させることができ、かつパターン化されていないバリア層に比べてクラックを発生しにくくする。さらに、パターン化されたバリア層は基板との接着性を向上させ、特に、基板が撓んでいる際における、基板からのトランジスタの剥離が低減する。
【００１２】
本発明の他の実施形態において、シリコン層上に誘電性材料が堆積される前に同シリコン層が洗浄される。この洗浄は、例えば、ＨＦ洗浄を含み、続いてＵＶ／Ｏ２又はＵＶ／Ｏ２／Ｆ２処理によって、Ｓｉとゲート誘電体との間のインターフェースに、薄く且つ高品質のＳｉＯ２を形成する。このインターフェースはＳｉとゲート誘電体との間の電気的パフォーマンスを向上させ、その結果、トランジスタパフォーマンスが向上する。
【００１３】
本発明の実施形態は一以上のプリントステップを含んでいてもよい。トランジスタ層をプリントする選択に加えて、バリア層、シリコン層、誘電性層、ゲート電極層、及び／またはドーパンド層、一以上のエッチングステップで使用されるマスク層は、トランジスタパフォーマンスを妥協することなく、要素のより厳密な許容範囲を得るようにプリントされてもよい。トランジスタの層をプリントする、及び／または、トランジスタの層をマスクする、そのような一つの方法は、参照として本明細書に組み込まれる「パターン化されたプリント板及びプリント電子素子の処理」という標題の米国特許出願公開第２００８／００９２３７７号公報に記載されるような、従来のフォトリソグラフィー方法によって形成されたプリント板を使用することを含む。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係るフローチャート。
【図２】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図３Ａ】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図３Ｂ】本発明の実施形態に係る部分的に形成されたＴＦＴの上面図。
【図４】本発明の実施形態に係るパターン化されたシリコン堆積の上面図。
【図５】本発明の実施形態に係るパターン化されたシリコン堆積の上面図。
【図６Ａ】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図６Ｂ】本発明の実施形態に係る部分的に形成されたＴＦＴの上面図。
【図７Ａ】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図７Ｂ】本発明の実施形態に係る部分的に形成されたＴＦＴの上面図。
【図８Ａ】本発明の実施形態に係る形成されたＴＦＴの側面図。
【図８Ｂ】本発明の実施形態に係る形成されたＴＦＴの上面図。
【図９Ａ】本発明の実施形態に係る個別に封止されたＴＦＴの側面図。
【図９Ｂ】本発明の実施形態に係る個別に封止されたＴＦＴの上面図。
【図１０】本発明の別の実施形態に係るフローチャート。
【図１１】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１２】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１２Ａ】本発明の図１２の実施形態とは別の部分的に形成されたＴＦＴの側面図。
【図１３Ａ】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１３Ｂ】本発明の実施形態に係る部分的に形成されたＴＦＴの上面図。
【図１４】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１５】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１６】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１７】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１８Ａ】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図１８Ｂ】本発明の実施形態に係る部分的に形成されたＴＦＴの上面図。
【図１９】本発明の実施形態に係る形成されたＴＦＴの側面図。
【図１９Ａ】本発明の実施形態に係るドープされたソース領域及びドレイン領域を有する、形成されたＴＦＴの側面図。
【図２０】本発明の別の実施形態に係るフローチャート。
【図２１】本発明のさらなる別の実施形態に係るフローチャート。
【図２２】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２３】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２４】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２５】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２６】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２７】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２８】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図２９】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図３０】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【図３０Ａ】本発明の図３０の実施形態とは別の実施形態に係る部分的に形成されたＴＦＴの図。
【図３１】本発明の実施形態に係る部分的に形成されたＴＦＴの側面図。
【発明を実施するための形態】
【００１５】
本願に記載された様々な実施形態に係るシリコンベースの薄膜トランジスタは、一般に、例えばポリマーまたはプラスチックまたは金属箔基板といった可撓性基板上に、非自己整合アプローチまたは自己整合アプローチのいずれかを用いて形成される。金属箔基板は、例えばステンレス鋼である。本願に記載されるように、自己整合アプローチとは、ゲート電極層が、随意の或いは独立したステップを必要とせずにゲートをトランジスタのソース、ドレイン、及び、チャネルに整合させることが可能なマスクとして使用することができるということである。本発明のアプローチはまた、必要のない箇所に形成された過剰なシリコン及び二酸化ケイ素を除去することによって最終製品またはＴＦＴ回路の柔軟性を向上させる。このような両アプローチを以下に記述する。
【００１６】
本願のトランジスタデバイス又はＴＦＴは、一般に、機能トランジスタを作成する各種の方法の組み合わせで配置される、ソース電極、ドレイン電極、半導体チャネル、誘電体、ゲート電極層を有している。従って、パターン化された層は、適切に調合された導電性、絶縁性、または半導体性インク、流動体、粉体、粒体、その他の堆積組成物でプリントされた導電材料、半導体材料、及び絶縁体材料、または堆積された別のものを備えている。本発明の方法は、本発明のＴＦＴを製造するために実行される一連のステップを例示するが、記述された特定の順序で必ずしも実行される必要はない。最終的なＴＦＴアッセンブリは、以下に記載するように、ＴＦＴが形成される際に、特定のステップの終了毎にその最終構造としてのサブアッセンブリとして示される。図１の方法１００においては、サブアッセンブリは、図２における符号５０で示し、図３Ａにおける符号５２で示し、図６Ａにおける符号５４で示し、図７Ａにおける符号５６で示し、図８Ａにおける符号５８で示し、図９Ａにおける符号６０で示す。図１０の方法３００においては、サブアッセンブリは、図１１における符号６２で示し、図１２における符号６４で示し、図１３Ａにおける符号６６で示し、図１４における符号６８で示し、図１５における符号７０で示し、図１６における符号７２で示し、図１７における符号７４で示し、図１８Ａにおける符号７６で示し、図１９における符号７８で示す。図２１の方法６００においては、サブアッセンブリは、図２２における符号８０で示し、図２３における符号８２で示し、図２４における符号８４で示し、図２５における符号８６で示し、図２６における符号８８で示し、図２７における符号９０で示し、図２８における符号９２で示し、図２９における符号９４で示し、図３０における符号９６で示し、図３１における符号９８で示す。各サブアッ
センブリは、可撓性基板上に形成された一つのトランジスタアッセンブリまたは複数のトランジスタアッセンブリを有する。
【００１７】
図１には、例えば、プラスチックまたはポリマーまたは金属泊基板といった可撓性基板上のシリコンベースの薄膜トランジスタの形成について、非自己整合アプローチを用いた方法１００が示されている。一実施形態において、方法１００は、１）窒化ケイ素又は酸化シリコンまたはスピンオンガラス等の絶縁性／平滑化膜またはバリア層を随意に堆積するステップ、２）平滑化膜が存在するならば平滑化膜上に、又は直接的に可撓性基板上にシリコンの孤立アイランドを形成するために、適宜な堆積処理を使用してシリコン膜を堆積するステップ、３）堆積したシリコン膜の結晶特性を改善するために同シリコン膜を随意にレーザアニールするステップ、４）ソース及びドレイン電極を形成するシリコンアイランドの領域をドーピングする一方、トランジスタのチャネルを形成するための未ドープのシリコンの領域をそのままにするステップ、５）ゲート誘電体を形成するために、二酸化ケイ素、窒化ケイ素、酸化ハフニウム等の誘電材料を堆積させる一方、誘電材料によって封止されないコンタクトパッドをそのままにするステップ、６）ゲート電極を堆積すること、７）随意に保護層でＴＦＴを封止するステップ、を備えている。
【００１８】
方法１００の随意のステップ１０２において、図２に示すように、基板２００上にバリア層２０２が堆積されてサブアッセンブリ５０が形成される。基板２００は、たとえば、ポリマー材料、プラスチック材料、紙、不織布、織物、ステンレス鋼、アルミニウムでコートされたプラスチック膜、または他の適当なフレキシブル材料といったもので構成されている。一実施形態において、基板２００はポリエチレンテレフタレート（ＰＥＴ）膜で構成されている。基板２００はウェブ形状またはシート形状であってもよい。基板２００は約２５ミクロンから約４００ミクロンの範囲の厚さを有する。
【００１９】
バリア層２０２は、基板からデバイスやトランジスタを電気的及び熱的に絶縁する機能を呈する。一実施形態において、バリア層２０２は、例えば、窒化ケイ素、二酸化ケイ素、スピンオンガラスまたはそれらを組み合わせたものといった誘電材料である。バリア層２０２はまた、製造されたトランジスタを保護するために基板２００を介した透過率を減少させることによって、酸素、水、または他の気相種に対するバリア材料として機能し得る。バリア層２０２はさらに、基板２００のラフネスを低減させるための平滑化層として作用し、その結果、基板２００と他の材料との間がより滑らかな境界になる。バリア層２０２はさらにまた、レーザ処理といったような、続く処理工程によるダメージから基板を保護する熱バリアとして作用する。
【００２０】
バリア層２０２は、様々ある適宜な堆積処理を使用して基板２００の少なくとも一方の面上に堆積される。その適宜な堆積処理としては、例えば、従来の印刷技術、化学気相堆積（ＣＶＤ）、プラズマエンハンストＣＶＤ（ＰＥＣＶＤ）電子ビーム蒸着、ゾルーゲル、ケミカルバス等からの液相堆積、及び／または様々な適宜なコーティング処理、例えば、ダイ・コーティング（即ち、スロットダイ）、カーテン・コーティング、スプレー・コーティング、ロール・コーティング、スクリーン・コーティング等やそれらを組み合わせたものといったコーティング処理である。マスクの使用やマスク層がパターン化されたバリア層を形成するために用いられてもよい。本発明の一実施形態において、バリア層２０２は、例えば、パターン化されたバリア層を形成するために、フレキソ印刷、スクリーン印刷、インクジェット、及び／またはグラビア印刷といった従来の印刷技術によって堆積されたスピンオン材料またはインクを備えている。上述のプリント処理において使用されるプリント板は、「パターン化されたプリント板及びプリント電気素子の処理」という標題の米国特許出願第２００８／００９２３７７号公報に記載されるような以上の方法によって形成されたものであってもよい。このプリント板は、結果として、高品質の表面形態及び／または、プリントデザインのより厳密な許容範囲を得ることが出来る。
【００２１】
本発明の一実施形態において、バリア層２０２は、約５００ナノメートル（ｎｍ）またはそれ未満の厚さを有するように堆積される。本発明のいくつかの実施形態においては、バリア層２０２は更なる処理の前に真空アニールを施される。
【００２２】
方法１００のステップ１０４は、バリア層２０２が存在する場合にはバリア層２０２上に、または、基板２００上に直接、未ドープのまたは低濃度ドープされた薄いシリコン膜を堆積させることを含む。シリコン材料はアモルファスシリコン、多結晶シリコン、または微結晶シリコン、好ましくは低ガス含有量（例えば、水素、アルゴン）のシリコンを含んでいてもよい。従来の堆積処理が用いられる。一実施形態において、微結晶シリコンは真空チャンバにシリコンを含有したガスを導入したＰＥＣＶＤを使用して堆積される。プラズマが基板２００の存在下でそのガスを叩く。これにより、シリコン原子が堆積されることが許容され、その結果、例えば、厚さが約２００ｎｍまたはそれ未満の、高品質なシリコンの膜コーティングが得られる。別の実施形態においては、スパッタコーティング（ＤＣ）のような物理気相堆積処理を使用して、基板２００及び／またはバリア層２０２が存在する場合にはバリア層２０２上にアモルファスシリコンを堆積してもよい。さらに別の実施形態においては、例えば、インクジェット、スクリーン印刷、及び、フレキソ印刷といった噴射システムのような従来の印刷技術で、シリコンインクを基板２００及び／またはバリア層２０２上にプリントしてもよい。
【００２３】
図３Ａ及び図３Ｂには、一実施形態において、例えば、シャドウマスク処理のようなマスキング処理を使用して、サブアッセンブリ５２を形成するために、孤立したパターン化されたシリコン堆積２０４をバリア層２０２上に堆積させる。従来のシャドウマスク処理は、選択された領域内のパターン化された構造体を材料が通過することを許容するとともに他の領域内の構造体を通過する材料の経路を遮断する。シャドウマスクは、典型的には、基板に非常に隣接した位置または基板上に直接配置され、所望の材料を堆積され、シャドウマスクを取り除く。この結果、材料がシャドウマスクを通過することが可能な位置にのみ材料を堆積させることが許容される。
【００２４】
別のマスキング処理はリフトオフ処理を含む。リフトオフ処理は、バリア膜２０２または基板２００上のパターン化されたマスク層のプリント、続いて、マスク層上のシリコンの堆積を含む。その後、リフトオフ処理は、マスク層を除去するために使用され、パターン化された堆積２０４を作るためにバリア層２０２及び／または基板２００に直接接触した状態にあるシリコンから外される。
【００２５】
パターン化されたシリコン構造体を形成するための別のマスキングアプローチは、シリコンを全体的に堆積し、プリントまたは別の適宜な堆積技術によってマスク層を堆積し、シリコンのウェットエッチングまたはドライエッチングをすることである。その後、マスク層は基板上のパターン化されたシリコンから外れることで取り除かれる。別のアプローチは、シリコンの層を全体的に堆積し、レーザアブレーションを使用してシリコンをパターン化する。堆積２０４はコンタクト２０６を含むようにパターン化されても良い。コンタクト２０６を有する適宜な形状を成した堆積の例を図４及び図５に示す。互いに噛み合った構造が作られてもよい。
【００２６】
本発明の一実施形態において、バリア層２０２は、約５００ナノメートル（ｎｍ）またはそれ未満の厚さを有するように堆積される。本発明のいくつかの実施形態においては、バリア層２０２は更なる処理の前に真空アニールを施される。
【００２７】
方法１００のステップ１０６は、シリコンの結晶特性を改善するために随意のアニール処理を含んでおり、そのため、トランジスタのパフォーマンスが改善する。一実施形態に
おいて、参照として本明細書に組み込まれる米国特許出願第４，４０９，７２４に記載されているようなレーザアニール処理が実行される。
【００２８】
方法１００のステップ１０８は、例えば、図６Ａ及び図６Ｂに示されたサブアッセンブリ５４を形成するための上述したＧＩＬＤ処理のようなレーザ堆積処理を使用してシリコン堆積２０４の選択された領域のドーピングを含んでいる。これまでは、ＧＩＬＤ処理はマスク層でパターン化されたシリコンウェハ上で使用されていた。しかしながら、本発明では、ドープされるべきシリコン堆積２０４の領域がレーザの焦点によって精度良く制御されているので、マスク層が必要とならない。ＰＦ５またはＢＦ３のようなガスが真空チャンバ内に導入される。レーザによってシリコン堆積２０４の選択された領域が溶融され、ドーパンドガスが液化シリコンに反応する。さらに、リン原子またはホウ素原子が液化シリコン内に拡散して物理的にトラップされ、置換位置に配置され、電気的に活性化される。
【００２９】
図６Ａ及び図６Ｂに示すように、ＧＩＬＤ処理または他の適宜な処理が、トランジスタのソース及びドレインを形成するドープ領域２０８を作るシリコン堆積２０４の選択された領域をドープするために使用され、トランジスタのチャネル２１０を形成するためにドーパンド濃度レベルが変化しないシリコン堆積２０４の領域をそのままにしてもよい。ＮＭＯＳ回路を形成するＮ型ドーピング、ＰＭＯＳ回路を形成するＰ型ドーピング、または、その両方がＣＭＯＳ回路を形成するために使用されてもよい。チャネル２１０が一方の型のドーパンドで低濃度ドープされている場合、ソース及びドレインは、それとは反対の型でドープされる。
【００３０】
シリコンのドープされた領域を作るために使用される別のアプローチは、選択的にまたは非選択的に、プリントまたは他の適宜な堆積技術によってスピンオンドーパンド材料を堆積することである。スピンオンドーパンドは市販されており、例えば、Ｈｏｎｅｙｗｅｌｌから入手可能であり、光電池産業分野において現在使用されている。その後、選択領域内のシリコンを加熱及び／または溶融させ、スピンオンドーパンドからシリコンにドーパンドを導入させるためのレーザが使用される。また、スピンオンドーパンドがソース領域及びドレイン領域に対してのみ選択的に塗布され、チャネル領域へは塗布されない。そして、レーザを使用してシリコンを溶融し、スピンオンドーパンドが存在する領域内のシリコンにのみドーパンドを導入する。必要に応じて、Ｎ型ドーパンド及びＰ型ドーパンドの両方を前述のレーザ処理で堆積してもよい。
【００３１】
シリコンのドープされた領域を作るために使用される別のアプローチは、ドーパンド材料のカプセル封入層を堆積して、その後、選択領域内のシリコンを加熱及び／または溶融させ、シリコンにドーパンド材料を導入させるためのプラズマ処理を使用することである。これらは、例えば、プラズマ、及び、ＰＦ５またはＢＦ３ガスを使用して行われる。
【００３２】
上記したシリコンのドープ領域を作る全ての処理において、レーザは、シリコンが堆積される基板の表側から入射するようにしてもよいし、または、随意の誘電体層にレーザ光が吸収されない場合においては基板の裏側から入射するようにしてもよい。
【００３３】
高伝導性のシリコン領域を形成するためのドーパンドを使用する別のアプローチは、チタン、コバルト、ニッケル、プラチナ、タングステン等で適当なシリサイドを形成することである。同様の堆積及び加熱アプローチが上記されたドーパンドベースのアプローチとして使用されてもよい。
【００３４】
方法１００のステップ１１０はゲート誘電性層２１２を堆積することを含む。図７Ａ及び図７Ｂに示すように、ゲート誘電性層２１２は、コンタクト２０６が露出するように少
なくともシリコン堆積２０４の一部を覆い、サブアッセンブリ５６が形成される。ゲート誘電性層２１２は、例えば、二酸化ケイ素、窒化ケイ素、酸化ハフニウム、及び、ＴＦＴを形成する他の適宜な誘電材料、及びそれらを組み合わせたものを含む。ゲート誘電性層２１２は、ＣＶＤ、ＰＥＣＶＤ、スパッタリング（ＤＣ）、液相堆積、または同様の技術といった低温度堆積手段によって堆積されてもよい。そのような技術が使用される場合、上記したシャドウマスクのようなマスク層は、ゲート誘電性層２１２をパターン化するために使用されてもよい。マスキングまたは同様の技術は、ソース電極やドレイン電極のコンタクトパッドが誘電性材料で覆われることを回避することができる。
【００３５】
パターン化されたゲート誘電性層を作る別の方法は、誘電性材料のカプセル封入層を堆積し、その後、選択された領域内にマスク層を堆積し、該マスク層によって覆われていない領域内のゲート誘電性材料をエッチングすることである。その後、マスク層はパターン化されたゲート誘電性材料を外すことで除去される。
【００３６】
本発明の一実施形態において、ゲート誘電性層２１２は約３００ｎｍまたはそれ未満の厚さを有する。
別の実施形態において、ゲート誘電性層２１２は、使用される材料に依存するが、例えば、インクジェット、グラビア印刷、フレキソ印刷といった噴射システムのような、プリントまたはコーティング技術を使用して堆積されてもよい。
【００３７】
ゲート誘電体の結晶特性を改善するために随意のアニールステップを使用してもよい。このアニールは、窒素ガス（Ｏ２）、酸素ガス（Ｎ２）、窒素ガスとフッ素ガスとの混合ガス（Ｎ２+Ｆ２）、または、これらのガスの混合ガスといった制御雰囲気内において行
われる。アニールステップは、伝導性加熱、ＩＲベース加熱、ゲート誘電体の温度を上昇させるためのレーザ照射、ゲート誘電体への熱伝達によってゲート誘電体の温度を上昇させるための下部材料のレーザ照射、下部材料の誘導加熱、これらのアプローチの組み合わせまたは他の適宜な手段によって実行され得る。
【００３８】
方法１００のステップ１１２は、図８Ａ及び図８Ｂに示すように、サブアッセンブリ５８を形成するためにゲート誘電性層２１２上のゲート電極２１４を堆積することを含む。ゲート電極層２１４は、例えば、金、プラチナ、銀、ニッケル、チタン、コバルト、クロム、タングステン、アルミニウム、シリコン、ドープされたシリコン、導電性ポリマー、これら材料の合金等の高伝導性材料、及び多様な高伝導性材料及びこれらの組み合わせのいずれかを含み得る。ゲート電極２１４は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、熱伝導、例えばグラビア印刷のようなプリント処理、インクジェットのような噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷、様々な適宜な印刷技術、及び、それらの組み合わせといった様々な技術を使用して堆積してもよい。本発明の一実施形態において、ゲート電極２１４は約１０００ｎｍまたはそれ未満の厚さを有する。得られたトランジスタの随意のパフォーマンスとしては、ゲート電極２１４はソース電極及びドレイン電極を有しかつゲート電極がソース電極とドレイン電極との間に位置するように配置されたレジスタにプリントされている。このレジストレーションはオーバーラップ及び関連するキャパシタンスを最小化するように機能する。堆積したゲート電極の不要な領域をレーザで除去する必要がある場合、随意のレーザによるトリミング処理によってゲート電極の大きさ及び形状を修正してもよい。カプセル封入膜を堆積する場合、レーザアブレーションやマスキング処理のような適宜なパターン技術を使用してゲート電極をパターン化してもよい。さらに、随意の相互接続がこのステップの間に堆積される。
【００３９】
方法１００のステップ１１４は、随意のカプセル封入層２１８を堆積するステップを含む。図９Ａ及び図９Ｂのサブアッセンブリ６０を参照すると、カプセル封入層２１８は、得られたトランジスタ２１６を保護するように機能する。カプセル封入層２１８が、スロ
ットダイ・コーティング、カーテン・コーティング、スプレー・コーティング等のコーティング処理や、フレキソ印刷、インクジェット等の噴射システム、グラビア印刷、スクリーン印刷等の印刷処理や、ＣＶＤ、ＰＶＤ、又はＰＥＣＶＤ等の蒸着処理や、ラミネート処理等を含む多様な処理のいずれかによって堆積され得る。これらの処理のいずれかの組合せが同様に使用され、このトランジスタは、複数のカプセル封入層２１８を含むことが出来る。一実施形態において、カプセル封入層２１８は、例えば、ポリイミド等のポリマー材料を含み得る。
【００４０】
この堆積ステップのいずれか又は全てのステップが終了した後で、又はトランジスタ性能を改善するためにトランジスタ構造が完全に形成された後で、アニールステップが実行され得る。このアニールステップは、制御環境下において又は水素プラズマ等のプラズマの存在下において行われる熱アニールであり得る。
【００４１】
上述の方法は、例示を意図し、上述の方法に制限されない。例えば、スパッタコーティング（ＤＣ）又は他の形式のＰＶＤ、熱転写、スピンコーティング等の他の堆積技術が、堆積ステップのいずれかと代替され得る。
【００４２】
上述の方法１００のステップ１１２に記載されるように、ゲートがソース電極とドレイン電極とに十分に位置合わせされる場合に、ＴＦＴの性能において利点となる。この位置合わせを達成する方法１００の代替処理は、ゲートが自己整合するような処理フローを有さなければならない。図１０を参照すると、変形実施形態において、自己整合アプローチを使用する方法３００が、プラスチック基板又はポリマー基板等の可撓性基板、又は金属箔上にシリコンベースの薄膜トランジスタを形成する方法として示される。一実施形態において、方法３００は、当業者によって考慮された以下の順序に従って行われる。この方法３００は、１）窒化ケイ素又は酸化シリコン等の絶縁性／平滑化膜を随意に堆積するステップ、２）平滑化膜が存在するならば平滑化膜上に、又は直接的に可撓性基板上にシリコンのブラケットコーティングを形成するために、適宜の堆積処理を使用してシリコン膜を堆積するステップ、３）シリコン層を随意に洗浄するステップ、４）膜の結晶特性を改善するために、デバイスの能動（Ａｃｔｉｖｅ）領域として形成されるシリコン膜の領域をレーザアニールするステップ、５）ゲート誘電性層をシリコン層上に形成するために、低温処理で二酸化ケイ素等の誘電性材料を堆積するステップ、６）シリコン膜の結晶化領域上のみにマスク層を堆積させるステップと必要に応じてマスク層を硬化するステップ、７）平滑化膜と、シリコン（結晶化領域及び非結晶化領域）とゲート誘電体とを含むスタックをエッチングして、マスク層の下部を除くすべての箇所のスタック領域を除去するステップ、８）基板を損なうこと無くマスク層を取り除き、スタックを残すステップ、９）ゲート電極を堆積するステップ、１０）複数の組立体のうちの一以上の組立体の表面上にドーパント材料を堆積するステップ、１１）シリコン層のソース領域とドレイン領域とをレーザドープするステップ、１２）過剰なドーパントを除去するステップ、１３）他方のドーパント材料を有する組立体とは異なる他の組立体上に反対の型のドーパントを堆積してステップ１０を随意に繰り返し、続いてステップ１１とステップ１２とを繰り返してＣＭＯＳ構造を可能にするステップを含む。あるいはまた、複数のドーパントが選択された領域に堆積される場合には、Ｎ型ドーパントとＰ型ドーパントとの両方が、ステップ１０において堆積され得る。
【００４３】
方法３００の随意のステップ３０２において、図１１に示されるように、バリア層４０２が、基板４００上に堆積され、サブアッセンブリ６２を形成する。上述のようにステップ１０２と同様に、基板４００は、例えば、ポリマー材料、プラスチック材料、紙、不織布、織物、ステンレス鋼の箔、アルミニウムで被覆されたプラスチック等の可撓性材料又は他の適宜の可撓性材料を含み得る。本発明の一実施形態において、基板４００は、ポリエチレンテレフタレート（ＰＥＴ）膜を含む。基板４００は、ウェブ形状又はシート形状
のいずれかとして提供され得る。基板４００は、約２５ミクロンから約４００ミクロンの範囲の厚みを有し得る。
【００４４】
バリア層４０２は、デバイス、すなわちトランジスタ、を基板から電気的及び熱的に絶縁するように機能する。一実施形態において、バリア層４０２は、例えば、窒化ケイ素、二酸化ケイ素、スピンオンガラス等の誘電性材料又はこれらの組合せである。バリア層４０２は、製造されたトランジスタを保護するために基板４００を介した透過率を減少させることによって、酸素、水又は他の気相種に対するバリア材料としてさらに機能し得る。さらに、バリア層４０２は、基板４００の表面粗さを減少するように平滑化膜として機能し、結果として基板４００と他の材料との間のより平滑なインターフェースとなる。バリア層４０２は、レーザ処理等のその後の処理ステップから基板への損傷を防止するように、熱バリアとしてさらに機能する。
【００４５】
バリア層４０２は、例えば、従来の印刷技術や、化学蒸着（ＣＶＤ）、プラズマＣＶＤ、電子ビーム蒸着、ゾル−ゲル、化学浴による液相堆積等の多様な堆積処理のいずれか、及び／又は例えば、ダイ・コーティング（すなわち、スロットダイ）、カーテン・コーティング、スプレー・コーティング、ロール・コーティング、スクリーン・コーティング等の多様な適宜のコーティング処理及びこれらの組合せのいずれかを使用して基板４００の少なくとも一表面上に堆積され得る。マスクがパターン化されたバリア層を形成するためにさらに用いられる。
【００４６】
特定の実施形態において、バリア層４０２は、約２００ナノメートルから約１，０００ナノメートルの厚み範囲の二酸化ケイ素スパッタ膜を含む。
本発明の別の実施形態において、バリア層４０２は、例えば、フレキソ印刷、スクリーン印刷、インクジェット印刷及び／又はグラビア印刷等の従来の印刷技術によって堆積される、パターン化されたスピンオンガラス材料を含む。上述の印刷処理で使用されるプリント板は、「パターン化されたプリント板及びプリント電子素子の処理」という標題の米国特許出願公開第２００８／００９２３７７号公報に記載されるように、一以上の方法によって形成される。このようなプリント板により、より高品質の表面形態及び／又はプリントデザインのより厳密な許容範囲を得ることが出来る。
【００４７】
本発明のある実施形態において、バリア層２０２が、さらなる処理の前に真空アニールされる。
ステップ３０４において、未ドープの又は低ドープされたシリコン膜４０４は、バリア層４０２が存在するならばバリア層４０２上に、又は直接的に基板４００上に堆積され、図１２に示されるように、サブアッセンブリ６４を形成する。シリコン膜４０４は、アモルファスシリコン、多結晶シリコン、又は微結晶シリコン、好ましくは低ガス含有量（例えば、水素、アルゴン）のシリコンを含み得る。従来の堆積処理が利用され得る。一実施形態において、微結晶シリコンがＰＥＣＶＤを使用して蒸着され、シリコン含有ガスが真空チャンバ内に導入される。プラズマが基板４００の存在下において、ガスとともに照射される。これによって、シリコン原子を堆積することが可能となり、結果として、例えば、約２００ナノメートル又はそれ未満の厚みの薄く且つ高品質のコーティングのシリコンとなる。変形実施形態において、ＤＣスパッタコーティング、パルス化ＤＣスパッタコーティング又はＲＦスパッタコーティング等の物理蒸着処理が、アモルファスシリコンを基板４００上、又はバリア層４０２が存在するならばバリア層４０２上、に堆積するように使用される。
【００４８】
特定の実施形態において、シリコン膜４０４は、水素及び／又はアルゴンガス等の低ガス含有量のシリコン膜であり、約５０ナノメートルの厚みを有する。シリコン膜４０４は、真空内又は真空システムの外部のいずれかでステップ３０５において随意に洗浄される
。ＨＦ洗浄、ＲＣＡ洗浄又は同様の洗浄は、真空システムの外部で実行される洗浄に適した洗浄技術である。気相ＨＦ又はプラズマベース洗浄は、真空システム内部で実行される洗浄に適している。
【００４９】
図１２Ａに示される変形実施形態において、分離したパターン化シリコン堆積４０３が、例えば、シャドウマスク処理等のマスク処理を使用してサブアッセンブリ６５を形成するために、バリア層４０２上に堆積される。従来のシャドウマスク処理は、パターン化構造（シャドウマスク）の使用を含み、このパターン化によって、材料が選択された領域においてパターン化構造を通過することを可能にし、且つ他の領域においてこのパターン化構造を介して材料の通過を防止する。シャドウマスクは、一般的に基板にほぼ近接して又は直接基板に接触してもたらされ、有益な材料が堆積され、そして、シャドウマスクが除去される。これにより、材料がシャドウマスクを通過する箇所のみの基板上に堆積することが可能となる。
【００５０】
別のマスク処理は、リフトオフ処理を含む。このリフトオフ処理は、バリア膜４０２又は基板４００上にパターン化されたマスク層をプリントすることを含み、続いて、マスク層上にシリコンの堆積を行う。リフトオフ処理は、次にマスク層を除去するように使用され、パターン化された堆積４０３を作るために、バリア層４０２及び／又は基板４００と直接接触するシリコンを残す。
【００５１】
基板上にパターン化されたＳｉ構造を形成するさらに別のマスクアプローチは、Ｓｉのブラケット堆積を実行して、ブラケット膜４０４を形成し、プリント又は別の適宜な堆積技術によってマスク層を堆積し、Ｓｉのウェットエッチング又はドライエッチングを実行する。マスク層は、次に基板上にパターン化されたＳｉを残すように除去される。別のアプローチは、Ｓｉのブラケット層を堆積するように用いられ、Ｓｉをパターン化するためにレーザ除去が使用される。堆積４０３は、コンタクトを含むようにパターン化される。互いにかみ合う構造をさらに作ることが出来る。
【００５２】
さらに別の実施形態において、パターン化されたシリコン堆積４０３を形成するために、例えば、噴射システム、グラビア印刷及びフレキソ印刷等の従来の印刷技術を用いて基板４００及び／又はバリア層４０２上にシリコンインクがプリントされる。
【００５３】
ステップ３０６において、方法１００のステップ１０６と同様に、図１３Ａ及び図１３Ｂに示されるように、サブアッセンブリ６６を形成するように得られたトランジスタデバイスの能動領域となる、シリコン膜４０４又はシリコン堆積４０３の領域４０６のみを結晶化するようにレーザアニール処理が実行される。シリコン膜４０４が、シリコンの結晶化度を改善するためにアニールされ、従って得られたトランジスタの性能が改善する。一実施形態において、レーザアニール処理が、米国特許第４，４０９，７２４号公報に記載されるように実行され、参照として本明細書に組み込まれる。
【００５４】
適宜なレーザは、例えば、エキシマ、ＹＡＧ、銅気相レーザを含み得る。本発明の一実施形態において、基準マーカが、レーザを使用して、又は代替的に、シリコン膜４０４又は基板上にプリントされ、エンボス加工され、又はラミネートすることによっても作られる。
【００５５】
ステップ３０８において、ゲート誘電性層４０８が、両方の結晶化領域４０６上に堆積され、且つシリコン膜４０４を残して、図１４に示されるようにサブアッセンブリ６８が形成される。ゲート誘電性層４０８は、例えば、二酸化ケイ素、窒化ケイ素、酸化ハフニウム等の材料、及びＴＦＴを製造する他の適宜な誘電性材料及びこれらの材料の組合せを含み得る。ゲート誘電性層４０８は、マスク層を用いて又はマスク層無しに、方法１００
のステップ１１０に記載される処理と同様に、ＣＶＤ、ＰＥＣＶＤ、スパッタ（ＤＣなど）、液相堆積等の低温堆積手段又は同様な技術によって堆積され得る。本発明の一実施形態において、ゲート誘電性層２１２は、約３００ナノメートル以下の厚みである。特定の実施形態において、ゲート誘電性層４０８は、低温でＰＥＣＶＤによって蒸着された二酸化ケイ素を含む。
【００５６】
好ましくは、ゲート誘電性層４０８は、高品質の酸化物を含む。本発明のある実施形態において、洗浄するステップが、ゲート誘電性層４０８を堆積する前に、シリコン層４０４で実行される。この洗浄は、例えば、ＨＦ洗浄等の適宜な処置を含み、続いてＵＶ／Ｏ２又はＵＶ／Ｏ２／Ｆ２処理によって、Ｓｉと堆積されたゲート誘電体との間のインターフェースに、薄く且つ高品質のＳｉＯ２を形成する。このインターフェースによって、Ｓｉと堆積されたゲート誘電体との間の電気的性能が向上される。
【００５７】
パターン化されたゲート誘電性層を作る代替方法は、誘電性材料のブラケット層を堆積することであり、次にマスク層を選択された領域に堆積し、且つこのマスク層によって覆われていない領域のゲート誘電性材料をエッチングする。マスク層が、次にパターン化されたゲート誘電性材料を残して除去される。別のアプローチは、ゲート誘電体のブラケット層を堆積し、ゲート誘電体をパターン化するためにレーザ除去を使用することである。
【００５８】
変形実施形態において、ゲート誘電性層４０８は、使用される材料によって、例えば、インクジェット等の噴射システム、グラビア印刷、スクリーン印刷及びフレキソ印刷等の印刷技術又はコーティング技術を使用して堆積される。
【００５９】
随意のアニールステップが、ゲート誘電体の品質を改善するために使用され得る。このアニールステップが、窒素、酸素、窒素とフッ素の混合物又はこれらのガスの組合せ等の制御下の大気において実施され得る。アニールステップは、伝導性加熱、ＩＲベース加熱、ゲート誘電体の温度を増加させるためのゲート誘電体のレーザ照射、ゲート誘電体への熱伝達によってゲート誘電体の温度を増加させるための下部材料のレーザ照射、下部材料の誘導加熱、これらのアプローチの組合せ又は他の適宜な手段によって実行され得る。
【００６０】
ステップ３１０において、エッチングマスク、レジスト層又はフォトマスク層等のマスク層４１０が、結晶化領域４０６上のみに形成され、図１５に示されるようにサブアッセンブリ７０を形成する。マスク層４１０は、スクリーン印刷、インクジェット等の噴射システム、グラビア印刷、フレキソ印刷等の従来の印刷技術によって形成され得る。さらに、マスク層４１０は、シャドウマスクを介して、又は従来のフォトリソグラフィー技術の使用を通じてスプレー・コーティングによって塗布され得る。多様な実施形態において、マスク層４１０が、例えば、ＵＶ硬化、熱硬化、電子ビーム硬化等の硬化処理及びこれらの組合せを使用して硬化される。マスク層４１０を領域４０６上のみに適用することによって、ＵＶ光等へのブラケット露出が、マスク層４１０の材料を硬化又は露出するように使用される。
【００６１】
ステップ３１２において、エッチング処理が、マスク層４１０の下部を除くすべての箇所において、ゲート誘電性層４０８、シリコン層４０６及び随意のバリア層４０２を含むスタックを除去するために使用され、図１６に示されるサブアッセンブリ７２を形成する。例えば、ウェットエッチング、ドライエッチング、エッチングペースト及び他の適宜なエッチング技術及びこれらの組合せ等のいずれかの適宜なエッチング処理が用いられる。一実施形態において、ステップ３１２は、誘電性層４０８をエッチングするためにＨＦエッチングを使用することを含み、続いてＫＯＨ又はＮＨ４ＯＨを使用して、シリコン層４０４をエッチングし、続いて追加のＨＦエッチングによって、バリア層４０２をエッチングする。
【００６２】
エッチングステップ３１２に続いて、マスク層４１０が、ステップ３１４において取り除かれ、図１７に示されるようにサブアッセンブリ７４を形成する。マスク層４１０に使用される材料に応じて、この取り除くステップは、適宜な溶剤又は他の同様な技術を使用して行なわれる。適宜な処理は、露出した基板４００を侵襲しないようにすることを含む。
【００６３】
図１８Ａ及び図１８Ｂを参照すると、ゲート電極４１２がステップ３１６において得られたスタック上に堆積され、サブアッセンブリ７６を形成する。ゲート電極層４１２は、例えば、金、プラチナ、銀、ニッケル、チタン、コバルト、クロニウム、タングステン、アルミニウム、シリコン、ドープされたシリコン、伝導性ポリマー、これらの材料の合金等の高伝導性材料、及び多様な高伝導性材料及びこれらの組合せのいずれかを含み得る。ゲート電極４１２が、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、熱伝導等の多様な技術や、例えば、グラビア印刷、インクジェット等の噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷等の印刷処理及び多様な適宜な印刷技術及びこれらの組合せのいずれかを使用して堆積される。随意のレーザトリミング処理が、必要ならば堆積されたゲート電極の所望しない領域をレーザ除去することによって、ゲート電極の大きさ及び形状を改良するために使用され得る。
【００６４】
ブラケット膜が堆積される場合、適宜なパターン化技術が、ゲート電極をパターン化するために使用される。一実施形態において、シリコンのブラケット層が堆積される。このステップに続いて、マスク材料がプリントされ、且つマスク層の下部を除くすべての箇所においてシリコンがエッチングされる。マスク層が次に除去され、且つ残されたシリコンがゲート電極として機能する。随意の相互接続が、このステップ中に同様に堆積される。
【００６５】
随意の保護層（示されない）が、ゲート電極層４１２上に随意のステップ３１９において形成され、レーザドーピング及び以下にステップ３２０からステップ３２４に記載される同様な処理等のいくつかの追加の処理からゲート電極層４１２を保護する。この保護層によって、例えば、レーザドーピング又はＧＩＬＤ形式処理において、ゲート電極層４１２をレーザ除去から保護する。例えば、ゲート電極が伝導性金属等のシリコン以外の材料を含む場合、シリコンがドーピング処理を受ける時に、随意の保護層によって、ゲート電極をレーザ除去から保護出来る。
【００６６】
変形実施形態において、ゲート電極４１２の下部に位置決めされていないゲート誘電性層４０８の部分は、ウェットエッチング、エッチングペースト等の処理、及び他の適宜なエッチング処理を使用して随意にエッチングされ、図１９に示されるようにサブアッセンブリ７８を形成する。一実施形態において、露出されたゲート誘電性層４０８が、ＨＦエッチング処理を使用してエッチングされる。このステップによって、ゲート電極４１２がマスクとして動作する場合、トランジスタのソース電極及びドレイン電極として動作する領域とゲートとを自己整合する。
【００６７】
ステップ３２０において、Ｎ型ドーパント又はＰ型ドーパント等のドーパント材料が、サブアッセンブリ７８の露出面上に堆積される。一実施形態において、このステップはＰＥＣＶＤによってホウ素又はリンの一以上の層をコーティングするブラケットによって行なわれる。得られたトランジスタ８０が、ドープされた領域４１３とともに図１９Ａに示される。
【００６８】
このデバイスの選択された領域４１３は、次にソース及びドレインを形成するためにステップ３２２においてレーザドープされ、これらソースとドレインとの間のドープされない領域はチャネルを形成する。これはレーザを使用してシリコン層４０４を溶融して、ド
ーパント材料を膜内に注入することによって行なわれる。上述のドーパント技術の代替は、光電池産業分野において現在使用されている、スピンオンドーパント（Ｓｐｉｎ−ｏｎ
ｄｏｐａｎｔ）の使用である。この実施形態において、スピンオンドーパントがサブアッセンブリ７８上にプリントされ、その後レーザアニールされる。さらに、Ｎ型スピンオンドーパントがサブアッセンブリ７８の選択グループ上にプリントされ、Ｐ型スピンオンドーパントがサブアッセンブリ７８の異なる選択グループ上にプリントされ得る。次のＮ型及びＰ型スピンオンドーパント膜の両方のプリントがレーザアニールされる。ゲート電極材料がシリコンである場合、ゲート電極が同時にソース領域及びドレイン領域としてドープされ得る。あるいはまた、ＧＩＬＤ処理が、Ｓｉ領域を選択的にドープするために使用される。
【００６９】
上述のように、随意の保護層（示されない）が、ステップ３２０又はステップ３２２のいずれかのステップの前に、ゲート電極層４１２上で随意のステップ３１９において形成され、レーザドーピング及びステップ３２０からステップ３２４に記載される同様の処理等の追加処理からゲート電極層４１２を保護する。この保護層は、例えば、レーザドーピング又はＧＩＬＤタイプ処理においてレーザ除去からゲート電極層４１２を保護する。変形実施形態において、サブアッセンブリ７８は裏面から照射される。これはバリア層、シリコン層、及び誘電性層がレーザのエネルギーを吸収することを可能にし、こうして、ゲート電極層４１２のシールドとして動作する。
【００７０】
過剰なドーパントがステップ３２４において除去される。これは、例えば、水洗浄、適宜の化学物質を使用する湿式洗浄、ドーパントを蒸散させるために真空下での加熱ステップ、又は真空システムにおいてガスを使用する洗浄等の任意の適宜な手段によって行なわれる。ステップ３２０からステップ３２４までが完了すると、ゲートがチャネル領域を覆ってドーパント材料がゲート電極の下でＳｉと接触しないので、結果として、ゲートがソース電極及びドレイン電極に自動的に位置合わせされる構造が得られる。ウェブ上等のＴＦＴのマトリックスにおいて、ＴＦＴの全て又は一部のみがドープされる。
【００７１】
ある実施形態において、マトリックスにおける少なくとも一つのＴＦＴが、ＮＭＯＳ構造を作るためにＮ型にドープされ、少なくとも一つの他のＴＦＴは、ＰＭＯＳ構造を作るためにＰ型にドープされる。さらに別の実施形態において、少なくとも一つのＴＦＴは、最初にＰ型ドーパント又はＮ型ドーパントのいずれかにドープされ、次にステップ３２０からステップ３２４までが、最初に選択されなかったＰ型ドーパント又はＮ型ドーパントのいずれかに少なくとも一つの他のＴＦＴをドープするために、選択ステップ３２６において繰り返され、結果として、ＣＭＯＳ構造が得られる。ＨＦ処理等の追加の洗浄処理が、ドーピングシーケンスの間において必要とされ得る。
【００７２】
得られたトランジスタを保護するために方法１００のステップ１１４と同様に、随意のカプセル封入層がさらに追加される。カプセル封入層が、スロットダイ・コーティング、カーテン・コーティング、スプレー・コーティング等のコーティング処理や、フレキソ印刷等の印刷処理や、ＣＶＤ、ＰＶＤ、又はＰＥＣＶＤ等の蒸着処理や、ラミネート処理を含む多様な処理のいずれかによって堆積される。これらの処理の任意の組合せが同様に使用され、トランジスタが複数のカプセル封入層を含む。一実施形態において、カプセル封入層は、例えば、ポリイミド等のポリマー材料を含む。
【００７３】
この堆積ステップのいずれか又は全ての後で又はトランジスタ構造がトランジスタ性能を改善するために完全に形成された後で、アニールステップが実行され得る。このアニールステップは、制御環境下において又は水素プラズマ等のプラズマの存在下において行なわれる熱アニールであり得る。
【００７４】
上述のように方法１００及び方法３００の一連のステップは、例示の目的のみを意図し、当業者によって考慮された他の順序は、参照として本明細書に組み込まれる。例えば、方法３００において、ステップ３０２からステップ３２４までは、記載されるような順序で行なわれる。変形実施形態において、例えばステップ３１０、ステップ３１２、及びステップ３１４は、ステップ３０２とステップ３０４との後で実行でき、ステップ３０８に続いて、上述のようにステップ３２０からステップ３２４までのステップを随意に繰り返すとともに、次のステップ３１６から３２４で実行できる。このアプローチは、ＴＦＴのゲートとチャネルとの間の短絡の可能性を最小限にし得る。
【００７５】
図２０に示されるさらに別の実施形態において、方法５００は、１）絶縁性／平滑化膜を可撓性基板上に随意に堆積するステップ、２）シリコン膜をこの随意の平滑化膜上に堆積するステップ、３）マスク層をシリコン膜層上に堆積するステップ、４）シリコンをエッチングし、且つ絶縁性／平滑化膜を随意にエッチングするステップ、５）マスク層を取り除き、且つシリコン層を洗浄するステップ、６）選択された領域においてシリコン層を随意にレーザアニールするステップ、７）ゲート誘電性材料をシリコン層上に堆積するステップ、８）ゲート電極をゲート誘電性層上に堆積するステップ、９）ゲート電極の下部に位置決めされていないゲート誘電性層をエッチングするステップ、１０）シリコン層を随意に洗浄するステップ、１１）ドーパント材料をあるサブアッセンブリの表面上に堆積するステップ、１２）シリコンの領域をレーザドーピングするステップ、１３）過剰なドーパントを除去するステップ、及び１４）他のサブアッセンブリ上への反対の型のドーパント材料でステップ１１からステップ１３までを随意に繰り返すステップを含む。
【００７６】
より詳細には、方法５００の随意のステップ５０２において、上述のステップ１０２及び３０２において以前に議論されたように、バリア層が可撓性基板上に堆積される。この基板は、例えば、ポリマー材料、プラスチック材料、紙、不織布、織物、ステンレス鋼の箔、アルミニウムで被覆されたプラスチック等の可撓性材料又は他の適宜な可撓性材料を含む。この基板は、ウェブ形状又はシート形状のいずれかとして提供される。この基板は、約２５ミクロンから約４００ミクロンの範囲の厚みを有する。本発明の一実施形態において、バリア層は例えば、窒化ケイ素、二酸化ケイ素、スピンオンガラス等の誘電性材料又はこれらの組合せを含む。
【００７７】
ステップ５０４において、未ドープの又は低ドープされたシリコン膜が、上述のステップ３０４と同様に、バリア層が存在するならばバリア層上に、又は直接的に基板上に堆積される。シリコン材料は、アモルファスシリコン、多結晶シリコン、微結晶シリコン、好ましくは低ガス含有量（例えば、水素、アルゴン）のシリコンを含む。従来の堆積処理が利用される。本発明の一実施形態において、微結晶シリコンがＰＥＣＶＤを使用して蒸着され、シリコン含有ガスが真空チャンバ内に導入される。本発明の変形実施形態において、ＤＣスパッタコーティング、パルス化ＤＣスパッタコーティング又はＲＦスパッタコーティング等の物理蒸着処理が、基板上、又はバリア層が存在するならばバリア層上にアモルファスシリコンを堆積するために使用される。さらに別の実施形態において、シリコンインクが、例えば、噴射システム、グラビア印刷、スクリーン印刷、フレキソ印刷等の従来の印刷技術を使用して基板及び／又はバリア層上にプリントされる。
【００７８】
ある実施形態において、シリコン膜は、水素及び／又はアルゴンガス等のガスを僅かに含有し、約５０ナノメートルの厚みを有する。シリコン膜は、真空内又は真空システムの外部のどちらかで随意に洗浄される。ＨＦ洗浄、ＲＣＡ洗浄、又は同様な洗浄は、真空システムの外部で実行される洗浄に適した洗浄技術である。気相ＨＦ又はプラズマベース洗浄が、真空システムの内部で実行される洗浄に適している。
【００７９】
ステップ５０６において、マスク層は、ステップ３１０において記載される材料及び技
術と同様に適用できる。本発明の実施形態において、マスク層は、例えば、ＵＶ硬化、熱硬化、電子ビーム硬化等の硬化処理及びこれらの組合せを使用して硬化される。
【００８０】
ステップ５０８において、シリコン層、及び随意にバリア膜が存在するならばバリア膜が、ステップ３１２で説明したような複数の処理及び複数の材料を使用して、パターン化されたマスク層によって覆われるこれらシリコン層及びバリア膜の領域を除くすべての箇所がエッチングされる。例えば、ウェットエッチング、ドライエッチング、エッチングペースト等の適宜なエッチング処理、及び他の適宜なエッチング技術及びこれらの組合せが使用される。一実施形態において、ＫＯＨ又はＮＨ４ＯＨのウェットエッチングが、シリコン層をエッチングするために使用され、随意のＨＦエッチング処理が、バリア層をエッチングするために使用される。ステップ５１０において、マスク層は、次にステップ３１４において記載されるような技術を使用して取り除かれ、シリコン層が随意に洗浄される。
【００８１】
随意のステップ５１２において、シリコン層が、ステップ３０６において記載されるようにレーザアニール処理等によってアニールされる。シリコン膜が、シリコンの結晶化度を改善するようにアニールされ、従って、得られたトランジスタの性能が向上される。一実施形態において、レーザアニール処理が、米国特許第４，４０９，７２４号公報に記載されるように実行され、参照として本明細書に組み込まれる。適宜なレーザは、例えば、エキシマ、ＹＡＧ、銅気相レーザを含む。本発明の一実施形態において、基準マーカは、レーザを用いて、又は代替的に、シリコン膜又は基板上にプリントされ、エンボス加工され、又はラミネートすることによっても作ることができる。
【００８２】
ステップ５１４において、ゲート誘電性層が、ステップ３０８において記載されるような技術を使用してシリコン層上に堆積される。ゲート誘電性層は、例えば、二酸化ケイ素、窒化ケイ素、酸化ハフニウム等の材料、及びＴＦＴを製造するための他の適宜な誘電性材料及びこれらの材料の組合せを含む。ゲート誘電性層は、ステップ１１０及びステップ３０８に記載される処理と同様に、マスク層を用いて又はマスク層無しで、ＣＶＤ、ＰＥＣＶＤ、スパッタ、液相堆積等の低温堆積手段又は同様の技術によって堆積される。変形実施形態において、ゲート誘電性層４０８は、使用される材料に応じて印刷技術又はコーティング技術を使用して堆積される。本発明のある実施形態において、洗浄するステップがゲート誘電性層を堆積する前にシリコン層に対して実行される。この洗浄は、例えば、ＨＦ洗浄等の適宜な処置を含み、続いてＵＶ／Ｏ２又はＵＶ／Ｏ２／Ｆ２処理によって、Ｓｉと堆積されたゲート誘電体との間のインターフェースに、薄く且つ高品質のＳｉＯ２を形成する。随意のアニールステップが、ゲート誘電体の品質を改善するために使用され得る。このアニールは、窒素、酸素、窒素とフッ素との混合物等、又はこれらのガスの組合せの制御大気下において行なわれる。このアニールステップが、伝導性加熱、ＩＲベース加熱、ゲート誘電体の温度を増加させるためのゲート誘電体のレーザ照射、ゲート誘電体への熱伝達によってゲート誘電体の温度を増加させるための下部材料のレーザ照射、下部材料の誘導加熱、これらのアプローチの組合せ又は他の適宜な手段によって実行される。
【００８３】
ステップ５１６において、ゲート電極が、上述のステップ３１６に記載されるような技術及び材料を使用してゲート誘電性層上に堆積される。ゲート電極層は、例えば、金、プラチナ、銀、ニッケル、チタン、コバルト、クロニウム、タングステン、アルミニウム、シリコン、ドープされたシリコン、伝導性ポリマー、これらの材料の合金等の高伝導性材料及び多様な高伝導性材料及びこれらの組合せのいずれかを含む。ゲート電極は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、熱伝導等の多様な技術、例えば、グラビア印刷、インクジェット等の噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷等の印刷処理、及び多様な適宜な印刷技術及びこれらの組合せのいずれかを使用して堆積される。随意のレー
ザトリミング処理が、ゲート電極の大きさ及び形状を改良するために使用され、必要ならば堆積されたゲート電極の所望されない領域をレーザ除去によって除去する。ブラケット膜が堆積される場合、適宜なパターニング技術が、ゲート電極をパターン化するために使用される。一実施形態において、シリコンのブラケット層が堆積される。このステップに続いて、マスク材料がプリントされ、且つシリコンがマスク層の下部を除く全ての箇所においてエッチングされる。マスク層が次に除去され、残されたシリコンがゲート電極として機能する。随意の相互接続がこのステップ中に同様に堆積される。
【００８４】
ステップ５１８において、ゲート誘電性層が、上述のエッチングステップ３１２と同様に、ゲート電極の下部の領域を除く全ての箇所でエッチングされる。ゲート電極の下部に位置決めされていないゲート誘電性層の部分が、ウェットエッチング、エッチングペースト等の処理、他の適宜なエッチング処理を使用してエッチングされる。一実施形態において、露出されたゲート誘電性層が、ＨＦエッチング処理を使用してエッチングされる。このステップによって、ゲート電極がマスクとして動作する場合、トランジスタのソース電極及びドレイン電極として動作する領域とゲートとを自己整合する。
【００８５】
ステップ５２０は、上述のように随意の洗浄ステップを含む。
ステップ５２２において、Ｎ型ドーパント又はＰ型ドーパント等のドーパント材料が、サブアッセンブリの露出表面上に堆積される。一実施形態において、このステップは、ＰＥＣＶＤによってホウ素又はリンの一以上の層をコーティングするブラケットによって実行される。
【００８６】
デバイスのソース領域及びドレイン領域は、次にステップ５２４においてレーザドープされる。これはレーザを使用してシリコン層を溶融して、ドーパント材料を膜内に注入することによって実行される。上述のドーパント技術の代替として、光電池産業分野において現在使用されている、スピンオンドーパントの使用がある。この実施形態において、スピンオンドーパントがプリントされ、その後レーザアニールされる。さらに、Ｎ型スピンオンドーパントがトランジスタサブアッセンブリの選択グループ上にプリントされ、Ｐ型スピンオンドーパントがトランジスタサブアッセンブリの異なる選択グループ上にプリントされ得る。Ｎ型及びＰ型スピンオンドーパントの両方のプリントに続いて、膜がレーザアニールされる。ゲート電極材料がシリコンである場合、ゲート電極は同時にソース領域及びドレイン領域としてドープされ得る。あるいはまた、ＧＩＬＤ処理が、Ｓｉ領域を選択的にドープするために使用される。
【００８７】
レーザドーピング及びステップ５２２からステップ５２４までにおいて記載される同様な処理等の追加処理からゲート電極層を保護するために、随意の保護層（示されない）が、ステップ５２２又はステップ５２４のいずれかのステップの前にゲート電極層上に形成される。この保護層は、例えば、レーザドーピング又はＧＩＬＤタイプ処理において、ゲート電極層をレーザ除去から保護する。変形実施形態において、サブアッセンブリが、レーザドーピングステップ５２４において裏面から照射される。これによって、バリア層、シリコン層、誘電性層がレーザのエネルギーを吸収することが可能となり、従ってゲート電極層のシールドとして動作する。
【００８８】
過剰なドーパントがステップ５２６において除去される。これは、例えば、水洗浄、適宜の化学物質を使用する湿式洗浄、ドーパントを蒸散させるために真空下での加熱ステップ、又は真空システムにおいてガスを使用する洗浄等の任意の適宜な手段によって実行される。ステップ５２２からステップ５２６までが完了すると、ゲートがチャネル領域を覆うので、結果としてゲートがソース電極とドレイン電極とに自動的に位置合わせされる構造が得られる。ウェブ上等のＴＦＴのマトリックスにおいて、ＴＦＴの全て又は一部のみが、ドープされる。
【００８９】
ある実施形態において、マトリックスにおける少なくとも一つのＴＦＴが、ＮＭＯＳ構造を作るためにＮ型にドープされ、少なくとも一つの他のＴＦＴが、ＰＭＯＳ構造を作るためにＰ型にドープされる。さらに別の実施形態において、少なくとも一つのＴＦＴが、最初にＰ型又はＮ型ドーパントのいずれかにドープされ、次にＰ型ドーパント又はＮ型ドーパントの他のいずれかに少なくとも一つの他のＴＦＴをドープするために、ステップ５２２からステップ５２６までが随意のステップ５２８において繰り返され、結果として、ＣＭＯＳ構造が得られる。ＨＦ処理等の追加の洗浄処理が、ドーピングシーケンスの間に必要とされる。
【００９０】
得られたトランジスタを保護するために、方法１００のステップ１１４と同様に、さらに、随意のカプセル封入層が追加される。カプセル封入層が、スロットダイ・コーティング、カーテン・コーティング、スプレー・コーティング等のコーティング処理や、フレキソ印刷等の印刷処理や、ＣＶＤ、ＰＶＤ、又はＰＥＣＶＤ等の蒸着処理や、ラミネート処理を含む多様な処理のいずれかによって堆積される。これらの処理の組合せが、同様に使用され、トランジスタが複数のカプセル封入層を含む。一実施形態において、カプセル封入層は、例えば、ポリイミド等のポリマー材料を含む。
【００９１】
この堆積するステップのいずれか又は全てが終了した後で、又はトランジスタ性能を改善するためにトランジスタ構造が完全に形成された後で、アニールステップが実行され得る。このアニールステップは、制御環境下において又は水素プラズマ等のプラズマの存在下において行なわれる熱アニールであり得る。
【００９２】
図２１を参照すると、別の実施形態において、パターン化絶縁性膜を利用するプラスチック基板又はポリマー基板等の可撓性基板上に、シリコンベースの薄膜トランジスタを製造するための自己整合アプローチを利用する方法６００が例示される。本発明の一実施形態において、方法６００は、１）パターン化膜等の絶縁性膜又はバリア材料を可撓性基板上に堆積するステップ、２）シリコン膜を堆積するステップ、３）マスク層をシリコン膜層上に随意に堆積するステップ、４）このシリコン層を随意にエッチングし、絶縁性膜を随意にエッチングするステップ、５）マスク層を随意に取り除き、シリコン層を洗浄するステップ、６）シリコン層をレーザアニールし、シリコン層を随意に洗浄するステップ、７）ゲート誘電性材料をシリコン層上に堆積するステップ、８）デート電極をゲート誘電性層上に堆積するステップ、９）マスク層をプリントするステップ、１０）ゲート電極層とゲート誘電性層とをエッチングし、マスク層を除去するステップ、１１）ドーパント材料をサブアッセンブリの表面上に堆積するステップ、１２）シリコンの領域をレーザドープするステップ、１３）過剰なドーパントを除去するステップ、及び１４）コンタクトをソース、ドレイン及びゲートにプリントするステップを含む。
【００９３】
より詳細には、図２１の方法６００におけるステップ６０２において、バリア層７０２が可撓性基板７００上に堆積され、図２２に示されるようにサブアッセンブリ８０を形成する。基板７００は、例えば、ポリマー材料、プラスチック材料、紙、不織布、織物、ステンレス鋼の箔、アルミニウムで被覆されたプラスチック等の可撓性材料又は他の適宜の可撓性材料を含む。基板７００は、ウェブ形状又はシート形状のいずれかとして提供される。基板７００は、約２５ミクロンから約４００ミクロンの範囲の厚みを有する。
【００９４】
様々な実施形態において、パターン化されたバリア層７０２が、非近接（ｎｏｎ−ｃｏｎｔｉｇｕｏｕｓ）パターン化層を形成するようにプリントされる。パターン化されたバリア層７０２が、例えば、グラビア印刷、スクリーン印刷、インクジェット等の噴射システム及び／又はフレキソ印刷処理等の従来の印刷技術によって堆積される。変形実施形態において、パターン化されたバリア層がスパッタ蒸着を利用して蒸着される。変形実施形
態において、パターン化されたバリア層７０２が、シャドウマスクを介してスプレー・コーティングによって堆積される。一実施形態において、パターン化されたバリア層７０２は、例えば、窒化ケイ素、二酸化ケイ素、スピンオンガラス等の誘電性材料又はこれらの組合せを含むことが出来る。変形実施形態において、パターン化されたバリア層７０２は、従来のスピンオン処理の代わりに上述の印刷技術を利用して堆積されたスピンオンガラスを含む。
【００９５】
パターン化されたバリア層７０２は、約０ミクロンから約２，０００ミクロンの厚み、より詳細には、約２５０ミクロンから約１，０００ミクロンの厚み、さらに詳細には、約３００ミクロンから約１，０００ミクロンの厚みを有し得る。従って、多様な実施形態において、図２１の方法６００におけるステップ６０２において形成されるパターン化されたバリア層７０２によって、特に基板が湾曲している際に、基板に対するバリア層のより好ましい接着を可能とし、効果的に層間剥離を減少させる。さらに、パターン化されたバリア層７０２によって、可撓性が増加され、代替方法を利用する場合に現れるクラックが生じる傾向が少ない。
【００９６】
パターン化されたバリア層７０２を形成するための上述のプリント処理において使用されるプリント板は、「パターン化されたプリント板及びプリント電気素子の処理」という標題の米国特許出願公開第２００８／００９２３７７号公報に記載されるような一以上の方法によって形成される。このプリント板は、結果として、より高品質の表面形態及び／又はプリントデザインのより厳密な許容範囲を得ることが出来る。
【００９７】
本発明のある実施形態において、バリア層２０２が、さらなる処理の前に真空アニールされる。
しかしながら、本発明の変形実施形態において、パターン化されていない又はブラケットバリア層が、方法１００のステップ１０２、方法３００のステップ３０２、及び方法５００のステップ５０２において記載されるように堆積されることに理解されたい。例示目的のみのために、バリア層７０２が、パターン化されたバリア層として参照される。
【００９８】
図２１のステップ６０４において、未ドープの又は低ドープされたシリコン膜７０４がパターン化されたバリア層７０２上に堆積され、図２３に示されるようにサブアッセンブリ８２を形成する。シリコン膜７０４は、未ドープに、低Ｐドープに又は低Ｎドープされ得る。シリコン膜７０４は、アモルファスシリコン、多結晶性シリコン、又は微結晶性シリコン、好ましくは低ガス含有量の（例えば、水素、アルゴン）シリコンを含み得る。従来の堆積処理が利用される。一実施形態において、ＤＣスパッタコーティング、パルス化ＤＣスパッタコーティング、又はＲＦスパッタコーティング等の物理蒸着処理が、アモルファスシリコンをパターン化されたバリア層７０２上に蒸着するために使用される。別の実施形態において、微結晶性シリコンが、ＰＥＣＶＤを使用して蒸着され、シリコン含有ガスが真空チャンバ内に導入される。特定の実施形態において、シリコン膜７０４が、水素及び／又はアルゴンガス等のガスを僅かに含有し、約５０ナノメートルから約１００ナノメートルの厚みを有する。
【００９９】
さらに別の実施形態において、シリコンインクが、分離したシリコン堆積を形成するために、例えば、噴射システム、グラビア印刷、スクリーン印刷、フレキソ印刷等の従来の印刷技術を使用して基板７００及び／又はバリア層７０２上にプリントされる。
【０１００】
図２１のステップ６０６において、パターン化されたマスク層７０６が、ステップ３１０に記載されるのと同様の材料及び技術を使用して選択的な領域に適用され、図２４のサブアッセンブリ８４を形成する。本発明の実施形態において、マスク層７０６が、例えば、ＵＶ硬化、熱硬化、電子ビーム硬化等の硬化処理及びこれらの組合せを使用して硬化さ
れる。ある実施形態において、パターン化されたマスク層７０６が、シリコン膜７０４上にプリントされる。例えば、グラビア印刷、インクジェット等の噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷等の印刷技術及び多様な印刷技術及びこれらの組合せが公知である。多様な実施形態において、パターン化されたマスク層７０６は、約５ミクロンの厚みであり、特定の実施形態において、パターン化されたマスク層７０６は、約０．３ミクロンの厚みである。さらに、多様な実施形態において、パターン化されたマスク層が、デバイスの能動領域を形成する。例えば、一実施形態において、マスク層７０６が、約５００ミクロン毎に約２００ミクロンの領域上にプリントされる。このように、パターン化されたマスク層７０６のプリントによって、処理の必須の特徴を規定するより高い正確性を可能にし、及び図２１の方法６００に記載されるより厳密な許容範囲が可能となる。
【０１０１】
図２１のステップ６０８において、シリコン層７０４が、パターン化されたマスク層７０６によって覆われた領域を除く全ての箇所においてエッチングされる。例えば、ウェットエッチング、ドライエッチング、エッチングペースト等の適宜のエッチング処理及び他の適宜のエッチング技術及びこれらの組合せが使用され得る。本発明の一実施形態において、ステップ６０８が、シリコン層６０４をエッチングするためにＫＯＨ又はＮＨ４ＯＨの使用を含む。従って、多様な実施形態において、ステップ６０２に記載されるようなパターン化されたバリア堆積の利点として、パターン化されたバリア層７０２が、現在のエッチングステップ６０８からエッチングステップを分離して行なう必要がないこととして認識される。
【０１０２】
エッチングステップ６０８に続いて、図２１のステップ６１０においてパターン化されたマスク層７０６が取り除かられ、図２５に示されるようなサブアッセンブリ８６を形成する。マスク層７０６に使用される材料に応じて、このマスク層７０６の除去が適宜な溶剤、又は他の同様な技術を使用して行なわれる。適宜な処理は、露出した基板７００を侵襲しないようにすることを含む。
【０１０３】
しかしながら、パターン化されたシリコン層が形成される場合、例えば上述の印刷技術によって、ステップ６０６からステップ６１０までは必要とされない又は随意とされることを理解されたい。
【０１０４】
図２１のステップ６１２において、シリコン層７０４がステップ３０６に記載されるような、アニール処理によってアニールされる。シリコン層７０４が、シリコンの結晶化度を改善するようにアニールされ、従って得られたトランジスタの性能が向上される。一実施形態において、レーザアニール処理が、米国特許第４，４０９，７２４号公報に記載されるように実行され、参照として本明細書に組み込まれる。適宜なレーザは、例えば、エキシマ、ＹＡＧ、銅気相レーザを含む。一実施形態において、基準マーカが、レーザを使用して、又は代替的に、シリコン膜又は基板上にプリントされ、エンボス加工され、ラミネートすることによっても作られる。
【０１０５】
本発明のある実施形態において、洗浄ステップが、ゲート誘電性層７０８を堆積する前に、シリコン層７０４に対して実行される。この洗浄は、例えば、ＨＦ洗浄等の適宜な処置を含み、続いてＵＶ／Ｏ２又はＵＶ／Ｏ２／Ｆ２処理によって、Ｓｉと堆積されたゲート誘電体との間のインターフェースに、薄く且つ高品質ＳｉＯ２を形成する。このインターフェースによって、Ｓｉと堆積されたデート誘電体との間の電気的性能が向上される。
【０１０６】
図２１のステップ６１４において、ゲート誘電性層７０８が、ステップ３０８に記載されるような技術を使用してシリコン層７０４上に堆積され、図２６に示されるようにサブアッセンブリ８８を形成する。ゲート誘電性層７０８が、例えば、二酸化ケイ素、窒化ケ
イ素、酸化ハフニウム等の材料及びＴＦＴを製造する他の適宜な誘電性材料及びこれらの材料の組合せを含む。ゲート誘電性層７０８が、マスク層を用いて又はマスク層無しで、ステップ１１０及びステップ３０８に記載される処理と同様に、ＣＶＤ、ＰＥＣＶＤ、スパッタ（ＤＣ）液相堆積等の低温堆積手段又は同様の技術によって堆積される。変形実施形態において、ゲート誘電性層７０８が、使用される材料に応じて、インクジェット等の噴射システム、グラビア印刷又はフレキソ印刷等の印刷技術又はコーティング技術を使用して堆積される。さらに他の実施形態において、液相堆積（ＬＰＤ）が、ＨＦＯ２又はＳｉＯ２等の適宜な誘電性材料を堆積するように使用される。多様な実施形態において、誘電性層７０８が、約０ナノメートルから約３００ナノメートルの間の厚みであり、一実施形態において、誘電性層７０８が、約０ナノメートルから約５０ナノメートルの間の厚みである。このように、図２１の方法６００におけるステップ６１４によって、より低いしきい値電圧を、得られたデバイスとして形成することにより、可撓性及び効率性における応用が拡がり、消費電力が減少する。
【０１０７】
図２１のステップ６１６において、ゲート電極層７１０が、上述のステップ３１６において記載されるような技術及び材料を使用してゲート誘電性層７０８上に堆積され、図２７に示されるようなサブアッセンブリ９０を形成する。ゲート電極層７１０は、例えば、金、プラチナ、銀、ニッケル、チタン、コバルト、クロニウム、タングステン、アルミニウム、シリコン、ドープされたシリコン、伝導性ポリマー、これらの材料の合金等の高い伝導性材料、及び多様な高伝導性材料及びこれらの組合せを含む。ゲート電極層７１０が、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、熱転写等の多様な技術や、例えば、グラビア印刷、インクジェット等の噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷等の印刷処理や、多様な適宜な印刷技術及びこれらの組合せのいずれかを使用して堆積される。特定の実施形態において、ＤＣスパッタコーティング、パルス化ＤＣスパッタコーティング、又はＲＦスパッタコーティング等のスパッタ蒸着によって、ゲート電極層７１０を蒸着するように利用される。多様な実施形態において、ゲート電極層７１０が、約０ナノメートルから約１，０００ナノメートルの間の厚みである。より詳細には、特定の実施形態において、ゲート電極層７１０が、約２０ナノメートルから約２００ナノメートルの間の厚みである。
【０１０８】
図２１のステップ６１８において、マスク層７１２がゲート電極層７１０上に堆積され、図２８に示されるようにサブアッセンブリ９２を形成する。マスク層７１２が、例えば、グラビア印刷、インクジェット等の噴射システム、フレキソ印刷、リソグラフィー、スクリーン印刷等の多様な印刷技術、他の多様な印刷技術及びこれらの組合せのいずれかを使用して堆積される。一実施形態において、ウェットマスク層７１２が、ゲート電極層７１０上にプリントされる。別の実施形態において、標準のフォトリソグラフィー処理が、マスク層７１２を堆積及び形成するように利用される。あるいはまた、レーザ除去が、マスク層の代わりに使用される。例えば、直接書き込み法を使用して、レーザがゲート電極層７１０及び随意のゲート誘電性層７０８を選択的に除去するように焦点を合わせられ、マスク層が必要とされない。投影システムにおいて、パターン化されたガラスマスクが、ゲート電極層上に配置される。一般的にレーザが全体の領域に適用され、レーザが、ゲート電極層７１０と、レーザ光がガラスマスクを通過する場合に随意にゲート誘電性層７０８の下部とのいずれかを除去する。
【０１０９】
図２１のステップ６２０において、ゲート誘電性層７０８とゲート電極層７１０とが、図２９に示されるようにサブアッセンブリ又はトランジスタ組立体９４を形成するようにエッチングされる。これらのゲート誘電性層及びゲート電極層が、ウェットエッチング、エッチングペースト等の処理及び他の適宜なエッチング処理を使用してエッチングされる。一実施形態において、ゲート誘電性層７０８とゲート電極層７１０とが、ウェットエッチング処理を使用してエッチングされる。このステップによって、ゲート電極層７１０が
、トランジスタのソース電極及びドレイン電極として動作する領域と、ゲートとを自己整合するようなマスクとして動作する。
【０１１０】
ゲート誘電性層７０８とゲート電極層７１０とのうちの一つ又は両方がパターン化された層を形成するように選択的に堆積される場合、ステップ６２０が必要とされないことを理解されたい。
【０１１１】
図２１のステップ６２２において、Ｎ型ドーパント又はＰ型ドーパント等の少なくとも一つのドーパント材料７１４が、サブアッセンブリ９４の露出表面上に堆積され、図３０に示されるようにサブアッセンブリ９６を形成する。本発明の一実施形態において、このステップが、ＰＥＣＶＤによってホウ素又はリンの一以上の層をコーティングするブラケットによって達成される。別の実施形態において、ドーパント材料が、グラビア印刷、噴射システム（例えば、インクジェット）、スクリーン印刷、又はフレキソ印刷等の多様な印刷技術を利用することによって適用され、又はドーパント材料が、スプレー堆積される。一実施形態において、ドーパント材料は、他の手段によってプリント又は堆積され得るスピンオンドーパントである。一実施形態において、約５ミクロンの厚みのドーパント材料７１４の層が堆積され、より詳細には、この層は約１ミクロンの厚みであり、さらに詳細には、この層は約０．２ミクロンの厚みである。
【０１１２】
あるいはまた、図２１のステップ６２２において、スピンオンドーパント等のＮ型ドーパントが、少なくとも一つのトランジスタ上に堆積され、スピンオンドーパント等のＰ型ドーパントが、少なくとも一つの他のトランジスタ上に堆積され、図３０に例示されるようにサブアッセンブリ９６を形成する。より詳細には、図３０ａに例示されるように、ＣＭＯＳ回路を作るための手段として、複数のトランジスタ９４ａが、露出表面上に堆積されたＮ型ドーパントを有し、複数のトランジスタ９４ｂが、露出表面上に堆積されたＰ型ドーパントを有する。
【０１１３】
ドーパント材料７１４がステップ６２４においてレーザ処理され、結果としてトランジスタのソース領域、ドレイン領域及びゲート領域におけるシリコンの下部がドーピングされるが、チャネル領域はドーピングされない。これは、ソース７１５及びドレイン７１７を形成するために、レーザを使用してシリコン層７０４及びシリコン層７１０を溶融して、ドーパント材料７１４を膜内に注入することによって達成される。デバイスのチャネル領域７１９にドーパント材料が全く又は殆ど存在しないので、チャネル領域７１９でシリコンと直に接触せず、従ってドーパント材料がチャネル領域７１９内に拡散する可能性が非常に低くなる。あるいはまた、ＧＩＬＤ処理が、Ｓｉ領域を選択的にドープするように使用される。
【０１１４】
例示の実施形態において、リンがドーパント材料として使用され、約２００Ωのシート抵抗を得るために、約１×１０２１原子／ｃｍ２にドープアップされる。本発明の別の実施形態において、ホウ素がドーパント材料として使用され、約１２，０００Ωのシート抵抗を得るために約２×１０２０原子／ｃｍ２にドープアップされる。
【０１１５】
ドーパント材料が図２１のステップ６２６において取り除かれ、図３１におけるサブアッセンブリ９８を形成する。これは、例えば、水洗浄、適宜の化学物質を使用する湿式洗浄、ドーパントを蒸散させるために真空下での加熱ステップ又は真空システムにおいてガスを使用する洗浄等の適宜な手段によって行なわれる。ステップ６２２からステップ６２６までが完了すると、ゲートがチャネル領域７１９覆うので、結果として、ゲートがソース電極７１５とドレイン電極７１７とに自動的に位置合わせされる構造７１６が得られる。ウェブ上等のＴＦＴのマトリックスにおいて、ＴＦＴの全ての又は一部のみがドープされる。
【０１１６】
図２１のステップ６２８において、ソース、ドレイン及びゲートに対するコンタクトが、当業者に公知の適宜な材料を使用してプリントされる。多様な実施形態において、金、プラチナ、銀、ニッケル、チタン、コバルト、クロニウム、タングステン、アルミニウム、これらの材料の合金等の材料が、コンタクトを形成するように使用され得る。
【０１１７】
方法６００の特定の実施形態において、マトリックスにおける少なくとも一つのＴＦＴが、ＮＭＯＳ構造を作るためにＮ型にドープされ、少なくとも一つの他のＴＦＴが、ＰＭＯＳ構造を作るためにＰ型にドープされる。多様な実施形態において、レーザ処理ステップ６２４が実行される前に、Ｎ型といった第１型のドーパントが、ステップ６２２において、複数のサブアッセンブリに対して適用され、続いて、Ｐ型といった第２型のドーパントが、ステップ６２２において、分離された複数のサブアッセンブリに対して適用される。ドーピングステップ６２４が実行された後で、過剰なドーパントがステップ６２６において除去される。
【０１１８】
別の実施形態において、例えばＮ型といった第１型のドーパンドが複数のサブアッセンブリに対してステップ６２２に供され、続いて、レーザ処理ステップ６２４に移行する。例えばＰ型といった第２型のドーパンドが互いに分離している複数のサブアッセンブリに対してステップ６２２に供され、続いて、第２レーザ処理ステップ６２４に移行する。各レーザ処理ステップが終了した後に、または、両レーザ処理ステップが終了した後に、ステップ６２６において過剰なドーパンドが除去される。
【０１１９】
このような方法で、ＴＦＴ作製に関する方法６００によって、ＰＭＯＳ、ＮＭＯＳ、及びＣＭＯＳ構造を作るための、様々なドーパンドの型の応用及びドーピングの柔軟性が許容される。ドーピング工程の間にＨＦ処理のような随意の洗浄処理が行われても良い。
【０１２０】
さらに、随意の封止層で得られたトランジスタを保護するための、方法１００のステップ１１４に同様なステップで追加されてもよい。封止層は、コーティング処理、印刷処理、堆積処理、または、ラミネート処理を含む様々な処理を使用して堆積してもよい。ここで、コーティング処理とは、例えば、スロットダイ・コーティング、コーティング処理、カーテン・コーティング、スプレー・コーティング、及び、それに同様なものを含む。また、印刷処理とは、例えば、フレキソ印刷、スクリーン印刷、グラビア印刷、またはインクジェットのような噴射システムを含む。堆積処理とは、例えば、ＣＶＤ、ＰＶＤ、またはＰＥＣＶＤを含む。また、それらの処理の組み合わせであってもよく、トランジスタは複数の封止層を有していてもよい。一実施形態において、封止層が、例えば、ポリイミドのようなポリマー材料を有していてもよい。
【０１２１】
全てまたはいくつかの堆積処理の終了後に、または、最終的にトランジスタ構造が形成された後に、トランジスタのパフォーマンスを向上させるためにアニール処理を行うようにしてもよい。このアニールは、制御環境下においてまたは水素プラズマ等のプラズマの存在下において行われる熱アニールであり得る。
【０１２２】
トランジスタ要素のいずれかをプリントする、及び／または、エッチングまたはパターニング処理のいずれかにおけるマスク層をプリントする、上述のいずれかのプリント処理で使用されるプリント板は、「パターン化されたプリント板及びプリント電気素子の処理」という標題の米国特許出願第２００８／００９２３７７号公報に記載されるような以上の方法によって形成されたものであってもよい。このプリント板は、結果として、高品質の表面形態及び／または、プリントデザインのより厳密な許容範囲を得ることが出来る。さらに、上記したエッチング処理のいずれかにおいては、従来のフォトリソグラフィー技術を使用してもよい。
【０１２３】
上記した方法及び技術を遂行するシステムにおいては、当業者において予期される、いくつかの工具及びそれら工具の組み合わせを含んでいてもよい。
一実施形態において、図１０のステップ３０２〜３０６のいずれか、図２０のステップ５０２〜５０４のいずれか、または、図２１のステップ６０２〜６０４のいずれかは、少なくとも１つの堆積真空チャンバとレーザアニールチャンバとを備える一つのロータリードラムのような堆積システム（以下、システム１と称する）で実行される。例示的な実施形態として、ロータリードラムシステムは、第１堆積チャンバ、第２堆積チャンバ、及び、レーザアニールチャンバを備えている。第１堆積チャンバは、基板にバリア層をスパッタコーティングするためのチャンバである。第２堆積チャンバは、シリコン層をスパッタコーティングするためのチャンバである。レーザアニールチャンバは、シリコン層の領域を結晶化するためのチャンバである。
【０１２４】
別の実施形態において、図１０のステップ３０８、図２０のステップ５１４、または、図２１のステップ６１４は、ＨＦ洗浄ステーションのような、少なくとも１つの洗浄ステーションと、順次ゲート誘電性層を堆積するための堆積チャンバとを備える誘電体堆積システム（以下、システム２と称する）で実行される。
【０１２５】
別の実施形態において、図１０のステップ３１０、図２０のステップ５０６、または、図２１のステップ６０６は、マスク層プリンタシステム（以下、システム３と称する）を使用して実行される。例えば、そのようなマスク層プリンタシステムはインクジェットまたはグラビア印刷ステーションを備えていてもよい。別の例では、プリンタシステムは、マスク層材料内にピンホールの可能性を最小にするために連続する少なくとも２つのマスク層印刷ステーションを備えている。マスク層プリンタシステム内に、例えば、一つの印刷ステーションの後、または、マルチ印刷ステーションシステム内の複数の印刷ステーションの間及び後に、付随的な硬化ステーションが設置されていてもよい。
【０１２６】
別の実施形態において、図１０のステップ３１２，３１４、図２０のステップ５０８，５１０，及び／または５１８、または、ステップ６０８，６１０，及び／または６２０は、少なくとも１つのエッチングステーションとそれに続く随意のマスク層除去ステーションとを備えるエッチングシステム（以下、システム４と称する）で実行される。エッチングステーションはウェットエッチング、ドライエッチング、エッチング板、及びそれらの組み合わせたものを備えている。一例として、図１０のステップ３１２において上記した３ステップエッチング処理を行うための、ＨＦエッチングステーション、続いてＫＯＨエッチングステーション、続いて第２ＨＦエッチングステーションが配置され、該第２ＨＦエッチングステーションに続いて溶剤ベースのマスク層除去ステーションが配置されている。一以上の随意のリンスステーション及び／または一以上の随意のドライステーションがエッチングステーションとマスク層除去ステーションとの間及びその後に配置されていてもよい。
【０１２７】
別の実施形態において、図１０のステップ３１６、図２０のステップ５１６、または、図２１のステップ６１６はゲート電極プリンタシステム（以下、システム５と称する）を介して実行される。そのようなシステムは、例えば、インクジェットまたはグラビア印刷のような一つのプリントステーションと、それに続く一または一以上の処置ステーションとを備えていてもよい。さらに、システム３に同様のシステムが使用されてもよい。
【０１２８】
別の実施形態において、図２０のステップ５１８、または、図２１のステップ６２０、または、図２１のステップ６２０は、一つのステーションウェットバス（以下、システム６と称する）を使用して実行され、また、以下に記載するエッチング及びドーピングシステムを互いに組み合わせたものであってもよい。図１０のステップ３２０，３２２、図２
０のステップ５２２，５２４、または、図２１のステップ６２２，６２４は、ＨＦエッチングステーションのような第１エッチングステーションを有する、ＰＥＣＶＤステーションのようなドーパンド堆積ステーション、それに続く一または一以上のレーザドーピングステーションを有する、一つのエッチング・ドーピングシステム（以下、システム７と称する）に組み込まれていてもよい。
【０１２９】
別の実施形態において、図１０のステップ３２４、図２０のステップ５２６、または、図２１のステップ６２６は、随意のドライを備えた一つのステーションウェットバス（以下、システム８と称する）を使用して実行されてもよい。さらに、システム４に同様のシステムが使用されてもよい。
【０１３０】
別の実施形態において、図１０のステップ３２０〜３２４の繰り返し、図２０のステップ５２０〜５２６、または、図２１のステップ６２２〜６２６はシステム７自身内で、すなわち自身のシステムとして実行されてもよい。自身のシステムを備える利点としては、スループットの利点（ウェブベースの操作に関して、複数のパスを実行する必要がない）があるとともに、反対の型のドーパンドを使用する際のドーパンドの二次汚染を回避することができる。
【０１３１】
本発明の方法は、少なくともシステム１，２，３，４，７を有する一つの装置で実行されてもよい。
本発明は、前述した多くの欠点及び不利益に対処し解決する。本発明は、本質から逸脱することのない他の特定の形態で具体化されてもよい。従って、例示された実施形態は全ての点で例示であって制限されるものではない。
【特許請求の範囲】
【請求項１】
自己整合シリコン薄膜トランジスタを製造する方法において、
可撓性基板を提供することと、
前記可撓性基板上の少なくとも一部にバリア材料をパターニングすることと、
前記バリア材料上の少なくとも一部に少なくとも１つのシリコンアッセンブリを形成することと、
前記少なくとも１つのシリコンアッセンブリ上の少なくとも一部に、ゲート誘電体を形成するための誘電性材料を堆積することと、
前記誘電性材料上の少なくとも一部にゲート電極材料を堆積することと、
少なくとも１つのトランジスタアッセンブリを形成するために、前記ゲート電極材料及び前記誘電性材料を選択的にパターニングすることと、
少なくとも１つのトランジスタアッセンブリの領域を選択的にドーピングし、それによりソース及びドレインを形成することと、及び
自己整合シリコン薄膜トランジスタを形成するために過剰なドーピング材料を除去することと
を含むことを特徴とする方法。
【請求項２】
請求項１に記載の方法において、前記バリア材料は、化学気相堆積（ＣＶＤ）、プラズマエンハンストＣＶＤ（ＰＥＣＶＤ）、電子ビーム蒸着、スパッタ堆積、ＤＣスパッタ堆積、パルスＤＣスパッタ堆積、ＲＦスパッタ堆積、電子ビーム蒸着、液相堆積、印刷、及びそれらの組み合わせからなるグループから選択される低温度技術を使用して堆積されることを特徴とする方法。
【請求項３】
請求項２に記載の方法において、前記バリア材料は、フレキソ印刷、噴射システム、グラビア印刷、スクリーン印刷、及びそれらの組み合わせからなるグループから選択される印刷技術によって堆積されることを特徴とする方法。
【請求項４】
自己整合シリコン薄膜トランジスタにおいて、
可撓性基板と、
前記可撓性基板上の少なくとも一部にあるパターン化されたバリア層と、
前記バリア層上の少なくとも一部に形成されたシリコンアッセンブリであって、前記シリコンアッセンブリは第１ドーパンド材料を含む第１部分と、第１ドーパンド材料を含む第２部分と、前記第１部分と前記第２部分との間に位置する第３部分とを備え、前記第１部分はソースを形成し、前記第２部分はドレインを形成し、前記第３部分はチャネルを形成する、前記シリコンアッセンブリと、
前記ソースと前記ドレインとの間の前記チャネル上の少なくとも一部に形成されたゲート誘電体と、
前記ゲート誘電体上の少なくとも一部に形成されたゲート電極と
を備えていることを特徴とするシリコン薄膜トランジスタ。
【請求項５】
請求項４に記載のシリコン薄膜トランジスタにおいて、前記パターン化されたバリア層は、約１〜２０００ｎｍの厚さで形成されていることを特徴とするシリコン薄膜トランジスタ。
【請求項６】
請求項４に記載のシリコン薄膜トランジスタにおいて、前記パターン化されたバリア層はスピンオンガラスを備えていることを特徴とするシリコン薄膜トランジスタ。
【請求項７】
請求項４に記載のシリコン薄膜トランジスタにおいて、前記パターン化されたバリア層は前記可撓性基板上の一部にプリントによって堆積されていることを特徴とするシリコン
薄膜トランジスタ。
【請求項８】
請求項４に記載のシリコン薄膜トランジスタにおいて、前記ゲート電極は、金、プラチナ、銀、ニッケル、チタン、コバルト、クロム、タングステン、アルミニウム、シリコン、ドープされたシリコン、導電性ポリマー、これらの材料の合金、及びこれらの組み合わせからなるグループから選択される高伝導性金属を備えていることを特徴とするシリコン薄膜トランジスタ。
【請求項１】
自己整合シリコン薄膜トランジスタを製造する方法において、
可撓性基板を提供することと、
前記可撓性基板上の少なくとも一部にバリア材料をパターニングすることと、
前記バリア材料上の少なくとも一部に少なくとも１つのシリコンアッセンブリを形成することと、
前記少なくとも１つのシリコンアッセンブリ上の少なくとも一部に、ゲート誘電体を形成するための誘電性材料を堆積することと、
前記誘電性材料上の少なくとも一部にゲート電極材料を堆積することと、
少なくとも１つのトランジスタアッセンブリを形成するために、前記ゲート電極材料及び前記誘電性材料を選択的にパターニングすることと、
少なくとも１つのトランジスタアッセンブリの領域を選択的にドーピングし、それによりソース及びドレインを形成することと、及び
自己整合シリコン薄膜トランジスタを形成するために過剰なドーピング材料を除去することと
を含むことを特徴とする方法。
【請求項２】
請求項１に記載の方法において、前記バリア材料は、化学気相堆積（ＣＶＤ）、プラズマエンハンストＣＶＤ（ＰＥＣＶＤ）、電子ビーム蒸着、スパッタ堆積、ＤＣスパッタ堆積、パルスＤＣスパッタ堆積、ＲＦスパッタ堆積、電子ビーム蒸着、液相堆積、印刷、及びそれらの組み合わせからなるグループから選択される低温度技術を使用して堆積されることを特徴とする方法。
【請求項３】
請求項２に記載の方法において、前記バリア材料は、フレキソ印刷、噴射システム、グラビア印刷、スクリーン印刷、及びそれらの組み合わせからなるグループから選択される印刷技術によって堆積されることを特徴とする方法。
【請求項４】
自己整合シリコン薄膜トランジスタにおいて、
可撓性基板と、
前記可撓性基板上の少なくとも一部にあるパターン化されたバリア層と、
前記バリア層上の少なくとも一部に形成されたシリコンアッセンブリであって、前記シリコンアッセンブリは第１ドーパンド材料を含む第１部分と、第１ドーパンド材料を含む第２部分と、前記第１部分と前記第２部分との間に位置する第３部分とを備え、前記第１部分はソースを形成し、前記第２部分はドレインを形成し、前記第３部分はチャネルを形成する、前記シリコンアッセンブリと、
前記ソースと前記ドレインとの間の前記チャネル上の少なくとも一部に形成されたゲート誘電体と、
前記ゲート誘電体上の少なくとも一部に形成されたゲート電極と
を備えていることを特徴とするシリコン薄膜トランジスタ。
【請求項５】
請求項４に記載のシリコン薄膜トランジスタにおいて、前記パターン化されたバリア層は、約１〜２０００ｎｍの厚さで形成されていることを特徴とするシリコン薄膜トランジスタ。
【請求項６】
請求項４に記載のシリコン薄膜トランジスタにおいて、前記パターン化されたバリア層はスピンオンガラスを備えていることを特徴とするシリコン薄膜トランジスタ。
【請求項７】
請求項４に記載のシリコン薄膜トランジスタにおいて、前記パターン化されたバリア層は前記可撓性基板上の一部にプリントによって堆積されていることを特徴とするシリコン
薄膜トランジスタ。
【請求項８】
請求項４に記載のシリコン薄膜トランジスタにおいて、前記ゲート電極は、金、プラチナ、銀、ニッケル、チタン、コバルト、クロム、タングステン、アルミニウム、シリコン、ドープされたシリコン、導電性ポリマー、これらの材料の合金、及びこれらの組み合わせからなるグループから選択される高伝導性金属を備えていることを特徴とするシリコン薄膜トランジスタ。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１２Ａ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図１９Ａ】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３０Ａ】
【図３１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１２Ａ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図１９Ａ】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３０Ａ】
【図３１】
【公表番号】特表２０１１−５１１４４１（Ｐ２０１１−５１１４４１Ａ）
【公表日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２０１０−５４４４６４（Ｐ２０１０−５４４４６４）
【出願日】平成２１年１月２６日（２００９．１．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０３２００９
【国際公開番号】ＷＯ２００９／０９４６３９
【国際公開日】平成２１年７月３０日（２００９．７．３０）
【出願人】（５１０２０２０６４）ソリジー インコーポレイテッド (1)
【氏名又は名称原語表記】ＳＯＬＩＧＩＥ，ＩＮＣ．
【Ｆターム（参考）】
【公表日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年１月２６日（２００９．１．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０３２００９
【国際公開番号】ＷＯ２００９／０９４６３９
【国際公開日】平成２１年７月３０日（２００９．７．３０）
【出願人】（５１０２０２０６４）ソリジー インコーポレイテッド (1)
【氏名又は名称原語表記】ＳＯＬＩＧＩＥ，ＩＮＣ．
【Ｆターム（参考）】
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