【課題】消費電力を低減することが可能な新たな構造の半導体装置及びその駆動方法を提供する。
【解決手段】メモリセルは、容量素子と、第１のトランジスタと、第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有する。第１のトランジスタは、第２のトランジスタよりもスイッチング速度が速い。第１のトランジスタと第２のトランジスタと容量素子とは直列に電気的に接続されている。容量素子への電荷の蓄積、及び容量素子からの電荷の放出は、第１のトランジスタと第２のトランジスタの両方を介して行われる。こうして、半導体装置の消費電力を少なく、且つ情報の書き込み及び読み出し速度を高速化することができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも
制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワ
イドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジス
タのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわた
って情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込
みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミス
を防ぐことが可能である。 （もっと読む）

【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、容量素子と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、信号線及びワード線に接続された第２のトランジスタと、ワード線、に接続された容量素子とを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とが接続された、半導体装置。 （もっと読む）

【課題】酸化亜鉛に代表される酸化物半導体膜を用いて薄膜トランジスタを形成すること
で、作製プロセスを複雑化することなく、尚かつコストを抑えることができる半導体装置
及びその作製方法を提供することを目的とする。
【解決手段】基板上にゲート電極を形成し、ゲート電極を覆ってゲート絶縁膜を形成し、
ゲート絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上に第１の導電膜及び第２の
導電膜を形成する半導体装置であって、酸化物半導体膜は、チャネル形成領域において少
なくとも結晶化した領域を有する。 （もっと読む）

【課題】大きい仕事関数および高い電気伝導度を有する電極を具備した電子素子を提供する。
【解決手段】０．１Ｓ／ｃｍ以上の電気伝導度を有する導電性物質および低表面エネルギー物質を含み、第１面と、前記第１面に対向する第２面と、を有し、前記第２面の低表面エネルギー物質の濃度が、前記第１面の低表面エネルギー物質の濃度より高く、前記第２面の仕事関数が５．０ｅＶ以上であり、かつ前記第２面の電気伝導度が１Ｓ／ｃｍ以上である大きい仕事関数および高い電気伝導度を有する電極、を具備した電子素子である。 （もっと読む）

【課題】酸化亜鉛に代表される酸化物半導体膜を用いて薄膜トランジスタを形成すること
で、作製プロセスを複雑化することなく、尚かつコストを抑えることができる半導体装置
及びその作製方法を提供することを目的とする。
【解決手段】基板上にゲート電極を形成し、ゲート電極を覆ってゲート絶縁膜を形成し、
ゲート絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上に第１の導電膜及び第２の
導電膜を形成する半導体装置であって、酸化物半導体膜は、チャネル形成領域において少
なくとも結晶化した領域を有する。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート
電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第
２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジ
スタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトラ
ンジスタは酸化物半導体層を含んで構成された半導体装置である。 （もっと読む）

【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。 （もっと読む）

【課題】歪みチャネルを用いた場合のリーク電流を低減することができ、不良の発生を抑制して歩留まりの向上をはかる。
【解決手段】電界効果トランジスタであって、半導体基板１０上に垂直に形成され、且つ第１の領域が第２の領域よりも高く形成された半導体フィン３１と、第１の領域の両側面にゲート絶縁膜４０を介して設けられたゲート電極５０と、第２の領域に第１の領域の上端よりも低い位置まで設けられた、合金半導体からなるソース・ドレイン下地層６３，７３と、下地層６３，７３上に第１の領域の上部を挟むように設けられた、下地層６３，７３とは格子定数の異なるソース・ドレイン領域６０，７０とを備えている。チャネル領域には応力が付与され、下地層６３，７３は、空乏層が収まる厚さよりも厚く、熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されている。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ動作すると共に高耐圧及び高電流で動作可能な、半導体素子及び製造方法を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間され、窒化物半導体層３０にショットキー接合されるソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、ドレイン電極５０と離間されるように誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上部に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成し、ドレイン電極と該ソース電極との間にフローティングガードリングを設けることによって、ノーマリ−オフで動作する半導体素子を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間で窒化物半導体層３０にショットキー接合されたフローティングガードリング７５と、ドレイン電極５０とソース電極６０との間及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、誘電層４０上に形成され、一部が、誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】高耐圧及び高電流の動作が可能な半導体素子及びその製造方法を提案する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０の方向に突出した多数のパターン化された突起６１を備え、内部に窒化物半導体層３０にオーミック接合されるオーミックパターン６５を含むソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に、且つ、パターン化された突起６１を含んでソース電極６０上の少なくとも一部に亘って形成された誘電層４０と、一部が、誘電層４０を間に置いてソース電極６０のパターン化された突起６１部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極７０と、を含んでなる。 （もっと読む）

【課題】半導体素子、例えばＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフまたはエンハンスメントモード動作する半導体素子及び製造方法を提供する。
【解決手段】基板１０上に配設され、内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、該窒化物半導体層３０にオミック接合されたドレイン電極５０と、該ドレイン電極５０と離間して配設され、該窒化物半導体層３０にショットキー接合されたソース電極６０と、該ドレイン電極５０と該ソース電極６０との間の窒化物半導体層３０上及び該ソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、該ドレイン電極５０と離間して誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または
、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】絶縁層と、絶縁層中に埋め込まれたソース電極、およびドレイン電極と、絶
縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層と
、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、絶縁
層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根（ＲＭＳ）
粗さが１ｎｍ以下であり、絶縁層表面の一部とソース電極表面との高低差、および絶縁層
表面の一部とドレイン電極表面との高低差は、５ｎｍ以上の半導体装置である。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】シリコンエピタキシャル層の支えの喪失を防止した、局所ＳＯＩ構造の形成方法の提供。
【解決手段】ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４とシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４が積層された構造において、
それぞれ、Ｎウェル３１ＮＷ及びＰウェル３１ＰＷがＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４側に突き出る構造を形成し、ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４をエッチングにより除去する際に、支えとなるようにする。 （もっと読む）

【課題】薄い活性層を有する積層基板に形成される横型ＩＧＢＴの特性を改善する。
【解決手段】横型ＩＧＢＴ１は、ｐ型のコレクタ領域４６，４８とｐ型のコレクタウェル領域４４を備えている。コレクタウェル領域４４は、コレクタ領域４６，４８を取り囲んでコレクタ領域４６，４８に接している。コレクタウェル領域４４の不純物濃度は、コレクタ領域４６，４８の不純物濃度よりも薄い。 （もっと読む）

【課題】ＳＯＩ構造のＤＲＡＭの提供
【解決手段】
半導体基板１上に第１の絶縁膜２が設けられ、第１の絶縁膜２上に第２の絶縁膜３が選択的に設けられ、第２の絶縁膜３上より、第２の絶縁膜３が設けられていない領域上に延在して選択的に半導体層（６、７、８）が設けられ、半導体層の一部７の全周囲にゲート絶縁膜１４を介し、第１の絶縁膜２上に包囲構造のゲート電極１５が選択的に設けられ、ゲート電極１５に自己整合し、直下に空孔を有する半導体層の一部８及び残りの半導体層の一部６にソースドレイン領域（１０、１１、１２、１３）が設けられた構造のＭＩＳ電界効果トランジスタと、ソース領域１１上に電荷蓄積電極１７が設けられ、電荷蓄積電極１７の側面及び上部にはキャパシタ絶縁膜１９を介してセルプレート電極(対向電極)２０が設けられた構造のスタック型キャパシタとにより構成されたＤＲＡＭ。 （もっと読む）

【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】ゲート電極１４０は素子形成領域１０４に形成されている。サイドウォール層１６０は、ゲート電極１４０の側壁を覆っている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、及びゲート電極１４０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。ゲート電極１４０のうちコンタクト２１０と隣に位置する部分は、サイドウォール層１６０より低く形成されている。絶縁層２００は、ゲート電極１４０のうちコンタクト２１０と隣に位置する部分上かつ、サイドウォール層１６０同士の間に形成されている間隙に埋設される。 （もっと読む）