【課題】電子及び正孔の移動度を向上させたＳＯＩ構造のＣＭＯＳの提供
【解決手段】Ｓｉ基板１上にシリコン窒化膜２及びシリコン酸化膜３を介して、歪みＳｉ層６を挟み、左右にＳｉＧｅ層５を有する構造からなる第１のエピタキシャル半導体層及び歪みＧｅ層８を挟み、左右にＳｉＧｅ層７を有する構造からなる第２のエピタキシャル半導体層が島状に絶縁分離されて設けられ、歪みＳｉ層６には概略チャネル領域が形成され、ＳｉＧｅ層５には概略高濃度及び低濃度のソースドレイン領域（１０、１１、１２，１３）が形成された包囲型ゲート電極構造のＮチャネルのＭＩＳＦＥＴと、歪みＧｅ層８には概略チャネル領域が形成され、ＳｉＧｅ層７には概略高濃度のソースドレイン領域（１４、１５）が形成された包囲型ゲート電極構造のＰチャネルのＭＩＳＦＥＴとから構成したＣＭＯＳ。 （もっと読む）

【課題】短チャネルでもオフ特性の優れたトランジスタ等の半導体装置を提供する。
【解決手段】ソース１０２ａの周囲をエクステンション領域１０３ａおよびハロー領域１０５ａ、ドレイン１０２ｂの周囲をエクステンション領域１０３ｂおよびハロー領域１０５ｂで取り囲むように配置し、また、不純物濃度の低い基板１０１がソース１０２ａ、ドレイン１０２ｂと接しない構造とする。さらに、ゲート絶縁物１０９を介して高仕事関数電極１０４を設け、基板１０１の表面近傍にエクステンション領域１０３ａおよびエクステンション領域１０３ｂより侵入する電子を排除する。このような構造とすることにより、短チャネルでもチャネル領域の不純物濃度を低下させることができ、良好なトランジスタ特性を得ることができる。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。 （もっと読む）

【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】本発明は、優れた半導体特性を有する薄膜トランジスタ、及びその製造方法を提供する。
【解決手段】本発明の薄膜トランジスタは、ゲート電極、ゲート絶縁膜、半導体膜、ソース電極、及びドレイン電極を、基材上に有し、ゲート絶縁膜が、酸化ケイ素を含む層であり、かつゲート絶縁膜の表面の飛行時間型二次イオン質量分析から得られるポジティブイオンスペクトルにおいて、アルゴンとケイ素のピーク強度比（Ａｒ／Ｓｉ）が２．３×１０^−５以上である。また、薄膜トランジスタを製造する本発明の方法は、１．００×１０^−３Ｔｏｒｒ以下の圧力のアルゴン雰囲気における酸化ケイ素のスパッタリングによって、前記ゲート絶縁膜を堆積させることを含む。 （もっと読む）

【課題】従来のゲートラスト法の問題点を解決し、さらなる微細化に対応できるゲート構造を実現する。
【解決手段】半導体領域１０１上から、ダミーゲート構造を除去してリセス１０７ａを形成した後、リセス１０７ａの底部の半導体領域１０１の表面上に界面層１０８を形成する。次に、界面層１０８上及びリセス１０７ａの側壁上に高誘電率絶縁膜１０９を形成すした後、リセス１０７ａ内部の高誘電率絶縁膜１０９上に、ゲート電極の少なくとも一部となる金属含有膜１１０を形成する。界面層１０８上に形成されている部分の高誘電率絶縁膜１０９の厚さは、リセス１０７ａの側壁上に形成されている部分の高誘電率絶縁膜１０９の厚さよりも厚い。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】柔軟性及び耐久性に優れ、素子特性が優れ、しかも大面積化が容易なボトムゲート・ボトムコンタクト構造の有機薄膜トランジスタを提供すること。
【解決手段】第１導電層及び第２導電層からなるソース・ドレイン電極を有するボトムゲート・ボトムコンタクト構造の有機薄膜トランジスタであって、第１導電層は、酸化タングステン、酸化銀、酸化銅、酸化亜鉛、銀塩、銀及び銅からなる群から選ばれる１種以上の材料を含み、該第２導電層は、Ａｇ、Ａｌ、Ａｕ、Ｃｄ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｍｇ、Ｍｏ、Ｎｉ、Ｐｂ、Ｐｄ、Ｐｔ、Ｓｎ、Ｔａ、Ｔｉ、Ｖ、Ｗ、Ｚｎ、Ｚｒ、及びこれらの金属のいずれかを含む合金からなる群から選ばれる１種以上の材料を含む、有機薄膜トランジスタ。 （もっと読む）

【課題】トランジスタ特性が優れ、しかも大面積化が容易なボトムゲート・ボトムコンタクト構造の有機薄膜トランジスタ、及びその製造方法を提供すること。
【解決手段】第１導電層及び第２導電層からなるソース・ドレイン電極を有するボトムゲート・ボトムコンタクト構造の有機薄膜トランジスタであって、該第１導電層は、塗布法を用いて形成されたものであり、該第１導電層の端部は該第２導電層の端部と比較して電極ブロックの内側に位置している有機薄膜トランジスタ。 （もっと読む）

【課題】溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタにおいて、所望する動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部ＳＩＯを、溝型素子分離膜６Ｌ，６Ｓと、溝型素子分離膜６Ｌ，６Ｓの上面に形成されたシリコン膜またはシリコン酸化膜からなる厚さ１０〜２０ｎｍの拡散防止膜２０と、拡散防止膜２０の上面に形成された厚さ０．５〜２ｎｍのシリコン酸化膜２１Ｌ，２１Ｓとから構成し、拡散防止膜２０の組成をＳｉＯｘ（０≦ｘ＜２）とし、溝型素子分離膜６Ｌ，６Ｓおよびシリコン酸化膜２１Ｌ，２１Ｓの組成をＳｉＯ_２とする。 （もっと読む）

【課題】電界効果型トランジスタのLSI製造後にしきい電圧の制御が可能で、かつ、回路面積を増大させず、かつ信頼性に優れるという特徴を有する技術を提供する。
【解決手段】シリコン半導体支持基板1の上面に設けられた積層膜（3nm以上4nm以下の第１のシリコン酸化膜2／0.3nm以上2nm以下のシリコン窒化膜3／5nm以上10nm以下の第２のシリコン酸化膜4／3nm以上20nm以下の膜厚）を有するSOI層5と、上記構造に所定の間隔を介して互いに対向して設けられたソース・ドレイン拡散層6と、当該ソース拡散層とドレイン拡散層の間の上記半導体基板の表面上に形成されたゲート絶縁膜7と、上記ゲート絶縁膜の上に形成されたゲート電極8を具備してなる電界効果型半導体装置において、シリコン支持基板1から電圧を印加することにより、直接トンネル効果によって電荷をシリコン窒化膜3に一定時間保持してしきい電圧を調整する。 （もっと読む）

【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）

【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】電気特性の変動が少なく、信頼性の高いトランジスタを提供する。また、電気特性の変動が少なく、信頼性の高いトランジスタを、生産性高く作製する。また、経年変化の少ない表示装置を提供する。
【解決手段】逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜と、ソース領域及びドレイン領域として機能する不純物半導体膜との間に、微結晶半導体領域及び一対の非晶質半導体領域を有する半導体積層体を有し、微結晶半導体領域は、ゲート絶縁膜側の窒素濃度が少なく、非晶質半導体に接する領域の窒素濃度が高く、且つ非晶質半導体との界面が凹凸状である。 （もっと読む）

【課題】優れた結晶性を有する酸化物半導体膜を作製する。
【解決手段】酸化物半導体の膜を形成するに際し、基板を第１の温度以上第２の温度未満に加熱しつつ、基板の、典型的な長さが１ｎｍ乃至１μｍの部分だけ、第２の温度以上の温度に加熱する。ここで、第１の温度とは、何らかの刺激があれば結晶化する温度であり、第２の温度とは、刺激がなくとも自発的に結晶化する温度である。また、典型的な長さとは、その部分の面積を円周率で除したものの平方根である。 （もっと読む）

【課題】本発明は、ＳＯＩにおいて適したゲッタリング方法を適用して得られる半導体装置を提供する。
【解決手段】埋め込み酸化膜と、埋め込み酸化膜上に表面シリコン層を有するＳＯＩ構造を有する半導体装置において、埋め込み酸化膜上に、表面シリコン層を活性層として有するトランジスタと、素子分離絶縁膜を有し、素子分離絶縁膜上に容量が形成されており、素子分離絶縁膜に希ガス元素又は金属元素が含まれていることを特徴とする半導体装置とする。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＲＸスルートランジスタ群ＴＨ（ＲＸ）は、互いに直列に接続されたＭＩＳＦＥＴＱ１〜Ｑ５において、それぞれのＭＩＳＦＥＴのボディ領域と、隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域とを、それぞれ、ダイオード（整流素子）を介して接続する。そして、特に、ｎチャネル型ＭＩＳＦＥＴの場合、ＭＩＳＦＥＴのボディ領域から隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域へ向う向きが順方向となるようにダイオードを接続する。 （もっと読む）

【課題】 製造工程を単純化すると同時に、良好な画質を確保できる薄膜トランジスタ表示板を提供することである。また、本発明の他の目的は、画素の開口率を向上することができる薄膜トランジスタ表示板を提供することである。
【解決手段】 本発明の実施形態による薄膜トランジスタ表示板は、基板上に形成されているゲート線と、ゲート線上に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されている第１半導体と、少なくとも一部分の第１半導体上に形成されているデータ線及びドレイン電極と、ゲート絶縁膜上に形成されている蓄積導電体と、データ線、ドレイン電極及び蓄積導電体上に形成されている第１保護膜と、第１保護膜上に形成され、蓄積導電体上に位置した開口部を有する第２保護膜と、第２保護膜上に形成され、ドレイン電極に接続され、開口部で蓄積導電体と重なる画素電極とを備えることを特徴とする薄膜トランジスタ表示板。 （もっと読む）