【課題】プレーナ型自己整合ダブルゲートトランジスタを既知の簡単かつコスト効率のよい製造方法で提供する。
【解決手段】ＳＯＩ基板上に活性領域を規定する工程と、上記ＳＯＩ基板上に第１ゲート領域２０６を形成する工程と、上記活性領域の中にシリコンゲルマニウムからなるソース／ドレイン領域を形成する工程と、上記ＳＯＩ基板のケイ素層からチャネル領域２０３を形成する工程と、上記ＳＯＩ基板と、ソース／ドレイン領域と、第１ゲート領域２０６との上に、平面を有する層３１１を形成する工程と、上記の平面に酸化ケイ素４１３が形成されたウェハーを結合する工程と、第１ゲート領域２０６と向かい合う第２ゲート領域５１７を形成する工程とを有する。 （もっと読む）

【課題】歪みシリコンをもつＰ型ＭＯＳＦＥＴの構造及びこれを製造する方法を提供する。
【解決手段】Ｐ型ＭＯＳＦＥＴは、ゲート１１０を絶縁体で封止し、ゲルマニウム含有層を側壁１０５の外側に成層させ、次いで、アニーリング又は酸化により、ゲルマニウムを絶縁体上シリコン層又はバルクシリコンの中に拡散させて、勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン４０及び／又は延長部（ｇｅＳｉＧｅ−ＳＤＥ）を形成する。ＳＯＩデバイスにおいては、ｇｅＳｉＧｅ−ＳＤＥは、水平方向の（ゲート誘電面に対して平行な）圧縮応力と、垂直方向の（該ゲート誘電面に対して直角の）引張り応力とをＰＭＯＳＦＥＴのチャネルに生成し、これによって、ＰＭＯＳＦＥＴ性能を向上させる構造を形成する。 （もっと読む）

【課題】 チャネルに応力が印加されるMOSトランジスタの特性のばらつきを防ぐことができる半導体装置とその製造方法を提供すること、及び、MOSトランジスタのチャネルにおけるキャリア分布を直接測定することができる半導体装置の評価方法を提供すること。
【解決手段】 シリコン（半導体）基板１０と、シリコン基板１０の上に順に形成されたゲート絶縁膜１３及びゲート電極１４ｃと、ゲート電極１４ｃの横のシリコン基板１０のリセス（穴）１０ａ、１０ｂに形成されたソース/ドレイン材料層１８ａ、１８ｂと、を有し、リセス１０ａ、１０ｂのゲート電極１４ｃ寄りの側面１０ｃ、１０ｄが、シリコン基板１０の少なくとも一つの結晶面で構成されることを特徴とする半導体装置による。 （もっと読む）

【課題】ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた半導体装置の製造方法を提供する。
【解決手段】ｐ−ＭＯＳ領域３０ａのソース／ドレイン領域にＳｉＧｅ膜からなる圧縮応力印加部２０を形成し、その後にｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂに不純物注入を行い、浅い接合領域２２ａ、２２ｂおよび深い接合領域２３ａ、２３ｂを形成する。ＳｉＧｅ膜を形成する際の加熱により浅い接合領域２２ａ、２２ｂの不純物がゲート絶縁膜１５の直下に拡散することを防止し、短チャネル効果を防止すると共に、ｐ−ＭＯＳトランジスタ１３ａのチャネル領域の正孔移動度を高め、ｎ−ＭＯＳトランジスタ１３ｂの動作速度との均衡により、相補型の半導体装置１０の総合的な動作速度を高める。 （もっと読む）

ＭＯＳＦＥＴのゲートまたはＭＯＳＦＥＴのソースまたはドレイン領域は、シリコンゲルマニウムまたは多結晶シリコンゲルマニウムを含む。好ましくはニッケルシリサイドのモノシリサイドフェーズを含むニッケルゲルマノシリサイド（６２、６４）を形成すべく、ニッケルでのシリサイデーションを実行する。
ニッケルモノシリサイドによって呈される優れたシート抵抗を実質的に保持する一方、シリサイド中にゲルマニウムを含むことは、モノシリサイドフェーズが形成され得るより温度領域をより広くする。その結果、ニッケルゲルマノシリサイドは、後続のプロセスの間、ニッケルモノシリサイドよりも、より高い温度に耐えることができる。しかしながら、ニッケルモノシリサイドとほぼ同一のシート抵抗および他の有益な特性を提供する。
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【課題】 より高精細なパターンの形成が可能な、液滴吐出法を用いた半導体装置の作製方法の提供を課題とする。
【解決手段】 パターンが形成されたモールドを絶縁膜に押し付けた状態で絶縁膜の硬化を行なった後、モールドを取り外すことで、絶縁膜に凹部を形成し、導電材料を有する液滴を吐出することにより、凹部に導電膜を形成し、導電膜を覆うようにゲート絶縁膜を形成し、ゲート絶縁膜上に島状の半導体膜を形成することを特徴とする半導体装置の作製方法。 （もっと読む）

【課題】 基板にダメージを与えることなく酸化亜鉛等の膜を形成することができる膜形成方法等を提供する。
【解決手段】 成膜室１２４内で、対向して配置され、少なくともその一方が高純度の亜鉛からなる一組のターゲットＡ，Ｂに、ＤＣ電圧を印加し、両ターゲットＡ，Ｂ間に発生させたプラズマによりスパッタリングする。スパッタリングされたターゲットＡ，ＢのＺｎ粒子を、酸素ガスと反応させつつ、対向するターゲットの軸方向からずらされて配置された基板上に堆積し、該基板表面にＺｎＯ膜を形成する。 （もっと読む）

本発明は、基板、ソース電極、ドレイン電極、ゲート電極、および有機半導体材料を含む有機電界効果トランジスタに関するものである。このとき、誘電体層（ゲート誘電体）が、ゲート電極と半導体材料との間に配置されている。上記誘電体層は、アンカー基、リンカー基、頭部基、および脂肪族基を含んだ有機化合物の自己組織化単分子層からなる。アンカー基、リンカー基、頭部基、および脂肪族基は、この順にて互いに結合されている。
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本発明は、複数のスラブを含むメサ型活性領域を有する半導体素子及びその製造方法を提供する。相互連結されている第１活性領域及び第２活性領域を備え、第１活性領域は基板上にライン・アンド・スペースパターン状に形成され、相互逆方向である第１側面、第２側面及び上面をそれぞれ有する複数のスラブから構成され、第２活性領域は第１活性領域とは同じであるか、または異なる物質からなり、複数のスラブを相互連結させるように、基板上でスラブの少なくとも一端部に接して延びている半導体素子である。該半導体素子を製造するために、まず、ライン・アンド・スペースパターン状の第１活性領域を基板上に形成した後、第２活性領域を形成する。
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例示的実施形態はＦｉｎＦＥＴチャネル構造の形成法に関する。当該方法において、絶縁層（１３０）上に化合物半導体層（１４０）を提供し、化合物半導体層（１４０）上にトレンチ（１４２）を提供し、かつ、化合物半導体層（１４０）上およびトレンチ（１４２）内に歪み半導体層（１４４）を提供する。該方法において、さらに、化合物半導体層（１４０）上から歪み半導体層（１４４）を除去し、その結果、トレンチ（１４２）内に歪み半導体層（１４４）を残し、化合物半導体層（１４０）を除去して、歪み半導体層（１４４）を残し、かつ、フィン形のチャネル領域（１５２）を形成する。
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フィン（２０５）を形成するステップと、このフィン（２０５）の第１端部に隣接するソース領域（２１０）、フィン（２０５）の第２端部に隣接するドレイン領域（２１５）を形成するステップとを含む、フィン電界効果トランジスタを形成する方法である。この方法は、フィン（２０５）上にダミーゲート（５０５）を形成するステップと、このダミーゲート（５０５）の周りに絶縁層（６０５）を形成するステップをさらに含んでいる。この方法はまた、絶縁層（６０５）中にトレンチ（７０５）を形成するように、ダミーゲート（５０５）を除去するステップと、トレンチ（７０５）中に金属ゲート（９０５）を形成するステップと、を含んでいる。
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フィン（２０５）を形成するステップと、このフィン（２０５）の一端上にソース領域（２１０）、このフィン（２０５）の他端上にドレイン領域（２１５）を形成するステップとを含む、フィン電界効果トランジスタを形成する方法である。この方法は、フィン（２０５）上に、第１パターンで、第１半導体材料のダミーゲート（５０５）を形成するステップと、このダミーゲート（５０５）の周りに絶縁層（６０５）を形成するステップをさらに含んでいる。この方法はまた、第１パターンに対応する絶縁層（６０５）中にトレンチ（７０５）を残すように、第１半導体材料を除去するステップと、トレンチ（７０５）内に露出したフィン（２０５）の部分を細型化するするステップと、トレンチ（７０５）内に金属ゲート（１００５）を形成するステップと、を含んでいる。
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ヘテロ接合を有する半導体デバイス。このデバイスは、基板と少なくとも１つのナノ構造とを備える。この基板とナノ構造とは、異なる材料から成る。この基板は、例えばＩＶ族半導体材料から成ることがあるのに対して、このナノ構造は、ＩＩＩ−Ｖ族半導体材料から成ることもある。このナノ構造は、この基板によって支持され、この基板とエピタキシャルな関係にある。ナノ構造は、ゲートアラウンドトランジスタデバイスなどの電子デバイスの機能コンポーネントになる可能性がある。ゲートアラウンドトランジスタの一実施形態においては、ナノワイヤ（５１）が、基板（５０）によって支持され、この基板はドレインであり、このナノワイヤは電流チャネルであり、上部金属コンタクト（５９）はソースである。薄いゲート絶縁膜（５４）が、このナノワイヤとこのゲート電極（５５Ａ、５５Ｂ）とを絶縁している。
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【課題】 半導体デバイスおよび半導体デバイスの製造方法を提供する。
【解決手段】 半導体デバイスはｐＦＥＴおよびｎＦＥＴのためのチャネルを含む。ＳｉＧｅ層はｐＦＥＴチャネルのソースおよびドレイン領域に選択的に成長され、Ｓｉ：Ｃ層はｎＦＥＴチャネルのソースおよびドレイン領域に選択的に成長される。ＳｉＧｅ層およびＳｉ：Ｃ層は、下に位置するＳｉ層の格子ネットワークに一致して応力成分を生成する。１つの実施形態では、これによって、ｐＦＥＴチャネルでは圧縮成分が引き起こされ、ｎＦＥＴでは引張成分が引き起こされる。 （もっと読む）

一実施形態においては、基板上にシリコン膜又はシリコンゲルマニウム膜を堆積させる方法であって、プロセスチャンバ内に基板を配置するステップと、基板表面を約６００℃〜９００℃の範囲の温度に、プロセスチャンバ内の圧力を約１３Ｐａ（０.１トール）〜約２７ｋＰａ（２００トール）の範囲に維持しつつ、加熱するステップと、を含む前記が提供される。堆積ガスは、プロセスチャンバに供給され、ＳｉＨ_４、任意のゲルマニウム源ガス、エッチング剤、キャリヤガス、任意に少なくとも１つのドーパントガスを含んでいる。シリコン膜又はシリコンゲルマニウム膜は、基板上に選択的且つエピタキシャル的に成長する。一実施形態は、シリコン含有膜とキャリヤガスとして不活性ガスを堆積させる方法を含んでいる。方法は、また、選択的シリコンゲルマニウムエピタキシャル膜を用いる電子デバイスの製造を含んでいる。 （もっと読む）

分離構造を有する半導体デバイス（１０）を形成するための方法が漏れ電流を低減する。チャネル分離構造（３２、３０、３４）がチャネル構造の中の漏れ電流を低減する。さらに、電流電極領域の下に電流電極誘電体分離構造（３６）が形成され、電流電極（４０）間の漏れを防ぐ。
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電界効果トランジスタは、ソース電極と、ドレイン電極と、ゲート電極と、無機半導体の結晶または多結晶の層と、誘電体層とを含む。無機半導体の層は、物理的にソース電極からドレイン電極まで延びる活性チャネル部分を有する。無機半導体は、層内の結合力が共有結合および／またはイオン結合である２次元の層の積み重ねを有する。互いに隣接する層のそれぞれが、共有結合およびイオン結合の力よりかなり弱い力によって互いに結合される。誘電体層は、ゲート電極と無機半導体材料の層の間に介在する。ゲート電極は、無機半導体の層の活性チャネル部分の導電率を制御するように構成される。

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【課題】減少されたゲート高さを有する集積回路トランジスタを形成する方法およびシステムを開示すること。
【解決手段】本方法は、基板、基板の上のゲート導体（１３）、およびゲート導体（１３）の上の少なくとも１つの犠牲層（１４〜１６）を有する積層構造を形成する。このプロセスは、積層構造を基板から延びる少なくとも１つのゲート・スタックにパターン形成し、ゲート・スタックに隣接してスペーサ（６０）を形成し、ゲート・スタックに隣接してソースおよびドレイン領域（７１）を形成するようにスペーサで保護されていない基板の領域にドーピングし、そして、スペーサ（６０）および犠牲層（１４〜１６）を除去する。 （もっと読む）