細型化されたボディを有する、狭いボディのダマシン・トライゲートＦｉｎＦＥＴ
フィン（２０５）を形成するステップと、このフィン（２０５）の一端上にソース領域（２１０）、このフィン（２０５）の他端上にドレイン領域（２１５）を形成するステップとを含む、フィン電界効果トランジスタを形成する方法である。この方法は、フィン（２０５）上に、第１パターンで、第１半導体材料のダミーゲート（５０５）を形成するステップと、このダミーゲート（５０５）の周りに絶縁層（６０５）を形成するステップをさらに含んでいる。この方法はまた、第１パターンに対応する絶縁層（６０５）中にトレンチ（７０５）を残すように、第１半導体材料を除去するステップと、トレンチ（７０５）内に露出したフィン（２０５）の部分を細型化するするステップと、トレンチ（７０５）内に金属ゲート（１００５）を形成するステップと、を含んでいる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ、より詳しくは、電界効果トランジスタ（ＦｉｎＦＥＴ）に関する。
【背景技術】
【０００２】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の増加を要求する。構造的要素を１００ｎｍ未満に減少させることは、従来の方法の限界に挑むこととなる。
【０００３】
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【０００４】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。
このダブルゲートＭＯＳＦＥＴでは、短チャネル効果をコントロールするのに２つのゲートが使用される。
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【０００５】
本発明の実施形態は、例えばダマシンプロセスを使用して形成される、狭いボディのトライゲートＦｉｎＦＥＴを提供する。トライゲートＦｉｎＦＥＴは、ダブルゲートおよびシングルゲートのデバイスよりも短チャネルを制御することができ、ダブルゲートＦｉｎＦＥＴよりも、同じ領域における駆動電流が高い。
フィンチャネルを局所的に細型化すること（thinning）は、短チャネル効果を制御したままで、ソース／ドレイン間の直列抵抗を最小にする。
本発明によるダマシンプロセスで形成される金属トライゲートは、ゲート抵抗を低下させ、かつ、ポリシリコン空乏効果（poly depletion effect）をなくすのに使用することができる。
【０００６】
本発明のさらなる利点および他の構造は、以下の詳細な説明で記載される。そしてその一部は、以下の検討に基づいて当業者に明白になるであろう。または本発明を実行することによって認識することができる。本発明の効果および構造は、添付した請求項で特に指摘されるように理解され、達成される。
【０００７】
本発明によれば、上述およびその他の利点の一部は、フィンを形成するステップと、このフィンの一端上にソース領域、他端上にドレイン領域を形成するステップとを含む、フィン電界効果トランジスタを形成する方法によって達成される。
この方法は、フィン上の第１パターンで、第１結晶質でダミーゲートを形成するステップと、このダミーゲートの周りに絶縁層を形成するステップをさらに含んでいる。
この方法はまた、第１パターンに対応する絶縁層中にトレンチを残すように、第１結晶質を除去するステップと、トレンチ内に露出したフィンの部分を細型化するするステップと、トレンチ内に金属ゲートを形成するステップと、を含んでいる。
【０００８】
本発明の他の態様によれば、トライゲートフィン電界効果トランジスタが提供される。このトライゲートフィン電界効果トランジスタは、複数の表面を含んでおり、かつ、その各端部に隣接して形成されるソース領域およびドレイン領域を有するフィンを含んでいる。このトライゲートフィン電界効果トランジスタはさらに、複数の表面のうち３つの表面上に形成された金属ゲートを含んでおり、フィンは、ゲートが形成される前に、局所的に細型化されている。
【０００９】
本発明の他の利点および構成は、以下の詳細な説明から、当業者に容易に明白になるであろう。図示および記載した実施形態は、本発明を実行するために熟考された最良のモードの例として、記載されている。本発明は、この発明内のすべての様々な明白な点における修正例ができる。このように、図面は、本来例示的なものであって、制限的なものではないとみなされる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
【発明を実施するための最良の形態】
【００１０】
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一または類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１１】
本発明の実施形態は、狭いボディのトライゲートＦｉｎＦＥＴを形成するための例示的なダマシンプロセスを提供する。この例示的なダマシンプロセスにおいては、ダミーゲートは、フィン上に形成されており、例えばポリシリコンのような結晶質の層から形成することができる。
その後、ダミーゲートの周辺と、ＦｉｎＦＥＴフィン、ソースおよびドレイン領域上とに、絶縁層を形成する。その後、ソース／ドレイン領域間の直列抵抗を減少させるべく、ゲートトレンチ内のＦｉｎＦＥＴフィンの露出部分を局所的に細型化する。その後、ダマシンプロセスを完了すべく、フィンの３つの表面と接続する金属ゲートを、形成したゲートトレンチ中に形成することができる。
【００１２】
図１は、本発明の実施形態に従って形成された、シリコン・オン・インシュレータ（ＳＯＩ）ウェーハ１００の断面図である。
本発明の実施形態のＳＯＩウェーハ１００は、基板１１５上に形成される埋込酸化膜１１０を含み得る。埋込酸化膜１１０上にさらにフィン・チャネル層１０５を形成することができる。フィン・チャネル層１０５の厚さは、例えば約５００Åから約２０００Åとすることができ、埋込酸化膜１１０の厚さは、例えば約１０００Åから約３０００Åとすることができる。
フィン・チャネル層１０５および基板１１５は、ゲルマニウムのような他の半導体材料を使用してもよいが、例えばシリコンを含んでいてもよい。
【００１３】
図２Ａおよび図２Ｄに示すように、バーティカルフィン２０５は、フィン・チャネル層１０５から形成することができる。フィン２０５は、例えば１０〜１００ｎｍにわたる幅（ｗ）となるように形成することができる。フィン２０５は、既存のフォトリソグラフィ技術やエッチングプロセスを含んだ従来のプロセスを使用して形成することができるが、これに限られない。
【００１４】
図２Ｂおよび２Ｃに示すように、フィン２０５の形成に続いて、フィン２０５の各端部に隣接してソース２１０およびドレイン２１５領域が形成され得る。
ソース２１０およびドレイン２１５領域は、例えば、フィン２０５上に半導体材料層をたい積することによって形成することができる。このソース２１０およびドレイン２１５領域は、例えば、既存のフォトリソグラフィおよびエッチングプロセスを使用して半導体材料層から形成され得る。しかしながら、ソース２１０およびドレイン２１５領域を形成するため、他の既存の技術が利用可能であることが、当業者であれば認識されよう。
ソース２１０およびドレイン２１５領域は、例えば、シリコン、ゲルマニウム、またはシリコンゲルマニウム（Si-Ge）のような材料を含み得る。ある実施形態の一例においては、例えば、ｘは約0.7である、SixGe(1-x)を使用することができる。
その後、図２Ｄに示すように、フィン２０５、ソース２１０、およびドレイン２１５の上面に、キャップ２２０が形成され得る。
キャップ２２０は、例えば酸化シリコンのような酸化物を含んでいてよく、例えば、約１５０Åから約７００Åの厚さにすることができる。
【００１５】
ソース２１０およびドレイン２１５領域を形成した後、図３Ａに示すように、フィン２０５、ソース２１０（図示しない）およびドレイン２１５（図示しない）上に、犠牲酸化層３０５を形成することができる。犠牲酸化層３０５は、既存の適切なプロセスを使用して、フィン２０５、ソース２１０およびドレイン２１５上に形成することができる。例示的な実施形態のいくつかにおいては、犠牲酸化層３０５は、例えば、フィン２０５、ソース２１０及びドレイン２１５上に熱成長させることができる。
フィン２０５の側壁から損傷部を除去すべく、図３Ｂに示すように、キャップ２２０および犠牲酸化層３０５は、例えば従来のエッチングプロセスのような従来のプロセスを使用して除去することができる。
【００１６】
図４Ａに示すように、従来のプロセスを使用して、フィン２０５、ソース２１０およびドレイン２１５上にダミー酸化膜４０５が形成される。
ダミー酸化膜４０５は、例えば、フィン２０５、ソース２１０およびドレイン２１５上に熱成長させることができる。ダミー酸化膜４０５は、例えばシリコン酸化物のような酸化物を含んでいてよく、例えば約５０Åから約１５０Åの厚みとすることができる。
さらに図４Ｂに示すように、フィン２０５、ソース２１０およびドレイン２１５上にポリシリコン層４１０を形成することができる。このポリシリコン層４１０の厚みは、例えば約７００Åから約２０００Åの厚みとすることができる。
ポリシリコン層４１０は、続いて行われるゲートリソグラフィを改善するために平坦な表面にするように、例えば化学的機械的研磨（ＣＭＰ）を使用して研磨される。
図５Ａおよび図５Ｂに示すように、従来のパターニングおよびエッチングプロセスのような従来のプロセスを使用して、ダミーゲート５０５は、ポリシリコン層４１０に定義される。
【００１７】
図６に示すように、例えば従来のたい積技術を使用して、ダミーゲート５０５上に絶縁層６０５を形成する。絶縁層６０５は、例えば、テトラエチルオルトシリケート（ＴＥＯＳ；TetraEthylOrthSilicate）を含んでいてよい。絶縁層６０５は、例えば約１０００Åから約２５００Åの厚みとすることができる。
図６に示すように、絶縁層６０５はその後、ダミーゲート５０５の上面を露出させるべく、例えば化学的機械的研磨（ＣＭＰ）を使用して研磨される。
【００１８】
その後、図７に示すように、ゲートトレンチ７０５を残すように、ダミーゲート５０５およびダミー酸化膜４０５を除去することができる。例えば従来のエッチングプロセスを使用して、ダミーゲート５０５およびダミー酸化膜４０５を除去してよい。
図８に示すように、局所的に細型化されたフィン領域８０５を形成するように、ゲートトレンチ７０５内に露出したフィン・チャネルの部分を細型化することができる。例えばフィン・チャネルの選択エッチングによって、ゲートトレンチ７０５内に露出したフィン・チャネルの部分を細型化してよい。
その後、図９に示すように、ゲート絶縁膜９１０をゲートトレンチ７０５中に形成することができる。ゲート絶縁膜９１０は、従来のプロセスを使用して、熱成長またはたい積することができる。
ゲート絶縁膜９１０は、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A12O3、HFSiO (x)、ZnS、MgF2、または他の高誘電率（high-k）の誘電材料を含み得る。
【００１９】
図１０Ａ、図１０Ｂ、および図１０Ｃに示すように、ゲート絶縁膜９１０上のゲートトレンチ７０５中に、金属ゲート１００５を形成する。
金属ゲート１００５は、例えば従来の金属たい積プロセスを使用して、ゲートトレンチ７０５中に形成され、絶縁層６０５の上面まで研磨される。
金属ゲート１００５は、例えばTaNまたはTiNのような金属材料を含んでいてよいが、他の材料を使用することもできる。
図１０Ｃに示すように、生成された金属ゲート１００５はフィン２０５の３つの側面に配置され、したがって、トライゲートＦｉｎＦＥＴが製造される。
本発明の実施形態によるトライゲートＦｉｎＦＥＴは、ダブルゲートやシングルゲート・デバイスよりも、短チャネルをより制御することができる。トライゲートＦｉｎＦＥＴは、同じ領域における駆動電流が、ダブルゲートＦｉｎＦＥＴよりも高い。トライゲートＦｉｎＦＥＴの金属ゲート９０５はまた、ポリシリコン空乏効果およびゲート抵抗を低下させる。
【００２０】
［例示的な、異なる濃度でドープされた（differentially doped）モリブデンＦｉｎＦＥＴゲート］
図１１および図１２は、非対称のモリブデンＦｉｎＦＥＴゲートを形成する例示的なプロセスを示している。図１１に示すように、例示的なプロセスは、モリブデン・スペーサ１１１０、１１１５を製造すべく、フィン１１０５上にモリブデンをたい積することから開始する。フィン１１０５は、図１および図２について上述した例示的なプロセスにより形成することができる。
モリブデン・スペーサ１１１０、１１１５の厚みは、例えば約２００Åから約１５００Åとすることができる。
【００２１】
モリブデンのたい積に続いて、スペーサ１１１０、１１１５は、異なる濃度の窒素の注入により、非対称にドープされ得る。
スペーサ１１１０、１１１５における窒素の注入は、各スペーサに関連する仕事関数を変化させる。したがって、このスペーサ１１１０、１１１５の非対称ドーピングにより２つの仕事関数（dual work function）を有することとなり、形成されるＦｉｎＦＥＴにおける非対称ゲートを製造する。
【００２２】
前述の明細書において、特定的な材料、構造、化学、プロセス等のような多くの特定的な詳細が記載されたが、本発明の完全な理解を与えるためである。しかし、本発明は本文に具体的に記載された詳細に頼ることなく実施可能である。他の例において、周知のプロセッシング構造は、本発明の趣旨を無駄にあいまいにしないために詳細が記載されていない。本発明を実施する際に従来のフォトリソグラフィおよびエッチング技術が利用され得、したがって、そのような技術の詳細は明細書に詳細に記載されていない。
【００２３】
本発明の好適な実施形態および本発明の多様な例のいくつかのみが示され、本開示に記載されている。本発明は多様な他の組み合わせおよび環境において使用可能であり、本文に表された進歩性の趣旨の範囲内で改変が可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態に従ってＦｉｎＦＥＴのフィンを形成するために使用することができる、シリコン・オン・インシュレータ（ＳＯＩ）層の一例を示す図。
【図２Ａ】本発明の例示的な実施形態によるフィンを示す図。
【図２Ｂ】本発明による図２Ａのフィンに隣接して形成されるソースおよびドレイン領域を示す図。
【図２Ｃ】本発明による図２Ａのフィンに隣接して形成されるソースおよびドレイン領域を示す図。
【図２Ｄ】本発明による図２Ａのフィンの断面図。
【図３Ａ】本発明による図２Ａのフィン上に形成された犠牲酸化膜の断面図。
【図３Ｂ】本発明による図２Ａのフィン上に形成された犠牲酸化膜を除去した断面図。
【図４Ａ】本発明による図３Ｂのフィン上のダミー酸化膜およびポリシリコン層の断面図。
【図４Ｂ】本発明による図３Ｂのフィン上のダミー酸化膜およびポリシリコン層の断面図。
【図５Ａ】本発明による図４Ｂのポリシリコン層からのダミーゲートの形成を示す図。
【図５Ｂ】本発明による図４Ｂのポリシリコン層からのダミーゲートの形成を示す図。
【図６】本発明による図５Ａおよび図５Ｂのダミーゲートに隣接する絶縁層の形成を示す図。
【図７】本発明によるゲートトレンチを形成するように、図５Ａおよび図５Ｂのダミーゲートの除去を示す図。
【図８】本発明による図７のゲートトレンチ内に露出したフィンの細型化を示す図。
【図９】本発明による図７のゲートトレンチ内のゲート絶縁膜の形成を示す図。
【図１０Ａ】本発明による図９のゲートトレンチ内の金属トライゲートの形成を示す図。
【図１０Ｂ】本発明による図９のゲートトレンチ内の金属トライゲートの形成を示す図。
【図１０Ｃ】本発明による図９のゲートトレンチ内の金属トライゲートの形成を示す図。
【図１１】本発明の他の実施形態の一例による、フィンに隣接するモリブデン・スペーサ（moly spacers）の形成を示す断面図。
【図１２】本発明の他の実施形態の一例による、非対称にドープされたＦｉｎＦＥＴゲートを形成するように、図１１のモリブデン・スペーサ内の窒素の注入を示す図。
【技術分野】
【０００１】
本発明は、トランジスタ、より詳しくは、電界効果トランジスタ（ＦｉｎＦＥＴ）に関する。
【背景技術】
【０００２】
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の増加を要求する。構造的要素を１００ｎｍ未満に減少させることは、従来の方法の限界に挑むこととなる。
【０００３】
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
【０００４】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。
このダブルゲートＭＯＳＦＥＴでは、短チャネル効果をコントロールするのに２つのゲートが使用される。
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
【発明の開示】
【０００５】
本発明の実施形態は、例えばダマシンプロセスを使用して形成される、狭いボディのトライゲートＦｉｎＦＥＴを提供する。トライゲートＦｉｎＦＥＴは、ダブルゲートおよびシングルゲートのデバイスよりも短チャネルを制御することができ、ダブルゲートＦｉｎＦＥＴよりも、同じ領域における駆動電流が高い。
フィンチャネルを局所的に細型化すること（thinning）は、短チャネル効果を制御したままで、ソース／ドレイン間の直列抵抗を最小にする。
本発明によるダマシンプロセスで形成される金属トライゲートは、ゲート抵抗を低下させ、かつ、ポリシリコン空乏効果（poly depletion effect）をなくすのに使用することができる。
【０００６】
本発明のさらなる利点および他の構造は、以下の詳細な説明で記載される。そしてその一部は、以下の検討に基づいて当業者に明白になるであろう。または本発明を実行することによって認識することができる。本発明の効果および構造は、添付した請求項で特に指摘されるように理解され、達成される。
【０００７】
本発明によれば、上述およびその他の利点の一部は、フィンを形成するステップと、このフィンの一端上にソース領域、他端上にドレイン領域を形成するステップとを含む、フィン電界効果トランジスタを形成する方法によって達成される。
この方法は、フィン上の第１パターンで、第１結晶質でダミーゲートを形成するステップと、このダミーゲートの周りに絶縁層を形成するステップをさらに含んでいる。
この方法はまた、第１パターンに対応する絶縁層中にトレンチを残すように、第１結晶質を除去するステップと、トレンチ内に露出したフィンの部分を細型化するするステップと、トレンチ内に金属ゲートを形成するステップと、を含んでいる。
【０００８】
本発明の他の態様によれば、トライゲートフィン電界効果トランジスタが提供される。このトライゲートフィン電界効果トランジスタは、複数の表面を含んでおり、かつ、その各端部に隣接して形成されるソース領域およびドレイン領域を有するフィンを含んでいる。このトライゲートフィン電界効果トランジスタはさらに、複数の表面のうち３つの表面上に形成された金属ゲートを含んでおり、フィンは、ゲートが形成される前に、局所的に細型化されている。
【０００９】
本発明の他の利点および構成は、以下の詳細な説明から、当業者に容易に明白になるであろう。図示および記載した実施形態は、本発明を実行するために熟考された最良のモードの例として、記載されている。本発明は、この発明内のすべての様々な明白な点における修正例ができる。このように、図面は、本来例示的なものであって、制限的なものではないとみなされる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
【発明を実施するための最良の形態】
【００１０】
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一または類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【００１１】
本発明の実施形態は、狭いボディのトライゲートＦｉｎＦＥＴを形成するための例示的なダマシンプロセスを提供する。この例示的なダマシンプロセスにおいては、ダミーゲートは、フィン上に形成されており、例えばポリシリコンのような結晶質の層から形成することができる。
その後、ダミーゲートの周辺と、ＦｉｎＦＥＴフィン、ソースおよびドレイン領域上とに、絶縁層を形成する。その後、ソース／ドレイン領域間の直列抵抗を減少させるべく、ゲートトレンチ内のＦｉｎＦＥＴフィンの露出部分を局所的に細型化する。その後、ダマシンプロセスを完了すべく、フィンの３つの表面と接続する金属ゲートを、形成したゲートトレンチ中に形成することができる。
【００１２】
図１は、本発明の実施形態に従って形成された、シリコン・オン・インシュレータ（ＳＯＩ）ウェーハ１００の断面図である。
本発明の実施形態のＳＯＩウェーハ１００は、基板１１５上に形成される埋込酸化膜１１０を含み得る。埋込酸化膜１１０上にさらにフィン・チャネル層１０５を形成することができる。フィン・チャネル層１０５の厚さは、例えば約５００Åから約２０００Åとすることができ、埋込酸化膜１１０の厚さは、例えば約１０００Åから約３０００Åとすることができる。
フィン・チャネル層１０５および基板１１５は、ゲルマニウムのような他の半導体材料を使用してもよいが、例えばシリコンを含んでいてもよい。
【００１３】
図２Ａおよび図２Ｄに示すように、バーティカルフィン２０５は、フィン・チャネル層１０５から形成することができる。フィン２０５は、例えば１０〜１００ｎｍにわたる幅（ｗ）となるように形成することができる。フィン２０５は、既存のフォトリソグラフィ技術やエッチングプロセスを含んだ従来のプロセスを使用して形成することができるが、これに限られない。
【００１４】
図２Ｂおよび２Ｃに示すように、フィン２０５の形成に続いて、フィン２０５の各端部に隣接してソース２１０およびドレイン２１５領域が形成され得る。
ソース２１０およびドレイン２１５領域は、例えば、フィン２０５上に半導体材料層をたい積することによって形成することができる。このソース２１０およびドレイン２１５領域は、例えば、既存のフォトリソグラフィおよびエッチングプロセスを使用して半導体材料層から形成され得る。しかしながら、ソース２１０およびドレイン２１５領域を形成するため、他の既存の技術が利用可能であることが、当業者であれば認識されよう。
ソース２１０およびドレイン２１５領域は、例えば、シリコン、ゲルマニウム、またはシリコンゲルマニウム（Si-Ge）のような材料を含み得る。ある実施形態の一例においては、例えば、ｘは約0.7である、SixGe(1-x)を使用することができる。
その後、図２Ｄに示すように、フィン２０５、ソース２１０、およびドレイン２１５の上面に、キャップ２２０が形成され得る。
キャップ２２０は、例えば酸化シリコンのような酸化物を含んでいてよく、例えば、約１５０Åから約７００Åの厚さにすることができる。
【００１５】
ソース２１０およびドレイン２１５領域を形成した後、図３Ａに示すように、フィン２０５、ソース２１０（図示しない）およびドレイン２１５（図示しない）上に、犠牲酸化層３０５を形成することができる。犠牲酸化層３０５は、既存の適切なプロセスを使用して、フィン２０５、ソース２１０およびドレイン２１５上に形成することができる。例示的な実施形態のいくつかにおいては、犠牲酸化層３０５は、例えば、フィン２０５、ソース２１０及びドレイン２１５上に熱成長させることができる。
フィン２０５の側壁から損傷部を除去すべく、図３Ｂに示すように、キャップ２２０および犠牲酸化層３０５は、例えば従来のエッチングプロセスのような従来のプロセスを使用して除去することができる。
【００１６】
図４Ａに示すように、従来のプロセスを使用して、フィン２０５、ソース２１０およびドレイン２１５上にダミー酸化膜４０５が形成される。
ダミー酸化膜４０５は、例えば、フィン２０５、ソース２１０およびドレイン２１５上に熱成長させることができる。ダミー酸化膜４０５は、例えばシリコン酸化物のような酸化物を含んでいてよく、例えば約５０Åから約１５０Åの厚みとすることができる。
さらに図４Ｂに示すように、フィン２０５、ソース２１０およびドレイン２１５上にポリシリコン層４１０を形成することができる。このポリシリコン層４１０の厚みは、例えば約７００Åから約２０００Åの厚みとすることができる。
ポリシリコン層４１０は、続いて行われるゲートリソグラフィを改善するために平坦な表面にするように、例えば化学的機械的研磨（ＣＭＰ）を使用して研磨される。
図５Ａおよび図５Ｂに示すように、従来のパターニングおよびエッチングプロセスのような従来のプロセスを使用して、ダミーゲート５０５は、ポリシリコン層４１０に定義される。
【００１７】
図６に示すように、例えば従来のたい積技術を使用して、ダミーゲート５０５上に絶縁層６０５を形成する。絶縁層６０５は、例えば、テトラエチルオルトシリケート（ＴＥＯＳ；TetraEthylOrthSilicate）を含んでいてよい。絶縁層６０５は、例えば約１０００Åから約２５００Åの厚みとすることができる。
図６に示すように、絶縁層６０５はその後、ダミーゲート５０５の上面を露出させるべく、例えば化学的機械的研磨（ＣＭＰ）を使用して研磨される。
【００１８】
その後、図７に示すように、ゲートトレンチ７０５を残すように、ダミーゲート５０５およびダミー酸化膜４０５を除去することができる。例えば従来のエッチングプロセスを使用して、ダミーゲート５０５およびダミー酸化膜４０５を除去してよい。
図８に示すように、局所的に細型化されたフィン領域８０５を形成するように、ゲートトレンチ７０５内に露出したフィン・チャネルの部分を細型化することができる。例えばフィン・チャネルの選択エッチングによって、ゲートトレンチ７０５内に露出したフィン・チャネルの部分を細型化してよい。
その後、図９に示すように、ゲート絶縁膜９１０をゲートトレンチ７０５中に形成することができる。ゲート絶縁膜９１０は、従来のプロセスを使用して、熱成長またはたい積することができる。
ゲート絶縁膜９１０は、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A12O3、HFSiO (x)、ZnS、MgF2、または他の高誘電率（high-k）の誘電材料を含み得る。
【００１９】
図１０Ａ、図１０Ｂ、および図１０Ｃに示すように、ゲート絶縁膜９１０上のゲートトレンチ７０５中に、金属ゲート１００５を形成する。
金属ゲート１００５は、例えば従来の金属たい積プロセスを使用して、ゲートトレンチ７０５中に形成され、絶縁層６０５の上面まで研磨される。
金属ゲート１００５は、例えばTaNまたはTiNのような金属材料を含んでいてよいが、他の材料を使用することもできる。
図１０Ｃに示すように、生成された金属ゲート１００５はフィン２０５の３つの側面に配置され、したがって、トライゲートＦｉｎＦＥＴが製造される。
本発明の実施形態によるトライゲートＦｉｎＦＥＴは、ダブルゲートやシングルゲート・デバイスよりも、短チャネルをより制御することができる。トライゲートＦｉｎＦＥＴは、同じ領域における駆動電流が、ダブルゲートＦｉｎＦＥＴよりも高い。トライゲートＦｉｎＦＥＴの金属ゲート９０５はまた、ポリシリコン空乏効果およびゲート抵抗を低下させる。
【００２０】
［例示的な、異なる濃度でドープされた（differentially doped）モリブデンＦｉｎＦＥＴゲート］
図１１および図１２は、非対称のモリブデンＦｉｎＦＥＴゲートを形成する例示的なプロセスを示している。図１１に示すように、例示的なプロセスは、モリブデン・スペーサ１１１０、１１１５を製造すべく、フィン１１０５上にモリブデンをたい積することから開始する。フィン１１０５は、図１および図２について上述した例示的なプロセスにより形成することができる。
モリブデン・スペーサ１１１０、１１１５の厚みは、例えば約２００Åから約１５００Åとすることができる。
【００２１】
モリブデンのたい積に続いて、スペーサ１１１０、１１１５は、異なる濃度の窒素の注入により、非対称にドープされ得る。
スペーサ１１１０、１１１５における窒素の注入は、各スペーサに関連する仕事関数を変化させる。したがって、このスペーサ１１１０、１１１５の非対称ドーピングにより２つの仕事関数（dual work function）を有することとなり、形成されるＦｉｎＦＥＴにおける非対称ゲートを製造する。
【００２２】
前述の明細書において、特定的な材料、構造、化学、プロセス等のような多くの特定的な詳細が記載されたが、本発明の完全な理解を与えるためである。しかし、本発明は本文に具体的に記載された詳細に頼ることなく実施可能である。他の例において、周知のプロセッシング構造は、本発明の趣旨を無駄にあいまいにしないために詳細が記載されていない。本発明を実施する際に従来のフォトリソグラフィおよびエッチング技術が利用され得、したがって、そのような技術の詳細は明細書に詳細に記載されていない。
【００２３】
本発明の好適な実施形態および本発明の多様な例のいくつかのみが示され、本開示に記載されている。本発明は多様な他の組み合わせおよび環境において使用可能であり、本文に表された進歩性の趣旨の範囲内で改変が可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態に従ってＦｉｎＦＥＴのフィンを形成するために使用することができる、シリコン・オン・インシュレータ（ＳＯＩ）層の一例を示す図。
【図２Ａ】本発明の例示的な実施形態によるフィンを示す図。
【図２Ｂ】本発明による図２Ａのフィンに隣接して形成されるソースおよびドレイン領域を示す図。
【図２Ｃ】本発明による図２Ａのフィンに隣接して形成されるソースおよびドレイン領域を示す図。
【図２Ｄ】本発明による図２Ａのフィンの断面図。
【図３Ａ】本発明による図２Ａのフィン上に形成された犠牲酸化膜の断面図。
【図３Ｂ】本発明による図２Ａのフィン上に形成された犠牲酸化膜を除去した断面図。
【図４Ａ】本発明による図３Ｂのフィン上のダミー酸化膜およびポリシリコン層の断面図。
【図４Ｂ】本発明による図３Ｂのフィン上のダミー酸化膜およびポリシリコン層の断面図。
【図５Ａ】本発明による図４Ｂのポリシリコン層からのダミーゲートの形成を示す図。
【図５Ｂ】本発明による図４Ｂのポリシリコン層からのダミーゲートの形成を示す図。
【図６】本発明による図５Ａおよび図５Ｂのダミーゲートに隣接する絶縁層の形成を示す図。
【図７】本発明によるゲートトレンチを形成するように、図５Ａおよび図５Ｂのダミーゲートの除去を示す図。
【図８】本発明による図７のゲートトレンチ内に露出したフィンの細型化を示す図。
【図９】本発明による図７のゲートトレンチ内のゲート絶縁膜の形成を示す図。
【図１０Ａ】本発明による図９のゲートトレンチ内の金属トライゲートの形成を示す図。
【図１０Ｂ】本発明による図９のゲートトレンチ内の金属トライゲートの形成を示す図。
【図１０Ｃ】本発明による図９のゲートトレンチ内の金属トライゲートの形成を示す図。
【図１１】本発明の他の実施形態の一例による、フィンに隣接するモリブデン・スペーサ（moly spacers）の形成を示す断面図。
【図１２】本発明の他の実施形態の一例による、非対称にドープされたＦｉｎＦＥＴゲートを形成するように、図１１のモリブデン・スペーサ内の窒素の注入を示す図。
【特許請求の範囲】
【請求項１】
フィン（２０５）を形成するステップと、
前記フィン（２０５）の第１端部上にソース領域（２１０）、前記フィン（２０５）の第２端部上にドレイン領域（２１５）を形成するステップと、
前記フィン（２０５）上に、第１パターンで、第１半導体材料のダミーゲート（５０５）を形成するステップと、
前記ダミーゲート（５０５）の周りに絶縁層（６０５）を形成するステップと、
前記第１パターンに対応する前記絶縁層（６０５）中にトレンチ（７０５）を残すように、前記第１半導体材料を除去するステップと、
前記トレンチ（７０５）内に露出した前記フィン（２０５）の部分を細型化するするステップと、
前記トレンチ（７０５）内に金属ゲート（１００５）を形成するステップと、を含む、
フィン電界効果トランジスタを形成する方法。
【請求項２】
前記金属ゲート（１００５）は、前記フィン（２０５）の少なくとも３つの表面と接続し、前記フィン電界効果トランジスタは、トライゲートフィン電界効果トランジスタを含む、請求項１記載の方法。
【請求項３】
前記絶縁層（６０５）は、テトラエチルオルトシリケートを含んでおり、前記第１半導体材料は、ポリシリコンを含んでいる、請求項１記載の方法。
【請求項４】
前記金属ゲート（１００５）を形成する前に、前記トレンチ（７０５）中にゲート絶縁膜（９１０）を形成するステップをさらに含む、請求項１記載の方法。
【請求項５】
前記ゲート絶縁膜（９１０）は、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A1203、HFSiO (x)、ZnS、およびMgF2のうちの少なくとも１つを含む、請求項４記載の方法。
【請求項６】
前記フィン（２０５）上に前記第１半導体材料の層をたい積するステップと、前記第１パターンで前記ダミーゲート（５０５）を形成するように、前記第１半導体材料の層をエッチングするステップと、を含む、前記ダミーゲート（５０５）を形成する前に、前記フィン（２０５）上にダミーの酸化膜（４０５）を形成するステップをさらに含んでおり、
前記金属ゲート（１００５）を形成するステップは、前記トレンチ（７０５）内に金属材料をたい積するステップを含む、請求項１記載の方法。
【請求項７】
複数の表面を含んでおり、その各端部に隣接して形成されるソース領域（２１０）およびドレイン領域（２１５）を有するフィン（２０５）と、
その形成前に前記フィン（２０５）が局所的に細型化されている、前記複数の表面の３つの表面上に形成される金属ゲート（１００５）と、を含む、
トライゲートフィン電界効果トランジスタ。
【請求項８】
前記金属ゲート（１００５）と前記フィン（２０５）の間に形成される、ゲート絶縁膜（９１０）と、
前記金属ゲート（１００５）に隣接して形成され、前記フィン（２０５）、前記ソース領域（２１０）および前記ドレイン領域（２１５）上に形成される、絶縁層（６０５）と、をさらに含む、請求項７記載のフィン電界効果トランジスタ。
【請求項９】
前記フィン（２０５）は矩形断面を有しており、前記ゲート絶縁膜（９１０）は、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A12O3、HFSiO(x)、ZnS、およびMgF2のうちの少なくとも１つを含む、請求項７記載のフィン電界効果トランジスタ。
【請求項１０】
フィン（２０５）を形成するステップと、
前記フィン（２０５）の第１端部上にソース領域（２１０）、前記フィン（２０５）の第２端部上にドレイン領域（２１５）を形成するステップと、
前記フィン（２０５）上に第１半導体材料の層をたい積するステップと、
前記第１パターンでダミーゲート（５０５）を形成するように、前記第１半導体材料の層をエッチングするステップと、
前記ダミーゲート（５０５）の周りに絶縁層（６０５）を形成するステップと、
前記第１パターンに対応する前記絶縁層（６０５）中にトレンチ（７０５）を残すように、前記第１半導体材料を除去するステップと、
前記トレンチ（７０５）内に露出した前記フィンの部分を細型化するするステップと、
前記トレンチ（７０５）中にゲート絶縁膜（９１０）を形成するステップと、
金属ゲート（１００５）を形成するように、前記トレンチ（７０５）内に金属材料をたい積するステップと、を含む、
フィン電界効果トランジスタを形成する方法。
【請求項１】
フィン（２０５）を形成するステップと、
前記フィン（２０５）の第１端部上にソース領域（２１０）、前記フィン（２０５）の第２端部上にドレイン領域（２１５）を形成するステップと、
前記フィン（２０５）上に、第１パターンで、第１半導体材料のダミーゲート（５０５）を形成するステップと、
前記ダミーゲート（５０５）の周りに絶縁層（６０５）を形成するステップと、
前記第１パターンに対応する前記絶縁層（６０５）中にトレンチ（７０５）を残すように、前記第１半導体材料を除去するステップと、
前記トレンチ（７０５）内に露出した前記フィン（２０５）の部分を細型化するするステップと、
前記トレンチ（７０５）内に金属ゲート（１００５）を形成するステップと、を含む、
フィン電界効果トランジスタを形成する方法。
【請求項２】
前記金属ゲート（１００５）は、前記フィン（２０５）の少なくとも３つの表面と接続し、前記フィン電界効果トランジスタは、トライゲートフィン電界効果トランジスタを含む、請求項１記載の方法。
【請求項３】
前記絶縁層（６０５）は、テトラエチルオルトシリケートを含んでおり、前記第１半導体材料は、ポリシリコンを含んでいる、請求項１記載の方法。
【請求項４】
前記金属ゲート（１００５）を形成する前に、前記トレンチ（７０５）中にゲート絶縁膜（９１０）を形成するステップをさらに含む、請求項１記載の方法。
【請求項５】
前記ゲート絶縁膜（９１０）は、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A1203、HFSiO (x)、ZnS、およびMgF2のうちの少なくとも１つを含む、請求項４記載の方法。
【請求項６】
前記フィン（２０５）上に前記第１半導体材料の層をたい積するステップと、前記第１パターンで前記ダミーゲート（５０５）を形成するように、前記第１半導体材料の層をエッチングするステップと、を含む、前記ダミーゲート（５０５）を形成する前に、前記フィン（２０５）上にダミーの酸化膜（４０５）を形成するステップをさらに含んでおり、
前記金属ゲート（１００５）を形成するステップは、前記トレンチ（７０５）内に金属材料をたい積するステップを含む、請求項１記載の方法。
【請求項７】
複数の表面を含んでおり、その各端部に隣接して形成されるソース領域（２１０）およびドレイン領域（２１５）を有するフィン（２０５）と、
その形成前に前記フィン（２０５）が局所的に細型化されている、前記複数の表面の３つの表面上に形成される金属ゲート（１００５）と、を含む、
トライゲートフィン電界効果トランジスタ。
【請求項８】
前記金属ゲート（１００５）と前記フィン（２０５）の間に形成される、ゲート絶縁膜（９１０）と、
前記金属ゲート（１００５）に隣接して形成され、前記フィン（２０５）、前記ソース領域（２１０）および前記ドレイン領域（２１５）上に形成される、絶縁層（６０５）と、をさらに含む、請求項７記載のフィン電界効果トランジスタ。
【請求項９】
前記フィン（２０５）は矩形断面を有しており、前記ゲート絶縁膜（９１０）は、SiO、SiO2、SiN、SiON、HFO2、ZrO2、A12O3、HFSiO(x)、ZnS、およびMgF2のうちの少なくとも１つを含む、請求項７記載のフィン電界効果トランジスタ。
【請求項１０】
フィン（２０５）を形成するステップと、
前記フィン（２０５）の第１端部上にソース領域（２１０）、前記フィン（２０５）の第２端部上にドレイン領域（２１５）を形成するステップと、
前記フィン（２０５）上に第１半導体材料の層をたい積するステップと、
前記第１パターンでダミーゲート（５０５）を形成するように、前記第１半導体材料の層をエッチングするステップと、
前記ダミーゲート（５０５）の周りに絶縁層（６０５）を形成するステップと、
前記第１パターンに対応する前記絶縁層（６０５）中にトレンチ（７０５）を残すように、前記第１半導体材料を除去するステップと、
前記トレンチ（７０５）内に露出した前記フィンの部分を細型化するするステップと、
前記トレンチ（７０５）中にゲート絶縁膜（９１０）を形成するステップと、
金属ゲート（１００５）を形成するように、前記トレンチ（７０５）内に金属材料をたい積するステップと、を含む、
フィン電界効果トランジスタを形成する方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【図１２】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【図１２】
【公表番号】特表２００７−５１８２７１（Ｐ２００７−５１８２７１Ａ）
【公表日】平成１９年７月５日（２００７．７．５）
【国際特許分類】
【出願番号】特願２００６−５４９３１１（Ｐ２００６−５４９３１１）
【出願日】平成１６年１２月２１日（２００４．１２．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４３１０５
【国際公開番号】ＷＯ２００５／０７１７２７
【国際公開日】平成１７年８月４日（２００５．８．４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年７月５日（２００７．７．５）
【国際特許分類】
【出願日】平成１６年１２月２１日（２００４．１２．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４３１０５
【国際公開番号】ＷＯ２００５／０７１７２７
【国際公開日】平成１７年８月４日（２００５．８．４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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