電界効果電子デバイス（１００，６００）（例えばＶＤＭＯＳ等のＦＥＴ）は、誘電体層（１０４，６０８）に隣接して配置されたフィールドプレート（１０５，６０７）を有しており、当該フィールドプレートは、半導体層（１０３，６０２）に隣接して配置されている。この場合、デバイスのドリフト領域は半導体層中にある。ドーピングレベルはドリフト領域に亘って略非線形的に変化し、デバイスは略一定の低減された表面電界を示す。電界効果デバイスの製造方法は、デバイスの半導体層のドリフト領域に非線形で不均一なドーピング密度を与えることを含んでいる。この場合、半導体層及び誘電体層の両方が一定でない厚さを有している。誘電体層は、ｌｏｗ−ｋ誘電材料によって形成され得る。
（もっと読む）

基板の支持表面上に形成された、横方向に隣接した導電性半導体領域により構成された横方向に延びているスタックを備える半導体デバイスおよびそのデバイスを作製する方法。
（もっと読む）

【課題】 トランジスタ本体として働く垂直方向のシリコン「フィン」を用いて、低い接触抵抗を持つ高密度の垂直型Ｆｉｎ−ＦＥＴデバイスを生成すること。
【解決手段】 低い接触抵抗を示す新しいクラスの高密度の垂直型Ｆｉｎ−ＦＥＴデバイスが説明される。これらの垂直型Ｆｉｎ−ＦＥＴデバイスは、トランジスタ本体として働く垂直方向のシリコン「フィン」（１２Ａ）を有する。ドープされたソース領域及びドレイン領域（２６Ａ、２８Ａ）が、それぞれフィン（１２Ａ）の下部及び上部内に形成される。ゲート（２４Ａ、２４Ｂ）が、フィンの側壁に沿って形成される。適切なバイアスがゲート（２４Ａ、２４Ｂ）に印加されると、電流は、ソース領域（２６Ａ）とドレイン領域（２８Ａ）との間で、フィン（１２Ａ）を通して垂直方向に流れる。ｐＦＥＴ、ｎＦＥＴ、マルチ・フィン、シングル・フィン、マルチ・ゲート、及びダブルゲートの垂直型Ｆｉｎ−ＦＥＴを同時に形成するための統合プロセスが説明される。 （もっと読む）

【課題】少ない材料で、電流搬送能力に優れた半導体デバイスを提供する。
【解決手段】 異なる平面に、オーミック接点を含む半導体デバイス、およびそのデバイスを製造するための方法であって、連続したステップで、異なる導電タイプの半導体層の半導体スタックをエッチングし、第１半導体層内に、第１の幅の第１開口部を形成し、別の半導体層を露出させ、次に別の層内に、より狭い幅の第２開口部を形成し、オーミック接点を収容するための別の層の一部を、露出した状態で残すことを含む。 （もっと読む）

本発明は、複数のスラブを含むメサ型活性領域を有する半導体素子及びその製造方法を提供する。相互連結されている第１活性領域及び第２活性領域を備え、第１活性領域は基板上にライン・アンド・スペースパターン状に形成され、相互逆方向である第１側面、第２側面及び上面をそれぞれ有する複数のスラブから構成され、第２活性領域は第１活性領域とは同じであるか、または異なる物質からなり、複数のスラブを相互連結させるように、基板上でスラブの少なくとも一端部に接して延びている半導体素子である。該半導体素子を製造するために、まず、ライン・アンド・スペースパターン状の第１活性領域を基板上に形成した後、第２活性領域を形成する。
（もっと読む）

【課題】 ＩＣチップの大量生産技術に対応した、チャネル領域として１つ又は複数の半導体カーボン・ナノチューブを組み込んだ垂直型ＦＥＴ構造体を提供する。
【解決手段】 少なくとも１つの半導体ナノチューブによって定められたチャネル領域を有する垂直型電界効果トランジスタ、及び、こうした垂直型電界効果トランジスタを、スペーサによって定められるチャネルを用いて化学気相成長法によって製造する方法である。各々のナノチューブは、スペーサとゲート電極との間に定められる高アスペクト比通路の底部に位置決めされた触媒パッドにより触媒される化学気相成長法によって、成長する。各々のナノチューブは、スペーサによる境界の存在によって制限される垂直配向を持つ通路内で成長する。通路の開口部から離れたスペーサの底部に、隙間が設けられる。隙間を通って触媒パッドに流れる反応物質が、ナノチューブの成長に関与する。 （もっと読む）

本発明は、第１半導体域と第２半導体域との間に配置されたフィールド電極および／またはフィールド領域を備えた、ＳＯＩ半導体素子に関するものである。電気的結合を、フィールド電極とフィールド領域との間で行うことができる。
（もっと読む）

有機物を含有する半導体層（１５）と、少なくとも互いに電気的に非接触である第一電極（１６）、第二電極（１２）及び第三電極（１４）を含む電界効果トランジスタであって、半導体層（１５）の上方に第一電極（１６）が配置され、半導体層（１５）の下方に第二電極（１２）が配置され、半導体層（１５）の側方に第三電極（１４）が配置され、半導体層（１５）は第一電極（１６）、第二電極（１２）及び第三電極（１４）から選ばれるいずれか２つの電極と電気的に接合され、各電極（１２，１４，１６）間には電気的絶縁体層（１３，１７）を介在させ、第一電極（１６）は半導体層（１５）の上方を半導体層（１５）の外周部より外側にはみ出して覆っている。これにより、有機半導体を用いた電界効果トランジスタであっても、空気や水に強く、かつ長寿命な電界効果トランジスタ及びそれを用いた表示装置を提供する。 （もっと読む）

ヘテロ接合を有する半導体デバイス。このデバイスは、基板と少なくとも１つのナノ構造とを備える。この基板とナノ構造とは、異なる材料から成る。この基板は、例えばＩＶ族半導体材料から成ることがあるのに対して、このナノ構造は、ＩＩＩ−Ｖ族半導体材料から成ることもある。このナノ構造は、この基板によって支持され、この基板とエピタキシャルな関係にある。ナノ構造は、ゲートアラウンドトランジスタデバイスなどの電子デバイスの機能コンポーネントになる可能性がある。ゲートアラウンドトランジスタの一実施形態においては、ナノワイヤ（５１）が、基板（５０）によって支持され、この基板はドレインであり、このナノワイヤは電流チャネルであり、上部金属コンタクト（５９）はソースである。薄いゲート絶縁膜（５４）が、このナノワイヤとこのゲート電極（５５Ａ、５５Ｂ）とを絶縁している。
（もっと読む）

ソース／ドレイン領域の少なくともその幅が最も大きい部分では半導体領域の幅よりも大きく、かつソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置とする。
（もっと読む）

横方向薄膜シリコン−オン−インシュレータ（ＳＯＩ）デバイスにおいて、フィールドプレートは、パッケージ及び表面電荷効果からデバイスを保護するために横方向ドリフト領域に亘って実質的に延在するように設けられている。特に、フィールドプレートは、シリコンドリフト領域にドーピング量勾配により形成される横方向電界分布を呈するように、スペーシングにより相互に横方向において絶縁される複数の金属領域からなる層を備えている。
（もっと読む）

電界効果型装置はキャパシタのプレートをそれぞれ形成する複数のセグメントを有する少なくとも１つのセグメント化されたフィールド・プレートを含んでおり、選択されたセグメントを動的に接続してゲート−ドレイン間容量及びドレイン−ソース間容量を選択的に設定する電子素子に電界効果型装置が接続されている。トランスデューサを送信モードスイッチング装置と、受信モードスイッチング装置との間でスイッチングするスイッチング装置に結合されたトランスデューサを超音波装置が含んでおり、このスイッチング装置は電界効果型装置を含んでいる。
（もっと読む）

本発明の課題は、機械的応力に対し良好な耐性をもち、その製造が公知の従来技術よりも煩雑でない縦型ナノトランジスタを提供することである。本発明によればこの課題は、以下の特徴を備えた縦型ナノトランジスタによって解決される。すなわちソースコンタクトと、ドレインコンタクトと、ゲート領域と、ソースコンタクトとドレインコンタクトの間に配置され半導体特性をもつ円筒状のチャネル領域が設けられており、この円筒状チャネル領域は絶縁性フレキシブル基板に埋め込まれており、この領域は、ゲート領域とチャネル領域上部が同軸構造を成すよう、フレキシブル基板上およびチャネル領域上部の金属層により形成されたゲート領域により取り囲まれている。さらにソースコンタクトと半導体特性をもつチャネル領域とドレインコンタクトは縦方向に配置されていて、ソースコンタクトとドレインコンタクトと半導体特性をもつチャネル領域に対向するゲート領域と、基板の上側および下側は電気的に絶縁性の部材を有している。メモリ装置は多数のこの種の縦型ナノトランジスタから成る。本発明はこの種のトランジスタの製造方法にも関する。
（もっと読む）

柔軟性、可撓性があり任意の形状に集積回路を作成できるという特徴を持つ線状ＭＩＳＦＥＴでは、ソース領域とドレイン領域を並列配置する構造が使用されていた。しかし、ＭＩＳＦＥＴの電気特性を決めるチャネル長が円筒形のゲート絶縁領域に沿ったソース領域とドレイン領域の距離できまるため、チャネル長の微細化や再現性向上が困難だった。 ＭＩＳＦＥＴの構造を、ソース領域とドレイン領域でチャネル領域となる半導体領域を挟む構造とした。半導体領域にゲート絶縁領域を介して制御電圧を加え、ソース領域とドレイン領域間で流れる電流を制御する。チャネル長が、半導体領域の膜厚で決まるため、チャネル長の微細化や再現性向上が可能になった。 （もっと読む）

回路欠陥解析及びプロセス問題識別を実行するための方法は、テスト信号を回路に印加するステップと、テスト信号に応答して生成された応答信号を得るステップと、応答信号を参照情報と比較するステップと、比較するステップの結果に基づいて回路内の欠陥を分類するステップと、欠陥分類に基づいて、欠陥を引き起こした製造プロセスにおける問題を識別するステップとを有している。参照情報は、製造プロセス中に発生する可能性がある予め定義されたタイプの欠陥に対応する１つ又は複数の信号プロフィルを含むことができる。欠陥の分類は、応答信号が、信号プロフィルのうちの１つ又は複数内に入るかどうか判定することによって実行されることが好ましい。応答信号が２つ以上の信号プロフィル内に入る場合には、各プロフィルについて確率を決定することができる。次いで、欠陥は、その信号プロフィルがより高い確率を有する欠陥タイプに対応するものとして分類することができる。処理システムは、同様の方法を使用して、欠陥の分類及びプロセス問題識別を実行する。 （もっと読む）

本発明は、半導体構成用の構造に関する。半導体を含む溶液の堆積を補助するレジスト構造は、直接、あるいは介在層を介して基板に結合される。このレジスト構造は、半導体を含む溶液（３０９）を堆積するくぼみ（３０１）と、くぼみ（３０９）の縁部の少なくとも一部に整列し、突出部（３０７）によってくぼみ（３０９）から分離した溝（３０５）とを備える。好ましくは、溝（３０５）は、くぼみ（３０９）を取り囲む。この溝により、半導体を含む溶液を固定する作用が得られ、それによって濡れ性が改善し、それにしたがって、より大きな体積の半導体を所与の区域に付着させることができる。
（もっと読む）

半導体装置、例えば、ｐｎ接合（１０１）を有するダイオード（２００）がこのｐｎ接合の近傍に、そして、これを跨ぐこともある絶縁材料の電界形成領域（２０１）を有する。電界形成領域（２０１）は好ましくは高誘電率を有し、容量性電圧結合領域（２０４，２０５）を介してｐｎ接合に印加されるのとほぼ同じ電圧に結合される。ｐｎ接合（１０１）間に逆電圧が印加され且つ装置が非道通時に、電界形成領域（２０１）が存在しない場合に存在しうるｐｎ接合空乏領域の限界を超えて延びる電界形成領域の一部分に容量性電界が存在し、電界形成領域内の電界が拡張された電界を誘起し、この拡張された電界は対応して拡張されたｐｎ接合空乏領域（２０８，２０９）までとされ、装置の逆絶縁破壊電圧を増加させる。
（もっと読む）

【課題】 パターニングフリーの能動素子基板の提供。
【解決手段】 能動素子基板は、基板上に形成された能動素子１と、能動素子１上に形成された導電膜２とを有する。導電膜２は、能動素子１から出力された電気信号を有限範囲内に伝達する。 （もっと読む）

【課題】 最適な蓄積時間を素早く見つける駆動方法を提供する。
【解決手段】 複数の画素を有するＭＯＳ型センサにおいて、複数の画素の全ての画素を同時にリセットした後、前記複数の画素から信号を順に出力し、前記リセットをした時から、前記複数の画素が、飽和した信号を出力する直前までの期間を、蓄積時間とすることを特徴とするＭＯＳ型センサの駆動方法が提供される。 （もっと読む）