絶縁耐力の高いＳＯＩ半導体素子
本発明は、第１半導体域と第２半導体域との間に配置されたフィールド電極および／またはフィールド領域を備えた、ＳＯＩ半導体素子に関するものである。電気的結合を、フィールド電極とフィールド領域との間で行うことができる。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、ＳＯＩ半導体素子に関するものである。
【０００２】
ＳＯＩ半導体素子（ＳＯＩ＝シリコンオンインシュレータ）は、ダイオード、トランジスタ、または、類似の半導体素子を構成可能な、絶縁層上に配置された半導体層を特徴としている。
【０００３】
一般的に、ＳＯＩ半導体素子では、できる限り高い遮断時耐電圧強度を得ることが重要である。
【０００４】
本出願では、略語「ＳＯＩ」を、半導体層、絶縁層、および、任意の材料からなる他の半導体層を備えた素子の同義語として用いる。ＳＯＩは専門用語として定着している。したがって、ＳＯＩは、シリコンからなる素子だけではなく、例えばゲルマニウムまたはヒ化ガリウムといった任意の半導体材料からなる素子であると解釈される。
【０００５】
ＤＥ１０１ ０６ ３５９ Ｃ１は、アノードコンタクト部とカソードコンタクト部とを備えた薄膜技術におけるラテラルＳＯＩ半導体素子を開示している。該アノードコンタクト部とカソードコンタクト部とは、それぞれ、基板の、分離した複数の遮蔽領域の上（つまり、基板の基本ドーピングに相補的にドープされた領域の上）に配置されている。さらに、アノードコンタクト部は、基板に電気的に接続されている。これにより、空間電荷域は、基板に向って移動し、基板の中へ移される。基板の中へ空間電荷域を移動させるための他の措置として、フローティングとなっている、つまり所定の電位が印加されないフィールド環状部が用いられる。このフィールド環状部は、遮蔽領域間に配置されている。
【０００６】
図１は、従来技術の、ＭＯＳトランジスタとして形成されたＳＯＩ半導体素子の細部を示している。このＳＯＩ半導体素子は、ほぼ層状に形成されている。金属層１５を備えた半導体基板１０の上には、該金属層１５とは逆側の面に、第１絶縁層２０と、続いて半導体層３０とが配置されている。絶縁層２０は半導体層３０の下に「埋設」されているので、この絶縁層２０を、埋設された絶縁体とも呼ぶ。半導体層３０の、第１絶縁層２０とは逆側の面には、第２絶縁層４０が配置されている。半導体層３０の中には、ソース領域を構成している第１半導体域３１と、該第１半導体域３１から間隔をあけた、ドレイン領域を構成している第２半導体域３２とが配置されている。該第１半導体域３１にはコンタクト部５１が電気的にコンタクトしており、該第２半導体域３２にはコンタクト部５２が電気的にコンタクトしている。
【０００７】
半導体層３０の第１半導体域３１には、相補的にドープされたチャネル領域３３が接続されている。このチャネル領域３３と第２半導体域３２との間には、ドリフト領域３０ａが構成されている。このドリフト領域３０ａは、第１半導体域３１および第２半導体域３２と同じ導電型だが、それらの半導体域よりも弱くドープされている。チャネル領域３３において導電性のチャネルを制御するために、ゲート電極４１が用いられる。該ゲート電極４１は、半導体層３０上の第２絶縁層４０に埋設されている。ゲート電極４１を外部に電気的にコンタクトさせるために必要な端子については、図示していない。
【０００８】
第１絶縁層２０と、第２絶縁層４０と、それらの間に位置する半導体層３０とからなるサンドイッチ状の構造は、半導体基板１０の上に配置されている。この半導体基板１０は、例えば、第１半導体域３１および第２半導体域３２、または、ドリフト領域３０ａと同じ導電型である。
【０００９】
半導体基板１０は、第１絶縁層２０側に、半導体基板１０に対して相補的にドープされた遮蔽域１１、１２、および、半導体基板１０と同じ導電型のフィールド領域１３ａ、１３ｂを備えている。第１半導体域３１のコンタクト端子５１が、第１半導体域３１に加えて、遮蔽域１１にも導電接続されている。
【００１０】
ＤＥ１９７ ５５ ８６８ Ｃ１から、高電圧ＳＯＩ薄膜トランジスタが知られている。該トランジスタは、ゲート電極とドレイン領域との間に配置されたフィールドプレートを備えている。このフィールドプレートは、半導体薄膜の中に配置された、この半導体薄膜に対して相補的にドープされた領域に接続されている。
【００１１】
このようなＳＯＩ半導体素子の不都合な点は、遮断状態において、埋設された絶縁層の電圧ブレークダウンが生じてしまうことにより、絶縁層およびそれに伴うＳＯＩ半導体素子が破壊されてしまう点にある。
【００１２】
したがって、本発明の目的は、遮断時耐電圧強度を改善した、電圧ブレークダウンからより保護された、ＳＯＩ半導体素子を提示することである。
【００１３】
この目的を、本発明にしたがって、請求項１のＳＯＩ半導体素子によって解決する。本発明の概念の形態および他の形態を、従属請求項に記載する。
【００１４】
本発明のＳＯＩ半導体素子は、層状の構造を有しており、連続する半導体基板と第１絶縁層と半導体層とを含んでいる。この半導体層には、第１半導体域および第２半導体域が互いに間隔をあけてラテラル方向に配置されている。また、該半導体層は、第１半導体域と第２半導体域との間に、第３半導体域を備えている。半導体基板の中には、第１半導体域と第２半導体域との間のラテラル方向に、フィールド領域が配置されている。このフィールド領域は、同様に半導体基板の中に配置された第４半導体域に対して相補的にドープされている。さらに、半導体層の第１絶縁層側とは逆側上に、少なくとも１つのフィールド電極が、第１半導体域と第２半導体域との間に配置されている。
【００１５】
該第１半導体域および第２半導体域は、通常、半導体層よりも高くドープされている。
【００１６】
本発明のＳＯＩ半導体素子は、ダイオードまたは電界効果トランジスタとして形成されていることが好ましい。
【００１７】
ダイオードの場合、第１半導体域は、ｐ型にドープされたアノードを構成し、第２半導体域はｎ型にドープされたカソードを構成している。
【００１８】
同様に、電界効果トランジスタの場合、第１半導体域はソース領域を構成し、第２半導体域はドレイン領域を構成している。これらの半導体域の導電型は同じである。さらに、第１半導体域と第３半導体域との間には、チャネル領域を構成しているもう１つの第５半導体域のチャネル領域が配置されている。
【００１９】
さらに、空間電荷域が半導体基板に移される。このために、半導体層と半導体基板との間の接続が必要である。このような接続を実現するために、例えば金属や抵抗、ダイオード、トランジスタなどといった導体を用いてもよい。
【００２０】
このような接続は、半導体基板とソース領域および／またはドレイン領域との間で実現されることが好ましい。好ましい一形態では、第１半導体域および／または第２半導体域は、半導体基板に接続されている。
【００２１】
ＳＯＩ半導体素子に生じる電界の均一性を、第１半導体域および第２半導体域と向かい合う、半導体基板の中に配置されて、該半導体基板に対して相補的にドープされた遮蔽域によって、達成することができる。半導体基板と第１半導体域および／または第２半導体域との上記接続が、これらの遮蔽域に沿って行われることが好ましい。
【００２２】
第１絶縁層の下に位置する半導体基板の中には、ラテラル方向に、第１半導体域と第２半導体域との間に、半導体基板に対して相補的にドープされた少なくとも１つのフィールド領域が配置されている。このフィールド領域は、半導体基板と第１絶縁層との間の境界面から、半導体基板の内部領域に延びている。半導体基板が第１半導体域と第２半導体域とに割り当てられた遮蔽域を備えている場合、フィールド領域は、これら遮蔽域間に配置されている。
【００２３】
フィールド領域は、半導体基板の上面または境界面に配置され、第４半導体域に対して相補的にドープされた領域である。該フィールド領域を、アロイ、拡散、イオン注入、エピタキシー成長、またはそのような知られている方法によって形成することができる。
【００２４】
該フィールド領域は、フローティングとなるように配置されていることが好ましい。つまり、該フィールド領域の電位は、例えば外部端子によって予め与えられた電位である。フローティングとなっているフィールド領域では、これらの電位が、ＳＯＩ半導体素子の電界分布のみに起因して生じる。
【００２５】
さらに、第１半導体域と第２半導体域との間には、ラテラル方向に、半導体層の第１絶縁層側の面上に少なくとも１つのフィールド電極が配置されている。
【００２６】
該少なくとも１つのフィールド電極は、例えばｎ＋ドープされたポリシリコンといった導電性材料、または、例えばアルミニウムといった金属から形成されている。また、該フィールド電極の形状は任意であるが、ほぼ階段状に、あるいは、斜めに配置されたプレートとして形成されていることが好ましい。幅、傾き、半導体層との間隔も、様々であってよい。
【００２７】
該少なくとも１つのフィールド電極は、半導体層から電気的に絶縁されていることが好ましい。好ましい一形態では、この絶縁は、半導体層とフィールド電極との間に配置された他の絶縁層を用いて行われる。
【００２８】
フィールド電極との接続にフィールド領域を用いることにより、特にＳＯＩ半導体素子が遮断状態であるときに形成される電界が均一化される。このことは、絶縁耐力が上がることを意味している。なぜなら、電界は２点間の電位差の空間的な変化であるからである。ＳＯＩ半導体素子では、特に、半導体層と半導体基板との間に配置された絶縁層は、電圧ブレークダウンによって危険な状態になっている。基本的には、絶縁層の厚さを厚くすることによって絶縁耐力を上げることができるが、そうすることにより、製造技術的な不都合が生じてしまう。フィールド電極およびフィールド領域が互いに対になって位置していることが好ましい。
【００２９】
本発明の原理を、一般的に全てのＳＯＩ半導体素子に適用できる。
【００３０】
ＳＯＩ半導体素子における電界の均一性に関して上記構造をさらに改善するために、フィールド電極を半導体層および／またはフィールド領域と結合することができる。この結合を、結合位置を用いて実現することが好ましく、異なる３つのタイプによって違いがある。タイプＩでは、該フィールド電極は、半導体層にのみ接続されており、タイプＩＩでは、それに加えて、フィールド領域に電気的に接続されている。これに対してタイプＩＩＩでは、フィールド電極は、フィールド領域に接続されているが、半導体層には導電接続されていない。タイプＩＩＩの場合、フィールド電極は、半導体層から電気的に絶縁されていることが好ましい。
【００３１】
好ましい一形態では、タイプＩまたはタイプＩＩの結合位置には、第３半導体域に対して相補的な第２導電型のコンタクト領域がある。これらのコンタクト領域は、第３半導体域をフィールド電極に接続している。特に、該コンタクト領域が、第１領域および第２領域を含んでいることが好ましい。ここで、第１領域は、第２領域よりも高くドープされており、第１領域はフィールド電極にコンタクトしており、第２領域は第３半導体域にコンタクトしている。
【００３２】
本発明のＳＯＩ半導体素子が、ここでは、上記３タイプのうちのちょうど１つの結合位置を有していることが好ましい。しかし一般的に、タイプの異なる任意の数の結合位置を任意に組み合わせてもよい。
【００３３】
特に第３半導体域が結合位置の領域においてコンタクト領域または絶縁部を備えているときに、これらの結合位置を用いることにより、ＳＯＩ半導体素子によって電流の流れに用いられる第３半導体域の断面積が低減する。これにより、素子の抵抗が高くなる。
【００３４】
この不都合な点を補うために、補償域を用いる。この補償域は、隣接する２つの結合位置間の第３半導体域への不純物添加量を増やすことによって、これらの領域の導電性が上がるということを特徴としている。２つの結合位置間の該補償域は、同じフィールド電極に配置されていることが好ましい。また、該補償域の幅は、該補償域のドーピング濃度、第２絶縁層と半導体層との層厚、および、フィールド領域とフィールド電極との幅に応じて決まる。パラメータを適切に選択することにより、阻止能力を保ったまま、ドリフト領域の抵抗を低くすることができる。
【００３５】
フィールド領域および／または遮蔽域を用いることにより、寄生ＭＯＳトランジスタが形成される。この寄生ＭＯＳトランジスタは、このような、隣接する２つの領域間に、それらの領域間に位置する、該領域に対して相補的にドープされた、半導体基板の内部領域と関連して形成される。この寄生ＭＯＳトランジスタのゲートは、半導体層の中に配置されたドリフト領域によって構成されている。該寄生ＭＯＳトランジスタには、ドリフト領域において増加する電流の流れによってバイアスがかけられる。
【００３６】
この効果を用いるために、半導体基板中のフィールド領域と他のフィールド領域との間、または、フィールド領域と遮蔽域との間に配置されたチャネルストッパ領域を用いる。このチャネルストッパ領域は、第４半導体域の導電型を有しているが、該第４半導体域よりも高くドープされている。これにより、寄生ＭＯＳトランジスタの閾値電圧が上がる。ここで、チャネルストッパ領域は、隣接する２つのフィールド領域間、または、フィールド領域と遮蔽域との間に連続的に形成されていることが好ましい。
【００３７】
フィールド領域および／またはフィールド電極を備えたＳＯＩ半導体素子が遮断状態にある場合、これらのフィールド領域またはフィールド電極は帯電された状態になる。そして、印加された遮断電圧が遮断される、または、少なくとも著しく低減されると、フィールド領域またはフィールド電極の放電が比較的長い間続く。この放電時間の間、なおも充電されているフィールド領域またはフィールド電極は、素子のスイッチング速度を低減する間ＳＯＩ半導体素子を遮断状態にするゲートのように機能する。
【００３８】
したがって、本発明では、半導体層とフィールド領域またはフィールド電極との間の電圧、およびその電荷を制限する。
【００３９】
このことは、半導体層とフィールド領域またはフィールド電極との間に配置された、直列接続された１つまたは複数の定電圧ダイオードからなる定電圧ダイオード構造によって行われることが好ましい。定電圧ダイオードは、互いに相補的な半導体域への不純物添加量が多いｐｎ接合部からなる。半導体接合部の層厚と、不純物添加量の多さと、接合領域におけるドーパントの濃度勾配に応じて、定電圧ダイオードは、ブレークダウン電圧を有している。このブレークダウン電圧を超えると、導通状態に移行し、それによって、印加された電圧は低減され、ブレークダウン電圧に制限される。
【００４０】
一般的に、定電圧ダイオード構造は、不純物添加量の多い少なくとも２つの連続した半導体域からなる。ここで、連続した２つの半導体域が、互いに相補的にドープされている。定電圧ダイオード構造が、第１半導体域および重なり合う全ての半導体域うちの初めの半導体域と最後の半導体域とからなる２つの端子領域を備えている。
【００４１】
定電圧ダイオード構造は、ＳＯＩ半導体素子において、１つの端子領域が第３半導体域とコンタクトして、もう１つの端子領域がフィールド電極またはフィールド領域とコンタクトしているように、相互接続されている。製造技術的な理由から、定電圧ダイオード構造は、半導体層の中に配置されることが好ましい。ここで、定電圧ダイオード構造に部分的に（特に半導体層に対する）絶縁部が備えられている必要がある。
【００４２】
以下に、本発明の実施形態を、図面に基づいて詳述する。
【００４３】
図１は、従来技術に関するＳＯＩ半導体素子の細部を示す断面図である。
【００４４】
図２ａは、フィールド電極を備えた本発明のＳＯＩ半導体素子の細部を示す断面図である。
【００４５】
図２ｂは、図２ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【００４６】
図２ｃは、図２ａに関するＳＯＩ半導体素子の半導体層を切断した断面図である。
【００４７】
図２ｄは、図２ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【００４８】
図３ａは、図２ａと類似した、フィールド電極を備えた本発明のＳＯＩ半導体素子の細部を示す断面図である。該フィールド電極は、半導体層だけではなく、半導体基板にもコンタクトしている。
【００４９】
図３ｂは、図３ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【００５０】
図３ｃは、図３ａに関するＳＯＩ半導体素子の半導体層を切断した断面図である。
【００５１】
図３ｄは、図３ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【００５２】
図４ａは、図２ａおよび図３ａと類似した、本発明のＳＯＩ半導体素子の細部を示す断面図である。該フィールド電極は、半導体基板に導電的に接続されており、半導体層から絶縁されている。
【００５３】
図４ｂは、図４ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【００５４】
図４ｃは、図４ａに関するＳＯＩ半導体素子の半導体層を切断した断面図を示している。
【００５５】
図４ｄは、図４ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【００５６】
図５ａは、隣接する２つの結合位置間に配置された補償域を備えた、図２ｃの半導体層を切断した断面図である。
【００５７】
図５ｂは、隣接する２つの結合位置間に配置された補償域を備えた、図３ｃの半導体層を切断した断面図である。
【００５８】
図５ｃは、隣接する２つの結合位置間に配置された補償域を備えた、図４ｃの半導体層を切断した断面図である。
【００５９】
図６ａは、図２ａ、図３ａ、図５ａ、図５ｂの補償域における本発明のＳＯＩ半導体素子の一部を示す断面図である。
【００６０】
図６ｂは、図４ａおよび図５ｃの補償域における本発明のＳＯＩ半導体素子の一部を示す断面図である。
【００６１】
図７は、図２ａ、図２ｃ、図３ａ、図３ｃ、図５ａ、図５ｂの補償域における本発明のＳＯＩ半導体素子の細部を展開した場合の斜視図である。
【００６２】
図８は、寄生ＭＯＳトランジスタとチャネルストッパ領域とを備えた本発明のＳＯＩ半導体素子の一部を示す図である。
【００６３】
図９ａは、定電圧ダイオード構造を備えた図３ａ〜図３ｄのＳＯＩ半導体素子を切断した断面図である。
【００６４】
図９ｂは、図９ａに関するＳＯＩ半導体素子を示す断面図である。
【００６５】
図１０ａは、直列接続された定電圧ダイオードからなる定電圧ダイオード構造を備えた図２ａ〜図２ｄのＳＯＩ半導体素子を示す図である。
【００６６】
図１０ｂは、定電圧ダイオードの領域において図１０ａのＳＯＩ半導体素子を切断した断面図である。
【００６７】
これらの図では、同じ意味の同じ部材には、同じ参照符号を付している。
【００６８】
図２ａは、ＭＯＳＦＥＴとして形成された本発明のラテラルＳＯＩ半導体素子の細部を示す断面図である。
【００６９】
この素子の構造は、層状になっており、任意の金属層１５を備えた半導体基板１０からなる。この半導体基板の上には、第１絶縁層２０が、続いて半導体層３０および第２絶縁層４０が配置されている。
【００７０】
半導体層３０は、コンタクト部５１に接続されたｎ＋ドープされた第１半導体域３１を備えている。この第１半導体域３１は、ソース領域を構成している。該第１半導体域には、同様に半導体層３０に配置された、ｐ−ドープされた第５半導体域３３が接続され、チャネル領域として形成されている。該第１半導体域には、さらに、ｎ−ドープされた第３半導体域が接続されている。この第３半導体域は、この断面図では認識できないが、つながった領域として形成されており、複数の部分領域（例えば、部分領域３０ａ、３０ｂ、３０ｃ）からなる。
【００７１】
該第３半導体域に続く、ｎ＋ドープされたドレイン領域として形成された、第２半導体域、および、該第２半導体域に接続されたコンタクト部については、図示していない。
【００７２】
半導体基板１０は、それと第１絶縁層２０との界面領域に、ｐドープされた、遮蔽域１１と、２つのフローティングとなっているフィールド領域１３ａ、１３ｂとを備えている。半導体層３０に対して、各フィールド領域１３ａ、１３ｂと、それに割り当てられたフィールド電極５３ａ、５３ｂとが、向かい合っている。これらのフィールド電極５３ａ、５３ｂは、階段状に形成されているが、同様に、例えば斜めに配置されていてもよい。
【００７３】
一般的に、ＳＯＩ半導体素子の各フィールド電極５３ａ、５３ｂは、異なるように形成されていてもよい。特に、該フィールド電極５３ａ、５３ｂの形態は、幅、傾き、形状、材料に関して異なっていてもよい。フィールド電極５３ａ、５３ｂは、フィールド領域１３ａ、１３ｂと同様に、紙面に対して垂直に長く延びた形状をしている。環状の構造が選択されてもよい。
【００７４】
第２半導体域の領域（図示せず）は、図１の参照符号３２が付された半導体域と同様に形成されていてもよい。ここで、図１のコンタクト部５２に相当するコンタクト部は、選択的に第２半導体域にのみ電気的にコンタクトしていてもよいし、半導体基板にも電気的にコンタクトしていてもよい。半導体基板へのコンタクトは、第２半導体域の下の、半導体基板の周辺領域に配置されたｐドープされた遮蔽域１２の領域において行われていることが好ましい。
【００７５】
フィールド電極５３ａ、５３ｂは、フィールド領域１３ａ、１３ｂと同様に、紙面に対して垂直に延びる長く延びた形状（図２ａでは認識できない）をしている。各位置において、フィールド電極５３ａ、５３ｂには、それらの長手方向に互いに間隔をあけたタイプＩの結合位置がある。これらの結合位置では、該フィールド電極５３ａ、５３ｂは、それらに割り当てられたフィールド領域１３ａおよび１３ｂと容量結合されており、コンタクト領域３４、３５を介して第３半導体域３０ａ、３０ｂ、３０ｃに結合されている。
【００７６】
各結合位置の領域では、第３半導体域３０ａ、３０ｂ、３０ｃにコンタクト領域３４、３５が備えられており、該コンタクト領域３４、３５は、該第３半導体域３０ａ、３０ｂ、３０ｃに対して相補的にドープされている。ここで、コンタクト領域３４、３５のそれぞれは、内部コンタクト領域３４ａ、３５ａと、外部コンタクト領域３４ｂ、３５ｂとから構成されている。内部コンタクト領域３４ａ、３５ａには、フィールド電極５３ａ、５３ｂがコンタクトしており、第３半導体域３０ａ、３０ｂ、３０ｃにコンタクトしている外部コンタクト領域３４ｂ、３５ｂよりも高くドープされている（この例ではｐ＋ドープされている）。
【００７７】
図２ｂは、図２ａにおけるフィールド電極５３ａ、５３ｂの領域を示す平面図である。該フィールド電極５３ａ、５３ｂは、互いに平行に延びており、第２絶縁層４０の上に配置されている。
【００７８】
図２ｃは、図２ａを、半導体層３０の面Ａ１‐Ａ１´で切断した断面図である。この半導体層３０には、内部コンタクト領域３４ａ、３５ａと、外部コンタクト領域３４ｂ、３５ｂとを備えた２つのコンタクト領域３４、３５が配置されている。内部コンタクト領域３４ａ、３５ａのそれぞれは、外部コンタクト領域３４ｂ、３５ｂによって取り囲まれている。
【００７９】
図２ａの遮蔽域１１およびフィールド領域１３ａ、１３ｂのレベルの、面Ｂ１‐Ｂ１´で半導体基板１０を切断した断面図が、図２ｄである。半導体基板１０の中には、２つのフローティングとなっているフィールド領域１３ａ、１３ｂが配置されている。フィールド領域１３ａ、１３ｂを、任意のドーピング方法（例えば、熱拡散）によって形成できる。
【００８０】
フィールド領域１３ａ、１３ｂとこれらにそれぞれ割り当てられたフィールド電極５３ａ、５３ｂとの結合に関する他の形態を、図３ａに示す。ここでは、フィールド電極５３ａ、５３ｂは、タイプＩＩの結合位置において、一方では、該フィールド電極に割り当てられたフィールド領域１３ａ、１３ｂに接続されており、他方では、内部コンタクト領域３４ａ、３５ａと外部コンタクト領域３４ｂ、３５ｂとを介して第３半導体域３０ａ，３０ｂ、３０ｃに接続されている。これにより、各フィールド領域１３ａ、１３ｂの電位と、それらに割り当てられたフィールド電極５３ａ、５３ｂの電位とが揃う。
【００８１】
図３ｂは、図２ａと同様の、図３ａの半導体素子を示す平面図である。
【００８２】
図３ｃは、図３ａにおけるタイプＩＩＩの２つの結合位置の領域に位置する半導体層３０を面Ａ２‐Ａ２´で切断した図である。この図から、フィールド電極５３ａ、５３ｂが結合位置において第３半導体域３０ａ、３０ｂ、３０ｃを貫いていることが分かる。ここでも、フィールド電極５３ａ、５３ｂは、内部コンタクト領域３４ａ、３５ａと、外部コンタクト領域３４ｂ、３５ｂとを介して、第３半導体域３０ａ、３０ｂ、３０ｃに接続されている。
【００８３】
フィールド電極５３ａ、５３ｂと、それらに割り当てられたフィールド領域１３ａ、１３ｂとの結合に関する他の形態を、図４ａに示す。図３ａと同様に、ここでも、フィールド電極５３ａ、５３ｂは、結合位置において、該フィールド電極５３ａ、５３ｂに割り当てられたフィールド領域１３ａ、１３ｂに電気的に接続されている。しかし、図３ａの半導体素子との違いは、フィールド電極５３ａ、５３ｂは、半導体層３０において、絶縁部によって半導体層３０から絶縁されている点にある。フィールド電極５３ａ、５３ｂと、それらに割り当てられたフィールド領域１３ａ、１３ｂとから形成された各対は、電気的に浮遊して配置されている。
【００８４】
第２絶縁層４０とその上に配置されたフィールド電極５３ａ、５３ｂとを備えた図４ａの半導体素子の一部の平面図を、図４ｂに示す。
【００８５】
図４ｃは、図４ａの半導体層３０の面Ａ３‐Ａ３´で切断した断面図を示している。この図から、図２および図３の素子との基本的な違いは明白である。この違いは、結合位置の形態に関するものであり、フィールド電極５３ａ、５３ｂが絶縁部２５ａ、２５ｂによって半導体層３０から絶縁されているということにある。第１絶縁層２０および第２絶縁層４０は、絶縁部２５ａ、２５ｂの領域において互いにつながっており、半導体層３０からフィールド電極５３ａ、５３ｂを絶縁している。これらの第１絶縁層２０、第２絶縁層４０、および、絶縁部２５ａ、２５ｂは、一体的に形成されていてもよい。
【００８６】
図４ｄは、図４ａの半導体基板１０を面Ｂ３‐Ｂ３´で切断した図である。この図は、図２ｄおよび図３ｄと同じである。
【００８７】
図２ａ、図３ａ、図４ａに示した本発明のＳＯＩ半導体素子が導通状態にある場合、該半導体素子の半導体層３０には（断面図２ｃ、３ｃ、および、４ｃを参照）、フィールド電極５３ａ、５３ｂおよびフィールド領域１３ａ、１３ｂを横切る主電流方向が生じる。
【００８８】
図５ａは図２ｃに相当するが、この図には、２つの結合位置が示されており、該２つの結合位置は、フィールド電極５３ａ、５３ｂの長手方向に互いに隣り合っている。主電流方向を、図示した矢印で示す。
【００８９】
結合位置に設けられた第３半導体域３０ａ、３０ｂ、３０ｃの領域は、電流の流れに用いられないので、主電流方向に直交する、電流に用いられる第３半導体域３０ａ、３０ｂ、３０ｃの断面積が減少している。その結果、ドリフト領域の抵抗が高くなる。この不足を補うために、本発明の他の観点では、第３半導体域３０ａ、３０ｂ、３０ｃのそれぞれの、主電流方向を横切る方向に隣接する２つの結合位置間への不純物添加量を増やすことが有効である。そうすることにより、電流の流れに用いられる電荷の数が増える。特に好ましい一実施形態では、不純物の添加は、ドリフト領域内の第１半導体域３１と第２半導体域３２との間の自由電荷の数が主電流方向に直交するどの方向にも少なくともほぼ一定であるように、選択される。該結合位置に起因して不足している電荷は、不純物添加量を増やすことにより補われる。これらの、不純物添加量が増えた該第３半導体域の領域は、それに相応して補償域６０ａ、６０ｂとも呼ばれる。
【００９０】
図５ａと同様に、図５ｂは図３ｃに相当し、図５ｃは図４ｃに相当する。これらの図では同様に、フィールド電極５３ａ、５３ｂの長手方向に互いに間隔をあけた２つの結合位置を示している。ここでも、主電流方向を図示した矢印で示している。
【００９１】
さらにここでも、結合位置５３ａ／３４ａ／３４ｂ、５３ｂ／３５ａ／３５ｂ、および、５３ａ／２５ａ、５３ｂ、２５ｂを考慮して、主電流方向の電流に用いられる、第３半導体域３０ａ、３０ｂ、３０ｃの断面積は減少する。こうして増加した抵抗の大きさを補償するために、ここでは、図５ａに示したＳＯＩ半導体素子の場合と同様に、図５ｂおよび図５ｃのＳＯＩ半導体素子において、結合位置５３ａ／３４ａ／３４ｂ、５３ｂ／３５ａ／３５ｂ、および、５３ａ／２５ａと５３ｂ、２５ｂのそれぞれについて、主電流方向を横切って互いに間隔をあけて設けられているものどうしの間の第３半導体域３０ａ、３０ｂ、３０ｃに、補償域６０ａ、６０ｂを配置する。該補償域６０ａ、６０ｂは同じ導電型を有しているが、該第３半導体域３０ａ、３０ｂ、３０ｃよりも不純物を多く含んでいる。こうすることにより、導通電流に用いられる、補償域６０ａ、６０ｂの電荷の数が増える。図５ａおよび図５ｃのＳＯＩ半導体素子中の補償域６０ａ、６０ｂの幅は、主電流方向における結合位置３４ａ／３４ｂ、３５ａ／３５ｂ、５３ａ／３４ａ／３４ｂ、５３ｂ／３５ａ／３５ｂ、および、５３ａ／２５ａ、５３ｂ、２５ｂの寸法に整合されている。
【００９２】
図６ａは、図５ａおよび図５ｂのＳＯＩ半導体素子の補償域６０ａ、６０ｂの領域の面Ｃ１‐Ｃ１´およびＣ２‐Ｃ２´で縦に切断した断面図である。同様に、図６ｂは、図５ｃのＳＯＩ半導体素子の補償域６０ａ、６０ｂの領域を面Ｃ３‐Ｃ３´で切断した断面図を示している。
【００９３】
これらの図６ａに示した素子と図６ｂに示した素子とを比べると、補償域６０ａ、６０ｂの幅が異なっていることが分かる。該補償域６０ａ、６０ｂは、それらの不純物濃度、第２絶縁層４０および半導体層３０の層厚、および、フィールド領域１３ａ、１３ｂと、フィールド電極５３ａ、５３ｂと、結合位置６０ａ、６０ｂとの幅（つまり、第１コンタクト領域３４ａ、３４ｂおよび絶縁部２５ａ、２５ｂの幅）に依存している。
【００９４】
本発明のＳＯＩ半導体素子を部分的に展開した斜視図を、図７に示す。この図は、図２および図３と同じである。分かりやすくするために、第２絶縁層４０および第４半導体域１０ａを図示していない。
【００９５】
遮断時耐電圧強度を上げるための本発明の他の観点は、寄生ＭＯＳトランジスタに生じる望ましくない電流を除去することを目的としている。このような寄生ＭＯＳトランジスタは、図８に示すように、ｐドープされたフィールド領域１３ａ、１３ｂと、それらの間に位置する、寄生ＭＯＳトランジスタのチャネル領域として作用するｎ−ドープされた、第４半導体域１０ａの領域とから構成されている。この領域と向かい合う、半導体層３０に配置された第３半導体域３０ａ、３０ｂ、３０ｃの部分３０ｂは、寄生ｐＭＯＳトランジスタのゲートを構成している。半導体層３０の電流が増すと、所定の電流の強さを超えた場合に寄生ｐＭＯＳトランジスタにバイアスがかかって導通する。寄生ｐＭＯＳトランジスタの回路図を、図８に概略的に示す。
【００９６】
寄生ＭＯＳトランジスタを介して流れる電流を回避するために、隣接しあうフィールド領域１３ａと１３ｂとの間に位置する第４半導体域１０ａへの不純物添加量を増やす。この領域を、チャネルストッパ領域１０ｂとも呼ぶ。図示した本実施形態では、チャネルストッパ領域１０ｂは、フィールド領域１３ａからフィールド領域１３ｂまでの半導体基板１０と第１絶縁層２０との境界面に沿って延びている。チャネルストッパ領域１０ｂによって、寄生ＭＯＳトランジスタのターンオン電圧が上昇する。
【００９７】
フィールド電極５３ａ、５３ｂおよびフィールド領域１３ａ、１３ｂでは、特にＳＯＩ半導体素子が遮断状態にある場合、フィールド電極５３ａ、５３ｂまたはフィールド領域１３ａ、１３ｂと、第３半導体域３０ａ、３０ｂ、３０ｃとの間に大きな電位差が生じる。このように大きな電位差を回避するために、本発明の他の観点では、フィールド電極５３ａ、５３ｂおよび／またはフィールド領域１３ａ、１３ｂと、第３半導体域３０ａ、３０ｂ、３０ｃとの間に、定電圧ダイオード構造を備える。定電圧ダイオード構造は、単一の定電圧ダイオードであってもよいし、直列接続された複数の定電圧ダイオードであってもよい。
【００９８】
技術的には、高ドープされたｐｎ接合（つまり、ｐ＋領域からｎ＋領域への遷移）によって、定電圧ダイオードを実現する。このような定電圧ダイオード構造は、所定の閾値電圧を有している。外から定電圧ダイオード構造へと逆方向に印加された電圧がこの閾値電圧を上回っている場合、定電圧ダイオード構造は導通し、これにより、外部から印加された電圧が、閾値電圧の値に制限される。
【００９９】
したがって、適切に設計され、相互接続された定電圧ダイオード構造によって、フィールド電極５３ａ、５３ｂまたはフィールド領域１３ａ、１３ｂと、第３半導体域３０ａ、３０ｂ、３０ｃとの間に印加された電圧を、許容値に制限することができる。
【０１００】
基本的に、フィールド電極５３ａ、５３ｂまたはフィールド領域１３ａ、１３ｂと、第３半導体域３０ａ、３０ｂ、３０ｃとの間の定電圧ダイオード構造を、ＳＯＩ半導体素子の任意の位置（例えば、第２絶縁層４０または第１半導体層２内）に配置することができる。好ましい一実施形態では、このような定電圧ダイオード構造が、半導体層３０内のフィールド電極５３ａ、５３ｂまたはフィールド領域１３ａ、１３ｂの、１つまたは複数の結合位置（必ずしも全ての結合位置でなくてもよい）に、配置されている。
【０１０１】
このような構造の一例を図９ａに示す。ここに示した半導体面３０の断面図は、図５ｂに相当する。しかし図５ｂとの相異点は、結合位置のうちの２つが、定電圧ダイオードを集積するように変更された点にある。上記の２つの結合位置では、ｐ＋ドープされた内部コンタクト領域３４ａ、３５ａに、同様にｐ＋ドープされたそれぞれ１つの定電圧ダイオード部分領域７０ａ、８０ａが接続されており、続いて、ｎ−ドープされた定電圧ダイオード部分領域７０ｂ、８０ｂに接続されている。これらの定電圧ダイオード部分領域７０ａおよび７０ｂは定電圧ダイオード７０を構成し、８０ａおよび８０ｂは定電圧ダイオード８０を構成している。
【０１０２】
一方では、ｎ＋ドープされた定電圧ダイオード部分領域７０ｂおよび８０ｂが、補償域６０ａおよび６０ｂにおいて、第３半導体域３０ａ、３０ｂ、３０ｃにコンタクトしている。他方では、定電圧ダイオード部分領域７０ａ、８０ａが、内部コンタクト領域３４ａ、３５ａを介して、フィールド電極５３ａ、５３ｂに接続されている。このような構造が図９ｂから読み取れる。この図は、同じ２つのフィールド電極５３ａによって割り当てられた結合位置を垂直に切断した断面図を示している。この実施形態では、フィールド電極５３ａは、定電圧ダイオード７０が備えられている結合位置において、フィールド領域１３ａに導電的に接続されていない。定電圧ダイオード７０、８０は、もっぱら、半導体域３０の中に配置されている。
【０１０３】
結合位置に配置された定電圧ダイオード構造７０、８０を備えた他の例を、図１０ａに示す。図示したＳＯＩ半導体素子は、同様に、図５ｂのＳＯＩ半導体素子に相当する。ここでも、１つのフィールド電極５３ａに割り当てられた結合位置のうちの１つに、定電圧ダイオード構造７０が備えられている。定電圧ダイオード７０は、重なり合う４つの定電圧ダイオード部分領域７０ａ〜７０ｄからなる。ここで、直接連なっている定電圧ダイオード部分領域は、互いに相補的な導電型を有している。
【０１０４】
４つの定電圧ダイオード部分領域７０ａ〜７０ｄの間には、高ドープされた、互いに相補的な隣り合う定電圧ダイオード部分領域間の、３つの半導体接合部が位置している。これら３つの接合部のそれぞれは、カスケード接続された３つの定電圧ダイオードの一つを示している。ここで、中間の定電圧ダイオード７０ｂ／７０ｃおよび８０ｂ／８０ｃは、外側の定電圧ダイオード７０ａ／７０ｂ、７０ｃ／７０ｄ、８０ａ／８０ｂ、８０ｃ／８０ｄとは反対の極性を有している。
【０１０５】
これら２つの同様に形成された定電圧ダイオード構造７０、８０は、半導体面３０にのみ配置されており、絶縁部９０ａ、９０ｂによって半導体層３０から部分的に絶縁されている。第３半導体域３０ａ、３０ｂ、３０ｃには、定電圧ダイオード構造７０、８０の一端部に割り当てられた定電圧ダイオード部分領域７０ｄおよび８０ｄのみがコンタクトしている。他の端部に位置する定電圧ダイオード部分領域７０ａ、８０ａは、内部コンタクト領域３４ａ、３５ａと同様に、ｐ＋ドープされており、該内部コンタクト領域３４ａ、３５ａと一体的に形成されている。これにより、定電圧ダイオード構造７０、８０は、フィールド電極５３ａ、５３ｂにコンタクトしている。
【０１０６】
図１０ａの定電圧ダイオード構造７０、８０の領域における面Ｅ２‐Ｅ２´での切断面を図１０ｂに示す。図１０ａと組み合わせると、ここでは、フィールド電極５３ａおよび５３ｂと、定電圧ダイオード構造７０および８０を備えた結合位置とが定電圧ダイオード構造７０および８０を介してのみ半導体層にコンタクトしていることがよく分かる。内部コンタクト領域３４ａおよび３５ａを介したフィールド電極５３ａのコンタクト、および、外部コンタクト領域３４ｂおよび３５ｂを介したフィールド電極５３ｂのコンタクトを、本実施形態では行わない。
【０１０７】
本発明の全てのＳＯＩ半導体素子では、チャネルストッパ領域１０ｂが存在している場合には、このチャネルストッパ領域１０ｂは半導体基板１０と同じ導電型をしているのに対して、遮蔽域１１、１２が存在している場合には、この遮蔽域１１、１２およびフィールド領域１３ａ、１３ｂは、上記の導電型とは異なる相補的な導電型を有している。ここで、一方の導電型がｎ型であり、他方がｐ型であり、あるいはその逆であるかどうかは重要ではない。その他の点では、ＳＯＩ半導体素子の構造に変更点はない。
【図面の簡単な説明】
【０１０８】
【図１】従来技術に関するＳＯＩ半導体素子の細部を示す断面図である。
【図２Ａ】フィールド電極を備えた本発明のＳＯＩ半導体素子の細部を示す断面図である。
【図２Ｂ】図２ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【図２Ｃ】図２ａに関するＳＯＩ半導体素子の半導体層を切断した断面図である。
【図２Ｄ】図２ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【図３Ａ】図２ａと類似した、フィールド電極を備えた本発明のＳＯＩ半導体素子の細部を示す断面図である。該フィールド電極は、半導体層だけではなく、半導体基板にも接触されている。
【図３Ｂ】図３ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【図３Ｃ】図３ａに関するＳＯＩ半導体素子の半導体層を切断した断面図である。
【図３Ｄ】図３ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【図４Ａ】図２ａおよび図３ａと類似した、本発明のＳＯＩ半導体素子の細部を示す断面図である。該フィールド電極は、半導体基板に導電的に接続されており、半導体層から絶縁されている。
【図４Ｂ】図４ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【図４Ｃ】図４ａに関するＳＯＩ半導体素子の半導体層を切断した断面図を示している。
【図４Ｄ】図４ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【図５Ａ】隣接する２つの結合位置間に配置された補償域を備えた、図２ｃの半導体層を切断した断面図である。
【図５Ｂ】隣接する２つの結合位置間に配置された補償域を備えた、図３ｃの半導体層を切断した断面図である。
【図５Ｃ】隣接する２つの結合位置間に配置された補償域を備えた、図４ｃの半導体層を切断した断面図である。
【図６Ａ】図２ａ、図３ａ、図５ａ、図５ｂの補償域における本発明のＳＯＩ半導体素子の一部を示す断面図である。
【図６Ｂ】図４ａおよび図５ｃの補償域における本発明のＳＯＩ半導体素子の一部を示す断面図である。
【図７】図２ａ、図２ｃ、図３ａ、図３ｃ、図５ａ、図５ｂの補償域における本発明のＳＯＩ半導体素子の細部を展開した場合の斜視図である。
【図８】寄生ＭＯＳトランジスタとチャネルストッパ領域とを備えた本発明のＳＯＩ半導体素子の一部を示す図である。
【図９Ａ】定電圧ダイオード構造を備えた図３ａ〜図３ｄのＳＯＩ半導体素子を切断した断面図である。
【図９Ｂ】図９ａに関するＳＯＩ半導体素子を示す断面図である。
【図１０Ａ】直列接続された定電圧ダイオードからなる定電圧ダイオード構造を備えた図２ａ〜図２ｄのＳＯＩ半導体素子を示す図である。
【図１０Ｂ】定電圧ダイオードの領域において図１０ａのＳＯＩ半導体素子を切断した断面図である。
【符号の説明】
【０１０９】
１０ 半導体基板
１０ａ 第４半導体域
ｌ０ｂ チャネルストッパ領域
１１、１２ 遮蔽域
１３ａ、１３ｂ フィールド領域
１５ 金属層基板
２０ 第１絶縁層
２５ａ、２５ｂ 絶縁部
３０ 半導体層
３０ａ、３０ｂ、３０ｃ 第３半導体域
３１ 第１半導体域
３２ 第２半導体域
３３ 第５半導体域／チャネル領域
３４ａ、３４ｂ 第１コンタクト領域
３５ａ、３５ｂ 第２コンタクト領域
４０ 第２絶縁層
４１ ゲート電極
５１ 第１半導体域のコンタクト部
５２ 第２半導体域のコンタクト部
５３ａ、５３ｂ フィールド電極
６０ａ、６０ｂ 補償域
７０、８０ 定電圧ダイオード構造
７０ａ、７０ｃ、８０ａ、８０ｃ 第２導電型の定電圧ダイオード部分領域
７０ｂ、７０ｄ、８０ｂ、８１ｄ 第１導電型の定電圧ダイオード部分領域
９０ａ、９０ｂ 定電圧ダイオード構造の絶縁部
【発明の詳細な説明】
【０００１】
本発明は、ＳＯＩ半導体素子に関するものである。
【０００２】
ＳＯＩ半導体素子（ＳＯＩ＝シリコンオンインシュレータ）は、ダイオード、トランジスタ、または、類似の半導体素子を構成可能な、絶縁層上に配置された半導体層を特徴としている。
【０００３】
一般的に、ＳＯＩ半導体素子では、できる限り高い遮断時耐電圧強度を得ることが重要である。
【０００４】
本出願では、略語「ＳＯＩ」を、半導体層、絶縁層、および、任意の材料からなる他の半導体層を備えた素子の同義語として用いる。ＳＯＩは専門用語として定着している。したがって、ＳＯＩは、シリコンからなる素子だけではなく、例えばゲルマニウムまたはヒ化ガリウムといった任意の半導体材料からなる素子であると解釈される。
【０００５】
ＤＥ１０１ ０６ ３５９ Ｃ１は、アノードコンタクト部とカソードコンタクト部とを備えた薄膜技術におけるラテラルＳＯＩ半導体素子を開示している。該アノードコンタクト部とカソードコンタクト部とは、それぞれ、基板の、分離した複数の遮蔽領域の上（つまり、基板の基本ドーピングに相補的にドープされた領域の上）に配置されている。さらに、アノードコンタクト部は、基板に電気的に接続されている。これにより、空間電荷域は、基板に向って移動し、基板の中へ移される。基板の中へ空間電荷域を移動させるための他の措置として、フローティングとなっている、つまり所定の電位が印加されないフィールド環状部が用いられる。このフィールド環状部は、遮蔽領域間に配置されている。
【０００６】
図１は、従来技術の、ＭＯＳトランジスタとして形成されたＳＯＩ半導体素子の細部を示している。このＳＯＩ半導体素子は、ほぼ層状に形成されている。金属層１５を備えた半導体基板１０の上には、該金属層１５とは逆側の面に、第１絶縁層２０と、続いて半導体層３０とが配置されている。絶縁層２０は半導体層３０の下に「埋設」されているので、この絶縁層２０を、埋設された絶縁体とも呼ぶ。半導体層３０の、第１絶縁層２０とは逆側の面には、第２絶縁層４０が配置されている。半導体層３０の中には、ソース領域を構成している第１半導体域３１と、該第１半導体域３１から間隔をあけた、ドレイン領域を構成している第２半導体域３２とが配置されている。該第１半導体域３１にはコンタクト部５１が電気的にコンタクトしており、該第２半導体域３２にはコンタクト部５２が電気的にコンタクトしている。
【０００７】
半導体層３０の第１半導体域３１には、相補的にドープされたチャネル領域３３が接続されている。このチャネル領域３３と第２半導体域３２との間には、ドリフト領域３０ａが構成されている。このドリフト領域３０ａは、第１半導体域３１および第２半導体域３２と同じ導電型だが、それらの半導体域よりも弱くドープされている。チャネル領域３３において導電性のチャネルを制御するために、ゲート電極４１が用いられる。該ゲート電極４１は、半導体層３０上の第２絶縁層４０に埋設されている。ゲート電極４１を外部に電気的にコンタクトさせるために必要な端子については、図示していない。
【０００８】
第１絶縁層２０と、第２絶縁層４０と、それらの間に位置する半導体層３０とからなるサンドイッチ状の構造は、半導体基板１０の上に配置されている。この半導体基板１０は、例えば、第１半導体域３１および第２半導体域３２、または、ドリフト領域３０ａと同じ導電型である。
【０００９】
半導体基板１０は、第１絶縁層２０側に、半導体基板１０に対して相補的にドープされた遮蔽域１１、１２、および、半導体基板１０と同じ導電型のフィールド領域１３ａ、１３ｂを備えている。第１半導体域３１のコンタクト端子５１が、第１半導体域３１に加えて、遮蔽域１１にも導電接続されている。
【００１０】
ＤＥ１９７ ５５ ８６８ Ｃ１から、高電圧ＳＯＩ薄膜トランジスタが知られている。該トランジスタは、ゲート電極とドレイン領域との間に配置されたフィールドプレートを備えている。このフィールドプレートは、半導体薄膜の中に配置された、この半導体薄膜に対して相補的にドープされた領域に接続されている。
【００１１】
このようなＳＯＩ半導体素子の不都合な点は、遮断状態において、埋設された絶縁層の電圧ブレークダウンが生じてしまうことにより、絶縁層およびそれに伴うＳＯＩ半導体素子が破壊されてしまう点にある。
【００１２】
したがって、本発明の目的は、遮断時耐電圧強度を改善した、電圧ブレークダウンからより保護された、ＳＯＩ半導体素子を提示することである。
【００１３】
この目的を、本発明にしたがって、請求項１のＳＯＩ半導体素子によって解決する。本発明の概念の形態および他の形態を、従属請求項に記載する。
【００１４】
本発明のＳＯＩ半導体素子は、層状の構造を有しており、連続する半導体基板と第１絶縁層と半導体層とを含んでいる。この半導体層には、第１半導体域および第２半導体域が互いに間隔をあけてラテラル方向に配置されている。また、該半導体層は、第１半導体域と第２半導体域との間に、第３半導体域を備えている。半導体基板の中には、第１半導体域と第２半導体域との間のラテラル方向に、フィールド領域が配置されている。このフィールド領域は、同様に半導体基板の中に配置された第４半導体域に対して相補的にドープされている。さらに、半導体層の第１絶縁層側とは逆側上に、少なくとも１つのフィールド電極が、第１半導体域と第２半導体域との間に配置されている。
【００１５】
該第１半導体域および第２半導体域は、通常、半導体層よりも高くドープされている。
【００１６】
本発明のＳＯＩ半導体素子は、ダイオードまたは電界効果トランジスタとして形成されていることが好ましい。
【００１７】
ダイオードの場合、第１半導体域は、ｐ型にドープされたアノードを構成し、第２半導体域はｎ型にドープされたカソードを構成している。
【００１８】
同様に、電界効果トランジスタの場合、第１半導体域はソース領域を構成し、第２半導体域はドレイン領域を構成している。これらの半導体域の導電型は同じである。さらに、第１半導体域と第３半導体域との間には、チャネル領域を構成しているもう１つの第５半導体域のチャネル領域が配置されている。
【００１９】
さらに、空間電荷域が半導体基板に移される。このために、半導体層と半導体基板との間の接続が必要である。このような接続を実現するために、例えば金属や抵抗、ダイオード、トランジスタなどといった導体を用いてもよい。
【００２０】
このような接続は、半導体基板とソース領域および／またはドレイン領域との間で実現されることが好ましい。好ましい一形態では、第１半導体域および／または第２半導体域は、半導体基板に接続されている。
【００２１】
ＳＯＩ半導体素子に生じる電界の均一性を、第１半導体域および第２半導体域と向かい合う、半導体基板の中に配置されて、該半導体基板に対して相補的にドープされた遮蔽域によって、達成することができる。半導体基板と第１半導体域および／または第２半導体域との上記接続が、これらの遮蔽域に沿って行われることが好ましい。
【００２２】
第１絶縁層の下に位置する半導体基板の中には、ラテラル方向に、第１半導体域と第２半導体域との間に、半導体基板に対して相補的にドープされた少なくとも１つのフィールド領域が配置されている。このフィールド領域は、半導体基板と第１絶縁層との間の境界面から、半導体基板の内部領域に延びている。半導体基板が第１半導体域と第２半導体域とに割り当てられた遮蔽域を備えている場合、フィールド領域は、これら遮蔽域間に配置されている。
【００２３】
フィールド領域は、半導体基板の上面または境界面に配置され、第４半導体域に対して相補的にドープされた領域である。該フィールド領域を、アロイ、拡散、イオン注入、エピタキシー成長、またはそのような知られている方法によって形成することができる。
【００２４】
該フィールド領域は、フローティングとなるように配置されていることが好ましい。つまり、該フィールド領域の電位は、例えば外部端子によって予め与えられた電位である。フローティングとなっているフィールド領域では、これらの電位が、ＳＯＩ半導体素子の電界分布のみに起因して生じる。
【００２５】
さらに、第１半導体域と第２半導体域との間には、ラテラル方向に、半導体層の第１絶縁層側の面上に少なくとも１つのフィールド電極が配置されている。
【００２６】
該少なくとも１つのフィールド電極は、例えばｎ＋ドープされたポリシリコンといった導電性材料、または、例えばアルミニウムといった金属から形成されている。また、該フィールド電極の形状は任意であるが、ほぼ階段状に、あるいは、斜めに配置されたプレートとして形成されていることが好ましい。幅、傾き、半導体層との間隔も、様々であってよい。
【００２７】
該少なくとも１つのフィールド電極は、半導体層から電気的に絶縁されていることが好ましい。好ましい一形態では、この絶縁は、半導体層とフィールド電極との間に配置された他の絶縁層を用いて行われる。
【００２８】
フィールド電極との接続にフィールド領域を用いることにより、特にＳＯＩ半導体素子が遮断状態であるときに形成される電界が均一化される。このことは、絶縁耐力が上がることを意味している。なぜなら、電界は２点間の電位差の空間的な変化であるからである。ＳＯＩ半導体素子では、特に、半導体層と半導体基板との間に配置された絶縁層は、電圧ブレークダウンによって危険な状態になっている。基本的には、絶縁層の厚さを厚くすることによって絶縁耐力を上げることができるが、そうすることにより、製造技術的な不都合が生じてしまう。フィールド電極およびフィールド領域が互いに対になって位置していることが好ましい。
【００２９】
本発明の原理を、一般的に全てのＳＯＩ半導体素子に適用できる。
【００３０】
ＳＯＩ半導体素子における電界の均一性に関して上記構造をさらに改善するために、フィールド電極を半導体層および／またはフィールド領域と結合することができる。この結合を、結合位置を用いて実現することが好ましく、異なる３つのタイプによって違いがある。タイプＩでは、該フィールド電極は、半導体層にのみ接続されており、タイプＩＩでは、それに加えて、フィールド領域に電気的に接続されている。これに対してタイプＩＩＩでは、フィールド電極は、フィールド領域に接続されているが、半導体層には導電接続されていない。タイプＩＩＩの場合、フィールド電極は、半導体層から電気的に絶縁されていることが好ましい。
【００３１】
好ましい一形態では、タイプＩまたはタイプＩＩの結合位置には、第３半導体域に対して相補的な第２導電型のコンタクト領域がある。これらのコンタクト領域は、第３半導体域をフィールド電極に接続している。特に、該コンタクト領域が、第１領域および第２領域を含んでいることが好ましい。ここで、第１領域は、第２領域よりも高くドープされており、第１領域はフィールド電極にコンタクトしており、第２領域は第３半導体域にコンタクトしている。
【００３２】
本発明のＳＯＩ半導体素子が、ここでは、上記３タイプのうちのちょうど１つの結合位置を有していることが好ましい。しかし一般的に、タイプの異なる任意の数の結合位置を任意に組み合わせてもよい。
【００３３】
特に第３半導体域が結合位置の領域においてコンタクト領域または絶縁部を備えているときに、これらの結合位置を用いることにより、ＳＯＩ半導体素子によって電流の流れに用いられる第３半導体域の断面積が低減する。これにより、素子の抵抗が高くなる。
【００３４】
この不都合な点を補うために、補償域を用いる。この補償域は、隣接する２つの結合位置間の第３半導体域への不純物添加量を増やすことによって、これらの領域の導電性が上がるということを特徴としている。２つの結合位置間の該補償域は、同じフィールド電極に配置されていることが好ましい。また、該補償域の幅は、該補償域のドーピング濃度、第２絶縁層と半導体層との層厚、および、フィールド領域とフィールド電極との幅に応じて決まる。パラメータを適切に選択することにより、阻止能力を保ったまま、ドリフト領域の抵抗を低くすることができる。
【００３５】
フィールド領域および／または遮蔽域を用いることにより、寄生ＭＯＳトランジスタが形成される。この寄生ＭＯＳトランジスタは、このような、隣接する２つの領域間に、それらの領域間に位置する、該領域に対して相補的にドープされた、半導体基板の内部領域と関連して形成される。この寄生ＭＯＳトランジスタのゲートは、半導体層の中に配置されたドリフト領域によって構成されている。該寄生ＭＯＳトランジスタには、ドリフト領域において増加する電流の流れによってバイアスがかけられる。
【００３６】
この効果を用いるために、半導体基板中のフィールド領域と他のフィールド領域との間、または、フィールド領域と遮蔽域との間に配置されたチャネルストッパ領域を用いる。このチャネルストッパ領域は、第４半導体域の導電型を有しているが、該第４半導体域よりも高くドープされている。これにより、寄生ＭＯＳトランジスタの閾値電圧が上がる。ここで、チャネルストッパ領域は、隣接する２つのフィールド領域間、または、フィールド領域と遮蔽域との間に連続的に形成されていることが好ましい。
【００３７】
フィールド領域および／またはフィールド電極を備えたＳＯＩ半導体素子が遮断状態にある場合、これらのフィールド領域またはフィールド電極は帯電された状態になる。そして、印加された遮断電圧が遮断される、または、少なくとも著しく低減されると、フィールド領域またはフィールド電極の放電が比較的長い間続く。この放電時間の間、なおも充電されているフィールド領域またはフィールド電極は、素子のスイッチング速度を低減する間ＳＯＩ半導体素子を遮断状態にするゲートのように機能する。
【００３８】
したがって、本発明では、半導体層とフィールド領域またはフィールド電極との間の電圧、およびその電荷を制限する。
【００３９】
このことは、半導体層とフィールド領域またはフィールド電極との間に配置された、直列接続された１つまたは複数の定電圧ダイオードからなる定電圧ダイオード構造によって行われることが好ましい。定電圧ダイオードは、互いに相補的な半導体域への不純物添加量が多いｐｎ接合部からなる。半導体接合部の層厚と、不純物添加量の多さと、接合領域におけるドーパントの濃度勾配に応じて、定電圧ダイオードは、ブレークダウン電圧を有している。このブレークダウン電圧を超えると、導通状態に移行し、それによって、印加された電圧は低減され、ブレークダウン電圧に制限される。
【００４０】
一般的に、定電圧ダイオード構造は、不純物添加量の多い少なくとも２つの連続した半導体域からなる。ここで、連続した２つの半導体域が、互いに相補的にドープされている。定電圧ダイオード構造が、第１半導体域および重なり合う全ての半導体域うちの初めの半導体域と最後の半導体域とからなる２つの端子領域を備えている。
【００４１】
定電圧ダイオード構造は、ＳＯＩ半導体素子において、１つの端子領域が第３半導体域とコンタクトして、もう１つの端子領域がフィールド電極またはフィールド領域とコンタクトしているように、相互接続されている。製造技術的な理由から、定電圧ダイオード構造は、半導体層の中に配置されることが好ましい。ここで、定電圧ダイオード構造に部分的に（特に半導体層に対する）絶縁部が備えられている必要がある。
【００４２】
以下に、本発明の実施形態を、図面に基づいて詳述する。
【００４３】
図１は、従来技術に関するＳＯＩ半導体素子の細部を示す断面図である。
【００４４】
図２ａは、フィールド電極を備えた本発明のＳＯＩ半導体素子の細部を示す断面図である。
【００４５】
図２ｂは、図２ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【００４６】
図２ｃは、図２ａに関するＳＯＩ半導体素子の半導体層を切断した断面図である。
【００４７】
図２ｄは、図２ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【００４８】
図３ａは、図２ａと類似した、フィールド電極を備えた本発明のＳＯＩ半導体素子の細部を示す断面図である。該フィールド電極は、半導体層だけではなく、半導体基板にもコンタクトしている。
【００４９】
図３ｂは、図３ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【００５０】
図３ｃは、図３ａに関するＳＯＩ半導体素子の半導体層を切断した断面図である。
【００５１】
図３ｄは、図３ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【００５２】
図４ａは、図２ａおよび図３ａと類似した、本発明のＳＯＩ半導体素子の細部を示す断面図である。該フィールド電極は、半導体基板に導電的に接続されており、半導体層から絶縁されている。
【００５３】
図４ｂは、図４ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【００５４】
図４ｃは、図４ａに関するＳＯＩ半導体素子の半導体層を切断した断面図を示している。
【００５５】
図４ｄは、図４ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【００５６】
図５ａは、隣接する２つの結合位置間に配置された補償域を備えた、図２ｃの半導体層を切断した断面図である。
【００５７】
図５ｂは、隣接する２つの結合位置間に配置された補償域を備えた、図３ｃの半導体層を切断した断面図である。
【００５８】
図５ｃは、隣接する２つの結合位置間に配置された補償域を備えた、図４ｃの半導体層を切断した断面図である。
【００５９】
図６ａは、図２ａ、図３ａ、図５ａ、図５ｂの補償域における本発明のＳＯＩ半導体素子の一部を示す断面図である。
【００６０】
図６ｂは、図４ａおよび図５ｃの補償域における本発明のＳＯＩ半導体素子の一部を示す断面図である。
【００６１】
図７は、図２ａ、図２ｃ、図３ａ、図３ｃ、図５ａ、図５ｂの補償域における本発明のＳＯＩ半導体素子の細部を展開した場合の斜視図である。
【００６２】
図８は、寄生ＭＯＳトランジスタとチャネルストッパ領域とを備えた本発明のＳＯＩ半導体素子の一部を示す図である。
【００６３】
図９ａは、定電圧ダイオード構造を備えた図３ａ〜図３ｄのＳＯＩ半導体素子を切断した断面図である。
【００６４】
図９ｂは、図９ａに関するＳＯＩ半導体素子を示す断面図である。
【００６５】
図１０ａは、直列接続された定電圧ダイオードからなる定電圧ダイオード構造を備えた図２ａ〜図２ｄのＳＯＩ半導体素子を示す図である。
【００６６】
図１０ｂは、定電圧ダイオードの領域において図１０ａのＳＯＩ半導体素子を切断した断面図である。
【００６７】
これらの図では、同じ意味の同じ部材には、同じ参照符号を付している。
【００６８】
図２ａは、ＭＯＳＦＥＴとして形成された本発明のラテラルＳＯＩ半導体素子の細部を示す断面図である。
【００６９】
この素子の構造は、層状になっており、任意の金属層１５を備えた半導体基板１０からなる。この半導体基板の上には、第１絶縁層２０が、続いて半導体層３０および第２絶縁層４０が配置されている。
【００７０】
半導体層３０は、コンタクト部５１に接続されたｎ＋ドープされた第１半導体域３１を備えている。この第１半導体域３１は、ソース領域を構成している。該第１半導体域には、同様に半導体層３０に配置された、ｐ−ドープされた第５半導体域３３が接続され、チャネル領域として形成されている。該第１半導体域には、さらに、ｎ−ドープされた第３半導体域が接続されている。この第３半導体域は、この断面図では認識できないが、つながった領域として形成されており、複数の部分領域（例えば、部分領域３０ａ、３０ｂ、３０ｃ）からなる。
【００７１】
該第３半導体域に続く、ｎ＋ドープされたドレイン領域として形成された、第２半導体域、および、該第２半導体域に接続されたコンタクト部については、図示していない。
【００７２】
半導体基板１０は、それと第１絶縁層２０との界面領域に、ｐドープされた、遮蔽域１１と、２つのフローティングとなっているフィールド領域１３ａ、１３ｂとを備えている。半導体層３０に対して、各フィールド領域１３ａ、１３ｂと、それに割り当てられたフィールド電極５３ａ、５３ｂとが、向かい合っている。これらのフィールド電極５３ａ、５３ｂは、階段状に形成されているが、同様に、例えば斜めに配置されていてもよい。
【００７３】
一般的に、ＳＯＩ半導体素子の各フィールド電極５３ａ、５３ｂは、異なるように形成されていてもよい。特に、該フィールド電極５３ａ、５３ｂの形態は、幅、傾き、形状、材料に関して異なっていてもよい。フィールド電極５３ａ、５３ｂは、フィールド領域１３ａ、１３ｂと同様に、紙面に対して垂直に長く延びた形状をしている。環状の構造が選択されてもよい。
【００７４】
第２半導体域の領域（図示せず）は、図１の参照符号３２が付された半導体域と同様に形成されていてもよい。ここで、図１のコンタクト部５２に相当するコンタクト部は、選択的に第２半導体域にのみ電気的にコンタクトしていてもよいし、半導体基板にも電気的にコンタクトしていてもよい。半導体基板へのコンタクトは、第２半導体域の下の、半導体基板の周辺領域に配置されたｐドープされた遮蔽域１２の領域において行われていることが好ましい。
【００７５】
フィールド電極５３ａ、５３ｂは、フィールド領域１３ａ、１３ｂと同様に、紙面に対して垂直に延びる長く延びた形状（図２ａでは認識できない）をしている。各位置において、フィールド電極５３ａ、５３ｂには、それらの長手方向に互いに間隔をあけたタイプＩの結合位置がある。これらの結合位置では、該フィールド電極５３ａ、５３ｂは、それらに割り当てられたフィールド領域１３ａおよび１３ｂと容量結合されており、コンタクト領域３４、３５を介して第３半導体域３０ａ、３０ｂ、３０ｃに結合されている。
【００７６】
各結合位置の領域では、第３半導体域３０ａ、３０ｂ、３０ｃにコンタクト領域３４、３５が備えられており、該コンタクト領域３４、３５は、該第３半導体域３０ａ、３０ｂ、３０ｃに対して相補的にドープされている。ここで、コンタクト領域３４、３５のそれぞれは、内部コンタクト領域３４ａ、３５ａと、外部コンタクト領域３４ｂ、３５ｂとから構成されている。内部コンタクト領域３４ａ、３５ａには、フィールド電極５３ａ、５３ｂがコンタクトしており、第３半導体域３０ａ、３０ｂ、３０ｃにコンタクトしている外部コンタクト領域３４ｂ、３５ｂよりも高くドープされている（この例ではｐ＋ドープされている）。
【００７７】
図２ｂは、図２ａにおけるフィールド電極５３ａ、５３ｂの領域を示す平面図である。該フィールド電極５３ａ、５３ｂは、互いに平行に延びており、第２絶縁層４０の上に配置されている。
【００７８】
図２ｃは、図２ａを、半導体層３０の面Ａ１‐Ａ１´で切断した断面図である。この半導体層３０には、内部コンタクト領域３４ａ、３５ａと、外部コンタクト領域３４ｂ、３５ｂとを備えた２つのコンタクト領域３４、３５が配置されている。内部コンタクト領域３４ａ、３５ａのそれぞれは、外部コンタクト領域３４ｂ、３５ｂによって取り囲まれている。
【００７９】
図２ａの遮蔽域１１およびフィールド領域１３ａ、１３ｂのレベルの、面Ｂ１‐Ｂ１´で半導体基板１０を切断した断面図が、図２ｄである。半導体基板１０の中には、２つのフローティングとなっているフィールド領域１３ａ、１３ｂが配置されている。フィールド領域１３ａ、１３ｂを、任意のドーピング方法（例えば、熱拡散）によって形成できる。
【００８０】
フィールド領域１３ａ、１３ｂとこれらにそれぞれ割り当てられたフィールド電極５３ａ、５３ｂとの結合に関する他の形態を、図３ａに示す。ここでは、フィールド電極５３ａ、５３ｂは、タイプＩＩの結合位置において、一方では、該フィールド電極に割り当てられたフィールド領域１３ａ、１３ｂに接続されており、他方では、内部コンタクト領域３４ａ、３５ａと外部コンタクト領域３４ｂ、３５ｂとを介して第３半導体域３０ａ，３０ｂ、３０ｃに接続されている。これにより、各フィールド領域１３ａ、１３ｂの電位と、それらに割り当てられたフィールド電極５３ａ、５３ｂの電位とが揃う。
【００８１】
図３ｂは、図２ａと同様の、図３ａの半導体素子を示す平面図である。
【００８２】
図３ｃは、図３ａにおけるタイプＩＩＩの２つの結合位置の領域に位置する半導体層３０を面Ａ２‐Ａ２´で切断した図である。この図から、フィールド電極５３ａ、５３ｂが結合位置において第３半導体域３０ａ、３０ｂ、３０ｃを貫いていることが分かる。ここでも、フィールド電極５３ａ、５３ｂは、内部コンタクト領域３４ａ、３５ａと、外部コンタクト領域３４ｂ、３５ｂとを介して、第３半導体域３０ａ、３０ｂ、３０ｃに接続されている。
【００８３】
フィールド電極５３ａ、５３ｂと、それらに割り当てられたフィールド領域１３ａ、１３ｂとの結合に関する他の形態を、図４ａに示す。図３ａと同様に、ここでも、フィールド電極５３ａ、５３ｂは、結合位置において、該フィールド電極５３ａ、５３ｂに割り当てられたフィールド領域１３ａ、１３ｂに電気的に接続されている。しかし、図３ａの半導体素子との違いは、フィールド電極５３ａ、５３ｂは、半導体層３０において、絶縁部によって半導体層３０から絶縁されている点にある。フィールド電極５３ａ、５３ｂと、それらに割り当てられたフィールド領域１３ａ、１３ｂとから形成された各対は、電気的に浮遊して配置されている。
【００８４】
第２絶縁層４０とその上に配置されたフィールド電極５３ａ、５３ｂとを備えた図４ａの半導体素子の一部の平面図を、図４ｂに示す。
【００８５】
図４ｃは、図４ａの半導体層３０の面Ａ３‐Ａ３´で切断した断面図を示している。この図から、図２および図３の素子との基本的な違いは明白である。この違いは、結合位置の形態に関するものであり、フィールド電極５３ａ、５３ｂが絶縁部２５ａ、２５ｂによって半導体層３０から絶縁されているということにある。第１絶縁層２０および第２絶縁層４０は、絶縁部２５ａ、２５ｂの領域において互いにつながっており、半導体層３０からフィールド電極５３ａ、５３ｂを絶縁している。これらの第１絶縁層２０、第２絶縁層４０、および、絶縁部２５ａ、２５ｂは、一体的に形成されていてもよい。
【００８６】
図４ｄは、図４ａの半導体基板１０を面Ｂ３‐Ｂ３´で切断した図である。この図は、図２ｄおよび図３ｄと同じである。
【００８７】
図２ａ、図３ａ、図４ａに示した本発明のＳＯＩ半導体素子が導通状態にある場合、該半導体素子の半導体層３０には（断面図２ｃ、３ｃ、および、４ｃを参照）、フィールド電極５３ａ、５３ｂおよびフィールド領域１３ａ、１３ｂを横切る主電流方向が生じる。
【００８８】
図５ａは図２ｃに相当するが、この図には、２つの結合位置が示されており、該２つの結合位置は、フィールド電極５３ａ、５３ｂの長手方向に互いに隣り合っている。主電流方向を、図示した矢印で示す。
【００８９】
結合位置に設けられた第３半導体域３０ａ、３０ｂ、３０ｃの領域は、電流の流れに用いられないので、主電流方向に直交する、電流に用いられる第３半導体域３０ａ、３０ｂ、３０ｃの断面積が減少している。その結果、ドリフト領域の抵抗が高くなる。この不足を補うために、本発明の他の観点では、第３半導体域３０ａ、３０ｂ、３０ｃのそれぞれの、主電流方向を横切る方向に隣接する２つの結合位置間への不純物添加量を増やすことが有効である。そうすることにより、電流の流れに用いられる電荷の数が増える。特に好ましい一実施形態では、不純物の添加は、ドリフト領域内の第１半導体域３１と第２半導体域３２との間の自由電荷の数が主電流方向に直交するどの方向にも少なくともほぼ一定であるように、選択される。該結合位置に起因して不足している電荷は、不純物添加量を増やすことにより補われる。これらの、不純物添加量が増えた該第３半導体域の領域は、それに相応して補償域６０ａ、６０ｂとも呼ばれる。
【００９０】
図５ａと同様に、図５ｂは図３ｃに相当し、図５ｃは図４ｃに相当する。これらの図では同様に、フィールド電極５３ａ、５３ｂの長手方向に互いに間隔をあけた２つの結合位置を示している。ここでも、主電流方向を図示した矢印で示している。
【００９１】
さらにここでも、結合位置５３ａ／３４ａ／３４ｂ、５３ｂ／３５ａ／３５ｂ、および、５３ａ／２５ａ、５３ｂ、２５ｂを考慮して、主電流方向の電流に用いられる、第３半導体域３０ａ、３０ｂ、３０ｃの断面積は減少する。こうして増加した抵抗の大きさを補償するために、ここでは、図５ａに示したＳＯＩ半導体素子の場合と同様に、図５ｂおよび図５ｃのＳＯＩ半導体素子において、結合位置５３ａ／３４ａ／３４ｂ、５３ｂ／３５ａ／３５ｂ、および、５３ａ／２５ａと５３ｂ、２５ｂのそれぞれについて、主電流方向を横切って互いに間隔をあけて設けられているものどうしの間の第３半導体域３０ａ、３０ｂ、３０ｃに、補償域６０ａ、６０ｂを配置する。該補償域６０ａ、６０ｂは同じ導電型を有しているが、該第３半導体域３０ａ、３０ｂ、３０ｃよりも不純物を多く含んでいる。こうすることにより、導通電流に用いられる、補償域６０ａ、６０ｂの電荷の数が増える。図５ａおよび図５ｃのＳＯＩ半導体素子中の補償域６０ａ、６０ｂの幅は、主電流方向における結合位置３４ａ／３４ｂ、３５ａ／３５ｂ、５３ａ／３４ａ／３４ｂ、５３ｂ／３５ａ／３５ｂ、および、５３ａ／２５ａ、５３ｂ、２５ｂの寸法に整合されている。
【００９２】
図６ａは、図５ａおよび図５ｂのＳＯＩ半導体素子の補償域６０ａ、６０ｂの領域の面Ｃ１‐Ｃ１´およびＣ２‐Ｃ２´で縦に切断した断面図である。同様に、図６ｂは、図５ｃのＳＯＩ半導体素子の補償域６０ａ、６０ｂの領域を面Ｃ３‐Ｃ３´で切断した断面図を示している。
【００９３】
これらの図６ａに示した素子と図６ｂに示した素子とを比べると、補償域６０ａ、６０ｂの幅が異なっていることが分かる。該補償域６０ａ、６０ｂは、それらの不純物濃度、第２絶縁層４０および半導体層３０の層厚、および、フィールド領域１３ａ、１３ｂと、フィールド電極５３ａ、５３ｂと、結合位置６０ａ、６０ｂとの幅（つまり、第１コンタクト領域３４ａ、３４ｂおよび絶縁部２５ａ、２５ｂの幅）に依存している。
【００９４】
本発明のＳＯＩ半導体素子を部分的に展開した斜視図を、図７に示す。この図は、図２および図３と同じである。分かりやすくするために、第２絶縁層４０および第４半導体域１０ａを図示していない。
【００９５】
遮断時耐電圧強度を上げるための本発明の他の観点は、寄生ＭＯＳトランジスタに生じる望ましくない電流を除去することを目的としている。このような寄生ＭＯＳトランジスタは、図８に示すように、ｐドープされたフィールド領域１３ａ、１３ｂと、それらの間に位置する、寄生ＭＯＳトランジスタのチャネル領域として作用するｎ−ドープされた、第４半導体域１０ａの領域とから構成されている。この領域と向かい合う、半導体層３０に配置された第３半導体域３０ａ、３０ｂ、３０ｃの部分３０ｂは、寄生ｐＭＯＳトランジスタのゲートを構成している。半導体層３０の電流が増すと、所定の電流の強さを超えた場合に寄生ｐＭＯＳトランジスタにバイアスがかかって導通する。寄生ｐＭＯＳトランジスタの回路図を、図８に概略的に示す。
【００９６】
寄生ＭＯＳトランジスタを介して流れる電流を回避するために、隣接しあうフィールド領域１３ａと１３ｂとの間に位置する第４半導体域１０ａへの不純物添加量を増やす。この領域を、チャネルストッパ領域１０ｂとも呼ぶ。図示した本実施形態では、チャネルストッパ領域１０ｂは、フィールド領域１３ａからフィールド領域１３ｂまでの半導体基板１０と第１絶縁層２０との境界面に沿って延びている。チャネルストッパ領域１０ｂによって、寄生ＭＯＳトランジスタのターンオン電圧が上昇する。
【００９７】
フィールド電極５３ａ、５３ｂおよびフィールド領域１３ａ、１３ｂでは、特にＳＯＩ半導体素子が遮断状態にある場合、フィールド電極５３ａ、５３ｂまたはフィールド領域１３ａ、１３ｂと、第３半導体域３０ａ、３０ｂ、３０ｃとの間に大きな電位差が生じる。このように大きな電位差を回避するために、本発明の他の観点では、フィールド電極５３ａ、５３ｂおよび／またはフィールド領域１３ａ、１３ｂと、第３半導体域３０ａ、３０ｂ、３０ｃとの間に、定電圧ダイオード構造を備える。定電圧ダイオード構造は、単一の定電圧ダイオードであってもよいし、直列接続された複数の定電圧ダイオードであってもよい。
【００９８】
技術的には、高ドープされたｐｎ接合（つまり、ｐ＋領域からｎ＋領域への遷移）によって、定電圧ダイオードを実現する。このような定電圧ダイオード構造は、所定の閾値電圧を有している。外から定電圧ダイオード構造へと逆方向に印加された電圧がこの閾値電圧を上回っている場合、定電圧ダイオード構造は導通し、これにより、外部から印加された電圧が、閾値電圧の値に制限される。
【００９９】
したがって、適切に設計され、相互接続された定電圧ダイオード構造によって、フィールド電極５３ａ、５３ｂまたはフィールド領域１３ａ、１３ｂと、第３半導体域３０ａ、３０ｂ、３０ｃとの間に印加された電圧を、許容値に制限することができる。
【０１００】
基本的に、フィールド電極５３ａ、５３ｂまたはフィールド領域１３ａ、１３ｂと、第３半導体域３０ａ、３０ｂ、３０ｃとの間の定電圧ダイオード構造を、ＳＯＩ半導体素子の任意の位置（例えば、第２絶縁層４０または第１半導体層２内）に配置することができる。好ましい一実施形態では、このような定電圧ダイオード構造が、半導体層３０内のフィールド電極５３ａ、５３ｂまたはフィールド領域１３ａ、１３ｂの、１つまたは複数の結合位置（必ずしも全ての結合位置でなくてもよい）に、配置されている。
【０１０１】
このような構造の一例を図９ａに示す。ここに示した半導体面３０の断面図は、図５ｂに相当する。しかし図５ｂとの相異点は、結合位置のうちの２つが、定電圧ダイオードを集積するように変更された点にある。上記の２つの結合位置では、ｐ＋ドープされた内部コンタクト領域３４ａ、３５ａに、同様にｐ＋ドープされたそれぞれ１つの定電圧ダイオード部分領域７０ａ、８０ａが接続されており、続いて、ｎ−ドープされた定電圧ダイオード部分領域７０ｂ、８０ｂに接続されている。これらの定電圧ダイオード部分領域７０ａおよび７０ｂは定電圧ダイオード７０を構成し、８０ａおよび８０ｂは定電圧ダイオード８０を構成している。
【０１０２】
一方では、ｎ＋ドープされた定電圧ダイオード部分領域７０ｂおよび８０ｂが、補償域６０ａおよび６０ｂにおいて、第３半導体域３０ａ、３０ｂ、３０ｃにコンタクトしている。他方では、定電圧ダイオード部分領域７０ａ、８０ａが、内部コンタクト領域３４ａ、３５ａを介して、フィールド電極５３ａ、５３ｂに接続されている。このような構造が図９ｂから読み取れる。この図は、同じ２つのフィールド電極５３ａによって割り当てられた結合位置を垂直に切断した断面図を示している。この実施形態では、フィールド電極５３ａは、定電圧ダイオード７０が備えられている結合位置において、フィールド領域１３ａに導電的に接続されていない。定電圧ダイオード７０、８０は、もっぱら、半導体域３０の中に配置されている。
【０１０３】
結合位置に配置された定電圧ダイオード構造７０、８０を備えた他の例を、図１０ａに示す。図示したＳＯＩ半導体素子は、同様に、図５ｂのＳＯＩ半導体素子に相当する。ここでも、１つのフィールド電極５３ａに割り当てられた結合位置のうちの１つに、定電圧ダイオード構造７０が備えられている。定電圧ダイオード７０は、重なり合う４つの定電圧ダイオード部分領域７０ａ〜７０ｄからなる。ここで、直接連なっている定電圧ダイオード部分領域は、互いに相補的な導電型を有している。
【０１０４】
４つの定電圧ダイオード部分領域７０ａ〜７０ｄの間には、高ドープされた、互いに相補的な隣り合う定電圧ダイオード部分領域間の、３つの半導体接合部が位置している。これら３つの接合部のそれぞれは、カスケード接続された３つの定電圧ダイオードの一つを示している。ここで、中間の定電圧ダイオード７０ｂ／７０ｃおよび８０ｂ／８０ｃは、外側の定電圧ダイオード７０ａ／７０ｂ、７０ｃ／７０ｄ、８０ａ／８０ｂ、８０ｃ／８０ｄとは反対の極性を有している。
【０１０５】
これら２つの同様に形成された定電圧ダイオード構造７０、８０は、半導体面３０にのみ配置されており、絶縁部９０ａ、９０ｂによって半導体層３０から部分的に絶縁されている。第３半導体域３０ａ、３０ｂ、３０ｃには、定電圧ダイオード構造７０、８０の一端部に割り当てられた定電圧ダイオード部分領域７０ｄおよび８０ｄのみがコンタクトしている。他の端部に位置する定電圧ダイオード部分領域７０ａ、８０ａは、内部コンタクト領域３４ａ、３５ａと同様に、ｐ＋ドープされており、該内部コンタクト領域３４ａ、３５ａと一体的に形成されている。これにより、定電圧ダイオード構造７０、８０は、フィールド電極５３ａ、５３ｂにコンタクトしている。
【０１０６】
図１０ａの定電圧ダイオード構造７０、８０の領域における面Ｅ２‐Ｅ２´での切断面を図１０ｂに示す。図１０ａと組み合わせると、ここでは、フィールド電極５３ａおよび５３ｂと、定電圧ダイオード構造７０および８０を備えた結合位置とが定電圧ダイオード構造７０および８０を介してのみ半導体層にコンタクトしていることがよく分かる。内部コンタクト領域３４ａおよび３５ａを介したフィールド電極５３ａのコンタクト、および、外部コンタクト領域３４ｂおよび３５ｂを介したフィールド電極５３ｂのコンタクトを、本実施形態では行わない。
【０１０７】
本発明の全てのＳＯＩ半導体素子では、チャネルストッパ領域１０ｂが存在している場合には、このチャネルストッパ領域１０ｂは半導体基板１０と同じ導電型をしているのに対して、遮蔽域１１、１２が存在している場合には、この遮蔽域１１、１２およびフィールド領域１３ａ、１３ｂは、上記の導電型とは異なる相補的な導電型を有している。ここで、一方の導電型がｎ型であり、他方がｐ型であり、あるいはその逆であるかどうかは重要ではない。その他の点では、ＳＯＩ半導体素子の構造に変更点はない。
【図面の簡単な説明】
【０１０８】
【図１】従来技術に関するＳＯＩ半導体素子の細部を示す断面図である。
【図２Ａ】フィールド電極を備えた本発明のＳＯＩ半導体素子の細部を示す断面図である。
【図２Ｂ】図２ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【図２Ｃ】図２ａに関するＳＯＩ半導体素子の半導体層を切断した断面図である。
【図２Ｄ】図２ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【図３Ａ】図２ａと類似した、フィールド電極を備えた本発明のＳＯＩ半導体素子の細部を示す断面図である。該フィールド電極は、半導体層だけではなく、半導体基板にも接触されている。
【図３Ｂ】図３ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【図３Ｃ】図３ａに関するＳＯＩ半導体素子の半導体層を切断した断面図である。
【図３Ｄ】図３ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【図４Ａ】図２ａおよび図３ａと類似した、本発明のＳＯＩ半導体素子の細部を示す断面図である。該フィールド電極は、半導体基板に導電的に接続されており、半導体層から絶縁されている。
【図４Ｂ】図４ａに関する本発明のＳＯＩ半導体素子を示す平面図である。
【図４Ｃ】図４ａに関するＳＯＩ半導体素子の半導体層を切断した断面図を示している。
【図４Ｄ】図４ａの遮蔽域またはフィールド領域において半導体基板を切断した断面図を示している。
【図５Ａ】隣接する２つの結合位置間に配置された補償域を備えた、図２ｃの半導体層を切断した断面図である。
【図５Ｂ】隣接する２つの結合位置間に配置された補償域を備えた、図３ｃの半導体層を切断した断面図である。
【図５Ｃ】隣接する２つの結合位置間に配置された補償域を備えた、図４ｃの半導体層を切断した断面図である。
【図６Ａ】図２ａ、図３ａ、図５ａ、図５ｂの補償域における本発明のＳＯＩ半導体素子の一部を示す断面図である。
【図６Ｂ】図４ａおよび図５ｃの補償域における本発明のＳＯＩ半導体素子の一部を示す断面図である。
【図７】図２ａ、図２ｃ、図３ａ、図３ｃ、図５ａ、図５ｂの補償域における本発明のＳＯＩ半導体素子の細部を展開した場合の斜視図である。
【図８】寄生ＭＯＳトランジスタとチャネルストッパ領域とを備えた本発明のＳＯＩ半導体素子の一部を示す図である。
【図９Ａ】定電圧ダイオード構造を備えた図３ａ〜図３ｄのＳＯＩ半導体素子を切断した断面図である。
【図９Ｂ】図９ａに関するＳＯＩ半導体素子を示す断面図である。
【図１０Ａ】直列接続された定電圧ダイオードからなる定電圧ダイオード構造を備えた図２ａ〜図２ｄのＳＯＩ半導体素子を示す図である。
【図１０Ｂ】定電圧ダイオードの領域において図１０ａのＳＯＩ半導体素子を切断した断面図である。
【符号の説明】
【０１０９】
１０ 半導体基板
１０ａ 第４半導体域
ｌ０ｂ チャネルストッパ領域
１１、１２ 遮蔽域
１３ａ、１３ｂ フィールド領域
１５ 金属層基板
２０ 第１絶縁層
２５ａ、２５ｂ 絶縁部
３０ 半導体層
３０ａ、３０ｂ、３０ｃ 第３半導体域
３１ 第１半導体域
３２ 第２半導体域
３３ 第５半導体域／チャネル領域
３４ａ、３４ｂ 第１コンタクト領域
３５ａ、３５ｂ 第２コンタクト領域
４０ 第２絶縁層
４１ ゲート電極
５１ 第１半導体域のコンタクト部
５２ 第２半導体域のコンタクト部
５３ａ、５３ｂ フィールド電極
６０ａ、６０ｂ 補償域
７０、８０ 定電圧ダイオード構造
７０ａ、７０ｃ、８０ａ、８０ｃ 第２導電型の定電圧ダイオード部分領域
７０ｂ、７０ｄ、８０ｂ、８１ｄ 第１導電型の定電圧ダイオード部分領域
９０ａ、９０ｂ 定電圧ダイオード構造の絶縁部
【特許請求の範囲】
【請求項１】
層状の構造を有しており、重なり合う、半導体基板（１０）と、第１絶縁層（２０）と、半導体層（３０）とを含み、
上記半導体層（３０）の中に互いに間隔をあけて横方向に配置されている、第１半導体域（３１）および第２半導体域（３２）と、上記第１半導体域（３１）と上記第２半導体域（３２）との間に配置された第３半導体域（３０ａ、３０ｂ、３０ｃ、６０ａ、６０ｂ）と、
上記半導体基板（１０）の中に配置されている、第４半導体域（１０ａ）と、
上記半導体基板（１０）の中の、上記第１半導体域（３１）と上記第２半導体域（３２）との間にラテラル方向に配置され、上記第４半導体域（１０ａ）に対して相補的にドープされている、少なくとも１つのフィールド領域（１３ａ、１３ｂ）と、
上記半導体層（３０）の上記第１絶縁層（２０）側とは逆側上に、上記第１半導体域（３１）と上記第２半導体域（３２）との間にラテラル方向に配置されている、少なくとも１つのフィールド電極（５３ａ、５３ｂ）とを備えていることを特徴とする、ＳＯＩ半導体素子。
【請求項２】
上記第１半導体域（３１）は、上記第２半導体域（３２）と同じ導電型であることを特徴とする、請求項１に記載のＳＯＩ半導体素子。
【請求項３】
上記第１半導体域（３１）は上記第２半導体域（３２）に対して相補的にドープされていることを特徴とする、請求項１に記載のＳＯＩ半導体素子。
【請求項４】
上記第１半導体域（３１）に対して相補的にドープされており、上記半導体層（３０）中の上記第１半導体域（３１）と上記第３半導体域（３０ａ、３０ｂ、３０ｃ）との間に配置されている、第５半導体域（３３）を備えていることを特徴とする、請求項３に記載のＳＯＩ半導体素子。
【請求項５】
上記第３半導体域（３０ａ、３０ｂ、３０ｃ）は上記第２半導体域（３２）と同じ導電型を有していることを特徴とする、請求項１〜４のいずれか１項に記載のＳＯＩ半導体素子。
【請求項６】
上記第１半導体域（３１）および／または上記第２半導体域（３２）は上記第３半導体域（３０ａ、３０ｂ、３０ｃ）よりも高濃度にドープされていることを特徴とする、請求項１〜５のいずれか１項に記載のＳＯＩ半導体素子。
【請求項７】
上記半導体基板（１０）と上記第１半導体域（３１）および／または上記第２半導体域（３２）とが導電接続されていることを特徴とする、請求項１〜６のいずれか１項に記載のＳＯＩ半導体素子。
【請求項８】
上記半導体基板（１０）は、上記第１半導体域（３１）および／または上記第２半導体域（３２）との間の導電接続領域において、上記第４半導体域（１０ａ）に対して相補的にドープされた第１遮蔽域（１１）および第２遮蔽域（１２）を備えていることを特徴とする、請求項１〜７のいずれか１項に記載のＳＯＩ半導体素子。
【請求項９】
少なくとも１つの上記フィールド電極（５３ａ、５３ｂ）と少なくとも１つの上記フィールド領域（１３ａ、１３ｂ）とは、上記半導体層（３０）に対して互いに向かい合っていることを特徴とする、請求項１〜８のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１０】
上記フィールド電極（５３ａ、５３ｂ）が、上記フィールド領域（１３ａ、１３ｂ）ではなく、上記半導体層（３０）に導電接続されている、タイプＩと、
上記半導体層（３０）と上記フィールド領域（１３ａ、１３ｂ）とに導電接続されている、タイプＩＩと、
上記半導体層（３０）ではなく、上記フィールド領域（１３ａ、１３ｂ）に導電接続されている、タイプＩＩＩとの種類のうちの１つによって、上記フィールド電極（５３ａ、５３ｂ）が上記半導体層（３０）および／または上記フィールド領域（１３ａ、１３ｂ）に結合されている、少なくとも１つの結合位置を備えていることを特徴とする、請求項１〜９のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１１】
上記半導体層（３０）を少なくとも１つの上記フィールド電極（５３ａ、５３ｂ）に導電接続している第２導電型のコンタクト領域（３４、３５）を有する、タイプＩまたはタイプＩＩの少なくとも１つの結合位置を備えていることを特徴とする、請求項１０に記載のＳＯＩ半導体素子。
【請求項１２】
少なくとも１つの上記コンタクト領域（３４、３５）が、第１領域（３４ａ、３４ｂ）と、第２領域（３５ａ、３５ｂ）とを備え、
上記第１領域（３４ａ、３４ｂ）は、上記第２領域（３５ａ、３５ｂ）よりも高濃度にドープされており、１つの上記フィールド電極（５３ａ、５３ｂ）にコンタクトしており、
上記第２領域（３５ａ、３５ｂ）は、上記半導体層（３０）にコンタクトしていることを特徴とする、請求項１１に記載のＳＯＩ半導体素子。
【請求項１３】
上記少なくとも１つのフィールド電極（５３ａ、５３ｂ）が上記半導体層（３０）から電気的に絶縁された、タイプＩＩＩの結合位置を備えていることを特徴とする、請求項１０〜１２のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１４】
タイプＩ、タイプＩＩ、または、タイプＩＩＩの少なくとも１つの他の結合位置を備えていることを特徴とする、請求項１０〜１３のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１５】
上記第３半導体域（３０ａ、３０ｂ、３０ｃ）は、２つの結合位置間に配置された少なくとも１つの補償域（６０ａ、６０ｂ）を備えており、前記補償域（６０ａ、６０ｂ）中では、上記第３半導体域（３０ａ、３０ｂ、３０ｃ）の他の箇所よりも不純物添加量が多いことを特徴とする、請求項１４に記載のＳＯＩ半導体素子。
【請求項１６】
上記補償域（６０ａ、６０ｂ）が間に配置されている２つの結合位置は、同じ上記フィールド電極（５３ａ、５３ｂ）および／または同じ上記フィールド領域（１３ａ、１３ｂ）に結合されていることを特徴とする、請求項１５に記載のＳＯＩ半導体素子。
【請求項１７】
上記フィールド電極（５３ａ、５３ｂ）のうちの少なくとも１つが階段状に形成されていることを特徴とする、請求項１〜１６のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１８】
上記第２半導体域（３２）は第２遮蔽域（１２）に導電接続されていることを特徴とする、請求項１〜１７のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１９】
上記半導体基板（１０）の中の、上記フィールド領域（１３ａ）と他の上記フィールド領域（１３ｂ）との間、または、上記フィールド領域（１３ａ、１３ｂ）と第１遮蔽域（１１）または第２遮蔽域（１２）との間に配置されており、
上記第４半導体域（１０ａ）と同じ導電型で上記第４半導体域（１０ａ）よりも多くの不純物が添加された、チャネルストッパ領域（１０ｂ）を備えていることを特徴とする、請求項１〜１８のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２０】
上記チャネルストッパ領域（１０ｂ）は、少なくとも１つの上記フィールド領域（１３ａ、１３ｂ）から他の上記フィールド領域（１３ｂ、１３ａ）または遮蔽域（１１、１２）に連続的に形成されていることを特徴とする、請求項１９に記載のＳＯＩ半導体素子。
【請求項２１】
上記第１遮蔽域（１１）、上記第２遮蔽域（１２）、上記チャネルストッパ領域（１０ｂ）、および、上記フィールド領域（１３ａ、１３ｂ）が、上記半導体層（３０）に面した上記半導体基板（１０）の境界面に配置されていることを特徴とする、請求項１９または２０に記載のＳＯＩ半導体素子。
【請求項２２】
接続領域のうちの一方（７０ｄ、８０ｄ）が、上記第３半導体域（３０ａ、３０ｂ、３０ｃ）に接触されており、他方の接続領域（７０ａ、８０ａ）が、少なくとも１つの上記フィールド電極（５３ａ、５３ｂ）または少なくとも１つのフィールド電極（１３ａ、１３ｂ）に接触されている、上記２つの接続領域（７０ａ、７０ｄ、８０ａ、８０ｄ）を備えた定電圧ダイオード構造（７０、８０）を備えていることを特徴とする、請求項１〜２１のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２３】
上記定電圧ダイオード構造（７０、８０）は上記半導体層（３０）の中に配置されていることを特徴とする、請求項１〜２２のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２４】
上記定電圧ダイオード構造（７０、８０）は結合位置に配置されていることを特徴とする、請求項２２または２３に記載のＳＯＩ半導体素子。
【請求項２５】
上記定電圧ダイオード構造（７０、８０）は直列接続された複数の定電圧ダイオード接合部を備えていることを特徴とする、請求項２２〜２４のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２６】
上記定電圧ダイオード構造（７０、８０）は、部分的に、絶縁部（９０ａ、９０ｂ）に取り囲まれていることを特徴とする、請求項２２〜２５のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２７】
少なくとも１つの上記フィールド電極（５３ａ、５３ｂ）が上記半導体層（３０）から電気的に絶縁されていることを特徴とする、請求項１〜２６のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２８】
少なくとも１つの上記フィールド電極（５３ａ、５３ｂ）が、ほぼ層状の第２絶縁層（４０）によって上記半導体層（３０）から電気的に絶縁されていることを特徴とする、請求項２７に記載のＳＯＩ半導体素子。
【請求項２９】
第１導電型がｎ型であり、第２導電型がｐ型であるか、または逆に、
第１導電型がｐ型であり、第２導電型がｎ型であることを特徴とする、請求項１〜２８のいずれか１項に記載のＳＯＩ半導体素子。
【請求項３０】
上記第４半導体域（１０ａ）はｎ型またはｐ型であることを特徴とする、請求項２９に記載のＳＯＩ半導体素子。
【請求項１】
層状の構造を有しており、重なり合う、半導体基板（１０）と、第１絶縁層（２０）と、半導体層（３０）とを含み、
上記半導体層（３０）の中に互いに間隔をあけて横方向に配置されている、第１半導体域（３１）および第２半導体域（３２）と、上記第１半導体域（３１）と上記第２半導体域（３２）との間に配置された第３半導体域（３０ａ、３０ｂ、３０ｃ、６０ａ、６０ｂ）と、
上記半導体基板（１０）の中に配置されている、第４半導体域（１０ａ）と、
上記半導体基板（１０）の中の、上記第１半導体域（３１）と上記第２半導体域（３２）との間にラテラル方向に配置され、上記第４半導体域（１０ａ）に対して相補的にドープされている、少なくとも１つのフィールド領域（１３ａ、１３ｂ）と、
上記半導体層（３０）の上記第１絶縁層（２０）側とは逆側上に、上記第１半導体域（３１）と上記第２半導体域（３２）との間にラテラル方向に配置されている、少なくとも１つのフィールド電極（５３ａ、５３ｂ）とを備えていることを特徴とする、ＳＯＩ半導体素子。
【請求項２】
上記第１半導体域（３１）は、上記第２半導体域（３２）と同じ導電型であることを特徴とする、請求項１に記載のＳＯＩ半導体素子。
【請求項３】
上記第１半導体域（３１）は上記第２半導体域（３２）に対して相補的にドープされていることを特徴とする、請求項１に記載のＳＯＩ半導体素子。
【請求項４】
上記第１半導体域（３１）に対して相補的にドープされており、上記半導体層（３０）中の上記第１半導体域（３１）と上記第３半導体域（３０ａ、３０ｂ、３０ｃ）との間に配置されている、第５半導体域（３３）を備えていることを特徴とする、請求項３に記載のＳＯＩ半導体素子。
【請求項５】
上記第３半導体域（３０ａ、３０ｂ、３０ｃ）は上記第２半導体域（３２）と同じ導電型を有していることを特徴とする、請求項１〜４のいずれか１項に記載のＳＯＩ半導体素子。
【請求項６】
上記第１半導体域（３１）および／または上記第２半導体域（３２）は上記第３半導体域（３０ａ、３０ｂ、３０ｃ）よりも高濃度にドープされていることを特徴とする、請求項１〜５のいずれか１項に記載のＳＯＩ半導体素子。
【請求項７】
上記半導体基板（１０）と上記第１半導体域（３１）および／または上記第２半導体域（３２）とが導電接続されていることを特徴とする、請求項１〜６のいずれか１項に記載のＳＯＩ半導体素子。
【請求項８】
上記半導体基板（１０）は、上記第１半導体域（３１）および／または上記第２半導体域（３２）との間の導電接続領域において、上記第４半導体域（１０ａ）に対して相補的にドープされた第１遮蔽域（１１）および第２遮蔽域（１２）を備えていることを特徴とする、請求項１〜７のいずれか１項に記載のＳＯＩ半導体素子。
【請求項９】
少なくとも１つの上記フィールド電極（５３ａ、５３ｂ）と少なくとも１つの上記フィールド領域（１３ａ、１３ｂ）とは、上記半導体層（３０）に対して互いに向かい合っていることを特徴とする、請求項１〜８のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１０】
上記フィールド電極（５３ａ、５３ｂ）が、上記フィールド領域（１３ａ、１３ｂ）ではなく、上記半導体層（３０）に導電接続されている、タイプＩと、
上記半導体層（３０）と上記フィールド領域（１３ａ、１３ｂ）とに導電接続されている、タイプＩＩと、
上記半導体層（３０）ではなく、上記フィールド領域（１３ａ、１３ｂ）に導電接続されている、タイプＩＩＩとの種類のうちの１つによって、上記フィールド電極（５３ａ、５３ｂ）が上記半導体層（３０）および／または上記フィールド領域（１３ａ、１３ｂ）に結合されている、少なくとも１つの結合位置を備えていることを特徴とする、請求項１〜９のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１１】
上記半導体層（３０）を少なくとも１つの上記フィールド電極（５３ａ、５３ｂ）に導電接続している第２導電型のコンタクト領域（３４、３５）を有する、タイプＩまたはタイプＩＩの少なくとも１つの結合位置を備えていることを特徴とする、請求項１０に記載のＳＯＩ半導体素子。
【請求項１２】
少なくとも１つの上記コンタクト領域（３４、３５）が、第１領域（３４ａ、３４ｂ）と、第２領域（３５ａ、３５ｂ）とを備え、
上記第１領域（３４ａ、３４ｂ）は、上記第２領域（３５ａ、３５ｂ）よりも高濃度にドープされており、１つの上記フィールド電極（５３ａ、５３ｂ）にコンタクトしており、
上記第２領域（３５ａ、３５ｂ）は、上記半導体層（３０）にコンタクトしていることを特徴とする、請求項１１に記載のＳＯＩ半導体素子。
【請求項１３】
上記少なくとも１つのフィールド電極（５３ａ、５３ｂ）が上記半導体層（３０）から電気的に絶縁された、タイプＩＩＩの結合位置を備えていることを特徴とする、請求項１０〜１２のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１４】
タイプＩ、タイプＩＩ、または、タイプＩＩＩの少なくとも１つの他の結合位置を備えていることを特徴とする、請求項１０〜１３のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１５】
上記第３半導体域（３０ａ、３０ｂ、３０ｃ）は、２つの結合位置間に配置された少なくとも１つの補償域（６０ａ、６０ｂ）を備えており、前記補償域（６０ａ、６０ｂ）中では、上記第３半導体域（３０ａ、３０ｂ、３０ｃ）の他の箇所よりも不純物添加量が多いことを特徴とする、請求項１４に記載のＳＯＩ半導体素子。
【請求項１６】
上記補償域（６０ａ、６０ｂ）が間に配置されている２つの結合位置は、同じ上記フィールド電極（５３ａ、５３ｂ）および／または同じ上記フィールド領域（１３ａ、１３ｂ）に結合されていることを特徴とする、請求項１５に記載のＳＯＩ半導体素子。
【請求項１７】
上記フィールド電極（５３ａ、５３ｂ）のうちの少なくとも１つが階段状に形成されていることを特徴とする、請求項１〜１６のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１８】
上記第２半導体域（３２）は第２遮蔽域（１２）に導電接続されていることを特徴とする、請求項１〜１７のいずれか１項に記載のＳＯＩ半導体素子。
【請求項１９】
上記半導体基板（１０）の中の、上記フィールド領域（１３ａ）と他の上記フィールド領域（１３ｂ）との間、または、上記フィールド領域（１３ａ、１３ｂ）と第１遮蔽域（１１）または第２遮蔽域（１２）との間に配置されており、
上記第４半導体域（１０ａ）と同じ導電型で上記第４半導体域（１０ａ）よりも多くの不純物が添加された、チャネルストッパ領域（１０ｂ）を備えていることを特徴とする、請求項１〜１８のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２０】
上記チャネルストッパ領域（１０ｂ）は、少なくとも１つの上記フィールド領域（１３ａ、１３ｂ）から他の上記フィールド領域（１３ｂ、１３ａ）または遮蔽域（１１、１２）に連続的に形成されていることを特徴とする、請求項１９に記載のＳＯＩ半導体素子。
【請求項２１】
上記第１遮蔽域（１１）、上記第２遮蔽域（１２）、上記チャネルストッパ領域（１０ｂ）、および、上記フィールド領域（１３ａ、１３ｂ）が、上記半導体層（３０）に面した上記半導体基板（１０）の境界面に配置されていることを特徴とする、請求項１９または２０に記載のＳＯＩ半導体素子。
【請求項２２】
接続領域のうちの一方（７０ｄ、８０ｄ）が、上記第３半導体域（３０ａ、３０ｂ、３０ｃ）に接触されており、他方の接続領域（７０ａ、８０ａ）が、少なくとも１つの上記フィールド電極（５３ａ、５３ｂ）または少なくとも１つのフィールド電極（１３ａ、１３ｂ）に接触されている、上記２つの接続領域（７０ａ、７０ｄ、８０ａ、８０ｄ）を備えた定電圧ダイオード構造（７０、８０）を備えていることを特徴とする、請求項１〜２１のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２３】
上記定電圧ダイオード構造（７０、８０）は上記半導体層（３０）の中に配置されていることを特徴とする、請求項１〜２２のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２４】
上記定電圧ダイオード構造（７０、８０）は結合位置に配置されていることを特徴とする、請求項２２または２３に記載のＳＯＩ半導体素子。
【請求項２５】
上記定電圧ダイオード構造（７０、８０）は直列接続された複数の定電圧ダイオード接合部を備えていることを特徴とする、請求項２２〜２４のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２６】
上記定電圧ダイオード構造（７０、８０）は、部分的に、絶縁部（９０ａ、９０ｂ）に取り囲まれていることを特徴とする、請求項２２〜２５のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２７】
少なくとも１つの上記フィールド電極（５３ａ、５３ｂ）が上記半導体層（３０）から電気的に絶縁されていることを特徴とする、請求項１〜２６のいずれか１項に記載のＳＯＩ半導体素子。
【請求項２８】
少なくとも１つの上記フィールド電極（５３ａ、５３ｂ）が、ほぼ層状の第２絶縁層（４０）によって上記半導体層（３０）から電気的に絶縁されていることを特徴とする、請求項２７に記載のＳＯＩ半導体素子。
【請求項２９】
第１導電型がｎ型であり、第２導電型がｐ型であるか、または逆に、
第１導電型がｐ型であり、第２導電型がｎ型であることを特徴とする、請求項１〜２８のいずれか１項に記載のＳＯＩ半導体素子。
【請求項３０】
上記第４半導体域（１０ａ）はｎ型またはｐ型であることを特徴とする、請求項２９に記載のＳＯＩ半導体素子。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【公表番号】特表２００７−５２０８８６（Ｐ２００７−５２０８８６Ａ）
【公表日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願番号】特願２００６−５５１７７５（Ｐ２００６−５５１７７５）
【出願日】平成１７年１月２８日（２００５．１．２８）
【国際出願番号】ＰＣＴ／ＥＰ２００５／０００８３９
【国際公開番号】ＷＯ２００５／０７６３６６
【国際公開日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５０１４８４２６４）オイペク オイロペーシェ ゲゼルシャフト フューア ライストゥングスハルプライター エムベーハー (10)
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公表日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願日】平成１７年１月２８日（２００５．１．２８）
【国際出願番号】ＰＣＴ／ＥＰ２００５／０００８３９
【国際公開番号】ＷＯ２００５／０７６３６６
【国際公開日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５０１４８４２６４）オイペク オイロペーシェ ゲゼルシャフト フューア ライストゥングスハルプライター エムベーハー (10)
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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