【課題】 高耐圧の薄膜トランジスタと高電流駆動能力を持った薄膜トランジスタを同一基板上に形成する。
【解決手段】 絶縁性基板上に形成され、半導体層、ソース領域、ドレイン領域で構成される薄膜トランジスタを備えるトランジスタ回路において、半導体層の下側に第１の絶縁層を介してボトムゲート層があり、半導体層を挟んでボトムゲート層と対向する側に第２の絶縁層を介してトップゲート層を具備した少なくとも一つの第１の薄膜トランジスタと、半導体層の下側に第１の絶縁層を介してボトムゲート層のみを具備する少なくとも一つの第２の薄膜トランジスタと、を同一基板上に形成したことを特徴とする。 （もっと読む）

【課題】寄生容量を十分に低減できる構成を備えた半導体装置を提供することを課題の一とする。また、駆動回路に用いる薄膜トランジスタの動作速度の高速化を図ることを課題の一とする。
【解決手段】酸化物絶縁層がチャネル形成領域において酸化物半導体層と接したボトムゲート構造の薄膜トランジスタにおいて、ソース電極層及びドレイン電極層がゲート電極層と重ならないように形成することにより、ソース電極層及びドレイン電極層とゲート電極層との間の距離を大きくし、寄生容量の低減を図ることができる。 （もっと読む）

【課題】製造工数の増大をもたらすことなく、薄膜トランジスタのゲート絶縁膜と容量素子の誘電体膜を異なる層における絶縁膜を用いることによって、それらの特性に応じた膜厚に設定できる表示装置の提供。
【解決手段】基板上に薄膜トランジスタと容量素子が形成されている表示装置にであって、前記薄膜トランジスタは、
ゲート電極の形成領域を被って形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、平面的に観て、前記ゲート電極の形成領域内に開口を備える第２の絶縁膜と、
前記第２の絶縁膜上に前記開口を横切って形成され、両端に高濃度領域を備える島状の多結晶化された半導体層と、
前記半導体層の上面に前記半導体層の両端の高濃度領域のそれぞれの一部を露出させて形成された第３の絶縁膜と、
前記第３の絶縁膜から露出された前記半導体層の両端の高濃度領域のそれぞれに電気的接続がなされて形成された一対の電極と、を備えて構成され、
前記容量素子は、その誘電体膜が前記第３の絶縁膜と同層で同材料の絶縁膜によって構成されている。 （もっと読む）

【課題】高い開口率を得ながら十分な保持容量（Ｃｓ）を確保し、また同時に容量配線の負荷（画素書き込み電流）を時間的に分散させて実効的に低減する事により、高い表示品質をもつ液晶表示装置を提供する。
【解決手段】ゲート電極１０４と異なる層に走査線１０７を形成し、容量配線１１１が信号線１０９と平行になるよう配置する。各画素はそれぞれ独立した容量配線１１１に誘電体を介して接続されているため隣接画素の書き込み電流による容量配線電位の変動を回避でき、良好な表示画像を得る事ができる。 （もっと読む）

【課題】縦型トランジスタにおいて、柱状半導体層上のコンタクトと柱状半導体層の周囲に形成されるゲート電極のショートの抑制。
【解決手段】上方に平面状半導体層及び該平面状半導体層上の柱状半導体層が形成された基板に対して、柱状半導体層の上部に第２のドレイン／ソース領域を形成し、コンタクトストッパー膜を成膜し、コンタクト層間膜を成膜し、第２のドレイン／ソース領域上にコンタクトを形成し、ここでコンタクトの形成は、コンタクトのパターンを形成し、コンタクトのパターンを用いてコンタクト層間膜をコンタクトストッパー膜までエッチングすることにより、コンタクト用のコンタクト孔を形成し、コンタクト用のコンタクト孔の底部に残存するコンタクトストッパー膜をエッチングにより除去することを含み、コンタクト用のコンタクト孔の底面の基板への投影面は、柱状半導体層の上面及び側面に形成されたコンタクトストッパー膜の基板への投影形状の外周内に位置する。 （もっと読む）

【課題】薄膜トランジスタ及びそれを含む有機電界発光表示装置の製造において、金属膜を半導体層に直接接触させて結晶化時にアーク発生を防止し、熱伝導を効率的に行い結晶化させるとともに、工程を単純化させて収率を高くする。
【解決手段】基板を提供する工程、上記基板上にバッファ層を形成する工程、上記バッファ層上に非晶質シリコン層のパターンを形成する工程、上記基板全面にソース／ドレイン電極用金属膜を形成する工程、上記ソース／ドレイン電極用金属膜に電界を印加する工程、上記非晶質シリコン層パターンを結晶化して半導体層を形成する工程、上記ソース／ドレイン電極用金属膜をパターニングし、上記半導体層と接続するソース／ドレイン電極を形成する工程、上記基板全面にゲート絶縁膜を形成する工程、上記ゲート絶縁膜上に位置し、上記半導体層に対応するゲート電極を形成する工程、および上記基板全面に保護膜を形成する工程を含む。 （もっと読む）

【課題】低温プロセスへの適合が可能でありながらも、半導体特性を損なわすに高精度に不純物の濃度コントロールが可能なドーピング方法を提供する。
【解決手段】アンチモンと共に、水素、窒素、酸素、炭素のみで構成されたアンチモン化合物を含有する材料溶液（アンチモン溶液Ｌ）を基板７の表面を覆う半導体層５に付着させて溶液層Ｌ１を形成する。アンチモン溶液Ｌを乾燥させることにより基板７上にアンチモン化合物層９を形成する。熱処理を行うことによりアンチモン化合物層９中のアンチモンを半導体層５に拡散させて不純物領域５ａを形成する。熱処理は、アンチモン化合物層９へのエネルギービームｈの照射によって行う。 （もっと読む）

【課題】薄膜トランジスタにおいて、ソース／ドレイン領域に高抵抗不純物領域（ＨＲＤまたは低濃度不純物領域）を自己整合的に形成する方法を提供する。
【解決手段】ゲイト電極１０５上面にマスク１０６を形成し、第１の酸化物層をゲイト電極の側面に形成させる。この酸化物層をマスクとして絶縁膜１０４’をエッチングする。また、第２の酸化物層１０８をゲイト電極の側面および上面に形成する。第１の酸化物層を選択的にエッチングする。Ｎ型又はＰ型の不純物の添加をおこなうと、ゲイト電極の下部には添加されず、ゲイト電極に近い領域では、不純物濃度の低い高抵抗領域１１１，１１２となる。ゲイト電極から遠い領域では、不純物濃度の高い低抵抗領域１１０，１１３となる。 （もっと読む）

【課題】横型ＩＧＢＴの占有面積を増大させることなく高耐圧化することができる半導体装置の構造およびその製造方法を提供する。
【解決手段】活性層３は、表面から埋め込み酸化膜２までの厚さが周囲の領域の厚さよりも薄い、コレクタ形成部１１を備える。当該コレクタ形成部１１に、表面から埋め込み酸化膜２に達するＮ型バッファ領域４と、Ｎ型バッファ領域４の表面部に形成されたＰ型コレクタ領域５とが形成される。また、活性層３は、Ｎ型バッファ領域４から離間して形成されたＰ型ベース領域６と、Ｐ型ベース領域６の表面部に形成されたＮ型エミッタ領域７を備える。Ｎ型バッファ領域４とＰ型ベース領域６との間の活性層３には、Ｎ型ベース領域１２が設けられ、Ｎ型ベース領域１２の表面上からＰ型ベース領域６の表面上に延在するゲート絶縁膜１４を介してゲート電極９が設けられる。 （もっと読む）

【課題】高開口率な表示装置を提供する。
【解決手段】薄膜トランジスタと、保持容量とが設けられた画素と、走査線と、走査線に直交して設けられた信号線と、を有し、走査線の上方には、薄膜トランジスタのソース領域、ドレイン領域、及びチャネル形成領域が形成される部分と保持容量の下部電極となる部分とを有する半導体膜が設けられ、半導体膜上には絶縁膜が設けられ、半導体膜のチャネル形成領域となる部分の上方には、絶縁膜を介して走査線と電気的に接続されたゲート電極が設けられ、半導体膜の下部電極となる部分の上方には、絶縁膜を介して保持容量の上部電極が設けられ、半導体膜は、基板に平行であり、ゲート電極は、保持容量の上部電極より半導体膜を基準に高い場所に設けられ、ゲート電極及び上部電極の上方には、信号線が設けられている表示装置。 （もっと読む）

【課題】 狭ピッチの画素回路に駆動ＴＦＴを効率よく配置する方法を提供する。
【解決手段】 基板１上にトランジスタを含む複数の回路３が配列してなる半導体装置であって、トランジスタを形成する半導体層１１は、第１コンタクトパッドＱ１と、第１コンタクトパッドに接続して回路の配列ピッチの短い方向と交差する方向に延びる第１の部分Ｒ１と、前記第１の部分から前記回路の配列ピッチの短い方向に延びる第２の部分Ｒ２と、第１コンタクトパッドとの間に前記第１の部分と前記第２の部分とを含む第２コンタクトパッドＱ２とを有しており、第２の部分に絶縁層をはさんで電極層が重なっている。 （もっと読む）

【課題】 調整可能な複数の閾値電圧（Ｖ_ｔ）を有する、ナノワイヤ・ベースのＦＥＴ、及びこれを製造する方法を提供する。
【解決手段】 ナノワイヤ・ベースの電界効果トランジスタ（ＦＥＴ）及びその製造のための技術が提供される。一態様において、各々がソース領域、ドレイン領域、及びソース領域とドレイン領域を接続する複数のナノワイヤ・チャネルを有する、スタック状に垂直方向に配向された複数のデバイス層であって、デバイス層の１つ又は複数は、デバイス層の他の１つ又は複数とは異なる閾値電圧を有するように構成される、複数のデバイス層と、ナノワイヤ・チャネルを取り囲むデバイス層の各々に共通のゲートとを有するＦＥＴが提供される。 （もっと読む）

【課題】ドリフト領域の横方向に不純物濃度が増加する層と、不純物濃度が薄く調整された層とを並存させたバイポーラで動作する横型の半導体装置において、耐圧を確保しつつ、オン電圧を低減し、スイッチングロスを低減する。
【解決手段】ドリフト領域は、横方向に不純物濃度が増加する第２層と、不純物濃度が薄く調整された第１層を備えている。第１埋め込み絶縁層の上面に第２埋め込み絶縁層が設けられている。第２埋め込み絶縁層は、第１層の下面およびボディ領域の下面と接している。第１埋め込み絶縁層の上面には、第２層が設けられており、第１層は第２層の上に設けられている。第２埋め込み絶縁層によって、ボディ領域の近傍のドリフト領域のキャリア密度を向上させ、抵抗を低くすることができる。これによって、耐圧を確保しつつ、オン電圧を低減し、スイッチングロスを低減することができる。 （もっと読む）

【課題】 多重閾値電圧（Ｖｔ）電界効果トランジスタ（ＦＥＴ）素子、及びその製造のための技術を提供する。
【解決手段】 １つの態様において、ソース領域と、ドレイン領域と、ソース領域とドレイン領域とを相互接続する少なくとも１つのチャネルと、チャネルの少なくとも一部を囲み、ゲート全体に対し選択的に配置された少なくとも１つのバンド・エッジ金属により多重閾値電圧を有するように構成されたゲートとを含むＦＥＴ素子が提供される。 （もっと読む）

【課題】 オン特性に優れるとともにオフ電流の上昇を抑制した薄膜トランジスタを実現する。
【解決手段】 基板上に配置された第１ゲート電極と、第１ゲート電極の上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜の上に一方側が非晶質シリコン層となり他方側が微結晶シリコン層となるように積層されたチャンネル層と、チャンネル層のチャンネル領域を挟んで配置されたソース電極およびドレイン電極と、チャンネル層の上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜の上に配置された第２ゲート電極とを備え、第１ゲート電極および第２ゲート電極のうち微結晶シリコン層側となる一方のゲート電極はソース電極またはドレイン電極との間にオフセット領域を有し、非晶質シリコン層側となる他方の電極はオフセット領域まで延在する薄膜トランジスタとした。 （もっと読む）

【課題】大電流を安定して継続的に流すことができる電界効果トランジスタを提供する。
【解決手段】電界効果トランジスタ１０は、III族窒化物半導体から成る半導体活性層１３の表面領域に形成されたソース１８ｓ及びドレイン１８ｄと、半導体活性層１３上にゲート酸化膜１４を介して形成されたゲート電極１５と、ゲート電極１５とドレイン１８ｄの間の半導体活性層１３上に形成されたパッシべーション膜２０とを備える。電界効果トランジスタ１０では、パッシベーション膜２０を構成する二酸化シリコンの膜質が、ゲート酸化膜１４を構成する二酸化シリコンの膜質よりも密度が粗である。 （もっと読む）

【課題】チャンネル長および延長ソース／ドレイン領域のドーピング条件によって閾値電圧を調製できる半導体素子の提供。
【解決手段】ＳＯＩ構造の半導体層の上に形成された高Ｖｔ素子と、前記半導体層の上に形成され、高Ｖｔ素子よりも低い閾値電圧を有する低Ｖｔ素子とを有し、高Ｖｔ素子と低Ｖｔ素子とはＭＯＳＦＥＴ素子であって、延長ソース領域と延長ドレイン領域との間の部分であるチャンネルを有し、高Ｖｔ素子は低Ｖｔ素子よりもチャンネル長が長いＳＯＩ構造の半導体素子。 （もっと読む）

【課題】薄膜トランジスタ及びその製造方法、並びにそれを含む有機電界発光表示装置を提供する。
【解決手段】基板と、前記基板上に位置し、チャンネル領域、イオンを含むソース／ドレイン領域及びオフセット領域を含む半導体層と、前記半導体層上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、前記ゲート電極上に位置する第１絶縁膜と、前記第１絶縁膜上に位置する第２絶縁膜と、前記第２絶縁膜上に位置し、前記半導体層のソース／ドレイン領域とそれぞれ電気的に接続されるソース／ドレイン電極とを含み、前記ソース／ドレイン領域上の前記ゲート絶縁膜及び前記第１絶縁膜の厚さの合計は、０を超え前記ソース／ドレイン領域に含まれたイオンの垂直浸透深さより小さいことを特徴とする。 （もっと読む）

【課題】開口率の高い半導体装置又はその作製方法を提供することを目的の一とする。また、消費電力の低い半導体装置又はその作製方法を提供することを目的の一とする。
【解決手段】絶縁表面を有する基板上に設けられた半導体層と、半導体層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられた第１の導電層と第２の導電層とで積層されたゲート電極を含むゲート配線と、半導体層と前記ゲート電極を含む前記ゲート配線を覆う絶縁膜と、絶縁膜上に設けられ、半導体層と電気的に接続され、第３の導電層と第４の導電層とで積層されたソース電極を含むソース配線と、を有し、ゲート電極は、第１の導電層で形成され、ゲート配線は、第１の導電層と第２の導電層で形成され、ソース電極は、第３の導電層で形成され、ソース配線は、第３の導電層と第４の導電層で形成されている。 （もっと読む）

【課題】ＥＳＤサージ耐量を向上できるようにする。
【解決手段】ＬＤＭＯＳにおいて、ｎ＋型ドレイン領域５を囲むように、ｎ型基板１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６を配置する。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部まで入り込むようにし、ｎ＋型ソース領域８、ｐ型ベース領域７及びｎ型基板１によって形成される寄生トランジスタがオンし難くなるようにする。 （もっと読む）