【課題】半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制する。
【解決手段】ゲート電極部Ｇｎ，Ｇｐを覆うように、半導体基板１の主面上に薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜１０および第２ＯＳＳ膜１２を順次形成した後、異方性エッチングにより、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第２ＯＳＳ膜１２を残して、他の部分に位置する第２ＯＳＳ膜１２を除去する。そして、ゲート電極部Ｇｎ，Ｇｐと、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第１ＯＳＳ膜１０および第２ＯＳＳ膜１２と、をマスクにして、半導体基板１に不純物をイオン注入した後、半導体基板１を薬液により洗浄して、露出している第１ＯＳＳ膜１０を除去する。 （もっと読む）

【課題】酸化物半導体を用いたパワーＭＩＳＦＥＴを提供する。
【解決手段】半導体層１０１を挟んでゲート電極１０２ａとソース電極１０３ａ、ドレイン電極１０３ｂを形成し、半導体層のうちゲート電極１０２ａとドレイン電極１０３ｂとの間にこれらが重ならない領域を設ける。この領域の長さを０．５μｍ乃至５μｍとする。このようなパワーＭＩＳＦＥＴのドレイン電極とソース電極の間に１００Ｖ以上の電源と負荷を直列に接続し、ゲート電極１０２ａに制御用の信号を入力して使用する。 （もっと読む）

【課題】占有面積を増大せずにオン電流が低い酸化物半導体トランジスタを得ること、開口率を減少させずに、オン電流が低い酸化物半導体トランジスタを画素に用いた表示装置を得ること、同一基板上に画素にオン電流が低い酸化物半導体トランジスタ、かつ駆動回路にオン電流が高い酸化物半導体トランジスタを用いた表示装置を得る。
【解決手段】絶縁表面上に設けられ、互いに離れて配置された第１のゲート電極及び第２のゲート電極と、ゲート絶縁膜を介して、第１のゲート電極及び第２のゲート電極と重畳する領域、並びに第１のゲート電極及び第２のゲート電極と重畳しない領域を有する酸化物半導体膜と、ゲート絶縁膜、第１のゲート電極、第２のゲート電極、及び、酸化物半導体膜を覆い、酸化物半導体膜と直接接触している絶縁膜とを有する半導体装置、及び、当該半導体装置を有する表示装置に関する。 （もっと読む）

【課題】画素電極上に金属膜を形成して積層構造とする際に、１つのレジストマスクを用
いて、画素電極及び金属膜を形成することを課題とする。
【解決手段】画素電極となる導電膜と金属膜を積層させる。金属膜上に半透部を有する露
光マスクを用いて、膜厚の厚い領域と該領域よりも膜厚が薄い領域とを有するレジストパ
ターンを形成する。レジストパターンを用いて画素電極と、画素電極上の一部に接する金
属膜を形成する。以上により、１つのレジストマスクを用いて、画素電極及び金属膜を形
成することが可能となる。 （もっと読む）

【課題】作動ＭＥＭＳ装置及び該作動ＭＥＭＳ装置を制御するためのドライバ回路を提供する。
【解決手段】ドライバ回路は、基板上に形成される複数の高電圧薄膜トランジスタ（ＨＶＴＦＴ）を含み、各ＨＶＴＦＴは、制御ゲート電極、ソース電極、及び、該ソース電極が制御ゲート電極から第１の距離だけ離れるように配置されたドレイン電極を含む。このドレイン電極は、ドレイン電極のいずれか一部及び制御ゲート電極の間の最短距離が第１の距離より十分に大きいように、ドレイン電極及びソース電極間の第１の破壊電圧が制御ゲート電極及びソース電極間の第２の破壊電圧より大きいように、制御ゲート電極から離間される。複数の作動ＭＥＭＳ装置は、上記基板上に形成され、複数のＨＶＴＦＴのうちの関連したＨＶＴＦＴのドレイン電極にそれぞれ接続される。 （もっと読む）

【課題】トランジスタ特性が変化しにくい薄膜トランジスタを容易に作り分けること。
【解決手段】ボトムゲート構造の第１薄膜トランジスタである駆動トランジスタ６と、トップゲート構造の第２薄膜トランジスタであるスイッチトランジスタ５とを形成する際、駆動トランジスタ６の第１ゲート電極６ａとスイッチトランジスタ５の第２遮光膜５ｅを形成する工程と、スイッチトランジスタ５の第２ゲート電極５ａと駆動トランジスタ６の第１遮光膜６ｅを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成する。こうして、ゲート電極（６ａ、５ａ）と遮光膜（６ｅ、５ｅ）を形成する以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６とスイッチトランジスタ５を作り分けることを可能にした。 （もっと読む）

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを長期間にわたり保存する半導体メモリ装置の駆動方法を提供する。
【解決手段】書き込みトランジスタのドレインと素子トランジスタのゲート、および、容量素子の一方の電極を接続したメモリセルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に接続し、キャパシタの他方の電極を読み出しワード線に接続する。そして、容量素子に蓄えられた電荷量を、読み出しワード線の電位を変化させることにより確認し、基準以上に電荷量が減少している場合にはメモリセルのリフレッシュをおこなう。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】メモリセルアレイを構成する複数のメモリセルが、複数行ごとに複数のブロックに分割され、共通ビット線は、各ブロックにおいて、選択トランジスタを介して分割ビット線と電気的に接続されており、メモリセルの一は、第１のチャネル形成領域を含む第１のトランジスタと、第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、ソース線は、第１のソース電極と接続され、分割ビット線は、第１のドレイン電極および第２のソース電極と接続され、ワード線は、容量素子の電極の一方と接続され、信号線は、第２のゲート電極と接続され、第１のゲート電極と、第２のドレイン電極と、容量素子の電極の他方とが接続される半導体装置を提供する。 （もっと読む）

【課題】本発明では、高画質で信頼性の高い表示装置を低いコストで歩留まり良く製造することができる技術を提供することを目的とする。
【解決手段】本発明は、画素領域における画素電極層上、及び画素電極層周辺を覆う隔壁として機能する絶縁層上に、スペーサを有する。このスペーサによって、発光材料を画素電極層上に形成する際、選択的に形成するためのマスクは支持され、マスクのよじれやたわみなどによって画素電極層に接することを防止する。よって、画素電極層にはマスクによる傷などの損傷が生じず、画素電極層は形状不良とならないので、高繊細な表示を行う、高信頼性な表示装置を作製することができる。 （もっと読む）

【課題】オフ電流を抑制するとともにオン電流を確保することができる薄膜トランジスタを提供する。
【解決手段】基板１０と、基板の上方に形成されたゲート電極１１及びゲート絶縁膜１２と、ゲート絶縁膜を介して配置されたチャネル層１３と、チャネル層に接続されたバッファ層１４と、バッファ層に接続され、不純物が添加された第１コンタクト層１５ａ（１５ｂ）と、第１コンタクト層に接続され、第１コンタクト層よりも不純物濃度が高い第２コンタクト層１６ａ（１６ｂ）と、第２コンタクト層に接続されたソース電極１７Ｓ及びドレイン電極１７Ｄとを備える。ソース電極とドレイン電極との間におけるキャリアの移動経路は、チャネル層、バッファ層、第１コンタクト層及び第２コンタクト層を経由してキャリアが移動する第１経路と、チャネル層及び第２コンタクト層を経由してキャリアが移動する第２経路とを含む。 （もっと読む）

【課題】従来よりも電気的信頼性を向上できる半導体基板、ナノワイヤトランジスタ及びその製造方法を提案する。
【解決手段】シリコン層５と埋め込み酸化膜３との間にシリコン窒化膜４を形成することにより、熱酸化の際に、耐酸化性膜によりシリコン基板表面６にまで酸素が到達することを妨げることで、シリコン基板表面６に酸化シリコンが形成され難くなり、その分だけ当該酸化シリコンの体積膨張を抑制して、チャネル層形成時のストレスを制御できることで、当該ストレスによるナノワイヤ13の意図しない変形又は当該変形によるナノワイヤ13の断線を防止でき、かくして、従来よりも電気的な信頼性及び特性の低下を防止できる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第１のトランジスタのゲート電極と、該ゲート電極に接する第２のトランジスタのソース電極とは、エッチングの選択比がとれる材料を用いて形成される半導体装置を提供する。第１のトランジスタのゲート電極と、第２のトランジスタのソース電極とをエッチングの選択比がとれる材料を用いて形成することで、レイアウトのマージンを低減させることができるため半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第２のトランジスタの半導体層にはオフセット領域が設けられた半導体装置を提供する。第２のトランジスタを、オフセット領域を有する構造とすることで、第２のトランジスタのオフ電流を低減させることができ、長期に記憶を保持可能な半導体装置を提供することができる。 （もっと読む）

【課題】微小なコンタクトホールを形成し、集積回路を微細化することを目的とする。
【解決手段】スイッチング素子および各配線を覆う層間絶縁膜１１１として有機材料を用い、且つ、金属膜１１２のマスクを用い、ドライエッチング法によってコンタクトホールを形成し、配線１１４を形成する。 （もっと読む）

【課題】鮮明な多階調カラー表示の可能な発光装置及びそれを具備する電気器具を提供する。
【解決手段】画素１０４に設けられたＥＬ素子１０９の発光、非発光を時間で制御する時分割駆動方式により階調表示を行い、電流制御用ＴＦＴ１０８の特性バラツキによる影響を防ぐ。また、基板上に形成されるＴＦＴ自体も各回路又は素子が必要とする性能に併せて最適な構造のＴＦＴを配置することで、信頼性の高いアクティブマトリクス型発光装置を実現することができる。このようなアクティブマトリクス型発光装置を表示ディスプレイとして具備することで、画像品質が良く、信頼性の高い高性能な電気器具を生産することが可能となる。 （もっと読む）

【課題】耐圧を向上させることができ、かつ半導体基板が反るのを防ぐことができる誘電体分離型半導体装置の製造方法を得る。
【解決手段】ｐ型シリコン基板１０の主面の領域４２に複数のトレンチ溝４４を形成する。ｐ型シリコン基板１０の表面を酸化して、ｐ型シリコン基板１０の主面に誘電体層１２を形成し、領域４２に厚膜誘電体層３８を形成する。ｐ型シリコン基板１０に誘電体層１２を介してｎ⁻型半導体層１４を貼り合せる。厚膜誘電体層３８の上方においてｎ⁻型半導体層１４の一部にｎ^＋型半導体領域１８を形成する。ｎ^＋型半導体領域１８から離間してｎ^＋型半導体領域１８を取り囲むようにｎ⁻型半導体層１４の一部にｐ^＋型半導体領域２０を形成する。ｎ^＋型半導体領域１８に接続された主電極２６を形成する。ｐ^＋型半導体領域２０に接続された主電極２８を形成する。ｐ型シリコン基板１０の裏面に裏面電極３２を形成する。 （もっと読む）

【課題】耐圧が高いＨＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ−ＦＥＴ）を提供する。
【解決手段】ヘテロ接合１６ａに生じる２次元電子ガスをチャネルとするＨＦＥＴ１０であって、第１半導体領域１６と、第１半導体領域１６上で第１半導体領域１６とヘテロ接合している第２半導体領域１８と、第２半導体領域１８上に形成されたソース電極２０、ドレイン電極２２及びゲート電極２４と、第１半導体領域１６と接しており、ソース電極２０と導通しているｐ型の第３半導体領域１４を有している。ゲート電極２４とドレイン電極２２の間の第２半導体領域１８の上面のうちの、ゲート電極２４に隣接する範囲の上面は、第１表面準位密度を有する第１領域４０であり、第１領域４０に隣接する範囲の上面は、第１表面準位密度より低い第２表面準位密度を有する第２領域４２である。第３半導体領域１４は、第２領域４２の下側で第１半導体領域１６に接している。 （もっと読む）

【課題】液晶装置等の電気光学装置において、ＴＦＴで発生する光リーク電流を低減させ
る。
【解決手段】電気光学装置は、表示領域（１０ａ）に設けられた複数の画素電極（９ａ）
と、画素電極に画像信号を供給するデータ線（６ａ）と、画素電極に電気的に接続された
画素電極側ソースドレイン領域（１ｅ）、データ線に電気的に接続されたデータ線側ソー
スドレイン領域（１ｄ）、並びに画素電極側ソースドレイン領域及びデータ線側ソースド
レイン領域間に位置するチャネル領域（１ａ’）を有する半導体層（１ａ）と、半導体層
のチャネル領域にゲート絶縁膜（２ａ，２ｂ）を介して対向配置されたゲート電極（３ｂ
）とを備える。半導体層は、チャネル領域の膜厚が、画素電極側ソースドレイン領域及び
データ線側ソースドレイン領域の膜厚より薄くなるように形成されている。 （もっと読む）

【課題】 ミリ波以上の周波数において、安定して、高い利得および動作周波数が得られる電界効果トランジスタを提供する。
【解決手段】 基板１１上の動作層１３の上に、ソース電極１４、ドレイン電極１５、ゲート電極１８、絶縁膜１７が形成され、
ゲート電極１８は、ソース電極１４とドレイン電極１５の間に配置され、
絶縁膜１７は、ゲート電極１８とドレイン電極１５の間に配置され、
フィールドプレート電極１９は、絶縁膜１７上に形成され、かつ、ソース電極１４と電気的に接続され、
ゲート電極１８上部は、ソース電極１４側およびドレイン電極１５側に突出し、
フィールドプレート電極１９下端は、ゲート電極１８下端よりも下方に配置され、
フィールドプレート電極１９上端は、ゲート電極１９上部においてドレイン電極１５側に最も突出した部分よりも下方に配置されている電界効果トランジスタ。 （もっと読む）

【課題】相対的に大面積化した表示装置に効果的に用いることができる薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタ、及びこれを備えた表示装置、並びにその製造方法において、本発明の実施形態に係る薄膜トランジスタは、基板上に形成されたアクティブ層と、前記アクティブ層の一部領域の上に形成されたゲート絶縁膜パターンと、前記ゲート絶縁膜パターンの一部領域の上に形成されたゲート電極と、前記ゲート絶縁膜パターン及び前記ゲート電極を覆うエッチング防止膜パターンと、前記アクティブ層及び前記エッチング防止膜パターンの上に形成されたソース部材及びドレイン部材とを含む。 （もっと読む）