薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法
【課題】オフ電流を抑制するとともにオン電流を確保することができる薄膜トランジスタを提供する。
【解決手段】基板１０と、基板の上方に形成されたゲート電極１１及びゲート絶縁膜１２と、ゲート絶縁膜を介して配置されたチャネル層１３と、チャネル層に接続されたバッファ層１４と、バッファ層に接続され、不純物が添加された第１コンタクト層１５ａ（１５ｂ）と、第１コンタクト層に接続され、第１コンタクト層よりも不純物濃度が高い第２コンタクト層１６ａ（１６ｂ）と、第２コンタクト層に接続されたソース電極１７Ｓ及びドレイン電極１７Ｄとを備える。ソース電極とドレイン電極との間におけるキャリアの移動経路は、チャネル層、バッファ層、第１コンタクト層及び第２コンタクト層を経由してキャリアが移動する第１経路と、チャネル層及び第２コンタクト層を経由してキャリアが移動する第２経路とを含む。
【解決手段】基板１０と、基板の上方に形成されたゲート電極１１及びゲート絶縁膜１２と、ゲート絶縁膜を介して配置されたチャネル層１３と、チャネル層に接続されたバッファ層１４と、バッファ層に接続され、不純物が添加された第１コンタクト層１５ａ（１５ｂ）と、第１コンタクト層に接続され、第１コンタクト層よりも不純物濃度が高い第２コンタクト層１６ａ（１６ｂ）と、第２コンタクト層に接続されたソース電極１７Ｓ及びドレイン電極１７Ｄとを備える。ソース電極とドレイン電極との間におけるキャリアの移動経路は、チャネル層、バッファ層、第１コンタクト層及び第２コンタクト層を経由してキャリアが移動する第１経路と、チャネル層及び第２コンタクト層を経由してキャリアが移動する第２経路とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法に関し、特に、有機ＥＬ素子等の電流駆動型の表示素子における表示素子の駆動用に適した薄膜トランジスタ等に関する。
【背景技術】
【０００２】
従来、ＦＰＤ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）の開発が盛んに行われており、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子又はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）素子を用いた表示装置が知られている。
【０００３】
近年、電流駆動型の有機ＥＬ素子を用いた有機ＥＬ表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機ＥＬ表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの１つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が知られている。
【０００４】
アクティブマトリクス駆動型の有機ＥＬ表示装置に用いられる薄膜トランジスタとしては、少なくとも有機ＥＬ素子のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機ＥＬ素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
【０００５】
例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
【０００６】
そこで、従来、薄膜トランジスタのチャネル層として微結晶シリコン層を用いる技術が提案されている。このようにチャネル層に微結晶シリコン層を用いることにより、チャネル層におけるキャリア移動度を大きくすることができるので、高いオン電流を確保することができる。
【０００７】
また、薄膜トランジスタにおいて、ソース電極又はドレイン電極とチャネル層との間に、コンタクト層として低濃度の不純物が含有されたシリコン層を用いる技術も提案されている。このように、コンタクト層として低濃度不純物層を用いることにより、オフ電流を抑制することができる。
【０００８】
このように、トランジスタ特性の改善を試みた従来技術が提案されており、例えば、特許文献１には、チャネル層上に、コンタクト層（ドレイン層又はソース層）として、低濃度の不純物を含む第１シリコン層と高濃度の不純物を含む第２シリコン層との積層を用いた薄膜トランジスタが開示されている。
【０００９】
また、特許文献２には、チャネル層として、多結晶シリコン膜と水素化非晶質シリコン膜との積層構造を用い、さらにコンタクト層として、不純物添加シリコン膜を用いた薄膜トランジスタが開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２５８３４５号公報
【特許文献２】特開２００５−０５７０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示された薄膜トランジスタでは、オン電流を確保することはできるが、オフ電流の抑制が十分でないという課題がある。
【００１２】
また、特許文献２に開示された薄膜トランジスタでは、水素化非晶質シリコン膜によってオフ電流を抑制することができるが、これに伴いオン電流が確保できずオン特性が悪くなるという課題がある。
【００１３】
本発明は、上記課題を解決するためになされたものであり、オフ電流を抑制するとともにオン電流を確保することができる薄膜トランジスタ及び表示装置並びに薄膜トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明に係る薄膜トランジスタの一態様は、基板と、前記基板の上方に形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向するように配置されたチャネル層と、前記チャネル層に接続されたバッファ層と、前記バッファ層に接続され、所定の不純物が添加された第１コンタクト層と、前記第１コンタクト層に接続され、前記第１コンタクト層よりも不純物濃度が高い第２コンタクト層と、前記第２コンタクト層に接続されたソース電極及びドレイン電極と、を備え、前記ソース電極と前記ドレイン電極との間におけるキャリアの移動経路は、前記チャネル層、前記バッファ層、前記第１コンタクト層及び前記第２コンタクト層を経由する第１経路と、前記チャネル層及び前記２コンタクト層を経由する第２経路とを含むものである。
【００１５】
これにより、オフ電流又はオン電流は、第１経路又は第２経路に沿って流れることになる。
【００１６】
さらに、本発明に係る薄膜トランジスタの一態様において、前記チャネル層は、結晶質シリコン膜であることが好ましい。
【００１７】
さらに、本発明に係る薄膜トランジスタの一態様において、前記バッファ層は、非晶質シリコン膜であることが好ましい。
【００１８】
さらに、本発明に係る薄膜トランジスタの一態様において、前記第１経路において、前記キャリアは、前記チャネル層と、前記バッファ層と、前記第１コンタクト層と、前記第２コンタクト層とを、この順に、または、この逆の順に移動し、前記第２経路において、前記キャリアは、前記チャネル層と前記第２コンタクト層とを、この順に、または、この逆の順に移動することが好ましい。
【００１９】
さらに、本発明に係る薄膜トランジスタの一態様において、前記第１コンタクト層と前記第２コンタクト層との第１界面を有することが好ましい。
【００２０】
さらに、本発明に係る薄膜トランジスタの一態様において、前記第１界面は、前記基板の主面に対して略平行であることが好ましい。
【００２１】
さらに、本発明に係る薄膜トランジスタの一態様において、前記チャネル層と前記第２コンタクト層との第２界面を有することが好ましい。
【００２２】
さらに、本発明に係る薄膜トランジスタの一態様において、前記第２界面は、前記基板の主面に対して略垂直であることが好ましい。
【００２３】
さらに、本発明に係る薄膜トランジスタの一態様において、前記第２界面は、前記基板の主面に対して略平行であることが好ましい。
【００２４】
さらに、本発明に係る薄膜トランジスタの一態様において、前記バッファ層と前記第２コンタクト層との第３界面を有することが好ましい。
【００２５】
さらに、本発明に係る薄膜トランジスタの一態様において、前記バッファ層及び前記第１コンタクト層を貫通するコンタクトホールを有し、前記第２コンタクト層は、前記コンタクトホールを介して前記チャネル層と接続されていることが好ましい。
【００２６】
さらに、本発明に係る薄膜トランジスタの一態様において、前記基板上に、少なくとも前記ゲート電極、前記ゲート絶縁膜、前記チャネル層及び前記バッファ層が、この順で形成されることが好ましい。
【００２７】
さらに、本発明に係る薄膜トランジスタの一態様において、前記チャネル層上又は前記バッファ層上に形成されたチャネル保護層を有することが好ましい。
【００２８】
さらに、本発明に係る薄膜トランジスタの一態様において、前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離をＬｃｈとし、ゲート電極の長さをＬｇｍとすると、Ｌｇｍ＞Ｌｃｈであることが好ましい。
【００２９】
さらに、本発明に係る薄膜トランジスタの一態様において、前記チャネル層の長さをＬｓｉとすると、Ｌｇｍ＜Ｌｓｉであることが好ましい。
【００３０】
さらに、本発明に係る薄膜トランジスタの一態様において、前記ソース電極又は前記ドレイン電極と前記第２コンタクト層との第４界面を有することが好ましい。
【００３１】
さらに、本発明に係る薄膜トランジスタの一態様において、前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離をＬｃｈとし、ゲート電極の長さをＬｇｍとすると、Ｌｇｍ＜Ｌｃｈであることが好ましい。
【００３２】
さらに、本発明に係る薄膜トランジスタの一態様において、前記基板上に、少なくとも前記チャネル層、前記ゲート絶縁膜及び前記ゲート電極が、この順で形成されることが好ましい。
【００３３】
さらに、本発明に係る薄膜トランジスタの一態様において、前記チャネル層と前記ゲート絶縁膜の間に前記バッファ層が形成されることが好ましい。
【００３４】
また、本発明に係る薄膜トランジスタの製造方法の一態様は、基板と、前記基板の上方に形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向するように配置されたチャネル層と、前記チャネル層に接続されたバッファ層と、前記バッファ層に接続され、所定の不純物が添加された第１コンタクト層と、前記第１コンタクト層に接続され、前記第１コンタクト層よりも不純物濃度が高い第２コンタクト層と、前記第２コンタクト層に接続されたソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、前記バッファ層と前記第１コンタクト層とを連続成膜し、前記バッファ層と前記第１コンタクト層とを同一パターンでエッチングする工程と、前記第２コンタクト層と前記ソース電極及び前記ドレイン電極とを同一パターンでエッチングする工程と、を含むものである。
【００３５】
また、本発明に係る表示装置の一態様は、上記の薄膜トランジスタと、前記薄膜トランジスタに接続された表示素子と、を備えるものである。
【発明の効果】
【００３６】
本発明に係る薄膜トランジスタ及びその製造方法によれば、オン時の駆動電流を維持しつつ、オフ時のリーク電流を抑制することができ、電流の立ち上がりを良くすることができる。
【００３７】
また、本発明に係る表示装置によれば、電気的特性が優れた薄膜トランジスタを備えているので、高性能な表示装置を実現することができる。
【図面の簡単な説明】
【００３８】
【図１Ａ】本発明の第１の実施形態に係る薄膜トランジスタの構成を示す断面図
【図１Ｂ】本発明の第１の実施形態に係る薄膜トランジスタの平面図（図１Ａの平面図）
【図２】本発明の第１の実施形態に係る薄膜トランジスタの電流−電圧（Ｉｄ−Ｖｇ）特性を示す図
【図３Ａ】比較例１に係る薄膜トランジスタの構成を示す断面図
【図３Ｂ】比較例２に係る薄膜トランジスタの構成を示す断面図
【図４】本発明の第１の実施形態に係る薄膜トランジスタにおける電流−電圧（Ｉｄ−Ｖｄ）特性を示す図
【図５Ａ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（ゲート金属膜形成工程）を示す断面図
【図５Ｂ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（ゲート電極パターニング工程）を示す断面図
【図５Ｃ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（ゲート絶縁膜形成工程）を示す断面図
【図５Ｄ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（チャネル層用膜形成工程）を示す断面図
【図５Ｅ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（バッファ層用膜形成工程）を示す断面図
【図５Ｆ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（第１コンタクト層用膜形成工程）を示す断面図
【図５Ｇ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（チャネル部島化工程）を示す断面図
【図５Ｈ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（第２コンタクト層用膜形成工程）を示す断面図
【図５Ｉ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（ソースドレイン金属膜形成工程）を示す断面図
【図５Ｊ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（ソース電極及びドレイン電極パターニング工程）を示す断面図
【図５Ｋ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（第２コンタクト層形成工程）を示す断面図
【図５Ｌ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（パッシベーション膜形成工程）を示す断面図
【図６】本発明の第２の実施形態に係る薄膜トランジスタの構成を示す断面図
【図７Ａ】本発明の第３の実施形態に係る薄膜トランジスタの構成を示す断面図
【図７Ｂ】本発明の第３の実施形態に係る薄膜トランジスタの平面図（図７Ａの平面図）
【図８】本発明の第４の実施形態に係る薄膜トランジスタの構成を示す断面図
【図９】本発明の第５の実施形態に係る薄膜トランジスタの構成を示す断面図
【図１０】本発明の第６の実施形態に係る薄膜トランジスタの構成を示す断面図
【図１１】本発明の第６の実施形態の他の例に係る薄膜トランジスタの構成を示す断面図
【図１２】本発明の第７の実施形態に係る薄膜トランジスタの構成を示す断面図
【図１３】本発明の第８の実施形態に係る薄膜トランジスタの構成を示す断面図
【図１４】本発明の第９の実施形態に係る有機ＥＬ表示装置の一部切り欠き斜視図
【図１５】本発明の第１〜第８の実施形態のいずれかの薄膜トランジスタを用いた画素の回路構成図
【図１６】本発明の第１の実施形態に係る薄膜トランジスタを駆動トランジスタとして用いた場合における有機ＥＬ表示装置の一画素の断面図
【図１７】図１７は、本発明の実施形態に係る表示装置を内蔵したテレビジョンセットの外観図
【発明を実施するための形態】
【００３９】
以下、本発明の実施の形態に係る薄膜トランジスタ及びその製造方法並びに表示装置について、図面を参照しながら説明する。なお、各図は、説明のための模式図であり、膜厚及び各部の大きさの比などは、必ずしも厳密ではない。
【００４０】
（第１の実施形態）
まず、本発明の第１の実施形態に係る薄膜トランジスタについて、図１Ａ及び図１Ｂを用いて説明する。図１Ａは、本発明の第１の実施形態に係る薄膜トランジスタの構成を示す断面図である。また、図１Ｂは、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタの平面図である。
【００４１】
図１Ａ及び図１Ｂに示すように、本発明の第１の実施形態に係る薄膜トランジスタ１は、ボトムゲート型のｎ型の薄膜トランジスタであって、基板１０と、基板１０上に形成されたゲート電極１１と、ゲート電極１１上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２を介してゲート電極と対向するように配置されたチャネル層１３と、チャネル層１３に接続されたバッファ層１４と、バッファ層１４に接続された一対の第１コンタクト層１５ａ及び１５ｂと、一対の第１コンタクト層１５ａ及び１５ｂ上に形成された一対の第２コンタクト層１６ａ及び１６ｂと、一対の第２コンタクト層１６ａ及び１６ｂ上に形成されたソース電極１７Ｓ及びドレイン電極１７Ｄとを備える。
【００４２】
基板１０は、例えば、石英ガラス等のガラス材料によって構成されるガラス基板からなる絶縁性基板である。なお、図示しないが、基板１０の表面には、基板中に含まれるナトリウムやリン等の不純物が半導体膜に侵入することを防止するために、シリコン窒化膜（ＳｉＮ）等の絶縁膜からなるアンダーコート膜を形成してもよい。
【００４３】
ゲート電極１１は、例えば、モリブデン（Ｍｏ）からなり、帯状にパターン形成された電極である。ゲート電極１１としては、モリブデン（Ｍｏ）以外の金属であってもよく、例えば、モリブデンタングステン（ＭｏＷ）等によって構成してもよい。なお、ゲート電極１１の材料としては、薄膜トランジスタ１の製造過程に加熱工程を含む場合は、熱で変質しにくい高融点金属材料であることが好ましい。本実施形態では、ゲート電極１１として、膜厚が１００ｎｍ程度のモリブデン（Ｍｏ）を用いた。
【００４４】
ゲート絶縁膜１２は、ゲート電極１１上にゲート電極１１を覆うようにして形成される。ゲート絶縁膜１２の材料としては、例えば、二酸化シリコン（ＳｉＯ2）を用いることができる。その他、ゲート絶縁膜１２の材料としては、シリコン窒化膜（ＳｉＮ）やシリコン酸窒化膜、またはこれらの積層膜等によって構成することができる。
【００４５】
なお、本実施形態では、ゲート絶縁膜１２上に形成するチャネル層として結晶質半導体膜を用いているので、ゲート絶縁膜１２としては二酸化シリコンを用いることが好ましい。ゲート絶縁膜１２としては二酸化シリコンを用いることにより、チャネル層との界面状態を良好なものにすることができ、ＴＦＴにおける良好な閾値電圧特性を維持することができる。本実施形態では、ゲート絶縁膜１２として、膜厚が２００ｎｍ程度の二酸化シリコンを用いた。
【００４６】
チャネル層１３は、ゲート電極１１上方においてゲート絶縁膜１２上に島状にパターン形成される。チャネル層１３は、結晶質半導体膜によって構成することができ、これにより、ＴＦＴのオン電流を高くすることができる。
【００４７】
チャネル層１３としては、結晶シリコンを含んだ結晶質シリコン膜を用いることができる。結晶質シリコン膜は、微結晶シリコン又は多結晶シリコンによって構成することができる。結晶質シリコンは、非晶質シリコン（アモルファスシリコン）をアニール等の加熱処理で結晶化することにより形成することができる。本実施形態では、チャネル層１３として、膜厚が３０ｎｍ程度の結晶質シリコン膜を用いた。また、本実施形態において、結晶質シリコン膜における結晶粒径は１μｍ以下である。なお、チャネル層１３としては、非晶質構造と結晶質構造との混晶であっても構わない。
【００４８】
バッファ層１４は、チャネル層１３上に積層され、島状にパターン形成される。バッファ層１４は、チャネル層１３と同時に島状にパターン形成される。バッファ層１４は、チャネル層１３よりもバンドギャップが大きいことが好ましく、オフ時においてリークパスとして機能する。バッファ層１４としては、例えば、非晶質シリコン（アモルファスシリコン）等の非晶質半導体膜を用いることができる。本実施形態では、バッファ層１４として、膜厚が７０ｎｍ程度の水素化非晶質シリコン膜を用いた。
【００４９】
なお、バッファ層１４は、アンドープ層であり、意図的な不純物の添加は行われていない。但し、製造過程において意図せずに水素化非晶質シリコン膜に不純物が混ざってしまうことが考えられる。そのため、バッファ層１４である水素化非晶質シリコン膜中の不純物濃度は、１×１０18／ｃｍ3以下であることが好ましい。さらに、バッファ層１４としては、限りなく不純物の濃度が低いことが好ましいため、バッファ層１４の不純物濃度としては、１×１０17／ｃｍ3以下であることが、より好ましい。なお、バッファ層１４である水素化非晶質シリコン膜の不純物濃度が高いと、オフ電流（Ｉｏｆｆ）が大きくなってしまうので好ましくない。
【００５０】
一対の第１コンタクト層１５ａ及び１５ｂは、不純物を低濃度に含む非晶質シリコン膜（ｎ-Ｓｉ）によって構成されており、バッファ層１４上に離間して形成される。一対の第１コンタクト層１５ａ及び１５ｂは、バッファ層１４と接して形成されている。第１コンタクト層１５ａ及び１５ｂは、例えば、膜厚が２０ｎｍ程度の非晶質シリコンにリン（Ｐ）等のｎ型不純物を低濃度に添加することによって形成することができる。
【００５１】
本実施形態において、第１コンタクト層１５ａ及び１５ｂの不純物濃度は、第２コンタクト層１６ａ及び１６ｂよりも一桁以上低い濃度の不純物であればよい。具体的には、第１コンタクト層１５ａ及び１５ｂにおける不純物の濃度は、５×１０20／ｃｍ3以下であることが好ましく、特に、１×１０19／ｃｍ3以上１×１０20／ｃｍ3以下であることが好ましい。このように、第１コンタクト層１５ａ及び１５ｂの不純物濃度を設定することにより、第２コンタクト層１６ａ及び１６ｂとの界面における電界集中を緩和することができる。
【００５２】
なお、第１コンタクト層１５ａ及び１５ｂにおけるｎ型不純物としては、リンに限定されるものではなく、リン以外の他の第Ｖ族の元素であっても構わない。また、ｎ型不純物に限定するものではなく、例えば、ホウ素（Ｂ）等の第III族の元素を含むｐ型不純物を用いても構わない。また、本実施形態では、バッファ層１４と第１コンタクト層１５ａ及び１５ｂとの間に他の膜を形成する必要はなく、バッファ層１４上に第１コンタクト層１５ａ及び１５ｂを連続して成膜することが好ましい。これにより、バッファ層１４と第１コンタクト層１５ａ及び１５ｂとの間に自然酸化膜が形成することを防止することができる。
【００５３】
一対の第２コンタクト層１６ａ及び１６ｂは、不純物を高濃度に含む非晶質シリコン膜（ｎ+Ｓｉ）によって構成されており、第１コンタクト層１５ａ及び１５ｂの上に形成される。また、第２コンタクト層１６ａと第２コンタクト層１６ｂとは離間して形成される。本実施形態において、第２コンタクト層１６ａ及び１６ｂは、例えば、膜厚が２０ｎｍ程度の非晶質シリコンに、リン（Ｐ）等のｎ型不純物を高濃度に添加することによって形成することができる。
【００５４】
さらに、本実施形態における第２コンタクト層１６ａ及び１６ｂは、チャネル層１３の側面及びバッファ層１４の側面も覆うようにして形成されており、第１コンタクト層１５ａ及び１５ｂの上面からゲート絶縁膜１２の上面までの間の領域を覆うようにして形成されている。つまり、一対の第２コンタクト層１６ａ及び１６ｂは、第１コンタクト層１５ａ及び１５ｂに接するとともに、チャネル層１３及びバッファ層１４にも接している。
【００５５】
このように、本実施形態では、第２コンタクト層１６ａ（１６ｂ）と第１コンタクト層１５ａ（１５ｂ）との界面である第１界面と、第２コンタクト層１６ａ（１６ｂ）とチャネル層１３との界面である第２界面と、第２コンタクト層１６ａ（１６ｂ）とバッファ層１４との界面である第３界面と、第２コンタクト層１６ａ（１６ｂ）とソース電極１７Ｓ又はドレイン電極１７Ｄとの界面である第４界面とを有する。また、本実施形態においては、図１Ａに示すように、第１界面及び第４界面には、基板１０の主面に対して略垂直な垂直面と基板１０の主面に対して略水平な水平面とが存在し、第２界面及び第３界面には、基板１０の主面に対して略垂直な垂直面のみが存在する。
【００５６】
なお、本実施形態において、第２コンタクト層１６ａ及び１６ｂの不純物濃度は、第１コンタクト層１５ａ及び１５ｂよりも一桁以上高い濃度の不純物であればよい。具体的には、第２コンタクト層１６ａ及び１６ｂにおける不純物の濃度は、１×１０21／ｃｍ3以上から１×１０22／ｃｍ3以下であることが好ましい。この濃度は、一般的に、シリコン膜に高濃度の不純物を入れる際に容易に実現できる濃度である。
【００５７】
また、第２コンタクト層１６ａ及び１６ｂにおけるｎ型不純物としては、リンに限定されるものではなく、リン以外の他の第Ｖ族の元素であっても構わない。また、ｎ型不純物に限定するものではなく、例えば、ホウ素（Ｂ）等の第III族の元素を含むｐ型不純物を用いても構わない。
【００５８】
ソース電極１７Ｓ及びドレイン電極１７Ｄは、それぞれ第２コンタクト層１６ａ及び１６ｂ上に形成されており、互いに離間するようにしてパターン形成されている。また、ソース電極１７Ｓ及びドレイン電極１７Ｄは、第２コンタクト層１６ａ及び１６ｂとオーミック接合されており、また、第２コンタクト層１６ａ及び１６ｂと側面が一致するようにして形成されている。
【００５９】
ソース電極１７Ｓ及びドレイン電極１７Ｄは、それぞれ導電性材料及び合金等の単層構造又は多層構造であり、例えば、チタン（Ｔｉ）タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属からなる単層または２つ以上の材料からなる積層膜が膜厚が５０〜１０００ｎｍ程度となるように形成される。ソース電極１７Ｓ及びドレイン電極１７Ｄの形成方法としては、例えば、スパッタリング法が用いられる。本実施形態では、ソース電極１７Ｓ及びドレイン電極１７Ｄとして、Ｍｏ／Ａｌ／Ｍｏからなる３層金属層を５０ｎｍ／３００ｎｍ／５０ｎｍの膜厚で成膜した。
【００６０】
以上、本発明の第１の実施形態に係る薄膜トランジスタ１は、チャネル層１３の側面及びバッファ層１４の側面が高濃度不純物の第２コンタクト層１６ａ及び１６ｂによって覆われており、チャネル層１３及びバッファ層１４は第２コンタクト層１６ａ及び１６ｂを介してソース電極１７Ｓ及びドレイン電極１７Ｄと電気的に接続されている。また、バッファ層１４の上面には低濃度不純物の第１コンタクト層１５ａ及び１５ｂによって覆われており、バッファ層１４の上面は第１コンタクト層１５ａ及び１５ｂを介して第２コンタクト層１６ａ及び１６ｂと電気的に接続されている。
【００６１】
なお、本実施形態における薄膜トランジスタ１は、チャネル層１３とソース電極１７Ｓ又はドレイン電極１７Ｄとの間にオーミックコンタクト層が形成されている。本実施形態において、オーミックコンタクト層は、第１コンタクト層１５ａ及び１５ｂ、第２コンタクト層１６ａ及び１６ｂ、又は、バッファ層１４である。
【００６２】
この構成により、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、チャネル層１３、バッファ層１４、第１コンタクト層１５ａ（１５ｂ）及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第１経路Ｃｈ１と、チャネル層１３及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第２経路Ｃｈ２とが存在することになる。
【００６３】
より具体的には、本実施形態に係る薄膜トランジスタ１は、オフ時におけるキャリアの移動は第１経路Ｃｈ１が支配的になってオフ電流が第１経路Ｃｈ１に沿って流れることになり、オン時におけるキャリアの移動は第２経路Ｃｈ２が支配的になってオン電流が第２経路Ｃｈ２に沿って流れることになる。すなわち、オフ時におけるキャリアは、ドレイン電極１７Ｄからソース電極１７Ｓまでの間を、第１経路Ｃｈ１に沿って、第２コンタクト層１６ｂ、第１コンタクト層１５ｂ、バッファ層１４、チャネル層１３、バッファ層１４、第１コンタクト層１５ａ及び第２コンタクト層１６ａの順に移動する。また、オン時におけるキャリアは、ソース電極１７Ｓからドレイン電極１７Ｄまでの間を、第２経路Ｃｈ２に沿って、第２コンタクト層１６ａ、チャネル層１３及び第２コンタクト層１６ｂの順に移動する。このように、本実施形態に係る薄膜トランジスタは、オフ時とオン時とで、キャリアは異なる経路を移動することになる。
【００６４】
これにより、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができるので、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【００６５】
次に、本発明の第１の実施形態に係る薄膜トランジスタ１の電気的特性について、図２を用いて説明する。図２は、本発明の第１の実施形態に係る薄膜トランジスタの電流−電圧（Ｉｄ−Ｖｇ）特性を示す図である。なお、図２において、「本発明」は、本発明の第１の実施形態に係る薄膜トランジスタ１の特性を示しており、また、「比較例１」及び「比較例２」は、比較例１及び比較例２に係る薄膜トランジスタ１００及び２００の特性を示している。また、図２において、横軸は、ゲート電極におけるゲート電圧の電圧値Ｖｇ［Ｖ］を示し、縦軸は、ドレイン電流の電流値Ｉｄ［Ａ］を示す。
【００６６】
ここで、比較例１及び比較例２に係る薄膜トランジスタ１００及び２００の構成について、図３Ａ及び図３Ｂを用いて説明する。図３Ａは、比較例１に係る薄膜トランジスタの構成を示す断面図であり、図３Ｂは、比較例２に係る薄膜トランジスタの構成を示す断面図である。
【００６７】
図３Ａに示すように、比較例１に係る薄膜トランジスタ１００は、基板１１０上に、ゲート電極１１１、ゲート絶縁膜１１２、結晶質シリコン膜からなるチャネル層１１３、低濃度不純物の第１コンタクト層１１５ａ及び１１５ｂ、高濃度不純物層の第２コンタクト層１１６ａ及び１１６ｂ、ソース電極１１７Ｓ及びドレイン電極１１７Ｄが積層されたものである。
【００６８】
また、図３Ｂに示すように、比較例２に係る薄膜トランジスタ２００は、基板２１０上に、ゲート電極２１１、ゲート絶縁膜２１２、結晶質シリコン膜からなるチャネル層２１３、非晶質シリコンからなるバッファ層２１４、低濃度不純物の第１コンタクト層２１５ａ及び２１５ｂ、高濃度不純物層である第２コンタクト層２１６ａ及び２１６ｂ、ソース電極２１７Ｓ及びドレイン電極２１７Ｄが積層されたものである。但し、本発明の第１の実施形態と異なり、高濃度不純物層の第２コンタクト層２１６ａ及び２１６ｂは、第１コンタクト層２１５ａ及び２１５ｂの上面にのみ形成されている。
【００６９】
図２に示すように、比較例１に係る薄膜トランジスタ１００（「比較例１」）は、オン（ＯＮ）時のゲート電圧（Ｖｇ）が高くオン電流（Ｉｄ）も高くなっているが、オフ（ＯＦＦ）時のゲート電圧（Ｖｇ）も高くオン電流（Ｉｄ）も高くなっていることが分かる。一方、比較例２に係る薄膜トランジスタ２００（「比較例２」）は、オフ時のゲート電圧（Ｖｇ）は低くオン電流（Ｉｄ）も低くなっているものの、オン時のゲート電圧（Ｖｇ）も低くオン電流（Ｉｄ）も低くなっていることが分かる。
【００７０】
これに対し、本発明の第１の実施形態に係る薄膜トランジスタ１（「本発明」）は、比較例１に係る薄膜トランジスタ１００（「比較例１」）と比較して、オフ時のゲート電圧（Ｖｇ）が低くなっており、オフ電流が低いことが分かる。さらに、本発明の第１の実施形態に係る薄膜トランジスタ１（「本発明」）は、比較例２に係る薄膜トランジスタ２００（「比較例２」）と比較して、オン時のゲート電圧（Ｖｇ）が高くなっており、オン電流も高いことが分かる。
【００７１】
このように、本発明の第１の実施形態に係る薄膜トランジスタ１（「本発明」）は、オン電流は高く、かつ、オフ電流は低いという、優れた電流電圧特性を有する。
【００７２】
次に、本発明の第１実施形態に係る薄膜トランジスタの電流−電圧（Ｉｄ−Ｖｄ）特性について、図４を用いて説明する。図４は、本発明の第１の実施形態に係る薄膜トランジスタにおける電流−電圧（Ｉｄ−Ｖｄ）特性を示す図である。なお、図４において、「本発明」、「比較例１」及び「比較例２」は、図２で説明した薄膜トランジスタと同じものである。また、図４において、横軸は、ドレイン電圧の電圧値Ｖｄ［Ｖ］を示し、縦軸は、ドレイン電流の電流値Ｉｄ［Ａ］を示している。
【００７３】
ここで、Ｉｄ−Ｖｄ特性は、図４に示すグラフのうち、各々の薄膜トランジスタにおける線形領域内の傾きを見ることとする。この場合、線形領域とは、ソース電極−ドレイン電極間の電圧（Ｖｄ）が低い領域であり、所定の傾きを有する領域である。一方、飽和領域とは、ソース電極−ドレイン電極間の電圧が高い領域であり、傾きを有さない領域である。
【００７４】
そして、線形領域におけるＩｄの傾きが大きいほどオン時抵抗（Ｒｏｎ抵抗）が低く、線形領域におけるＩｄの傾きが小さいほどＲｏｎ抵抗が高いことを示す。さらに、Ｒｏｎ抵抗が低いことは、線形領域内の電流の立ち上がりがよいということを示す。逆に、線形領域内の電流の立ち上がりがよいということは、Ｒｏｎ抵抗が低いことを示す。
【００７５】
図４に示すように、本発明の第１の実施形態に係る薄膜トランジスタ１（「本発明」）は、比較例２に係る薄膜トランジスタ２００（「比較例２」）と比較して、線形領域におけるＩｄの立ち上がりがよいことが分かる。つまり、線形領域における傾きが、本発明の方が比較例２に対して大きいことが分かる。従って、本発明は、比較例２と比べて、Ｒｏｎ抵抗が低いということが分かる。
【００７６】
以上、図２及び図４に示す本発明の第１の実施形態に係る薄膜トランジスタ１の電気特性の結果に基づいて考察した結果、以下の知見を得ることができた。
【００７７】
ソース電極−ドレイン電極間の電圧（Ｖｄ）が高い飽和領域においては、すなわち、オフ時の場合、キャリアは、主に、ソース電極１７Ｓとドレイン電極１７Ｄとの間の離間距離が近い経路を移動すると考えられる。従って、本実施形態に係る薄膜トランジスタ１において、オフ時の場合、キャリアは、主として、図１Ａの第１経路Ｃｈ１を移動することになると考えられる。この場合、第１経路Ｃｈ１において、第２コンタクト層１６ａ及び１６ｂと第１コンタクト層１５ａ及び１５ｂとは不純物濃度が一桁以上異なるので、ソース・ドレイン電界の電荷の集中を低減することができ、ゲート電圧がＯＦＦ時のオフ電流を抑制することができる。
【００７８】
また、このソース・ドレイン電界の電荷の集中を防ぐことにより、薄膜トランジスタの寿命を延ばすこともできる。さらに、本実施形態では、結晶質シリコンのチャネル層１３の上に非晶質シリコンのバッファ層１４を形成しているので、チャネル層１３とバッファ層１４との接合界面を良好に形成することができる。これにより、当該接合界面におけるリーク電流も抑制することができる。
【００７９】
一方、ソース電極−ドレイン電極間の電圧（Ｖｄ）が低い線形領域内においては、すなわち、オン時の場合は、キャリアは、主に、キャリア移動度がより高い経路を流れることになる。従って、本実施形態に係る薄膜トランジスタ１において、オン時の場合、キャリアは、主として、図１Ａの第２経路Ｃｈ２を移動することになると考えられる。この場合、第２経路Ｃｈ２では、ソース電極１７Ｓとドレイン電極１７Ｄとの間に、チャネル層１３と高濃度不純物の第２コンタクト層１６ａ及び１６ｂとしかなく、高い抵抗成分となる非晶質シリコンで構成されるバッファ層１４が存在しない。この結果、本実施形態における薄膜トランジスタ１は、線形領域内における電流の立ち上がりが良くなる。
【００８０】
以上説明したように、本発明の第１の実施形態１に係る薄膜トランジスタによれば、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができ、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【００８１】
なお、本実施形態では、図１Ａに示すように、ゲート電極１１の長さ（Ｌｇｍ）は、ソース電極１７Ｓとドレイン電極１７Ｄとの離間距離（Ｌｃｈ）よりも長く、さらに、チャネル層１３の長さ（Ｌｓｉ）よりも長くなるように構成することが好ましい。
【００８２】
これにより、図４に示すグラフの線形領域内で、第２コンタクト層１６ａ及び１６ｂがチャネル層１３に直接接触している領域に、ゲート電極１１からの電界が印加されることとなる。その結果、Ｒｏｎ抵抗を効果的に小さくすることができる。また、表示装置におけるスイッチングトランジスタはＲｏｎ抵抗が小さいことが好ましいので、上記構成とすることにより、スイッチングトランジスタに適した薄膜トランジスタを実現することができる。特に、有機ＥＬ表示装置では、スイッチング周期が短くなることが考えられる。従って、Ｒｏｎ抵抗が小さい薄膜トランジスタを用いることにより、優れた表示性能を有する有機ＥＬ表示装置を実現することができる。
【００８３】
次に、本発明の第１の実施形態に係る薄膜トランジスタ１の製造方法について、図５Ａ〜５Ｌを用いて説明する。図５Ａ〜図５Ｌは、本発明の第１の実施形態に係る薄膜トランジスタの製造方法における各工程を示す断面図である。
【００８４】
まず、図５Ａに示すように、絶縁性のガラス基板からなる基板１０上に、スパッタリング法によって、モリブデン等からなるゲート金属膜１１Ｍを１００ｎｍ程度の膜厚で成膜する。なお、ゲート金属膜１１Ｍを形成する前に、基板１０上にアンダーコート膜を形成してもよい。
【００８５】
次に、ゲート金属膜１１Ｍに対してフォトリソグラフィー及びウエットエッチングを施すことにより、ゲート金属膜１１Ｍをパターニングして、図５Ｂに示すように、所定形状のゲート電極１１を形成する。
【００８６】
次に、図５Ｃに示すように、プラズマＣＶＤによって、ゲート電極１１を覆うようにして、基板１０上にシリコン酸化膜からなるゲート絶縁膜１２を２００ｎｍ程度の膜厚で成膜する。
【００８７】
次に、図５Ｄに示すように、ゲート絶縁膜１２上に結晶質シリコンからなるチャネル層用膜１３Ｆを３０ｎｍ程度の膜厚で形成する。結晶質シリコンからなるチャネル層用膜１３Ｆは、ＣＶＤ法によって直接微結晶シリコンを成膜したり、また、プラズマＣＶＤによって非晶質シリコンを成膜した後でレーザ又はランプによる加熱処理を施すことによって結晶化したりすることによって形成することができる。
【００８８】
次に、図５Ｅに示すように、プラズマＣＶＤによって、チャネル層用膜１３Ｆを覆うようにして、水素化非晶質シリコン膜からなるバッファ層用膜１４Ｆを２０ｎｍ程度の膜厚で成膜する。
【００８９】
次に、図５Ｆに示すように、プラズマＣＶＤによって、バッファ層用膜１４Ｆを覆うようにして、ｎ型不純物としてリンが低濃度に添加された非晶質シリコンからなる第１コンタクト層用膜１５Ｆを成膜する。
【００９０】
本実施形態では、第１コンタクト層用膜１５Ｆは、バッファ層用膜１４Ｆと連続して成膜される。この場合、成膜ガスとしては、例えば、モノシラン（ＳｉＨ4）と水素（Ｈ2）を用い、ｎ型の不純物としてリンをドープするためにホスフィン（ＰＨ3）を用いることができる。
【００９１】
なお、バッファ層用膜１４Ｆと第１コンタクト層用膜１５Ｆの連続成膜を、同一の装置を用いて行う場合であっても、異なる成膜チャンバーを用いてそれぞれ成膜した方が第１コンタクト層用膜１５Ｆの不純物濃度は制御しやすい。但し、この場合、成膜チャンバーを移動する際、バッファ層用膜１４Ｆが酸化されないように真空中で別のチャンバーに搬送することが好ましい。また、同一の成膜チャンバー内で成膜する場合であっても、ガス流量、圧力又は放電パワー等を適宜調整することによって添加する不純物濃度を制御することができる。なお、バッファ層用膜１４Ｆを成膜した後に、成膜チャンバーから他の真空空間に成膜後の基板を一旦退避させておき、その間に成膜チャンバー内の条件調整を行ってから、再び成膜チャンバー内に基板を搬送してから成膜する等の方法でも可能である。
【００９２】
次に、図５Ｇに示すように、フォトリソグラフィー及びウエットエッチングを施すことにより、積層されたチャネル層用膜１３Ｆとバッファ層用膜１４Ｆと第１コンタクト層用膜１５Ｆとを選択的に同時にパターニングして、島状にパターニングされた、チャネル層１３及びバッファ層１４を形成することができる。なお、第１コンタクト層用膜１５Ｆもチャネル層１３及びバッファ層１４と同じ形状でパターニングされる。
【００９３】
次に、図５Ｈに示すように、プラズマＣＶＤによって、チャネル層１３、バッファ層１４及び第１コンタクト層用膜１５Ｆの島状の積層構造を覆うようにして、ｎ型不純物としてリンが高濃度に添加された非晶質シリコンからなる第２コンタクト層用膜１６Ｆを成膜する。
【００９４】
なお、本実施形態では、第１コンタクト層用膜１５Ｆ及び第２コンタクト層用膜１６Ｆである不純物が添加されたシリコン膜は、ＣＶＤ法によって成膜したが、イオン注入法によって不純物が添加されたシリコン膜を形成することもできる。イオン注入法とは、ｎ型不純物を含まない状態でシリコン膜を成膜した後に、不純物を添加するシリコン膜のみに不純物を導入して濃度勾配を有する不純物領域を形成する方法である。また、イオン注入法は、ＣＶＤ法と異なり、濃度管理又はＣＶＤ装置内での不純物汚染の管理等を行う必要がない。但し、製造装置コストを考慮すると、イオン注入機を必要としないＣＶＤ法の方が好ましい。
【００９５】
次に、図５Ｉに示すように、スパッタ法によって、第２コンタクト層用膜１６Ｆ上に、ソースドレイン金属膜１７Ｍを成膜する。本実施形態では、ソースドレイン金属膜１７Ｍとして、Ｍｏ／Ａｌ／Ｍｏからなる３層金属層を５０ｎｍ／３００ｎｍ／５０ｎｍの膜厚で成膜した。
【００９６】
次に、図５Ｊに示すように、フォトリソグラフィー及びウエットエッチングを施すことにより、ソースドレイン金属膜１７Ｍをパターニングして、ソース電極１７Ｓ及びドレイン電極１７Ｄを分離形成する。なお、ソースドレイン金属膜１７Ｍのエッチングは、例えば、リン酸、硝酸及び酢酸からなる混酸によるウエットエッチングによって行うことができる。これにより、第２コンタクト層用膜１６Ｆが露出する。
【００９７】
次に、図５Ｋに示すように、エッチングによって、第２コンタクト層用膜１６Ｆ及び第１コンタクト層用膜１５Ｆをパターニングして、所定形状の一対の第２コンタクト層１６ａ及び１６ｂ、並びに、一対の第１コンタクト層１５ａ及び１５ｂを分離形成する。このとき、一対の第２コンタクト層１６ａ及び１６ｂは、ソース電極１７Ｓ及びドレイン電極１７Ｄと側面が一致するようにしてパターニングされる。また、第２コンタクト層１６ａ及び１６ｂは、図５Ｋに示すように、第１コンタクト層１５ａ及び１５ｂの上面、バッファ層１４の側面及びチャネル層１３の側面を覆うようにして形成される。
【００９８】
第２コンタクト層用膜１６Ｆ及び第１コンタクト層用膜１５Ｆのエッチングは、例えば、フッ素系のＣＨＦ3等のガスを用いたドライエッチングによって行うことができる。このとき、バッファ層１４及びチャネル層１３もシリコンによって構成される膜であるので、バッファ層１４とチャネル層１３もドライエッチングされる可能性がある。このため、ドライエッチング時における、パワー、圧力、ガス流量又はエッチング時間等は厳密に管理することが好ましい。
【００９９】
なお、本実施形態では、図５Ｋに示すように、チャネル層１３上のコンタクト層分離領域にはバッファ層１４を残す構造であり、バッファ層１４の上面の一部をドライエッチングしている。この構造は、チャネル層１３へのエッチングダメージを考慮したものである。但し、図示していないが、チャネル層１３上のコンタクト層分離領域におけるバッファ層１４を完全に除去し、後の工程において加熱又は水素化処理等を施すことにより、チャネル層１３上のエッチングダメージを回復する方法を用いても構わない。エッチングダメージを回復させる方法としては、例えば、水素プラズマ処理、水素雰囲気下での加熱処理、又は、酸素の少ない条件下あるいは真空雰囲気下での加熱処理等が挙げられる。
【０１００】
これにより、本発明の第１の実施形態に係る薄膜トランジスタ１を製造することができる。
【０１０１】
なお、その後、図５Ｌに示すように、基板１０の全面を覆う状態で、例えば、シリコン窒化膜（ＳｉＮ2）からなるパッシベーション膜１８を４００ｎｍの膜厚で成膜してもよい。また、図示しないが、その後続けて、フォトリソグラフィー及びウエットエッチングを施すことにより、パッシベーション膜１８に対して、ソース電極１７Ｓ、ドレイン電極１７Ｄ及びゲート電極１１へのコンタクトホールを同時に形成する工程を経て、ソース電極１７Ｓ、ドレイン電極１７Ｄ及びゲート電極１１と、装置内の配線電極とを接続する。
【０１０２】
（第２の実施形態）
次に、本発明の第２の実施形態に係る薄膜トランジスタ２について、図６を用いて説明する。図６は、本発明の第２の実施形態に係る薄膜トランジスタの構成を示す断面図である。
【０１０３】
図６に示す本発明の第２の実施形態に係る薄膜トランジスタは、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタ１と基本的な構成は同じである。従って、図６において、図１Ａに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略する。
【０１０４】
図６に示す本発明の第２の実施形態に係る薄膜トランジスタ２が、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタ１と異なる点は、チャネル層の構成である。
【０１０５】
すなわち、図６に示すように、本発明の第２の実施形態に係る薄膜トランジスタ２では、チャネル層２３の長さ（Ｌｓｉ）とバッファ層１４の長さとは異なっており、チャネル層２３とバッファ層１４とは同時にエッチングされない。本実施形態では、チャネル層２３の長さ（Ｌｓｉ）は、ゲート電極１１の長さ（Ｌｇｍ）よりも長くなるように構成されている。
【０１０６】
また、チャネル層２３の側面は第２コンタクト層１６ａ及び１６ｂの側面と一致するように構成されており、第１の実施形態と比べて、チャネル層２３と第２コンタクト層１６ａ及び１６ｂとが接している領域が大きくなっている。さらに、チャネル層２３と第２コンタクト層１６ａ及び１６ｂとが接している領域は、チャネル層２３と第２コンタクト層１６ａ及び１６ｂの積層方向（基板垂直方向）のみである。
【０１０７】
本実施形態においても、第２コンタクト層１６ａ（１６ｂ）と第１コンタクト層１５ａ（１５ｂ）との界面である第１界面と、第２コンタクト層１６ａ（１６ｂ）とチャネル層２３との界面である第２界面と、第２コンタクト層１６ａ（１６ｂ）とバッファ層１４との界面である第３界面と、第２コンタクト層１６ａ（１６ｂ）とソース電極１７Ｓ又はドレイン電極１７Ｄとの界面である第４界面とを有する。但し、本実施形態においては、第１の実施形態とは異なり、図６に示すように、第１界面及び第４界面には、基板１０の主面に対して略垂直な垂直面と基板１０の主面に対して略水平な水平面とが存在し、第２界面には、基板１０の主面に対して略水平な水平面のみが存在し、第３界面には、基板１０の主面に対して略垂直な垂直面のみが存在する。
【０１０８】
以上、本発明の第２の実施形態に係る薄膜トランジスタ２も、第１の実施形態と同様に、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、図１Ａに示すような第１経路Ｃｈ１と第２経路Ｃｈ２とが存在する。そして、オフ時におけるキャリアの移動は第１経路Ｃｈ１が支配的になってオフ電流が第１経路Ｃｈ１に沿って流れることになり、オン時におけるキャリアの移動は第２経路Ｃｈ２が支配的になってオン電流が第２経路Ｃｈ２に沿って流れることになる。
【０１０９】
すなわち、オフ時におけるキャリアは、ドレイン電極１７Ｄからソース電極１７Ｓまでの間を、第１経路Ｃｈ１に沿って、第２コンタクト層１６ｂ、第１コンタクト層１５ｂ、バッファ層１４、チャネル層２３、バッファ層１４、第１コンタクト層１５ａ及び第２コンタクト層１６ａの順に移動する。また、オン時におけるキャリアは、ソース電極１７Ｓからドレイン電極１７Ｄまでの間を、第２経路Ｃｈ２に沿って、第２コンタクト層１６ａ、チャネル層２３及び第２コンタクト層１６ｂの順に移動する。
【０１１０】
これにより、第２の実施形態でも、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができるので、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【０１１１】
また、図１Ａに示す第１の実施形態に係る薄膜トランジスタ１では、基板垂直方向におけるゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間には高濃度不純物の第２コンタクト層１６ａ及び１６ｂとゲート絶縁膜１２とのみが形成される領域が存在していた。これに対し、図６に示す本実施形態に係る薄膜トランジスタ２では、基板垂直方向におけるゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間には高濃度不純物の第２コンタクト層１６ａ及び１６ｂとゲート絶縁膜１２とのみの領域が除去されており、基板垂直方向におけるゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間には、少なくとも高濃度不純物の第２コンタクト層１６ａ及び１６ｂ、チャネル層２３、並びに、ゲート絶縁膜１２が形成されている。
【０１１２】
すなわち、本実施形態では、チャネル層２３と第２コンタクト層１６ａ及び１６ｂとの界面が基板水平方向に沿ってのみ形成されており、第１の実施形態のように、チャネル層１３と第２コンタクト層１６ａ及び１６ｂとの界面が基板垂直方向に沿って形成される領域が存在しない。つまり、本実施形態では、チャネル層２３の側面部において、当該チャネル層２３と第２コンタクト層１６ａ及び１６ｂとの基板垂直方向における界面が存在しない。
【０１１３】
この構成により、ゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間における寄生容量（ＣｇｄあるいはＣｇｓ）を低減することができる。従って、本実施形態に係る薄膜トランジスタ２を、表示装置における画素のスイッチングトランジスタとして使用することにより、ゲート電極１１がＯＮからＯＦＦになるときに上記寄生容量を介した飛び込み電圧が発生することを防止することができる。
【０１１４】
さらに、本実施形態に係る薄膜トランジスタ２は、第１の実施形態に係る薄膜トランジスタ１に対して、ゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間の膜厚がチャネル層２３の分だけ厚くなっているので、短絡不良も発生しにくくなる。
【０１１５】
次に、本発明の第２の実施形態に係る薄膜トランジスタ２の製造方法について、図５Ａ〜図５Ｌを参照しながら図６を用いて説明する。本発明の第２の実施形態に係る薄膜トランジスタ２の製造方法は、本発明の第１の実施形態に係る薄膜トランジスタ１の製造方法と、多くの工程で共通する。従って、第１の実施形態に係る製造方法と異なる点を中心に説明する。
【０１１６】
本実施形態に係る製造方法と第１の実施形態に係る製造方法とが異なる点は、第１の実施形態では、チャネル層１３とバッファ層１４と第１コンタクト層１５ａ及び１５ｂとの３層を同時にエッチングしてパターニングしていたのに対し、第２の実施形態では、チャネル層２３と第１コンタクト層１５ａ及び１５ｂとの２層のみを同時にエッチングしてパターニングする点である。
【０１１７】
なお、それ以外の工程は、第１の実施形態と基本的には同じであるので、第１の実施形態に係る製造方法及び図５Ａ〜図５Ｌを参照しながら説明する。
【０１１８】
まず、図５Ａ〜図５Ｄにおいて説明した方法と同様の方法によって、基板１０上にゲート電極１１をパターン形成し（図５Ａ、図５Ｂ）、その後、ゲート電極１１を覆う状態でゲート絶縁膜１２を形成し（図５Ｃ）、その後、ゲート絶縁膜１２上に結晶質シリコンからなるチャネル層用膜を形成する（図５Ｄ）。
【０１１９】
次に、第１の実施形態では引き続いてバッファ層用膜を形成したが、本実施形態では、バッファ層用膜を形成する前に、チャネル層用膜に対してフォトリソグラフィー及びウエットエッチングを施すことにより、図６に示すように所定形状のチャネル層２３をパターン形成する。
【０１２０】
次に、図５Ｅ及び図５Ｆにおいて説明した方法と同様の方法によって、チャネル層２３を覆うようにして、水素化非晶質シリコンからなるバッファ層用膜１４Ｆを成膜し（図５Ｅ）、その後、ｎ型不純物としてリンが低濃度に添加された非晶質シリコンからなる第１コンタクト層用膜１５Ｆを成膜する（図５Ｆ）。
【０１２１】
次に、図５Ｇにおいて説明した方法と同様にして、フォトリソグラフィー及びウエットエッチングを施すことにより、バッファ層用膜１４Ｆと第１コンタクト層用膜１５Ｆとを選択的に同時にパターニングして、島状にパターニングされたバッファ層１４及び第１コンタクト層用膜１５Ｆを形成することができる。
【０１２２】
次に、図５Ｈ及び図５Ｉにおいて説明した方法と同様にして、チャネル層２３とバッファ層１４と第１コンタクト層用膜１５Ｆを覆うようにして、ｎ型不純物としてリンが高濃度に添加された非晶質シリコンからなる第２コンタクト層用膜１６Ｆを成膜し（図５Ｈ）、第２コンタクト層用膜１６Ｆ上に、ソースドレイン金属膜１７Ｍを成膜する（図５Ｉ）。
【０１２３】
次に、図５Ｊ及び図５Ｋにおいて説明した方法と同様にして、ソースドレイン金属膜１７Ｍをパターニングしてソース電極１７Ｓ及びドレイン電極１７Ｄを分離形成し（図５Ｊ）、その後、第２コンタクト層用膜１６Ｆ及び第１コンタクト層用膜１５Ｆをパターニングして所定形状の一対の第２コンタクト層１６ａ及び１６ｂ並びに一対の第１コンタクト層１５ａ及び１５ｂを分離形成する。
【０１２４】
これにより、本発明の第２の実施形態に係る薄膜トランジスタ２を製造することができる。
【０１２５】
（第３の実施形態）
次に、本発明の第３の実施形態に係る薄膜トランジスタ３について、図７Ａ及び図７Ｂを用いて説明する。図７Ａは、本発明の第３の実施形態に係る薄膜トランジスタの構成を示す断面図である。また、図７Ｂは、図７Ａに示す本発明の第３の実施形態に係る薄膜トランジスタの平面図である。
【０１２６】
図７Ａ及び図７Ｂに示す本発明の第３の実施形態に係る薄膜トランジスタ３は、図６に示す本発明の第２の実施形態に係る薄膜トランジスタ２と基本的な構成は同じであり、図７Ａ及び図７Ｂにおいて、図６に示す構成要素と同じ構成要素については同じ符号を付している。
【０１２７】
図７Ａ及び図７Ｂに示す本発明の第３の実施形態に係る薄膜トランジスタ３が、図６に示す本発明の第２の実施形態に係る薄膜トランジスタ２と異なる点は、チャネル層２３より上方に形成される、バッファ層３４、一対の第１コンタクト層１５ａ及び１５ｂ、並びに、一対の第２コンタクト層３６ａ及び３６ｂの構成である。
【０１２８】
図７Ａに示すように、本発明の第３の実施形態に係る薄膜トランジスタ３は、チャネル層２３の上に、バッファ層３４、一対の第１コンタクト層１５ａ及び１５ｂ、並びに、一対の第２コンタクト層３６ａ及び３６ｂが形成されている。また、一対の第２コンタクト層３６ａ及び３６ｂの上にはソース電極１７Ｓ及びドレイン電極１７Ｄが形成されている。
【０１２９】
そして、本実施形態では、第１コンタクト層１５ｂとバッファ層３４とを貫通するコンタクトホール３８が形成されており、このコンタクトホール３８を介して高濃度不純物の第２コンタクト層３６ａ及び３６ｂとチャネル層２３とが直接接続されている。なお、本実施形態では、第２の実施形態とは異なり、第２コンタクト層３６ａ及び３６ｂとチャネル層２３とはコンタクトホール３８を介してのみ直接接続されている。
【０１３０】
なお、本実施形態において、コンタクトホール３８の平面視形状は、図７Ｂに示すように、矩形状としたが、円形等その他の形状であっても構わない。また、コンタクトホール３８は１つのみ形成したが、複数個形成しても構わない。また、コンタクトホール３８は、ソース電極１７Ｓ側のみに形成したが、ドレイン電極１７Ｄ側のみに形成してもよいし、ソース電極１７Ｓ側とドレイン電極１７Ｄ側の両方に形成しても構わない。但し、ドレイン電極１７Ｄ側の方が電界が集中することから、少なくともドレイン電極１７Ｄ側に形成することが好ましい。
【０１３１】
また、本実施形態では、第２コンタクト層３６ｂと第１コンタクト層１５ｂとの界面である第１界面（コンタクトホール３８の側面）と、第２コンタクト層３６ｂとチャネル層２３との界面である第２界面（コンタクトホール３８の最下面）と、第２コンタクト層３６ｂとバッファ層３４との界面である第３界面（コンタクトホール３８の側面）と、第２コンタクト層３６ａ（３６ｂ）とソース電極１７Ｓ又はドレイン電極１７Ｄとの界面である第４界面とを有する。そして、本実施形態においては、図７Ａに示すように、第１界面及び第３界面には、基板１０の主面に対して略垂直な垂直面のみが存在し、第２界面には、基板１０の主面に対して略平行な平行面のみが存在し、第４界面には、基板１０の主面に対して略垂直な垂直面と基板１０の主面に対して略平行な平行面とが存在する。
【０１３２】
以上、本発明の第３の実施形態に係る薄膜トランジスタ３も、第１及び第２の実施形態と同様に、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、オフ時に支配的となる第１経路とオン時に支配的となる第２経路とが存在する。そして、オフ時におけるキャリアの移動は第１経路が支配的になってオフ電流が第１経路に沿って流れることになり、オン時におけるキャリアの移動は第２経路が支配的になってオン電流が第２経路に沿って流れることになる。
【０１３３】
これにより、第３の実施形態でも、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができるので、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【０１３４】
さらに、本実施形態では、上記の構成により、第１の実施形態及び第２の実施形態と比較して、チャネル層２３と第２コンタクト層３６ａ又は３６ｂとの界面部分が少ない。すなわち、本実施形態では、チャネル層２３と第２コンタクト層３６ｂとがコンタクトホール３８を介してのみ接触しており、チャネル層２３と第２コンタクト層３６ａ又は３６ｂとが接触する面積が小さい。
【０１３５】
従って、チャネル層２３と第２コンタクト層３６ａ又は３６ｂとの界面部分が少ない程、Ｒｏｎ抵抗が大きくなってオフ電流をより低減することができる。従って、本実施形態に係る薄膜トランジスタ３は、第２の実施形態と比べて、オフ電流をさらに小さくすることができる。
【０１３６】
さらに、本実施形態に係る薄膜トランジスタ３は、第１及び第２の実施形態に係る薄膜トランジスタ１、２に対して、ゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間の膜厚が厚くなっているので、第１及び第２の実施形態と比べて、さらに短絡不良の発生を低減することができる。
【０１３７】
なお、本実施形態に係る薄膜トランジスタ３の製造方法は、第２の実施形態とマスクパターンが異なるだけであり、本実施形態に係る薄膜トランジスタ３は、第２の実施形態に係る薄膜トランジスタ２の製造方法と同様の方法によって製造することができる。
【０１３８】
（第４の実施形態）
次に、本発明の第４の実施形態に係る薄膜トランジスタ４について、図８を用いて説明する。図８は、本発明の第４の実施形態に係る薄膜トランジスタの構成を示す断面図である。
【０１３９】
図８に示す本発明の第４の実施形態に係る薄膜トランジスタ４は、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタと基本的な構成は同じであり、図８において、図１Ａに示す構成要素と同じ構成要素については同じ符号を付している。
【０１４０】
図８に示す本発明の第４の実施形態に係る薄膜トランジスタ４が、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタ１と異なる点は、本実施形態に係る薄膜トランジスタ４がチャネル保護層を備えている点である。
【０１４１】
すなわち、本発明の第４の実施形態に係る薄膜トランジスタ４では、チャネル層１３の上にチャネル保護層４８が形成されており、チャネル保護層４８の両端側を覆うようにしてバッファ層４４ａ及び４４ｂが形成されている。なお、本実施形態において、チャネル層１３上のバッファ層はＴＦＴのチャネル部分が除去されて、分離されたバッファ層４４ａ及び４４ｂとなっている。従って、バッファ層４４ａ及び４４ｂは、ＴＦＴのチャネル層としての機能よりも、コンタクト層としての機能の方がより支配的になると考えられる。
【０１４２】
チャネル保護層４８は、シリコン窒化膜等の窒化膜からなる絶縁膜が用いられる。チャネル保護層４８は、当該チャネル保護層４８の後に形成されるバッファ層４４ａ（４４ｂ）と第１コンタクト層１５ａ（１５ｂ）と第２コンタクト層１６ａ（１６ｂ）とをエッチング等によりパターン形成する際、チャネル部分のエッチングストッパ層として機能する。このように、チャネル保護層４８が形成されることにより、エッチングによってチャネル層１３がダメージを受けてしまうことを防止することができる。従って、チャネル保護層４８を形成することは、チャネル層１３にエッチングのダメージを残さないという利点がある。
【０１４３】
以上、本発明の第４の実施形態に係る薄膜トランジスタ４も、第１の実施形態と同様に、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、図１Ａに示すように、オフ時に支配的となる第１経路Ｃｈ１とオン時に支配的となる第２経路Ｃｈ２とが存在する。そして、オフ時にはオフ電流が第１経路Ｃｈ１に沿って流れることになり、オン時にはオン電流が第２経路Ｃｈ２に沿って流れることになる。
【０１４４】
これにより、第４の実施形態でも、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができるので、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【０１４５】
このとき、本実施形態に係る薄膜トランジスタ４では、チャネル層１３の上層にチャネル保護層４８が直接形成されているので、第１の実施形態と比べて、オフ時において第２経路Ｃｈ２のバッファ層４４ａ及び４４ｂにキャリアが流れる割合が減少する。
【０１４６】
また、本実施形態に係る薄膜トランジスタ４は、チャネル保護層４８を備えているので、エッチングの際におけるエッチング速度の制御を厳密に行わなくても、チャネル層がエッチングされてしまうことを防止することができる。これにより、製造管理を容易に行うことができる。
【０１４７】
なお、本実施形態では、チャネル保護層４８としてシリコン窒化膜を用いたが、これに限らない。その他、チャネル保護層４８としては、シリコン酸化膜やシリコン酸窒化膜、又はシリコン窒化膜やこれらの層との積層膜等が用いられる。あるいは、チャネル保護層４８として、不純物が添加されたシリコン膜等のエッチングが困難な難エッチング材、その他絶縁物で構成される絶縁膜を用いることもできる。
【０１４８】
また、本実施形態では、図８に示すように、チャネル層１３に接する形でチャネル保護層４８を形成したが、これに限らない。例えば、バッファ層用膜をエッチングせずにバッファ層上にチャネル保護層４８を形成し、チャネル保護層４８がチャネル層１３と接触しないように構成しても構わない。
【０１４９】
さらに、本実施形態では、バッファ層４４ａ及び４４ｂとして水素化非晶質シリコン膜を用いており、これにより、チャネル保護層４８中の不純物が半導体層のチャネル部に混入することを防ぐことができる。この結果、チャネル保護層４８そのものを成膜する際におけるチャネル部へのダメージを低減することができる。その他、チャネル保護層４８としては、エッチングの際にチャネル層１３を保護することができるような構成であれば、どのような構成であっても構わない。
【０１５０】
なお、本実施形態に係る薄膜トランジスタ４の構成は、第１の実施形態だけでなく、第２の実施形態又は第３の実施形態に適用しても構わない。すなわち、第２及び第３の実施形態に係る薄膜トランジスタ２、３において、チャネル保護層を形成することもできる。
【０１５１】
次に、本発明の第４の実施形態に係る薄膜トランジスタ４の製造方法について、図５Ａ〜図５Ｌを参照しながら図８を用いて説明する。本発明の第４の実施形態に係る薄膜トランジスタ４の製造方法は、本発明の第１の実施形態に係る薄膜トランジスタ１の製造方法と、多くの工程で共通する。従って、第１の実施形態に係る製造方法と異なる点を中心に説明する。
【０１５２】
本実施形態に係る製造方法と第１の実施形態に係る製造方法とが異なる点は、本実施形態では、チャネル保護層４８を形成する工程が追加された点である。
【０１５３】
なお、それ以外の工程は、第１の実施形態と基本的には同じであるので、第１の実施形態に係る製造方法及び図５Ａ〜図５Ｌを参照しながら説明する。
【０１５４】
まず、図５Ａ〜図５Ｄにおいて説明した方法と同様の方法によって、基板１０上にゲート電極１１をパターン形成し（図５Ａ、図５Ｂ）、その後、ゲート電極１１を覆う状態でゲート絶縁膜１２を形成し（図５Ｃ）、その後、ゲート絶縁膜１２上に結晶質シリコンからなるチャネル層用膜１３Ｆを形成する（図５Ｄ）。
【０１５５】
次に、本実施形態では、チャネル層用膜１３Ｆの上に窒化膜等の絶縁膜を形成し、この絶縁膜に対してフォトリソグラフィー及びウエットエッチングを施すことにより、所定形状のチャネル保護層４８をパターン形成する。
【０１５６】
その後、図５Ｅ〜図５Ｊで説明した方法と同様の方法によって、チャネル層１３とチャネル保護層４８とを覆うようにしてバッファ層用膜を形成し（図５Ｅ）、その後、第１コンタクト層用膜の成膜（図５Ｆ）、第１コンタクト層用膜、バッファ層及びチャネル層の島化（図５Ｇ）、第２コンタクト層用膜の成膜（図５Ｈ）、ソースドレイン金属膜の形成（図５Ｉ）、及び、ソース電極及びドレイン電極のパターン形成（図５Ｊ）を行う。
【０１５７】
次に、図５Ｋで説明した方法と同様の方法によって、第２コンタクト層用膜をエッチングで除去し、ソース電極１７Ｓとドレイン電極１７Ｄとの離間部はチャネル保護層４８で保護しながら、チャネル保護層４８上におけるバッファ層用膜と第１コンタクト層用膜と第２コンタクト層用膜をエッチングによって完全に除去する。
【０１５８】
これにより、本発明の第４の実施形態に係る薄膜トランジスタ４を製造することができる。
【０１５９】
（第５の実施形態）
次に、本発明の第５の実施形態に係る薄膜トランジスタ５について、図９を用いて説明する。図９は、本発明の第５の実施形態に係る薄膜トランジスタの構成を示す断面図である。なお、図９において、図１Ａ及び図８に示す構成要素と同じ材料で構成される構成要素については、同じ符号を付しており、その材料や寸法等の詳しい説明は省略する。
【０１６０】
図９に示すように、本発明の第５の実施形態に係る薄膜トランジスタ５は、トップゲート型の薄膜トランジスタであって、基板１０と、ソース電極１７Ｓ及びドレイン電極と、一対の第２コンタクト層１６ａ及び１６ｂと、一対の第１コンタクト層１５ａ及び１５ｂと、一対のバッファ層４４ａ及び４４ｂと、チャネル層１３と、ゲート絶縁膜１２と、ゲート電極１１と、を備える。
【０１６１】
ソース電極１７Ｓ及びドレイン電極１７Ｄは、それぞれ導電性材料及び合金等の単層構造又は多層構造であり、基板１０上に分離形成されている。
【０１６２】
一対の第２コンタクト層１６ａ及び１６ｂは、不純物を高濃度に含む非晶質シリコン膜（ｎ+Ｓｉ）であり、ソース電極１７Ｓ及びドレイン電極１７Ｄを覆うように形成されている。一対の第２コンタクト層１６ａ及び１６ｂは、第１コンタクト層１５ａ及び１５ｂに接するとともに、チャネル層１３にも接している。なお、一対の第２コンタクト層１６ａ及び１６ｂの不純物濃度は、一対の第１コンタクト層１５ａ及び１５ｂの不純物濃度よりも一桁以上高い濃度である。
【０１６３】
一対の第１コンタクト層１５ａ及び１５ｂは、第２コンタクト層１６ａ及び１６ｂよりも不純物濃度が低い非晶質シリコン膜（ｎ-Ｓｉ）によって構成されており、一対の第２コンタクト層１６ａ及び１６ｂの上に形成されている。
【０１６４】
一対のバッファ層４４ａ及び４４ｂは、それぞれ、非晶質シリコン（アモルファスシリコン）等の非晶質半導体膜によって構成されており、一対の第１コンタクト層１５ａ及び１５ｂの上に形成されている。
【０１６５】
チャネル層１３は、結晶質シリコン膜によって構成されており、一対のバッファ層４４ａ及び４４ｂを覆うようにして基板１０上にも形成されている。
【０１６６】
ゲート絶縁膜１２は、二酸化シリコン等の絶縁材料で構成されており、チャネル層１３上に形成されている。
【０１６７】
ゲート電極１１は、モリブデン等の金属からなり、ゲート絶縁膜１２上に形成されている。
【０１６８】
本実施形態では、第２コンタクト層１６ａ（１６ｂ）と第１コンタクト層１５ａ（１５ｂ）との界面である第１界面と、第２コンタクト層１６ａ（１６ｂ）とチャネル層１３との界面である第２界面と、第２コンタクト層１６ａ（１６ｂ）とソース電極１７Ｓ又はドレイン電極１７Ｄとの界面である第４界面とを有する。なお、第２コンタクト層１６ａ（１６ｂ）とバッファ層４４ａ（４４ｂ）との界面は存在しない。また、本実施形態においては、図９に示すように、第１界面及び第４界面には、基板１０の主面に対して略水平な水平面が存在し、第２界面には、基板１０の主面に対して略垂直な垂直面のみが存在する。
【０１６９】
以上、本発明の第５の実施形態に係る薄膜トランジスタ５も、第１の実施形態と同様に、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、チャネル層１３、バッファ層４４ａ（４４ｂ）、第１コンタクト層１５ａ（１５ｂ）及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第１経路と、チャネル層１３及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第２経路とが存在することになる。
【０１７０】
より具体的には、本実施形態に係る薄膜トランジスタ５でも、オフ時におけるキャリアの移動は第１経路が支配的になってオフ電流が第１経路に沿って流れることになり、オン時におけるキャリアの移動は第２経路が支配的になってオン電流が第２経路に沿って流れることになる。
【０１７１】
これにより、第５の実施形態に係る薄膜トランジスタ５であっても、第１の実施形態に係る薄膜トランジスタ１と同様に、Ｒｏｎの抵抗を小さくすることができるので、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができ、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【０１７２】
さらに、本実施形態に係る薄膜トランジスタ５は、チャネル層１３上にゲート絶縁膜１２が形成されており、さらに、チャネル層１３が薄膜トランジスタの製造工程の最後の方の工程で形成される。このため、製造工程中のエッチング工程においてチャネル層１３がエッチングされてしまうことを防止することができ、かつ、チャネル層１３に不純物が混入して汚染されてしまうことを防止することができる。
【０１７３】
次に、本発明の第５の実施形態に係る薄膜トランジスタ５の製造方法について図９を参照して説明する。なお、本実施形態に係る各構成要素の製造工程は、第１の実施形態に係る各構成要素の製造方法と同様にして行うことができる。すなわち、本実施形態に係る製造方法と第１の実施形態に係る製造方法とは、基本的には、工程の順序やマスクパターン等が異なるだけで、第１の実施形態と同じ材料の構成要素については、第１の実施形態と同様の成膜方法や同様のエッチング方法を用いることができる。
【０１７４】
まず、基板１０上にソースドレイン金属膜を成膜し、フォトリソグラフィー及びウエットエッチングにより、ソース電極１７Ｓ及びドレイン電極１７Ｄをパターン形成する。
【０１７５】
次に、ソース電極１７Ｓ及びドレイン電極１７Ｄを覆うようにして、リンが高濃度に添加された非晶質シリコンからなる第２コンタクト層用膜、リンが低濃度に添加された非晶質シリコンからなる第１コンタクト層用膜、及び、水素化非晶質シリコン膜からなるバッファ層用膜を順次成膜する。その後、フォトリソグラフィー及びエッチングを施すことにより、これらの膜を所定形状に同時にパターニングし、一対の第２コンタクト層１６ａ及び１６ｂ、一対の第１コンタクト層１５ａ及び１５ｂ、並びに、一対のバッファ層４４ａ及び４４ｂを同時にパターン形成する。
【０１７６】
次に、バッファ層４４ａ及び４４ｂを覆うようにして、結晶質シリコンからなるチャネル層用膜を形成し、チャネル層１３をパターン形成する。その後、チャネル層１３上に、シリコン酸化膜等からなるゲート絶縁膜とモリブデン等からなるゲート金属膜とを成膜する。その後、フォトリソグラフィー及びエッチングを施すことにより、所定形状のゲート絶縁膜１２とゲート電極１１とをパターン形成する。
【０１７７】
これにより、本発明の第５の実施形態に係る薄膜トランジスタ５を製造することができる。
【０１７８】
なお、本実施形態では、チャネル層１３を形成するときに、既にチャネル層１３の下層に、高濃度不純物の第２コンタクト層１６ａ（１６ｂ）、ソース電極１７Ｓ又はドレイン電極１７Ｄが形成されているため、高温プロセスを使用することは好ましくない。従って、結晶質シリコン膜からなるチャネル層１３を形成する際は、非晶質シリコン膜をアニールして結晶化するのではなく、ＣＶＤ法等で直接微結晶シリコン等の結晶質シリコン膜を成膜する方法が適している。
【０１７９】
（第６の実施形態）
次に、本発明の第６の実施形態及び第６の実施形態の他の例に係る薄膜トランジスタ６、６Ａについて、それぞれ図１０及び図１１を用いて説明する。図１０は、本発明の第６の実施形態に係る薄膜トランジスタの構成を示す断面図である。また、図１１は、本発明の第６の実施形態の他の例に係る薄膜トランジスタの構成を示す断面図である。なお、図１０及び図１１において、図１Ａ及び図９に示す構成要素と同じ材料で構成される構成要素については、同じ符号を付しており、その材料や寸法等の詳しい説明は省略する。
【０１８０】
まず、図１０に示すように、本発明の第６の実施形態に係る薄膜トランジスタ６は、トップゲート型の薄膜トランジスタであって、基板１０と、チャネル層１３と、バッファ層１４と、一対の第１コンタクト層１５ａ及び１５ｂと、一対の第２コンタクト層１６ａ及び１６ｂと、ソース電極１７Ｓ及びドレイン電極１７Ｄと、ゲート絶縁膜１２と、ゲート電極１１と、層間絶縁膜６８と、を備える。
【０１８１】
チャネル層１３は、結晶質シリコン膜によって構成されており、基板１０上に形成されている。
【０１８２】
バッファ層１４は、非晶質シリコン（アモルファスシリコン）等の非晶質半導体膜によって構成されており、チャネル層１３上に形成される。
【０１８３】
一対の第１コンタクト層１５ａ及び１５ｂは、不純物を低濃度に含む非晶質シリコン膜（ｎ-Ｓｉ）によって構成されており、チャネル層１３上において離間して形成されている。一対の第１コンタクト層１５ａ及び１５ｂの不純物濃度は、一対の第２コンタクト層１６ａ及び１５ｂの不純物濃度よりも一桁以上低い濃度である。
【０１８４】
一対の第２コンタクト層１６ａ及び１６ｂは、不純物を高濃度に含む非晶質シリコン膜（ｎ+Ｓｉ）であり、第１コンタクト層１５ａ及び１５ｂの上面、チャネル層１３の側面及びバッファ層１４の側面を覆うようにして離間して形成されている。一対の第２コンタクト層１６ａ及び１６ｂは、第１コンタクト層１５ａ及び１５ｂに接するとともに、チャネル層１３及びバッファ層１４にも接している。
【０１８５】
ソース電極１７Ｓ及びドレイン電極１７Ｄは、それぞれ導電性材料及び合金等の単層構造又は多層構造であり、第２コンタクト層１６ａ及び１６ｂ上に分離形成されている。
【０１８６】
ゲート絶縁膜１２は、二酸化シリコン等の絶縁材料で構成されており、第１コンタクト層１５ａと第１コンタクト層１５ｂの間であってバッファ層１４上に島状に形成されている。
【０１８７】
ゲート電極１１は、モリブデン等の金属からなり、ゲート絶縁膜１２上に島状に形成されている。ゲート電極１１は、ゲート絶縁膜１２と同時にパターン形成されており、ゲート絶縁膜１２と側面が一致している。
【０１８８】
層間絶縁膜６８は、島状のゲート絶縁膜１２及びゲート電極１１を覆うようにして、第２コンタクト層１６ａと第２コンタクト層１６ｂとの間に形成されている。
【０１８９】
本実施形態に係る薄膜トランジスタ６が第５の実施形態に係る薄膜トランジスタ５と異なる点の一つは、チャネル層１３の下にソース電極１７Ｓ及びドレイン電極１７Ｄが存在しないという点である。
【０１９０】
また、本実施形態では、第２コンタクト層１６ａ（１６ｂ）と第１コンタクト層１５ａ（１５ｂ）との界面である第１界面と、第２コンタクト層１６ａ（１６ｂ）とチャネル層１３との界面である第２界面と、第２コンタクト層１６ａ（１６ｂ）とバッファ層１４との界面である第３界面と、第２コンタクト層１６ａ（１６ｂ）とソース電極１７Ｓ又はドレイン電極１７Ｄとの界面である第４界面とを有する。そして、本実施形態においては、図１０に示すように、第１界面には、基板１０の主面に対して略垂直な垂直面と基板１０の主面に対して略水平な水平面とが存在し、第２界面及び第３界面には、基板１０の主面に対して略垂直な垂直面のみが存在し、第４界面には、基板１０の主面に対して略水平な水平面のみが存在する。
【０１９１】
以上、本発明の第６の実施形態に係る薄膜トランジスタ６も、第５の実施形態と同様に、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、チャネル層１３、バッファ層１４、第１コンタクト層１５ａ（１５ｂ）及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第１経路と、チャネル層１３及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第２経路とが存在することになる。
【０１９２】
そして、本実施形態に係る薄膜トランジスタ６でも、オフ時におけるキャリアの移動は第１経路が支配的になってオフ電流が第１経路に沿って流れることになり、オン時におけるキャリアの移動は第２経路が支配的になってオン電流が第２経路に沿って流れることになる。
【０１９３】
これにより、第６の実施形態に係る薄膜トランジスタ６であっても、第５の実施形態に係る薄膜トランジスタ６と同様に、Ｒｏｎの抵抗を小さくすることができるので、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができ、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【０１９４】
また、本実施形態では、チャネル層１３の下にソース電極１７Ｓ及びドレイン電極１７Ｄが存在しないので、結晶質シリコンからなるチャネル層１３を形成する際に、非晶質シリコンをアニールすることによって結晶化する方法を用いることができる。この場合、この結晶化する加熱プロセスを考慮して、ソース電極１７Ｓ及びドレイン電極１７Ｄに高融点金属を用いる必要がない。
【０１９５】
また、図１０に示す本実施形態に係る薄膜トランジスタ６の構造によれば、チャネル層１３がエッチングされることを防止することができる。
【０１９６】
次に、本発明の第６の実施形態の他の例に係る薄膜トランジスタ６Ａについて、図１１を用いて説明する。
【０１９７】
図１１に示すように、本発明の第６の実施形態の他の例に係る薄膜トランジスタ６Ａもトップゲート型の薄膜トランジスタであって、基本的な構成は、図１０に示す第６の実施形態に係る薄膜トランジスタ６と同じである。従って、図１１において、図１０に示す構成要素と同じ構成要素については、同じ符号を付しており、その詳しい説明は省略する。
【０１９８】
図１１に示す本発明の第６の実施形態の他の例に係る薄膜トランジスタ６Ａが、図１０に示す本発明の第６の実施形態に係る薄膜トランジスタ６と異なる点は、バッファ層の構成である。
【０１９９】
すなわち、図１１に示す本実施形態に係る薄膜トランジスタ６Ａは、島状のゲート絶縁膜１２及びゲート電極１１の下のバッファ層部分が完全に除去されており、ゲート絶縁膜１２がチャネル層１３上に形成されている。つまり、ゲート電極１１の下には、基板１０上において、ゲート絶縁膜１２とチャネル層１３のみが形成されている。
【０２００】
このように構成される図１１に示す本発明の第６の実施形態の他の例に係る薄膜トランジスタ６Ａも、図１０に示す薄膜トランジスタ６と同様の効果を奏する。さらに、本実施形態では、ゲート電極１１の下には、ゲート絶縁膜１２及びチャネル層１３しか形成されていないので、Ｉｄ−Ｖｇ特性の立ち上がり特性が良くなる。つまり、Ｒｏｎ抵抗をさらに小さくすることができる。
【０２０１】
次に、本発明の第６の実施形態に係る薄膜トランジスタ６及び第６の実施形態の他の例に係る薄膜トランジスタ６Ａの製造方法について、図１０及び図１１を参照しながら説明する。なお、本実施形態でも、第１の実施形態と同じ材料の構成要素については、第１の実施形態と同様の成膜方法や同様のエッチング方法を用いることができる。
【０２０２】
まず、基板１０上に、結晶質シリコン膜からなるチャネル層用膜を成膜し、その後、通常のフォトリソグラフィーとエッチングを行うことにより、チャネル層１３をパターン形成する。
【０２０３】
次に、チャネル層１３を覆うようにして、水素化非晶質シリコン膜からなるバッファ層１４を成膜し、不純物を低濃度に含有する第１コンタクト層用膜を成膜する。
【０２０４】
その後、フォトリソグラフィーとエッチングを行うことにより、第１コンタクト層用膜をエッチングすることにより、一対の第１コンタクト層１５ａ及び１５ｂをパターン形成する。なお、このとき、第１コンタクト層１５ａと第１コンタクト層１５ｂとの間の分離領域（エッチング除去領域）にあわせてバッファ層もエッチング除去することにより、図１１に示す構造とすることができる。
【０２０５】
次に、第１コンタクト層１５ａ及び１５ｂの分離領域に、ゲート絶縁膜１２及びゲート電極１１を同時に島状にパターン形成する。その後、全面を覆うように絶縁膜を成膜して、フォトリソグラフィーとエッチングを行うことにより、ゲート電極１１とゲート絶縁膜１２と第１コンタクト層１５ａ及び１５ｂの一部を覆うように、層間絶縁膜６８をパターン形成する。
【０２０６】
次に、不純物を高濃度に含有する第２コンタクト層用膜とソースドレイン金属膜とを順次成膜し、フォトリソグラフィーとエッチングを行うことにより、ソース電極１７Ｓ及びドレイン電極１７Ｄをパターン形成する。その後、第２コンタクト層用膜に対してエッチングを施すことにより、第１コンタクト層１５ａ及び１５ｂの上面、チャネル層１３の側面、及び、バッファ層１４（４４ａ、４４ｂ）の側面を覆うようにして、第２コンタクト層１６ａ及び１６ｂをパターン形成する。
【０２０７】
これにより、本発明の第６の実施形態及び第６の実施形態の他の例に係る薄膜トランジスタ６、６Ａを製造することができる。
【０２０８】
なお、図１０に示す本発明の第６の実施形態に係る薄膜トランジスタ６においては、チャネル層１３のパターニングの後に、バッファ層１４のパターニングを行ったが、これに限らない。例えば、チャネル層用膜とバッファ層用膜とを連続成膜し、その後、チャネル層１３とバッファ層１４とを同時にパターニングしても構わない。
【０２０９】
また、第１コンタクト層１５ａ及び１５ｂのパターニングは、バッファ層１４のパターニングの後に行ったが、これに限らない。例えば、チャネル層用膜とバッファ層用膜と第１コンタクト層用膜とを連続成膜した後に、これらを同時にパターニングし、さらにその後、第１コンタクト層１５ａ及び１５ｂのパターニングを行っても構わない。
【０２１０】
また、図１１に示す本発明の第６の実施形態の他の例に係る薄膜トランジスタ６Ａにおいては、チャネル層１３をパターニングした後に、バッファ層４４ａ及び４４ｂと第１コンタクト層１５ａ及び１５ｂとを同時にパターニングしたが、これに限らない。例えば、チャネル層用膜とバッファ層用膜と第１コンタクト層用膜とを連続成膜した後に、これらを同時にパターニングし、さらにその後、バッファ層４４ａ及び４４ｂと第１コンタクト層１５ａ及び１５ｂとのパターニングを行っても構わない。
【０２１１】
（第７の実施形態）
次に、本発明の第７の実施形態に係る薄膜トランジスタについて、図１２を用いて説明する。図１２は、本発明の第７の実施形態に係る薄膜トランジスタの構成を示す断面図である。
【０２１２】
なお、図１２に示す本発明の第７の実施形態に係る薄膜トランジスタ７は、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタと基本的な構成は同じである。従って、図１２において、図１Ａに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略する。
【０２１３】
図１２に示す本発明の第７の実施形態に係る薄膜トランジスタ７が、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタ１と異なる点は、ゲート電極の長さ（Ｌｇｍ）である。それ以外の構成は、第１の実施形態と同じである。
【０２１４】
図１２に示すように、本発明の第７の実施形態に係る薄膜トランジスタ７は、ゲート電極７１の長さ（Ｌｇｍ）が、ソース電極１７Ｓとドレイン電極１７Ｄとの間における離間部の長さ（Ｌｃｈ）よりも長く、チャネル層１３の長さ（Ｌｓｉ）よりも短い。
【０２１５】
つまり、本実施形態に係る薄膜トランジスタ７は、第１の実施形態に係る薄膜トランジスタ１と異なり、基板垂直方向におけるゲート電極７１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間には、ゲート絶縁膜１２のみが存在する領域がない。
【０２１６】
この構成により、ゲート電極７１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間における寄生容量（ＣｇｄあるいはＣｇｓ）を低減することができる。従って、本実施形態に係る薄膜トランジスタ７を、表示装置における画素のスイッチングトランジスタとして使用することにより、ゲート電極７１がＯＮからＯＦＦになるときに上記寄生容量を介した飛び込み電圧が発生することを防止することができる。
【０２１７】
さらに、本実施形態に係る薄膜トランジスタ７は、第１の実施形態に係る薄膜トランジスタ１のように、ゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間に絶縁膜だけが存在するものと比較して、ゲート電極７１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間の膜厚がチャネル層１３及びバッファ層１４の分だけ厚くなっているので、短絡不良も発生しにくくなる。
【０２１８】
なお、キャリアの移動経路に関しては、本発明の第７の実施形態に係る薄膜トランジスタ７は、本発明の第１の実施形態に係る薄膜トランジスタ１と同様の効果を奏する。
【０２１９】
以上、本発明の第７の実施形態に係る薄膜トランジスタ７の構成は、第１の実施形態に係る薄膜トランジスタ１に限らず、他の実施形態に係る薄膜トランジスタにも適用することができる。
【０２２０】
（第８の実施形態）
次に、本発明の第８の実施形態に係る薄膜トランジスタ８について、図１３を用いて説明する。図１３は、本発明の第８の実施形態に係る薄膜トランジスタの構成を示す断面図である。
【０２２１】
なお、図１３に示す本発明の第８の実施形態に係る薄膜トランジスタ８は、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタと基本的な構成は同じである。従って、図１３において、図１Ａに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略する。
【０２２２】
図１３に示す本発明の第８の実施形態に係る薄膜トランジスタ８が、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタ１と異なる点は、第７の実施形態と同様に、ゲート電極の長さ（Ｌｇｍ）である。それ以外の構成は、第１の実施形態と同じである。
【０２２３】
図１３に示すように、本発明の第８の実施形態に係る薄膜トランジスタ８は、ゲート電極８１の長さ（Ｌｇｍ）が、チャネル層１３の長さ（Ｌｓｉ）よりも短く、さらに、ソース電極１７Ｓとドレイン電極１７Ｄとの間における離間部の長さ（Ｌｓｉ）よりも短い。
【０２２４】
従って、本実施形態に係る薄膜トランジスタ８は、基板垂直方向において、ゲート電極８１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）とは交差せず、ゲート電極８１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）とが重なる領域は存在しない。
【０２２５】
これにより、ゲート電極８１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間における短絡不良は、ほとんど発生しない。
【０２２６】
なお、キャリアの移動経路に関しては、本発明の第８の実施形態に係る薄膜トランジスタ８は、本発明の第１の実施形態に係る薄膜トランジスタ１と同様の効果を奏する。但し、本実施形態に係る薄膜トランジスタ８は、第１の実施形態に係る薄膜トランジスタ１と比べると、オン電流を低減することにはなるものの、オフ電流は最も抑制することができる。従って、本実施形態に係る薄膜トランジスタ８は、スイッチングトランジスタとして有効である。但し、チャネル層１３としては、移動度の高い結晶質シリコン膜を用いることが好ましい。
【０２２７】
以上、本発明の第８の実施形態に係る薄膜トランジスタ８の構成は、第１の実施形態に係る薄膜トランジスタ１に限らず、他の実施形態に係る薄膜トランジスタにも適用することができる。
【０２２８】
（第９の実施形態）
次に、上記の第１〜第８の実施形態に係る薄膜トランジスタを表示装置に適用した場合である本発明の第９の実施形態に係る表示装置について、図１４を用いて説明する。なお、本実施形態では、有機ＥＬ表示装置に適用した例について説明する。図１４は、本発明の第９の実施形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述した各実施形態に係る薄膜トランジスタは、有機ＥＬ表示装置のアクティブマトリクス基板の駆動トランジスタ又はスイッチングトランジスタとして用いることができる。
【０２２９】
図１４に示すように、有機ＥＬ表示装置３００は、アクティブマトリクス基板３１０と、アクティブマトリクス基板３１０上にマトリクス状に複数配置された画素３２０と、画素３２０に接続され、アクティブマトリクス基板３１０上にアレイ状に複数配置された画素回路３３０と、画素３２０と画素回路３３０の上に順次積層された下部電極３４０（陽極）、有機ＥＬ層３５０及び上部電極３６０（陰極）と、各画素回路３３０と制御回路（不図示）とを接続する複数本のソース線３７０及びゲート線３８０と、を備えている。有機ＥＬ層３５０は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
【０２３０】
次に、上記有機ＥＬ表示装置３００における画素３２０の回路構成について、図１５を用いて説明する。図１５は、本発明の第１〜第８の実施形態のいずれかの薄膜トランジスタを用いた画素の回路構成図である。
【０２３１】
図１５に示すように、画素３２０は、有機ＥＬ素子３２１と、有機ＥＬ素子３２１の発光量を制御するための駆動トランジスタ３２２と、有機ＥＬ素子３２１のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタ３２３と、コンデンサ３２４とを備える。なお、駆動トランジスタ３２２又はスイッチングトランジスタ３２３として、本発明の第１〜第８の実施形態のいずれかの薄膜トランジスタが用いられる。
【０２３２】
スイッチングトランジスタ３２３のソース電極３２３Ｓは、ソース線３７０に接続され、ゲート電極３２３Ｇは、ゲート線３８０に接続され、ドレイン電極３２３Ｄは、コンデンサ３２４及び駆動トランジスタ３２２のゲート電極３２２Ｇに接続されている。
【０２３３】
また、駆動トランジスタ３２２のドレイン電極３２２Ｄは、電源線３９０に接続され、ソース電極３２２Ｓは有機ＥＬ素子３２１のアノードに接続されている。
【０２３４】
この構成において、ゲート線３８０にゲート信号が入力され、スイッチングトランジスタ３２３をオン状態にすると、ソース線３７０を介して供給された信号電圧がコンデンサ３２４に書き込まれる。そして、コンデンサ３２４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ３２２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３２１のアノードからカソードへと流れる。これにより、有機ＥＬ素子３２１が発光し、画像として表示される。
【０２３５】
次に、上記の第１〜第８の実施形態に係る薄膜トランジスタを、有機ＥＬ表示装置の画素における駆動トランジスタ又はスイッチングトランジスタとして用いた場合について、図１６を用いてさらに詳細に説明する。図１６は、本発明の第１の実施形態に係る薄膜トランジスタを駆動トランジスタとして用いた場合における有機ＥＬ表示装置の一画素の断面図である。
【０２３６】
図１６に示すように、本実施形態に係る有機ＥＬ表示装置４００は、駆動トランジスタ１Ａとスイッチングトランジスタ（不図示）とが形成されたＴＦＴアレイ基板である基板１０上に、第１層間絶縁膜４１０と、第２層間絶縁膜４２０と、第１コンタクト部４３０と、第２コンタクト部４４０と、バンク４５０とを備え、さらに、図１４で説明したような、下部電極３４０と、有機ＥＬ層３５０と、上部電極３６０とを備える。
【０２３７】
図１６に示すように、駆動トランジスタ１Ａを覆うようにして、第１層間絶縁膜４１０が形成されている。第１層間絶縁膜４１０上にはソース線３７０及び電源線３９０が形成されており、電源線３９０と駆動トランジスタ１Ａのドレイン電極１７Ｄとは、第１層間絶縁膜４１０を貫通する第１コンタクト部４３０を介して電気的に接続されている。また、ソース線３７０と電源線３９０とを覆うようにして、第２層間絶縁膜４２０が形成されている。
【０２３８】
第２層間絶縁膜４２０上には、隣接する画素との境界部分にバンク４５０が形成されている。従って、バンク４５０は基板１０上に複数個形成されており、隣接するバンク４５０によって開口部が形成される。バンク４５０の開口部には、下部電極３４０と有機ＥＬ層３５０と上部電極３６０とで構成される有機ＥＬ素子３２１が形成されている。
【０２３９】
下部電極３４０は、画素単位で配置された陽極（アノード）であり、第２層間絶縁膜４２０上に形成されている。下部電極３４０と駆動トランジスタ１Ａのソース電極１７Ｓとは、第１層間絶縁膜４１０と第２層間絶縁膜４２０とを貫通する第２コンタクト部４４０を介して電気的に接続されている。
【０２４０】
有機ＥＬ層（有機発光層）３５０は、色（サブ画素列）単位又はサブ画素単位で形成されており、上述のとおり、所定の有機発光材料で構成されている。
【０２４１】
上部電極３６０は、有機ＥＬ層３５０の上方に配置され、複数の画素を跨ぐように形成された陰極（カソード）であり、ＩＴＯ等の透明電極によって構成される。
【０２４２】
以上、本発明の第１の実施形態に係る薄膜トランジスタを備える有機ＥＬ表示装置４００は、本実施形態に係る当該薄膜トランジスタが優れたトランジスタ特性を有するので、表示性能に優れた表示装置を実現することができる。
【０２４３】
なお、本実施形態では、本発明の第１の実施形態に係る薄膜トランジスタを駆動トランジスタとして用いた場合について説明したが、本発明の他の実施形態に係る薄膜トランジスタを駆動トランジスタとして用いても構わない。
【０２４４】
また、本実施形態では、駆動トランジスタに適用した場合について説明したが、スイッチングトランジスタに適用しても構わない。この場合、特に、スイッチングトランジスタは、限られた時間内にコンデンサを充電する必要があるので、オン電流を大きくし、かつ、Ｒｏｎ抵抗を低く保持するためにオフ電流を低くする必要がある。従って、Ｒｏｎ抵抗が小さい本発明の各実施形態に係る薄膜トランジスタは、スイッチングトランジスタとして、特に有用である。
【０２４５】
以上、本発明に係る薄膜トランジスタ及びその製造方法、並びに表示装置について、実施の形態に基づいて説明したが、本発明は、これらの実施形態に限定されるものではない。
【０２４６】
例えば、本発明に係る表示装置の一実施形態として、有機ＥＬ表示装置を用いて説明したが、これに限定されない。例えば、本発明の第１〜第８の実施形態に係る薄膜トランジスタは、無機ＥＬ表示素子又は液晶表示素子等の他の表示素子を備えた表示装置にも適用することができる。
【０２４７】
また、本発明の実施形態に係る薄膜トランジスタを備えた表示装置については、フラットパネルディスプレイとして利用することができ、図１７に示すようなテレビジョンセット５００、パーソナルコンピュータ、携帯電話などのあらゆるディスプレイに適用することができる。
【０２４８】
また、個々の薄膜トランジスタの性能ばらつきを低減し、表示装置としての性能や寿命を確保するために、表示装置の一画素において、スイッチングトランジスタを２つ以上設ける場合もある。この場合、本発明の第１〜３、第５、第７、第８の実施形態に係る薄膜トランジスタであれば、いずれも製造方法に大きな変更がなく、マスクパターンを変更するだけで、同一基板上に異なるトランジスタを容易に形成することができる。従って、一画素内又は表示装置内において、本発明における複数の実施形態に係る薄膜トランジスタの組み合わせ、又は、本発明に係る薄膜トランジスタと従来の薄膜トランジスタとの組み合わせによって、容易な設計により有機ＥＬ表示装置を得ることもできる。
【０２４９】
その他、本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【０２５０】
本発明に係る薄膜トランジスタ及び表示装置は、例えば、液晶表示装置やエレクトロルミネッセンス表示装置などの表示装置、あるいは、これらの表示装置を備えたテレビジョンセット、パーソナルコンピュータ又は携帯電話などの表示装置を備えた電気機器において、広く利用することができる。
【符号の説明】
【０２５１】
１、２、３、４、５、６、６Ａ、７、８、１００、２００ 薄膜トランジスタ
１Ａ、３２２ 駆動トランジスタ
１０、１１０、２１０ 基板
１１、７１、８１、１１１、２１１ ゲート電極
１１Ｍ ゲート金属膜
１２、１１２、２１２ ゲート絶縁膜
１３、２３、２１３ チャネル層
１３Ｆ チャネル層用膜
１４、３４、４４ａ、４４ｂ、２１４ バッファ層
１４Ｆ バッファ層用膜
１５ａ、１５ｂ、１１５ａ、１１５ｂ、２１５ａ、２１５ｂ 第１コンタクト層
１５Ｆ 第１コンタクト層用膜
１６ａ、１６ｂ、３６ａ、３６ｂ、１１６ａ、１１６ｂ、２１６ａ、２１６ｂ 第２コンタクト層
１６Ｆ 第２コンタクト層用膜
１７Ｓ、１１７Ｓ、２１７Ｓ ソース電極
１７Ｄ、１１７Ｄ、２１７Ｄ ドレイン電極
１７Ｍ ソースドレイン金属膜
１８ パッシベーション膜
３８ コンタクトホール
４８ チャネル保護層
６８ 層間絶縁膜
１１３ チャネル層
３００、４００ 有機ＥＬ表示装置
３１０ アクティブマトリクス基板
３２０ 画素
３２１ 有機ＥＬ素子
３２２Ｇ ゲート電極
３２２Ｓ ソース電極
３２２Ｄ ドレイン電極
３２３ スイッチングトランジスタ
３２３Ｇ ゲート電極
３２３Ｓ ソース電極
３２３Ｄ ドレイン電極
３２４ コンデンサ
３３０ 画素回路
３４０ 下部電極
３５０ 有機ＥＬ層
３６０ 上部電極
３７０ ソース線
３８０ ゲート線
３９０ 電源線
４１０ 層間絶縁膜
４２０ 層間絶縁膜
４３０ コンタクト部
４４０ コンタクト部
４５０ バンク
５００ テレビジョンセット
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法に関し、特に、有機ＥＬ素子等の電流駆動型の表示素子における表示素子の駆動用に適した薄膜トランジスタ等に関する。
【背景技術】
【０００２】
従来、ＦＰＤ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）の開発が盛んに行われており、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子又はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）素子を用いた表示装置が知られている。
【０００３】
近年、電流駆動型の有機ＥＬ素子を用いた有機ＥＬ表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機ＥＬ表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの１つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が知られている。
【０００４】
アクティブマトリクス駆動型の有機ＥＬ表示装置に用いられる薄膜トランジスタとしては、少なくとも有機ＥＬ素子のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機ＥＬ素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
【０００５】
例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
【０００６】
そこで、従来、薄膜トランジスタのチャネル層として微結晶シリコン層を用いる技術が提案されている。このようにチャネル層に微結晶シリコン層を用いることにより、チャネル層におけるキャリア移動度を大きくすることができるので、高いオン電流を確保することができる。
【０００７】
また、薄膜トランジスタにおいて、ソース電極又はドレイン電極とチャネル層との間に、コンタクト層として低濃度の不純物が含有されたシリコン層を用いる技術も提案されている。このように、コンタクト層として低濃度不純物層を用いることにより、オフ電流を抑制することができる。
【０００８】
このように、トランジスタ特性の改善を試みた従来技術が提案されており、例えば、特許文献１には、チャネル層上に、コンタクト層（ドレイン層又はソース層）として、低濃度の不純物を含む第１シリコン層と高濃度の不純物を含む第２シリコン層との積層を用いた薄膜トランジスタが開示されている。
【０００９】
また、特許文献２には、チャネル層として、多結晶シリコン膜と水素化非晶質シリコン膜との積層構造を用い、さらにコンタクト層として、不純物添加シリコン膜を用いた薄膜トランジスタが開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２５８３４５号公報
【特許文献２】特開２００５−０５７０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示された薄膜トランジスタでは、オン電流を確保することはできるが、オフ電流の抑制が十分でないという課題がある。
【００１２】
また、特許文献２に開示された薄膜トランジスタでは、水素化非晶質シリコン膜によってオフ電流を抑制することができるが、これに伴いオン電流が確保できずオン特性が悪くなるという課題がある。
【００１３】
本発明は、上記課題を解決するためになされたものであり、オフ電流を抑制するとともにオン電流を確保することができる薄膜トランジスタ及び表示装置並びに薄膜トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明に係る薄膜トランジスタの一態様は、基板と、前記基板の上方に形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向するように配置されたチャネル層と、前記チャネル層に接続されたバッファ層と、前記バッファ層に接続され、所定の不純物が添加された第１コンタクト層と、前記第１コンタクト層に接続され、前記第１コンタクト層よりも不純物濃度が高い第２コンタクト層と、前記第２コンタクト層に接続されたソース電極及びドレイン電極と、を備え、前記ソース電極と前記ドレイン電極との間におけるキャリアの移動経路は、前記チャネル層、前記バッファ層、前記第１コンタクト層及び前記第２コンタクト層を経由する第１経路と、前記チャネル層及び前記２コンタクト層を経由する第２経路とを含むものである。
【００１５】
これにより、オフ電流又はオン電流は、第１経路又は第２経路に沿って流れることになる。
【００１６】
さらに、本発明に係る薄膜トランジスタの一態様において、前記チャネル層は、結晶質シリコン膜であることが好ましい。
【００１７】
さらに、本発明に係る薄膜トランジスタの一態様において、前記バッファ層は、非晶質シリコン膜であることが好ましい。
【００１８】
さらに、本発明に係る薄膜トランジスタの一態様において、前記第１経路において、前記キャリアは、前記チャネル層と、前記バッファ層と、前記第１コンタクト層と、前記第２コンタクト層とを、この順に、または、この逆の順に移動し、前記第２経路において、前記キャリアは、前記チャネル層と前記第２コンタクト層とを、この順に、または、この逆の順に移動することが好ましい。
【００１９】
さらに、本発明に係る薄膜トランジスタの一態様において、前記第１コンタクト層と前記第２コンタクト層との第１界面を有することが好ましい。
【００２０】
さらに、本発明に係る薄膜トランジスタの一態様において、前記第１界面は、前記基板の主面に対して略平行であることが好ましい。
【００２１】
さらに、本発明に係る薄膜トランジスタの一態様において、前記チャネル層と前記第２コンタクト層との第２界面を有することが好ましい。
【００２２】
さらに、本発明に係る薄膜トランジスタの一態様において、前記第２界面は、前記基板の主面に対して略垂直であることが好ましい。
【００２３】
さらに、本発明に係る薄膜トランジスタの一態様において、前記第２界面は、前記基板の主面に対して略平行であることが好ましい。
【００２４】
さらに、本発明に係る薄膜トランジスタの一態様において、前記バッファ層と前記第２コンタクト層との第３界面を有することが好ましい。
【００２５】
さらに、本発明に係る薄膜トランジスタの一態様において、前記バッファ層及び前記第１コンタクト層を貫通するコンタクトホールを有し、前記第２コンタクト層は、前記コンタクトホールを介して前記チャネル層と接続されていることが好ましい。
【００２６】
さらに、本発明に係る薄膜トランジスタの一態様において、前記基板上に、少なくとも前記ゲート電極、前記ゲート絶縁膜、前記チャネル層及び前記バッファ層が、この順で形成されることが好ましい。
【００２７】
さらに、本発明に係る薄膜トランジスタの一態様において、前記チャネル層上又は前記バッファ層上に形成されたチャネル保護層を有することが好ましい。
【００２８】
さらに、本発明に係る薄膜トランジスタの一態様において、前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離をＬｃｈとし、ゲート電極の長さをＬｇｍとすると、Ｌｇｍ＞Ｌｃｈであることが好ましい。
【００２９】
さらに、本発明に係る薄膜トランジスタの一態様において、前記チャネル層の長さをＬｓｉとすると、Ｌｇｍ＜Ｌｓｉであることが好ましい。
【００３０】
さらに、本発明に係る薄膜トランジスタの一態様において、前記ソース電極又は前記ドレイン電極と前記第２コンタクト層との第４界面を有することが好ましい。
【００３１】
さらに、本発明に係る薄膜トランジスタの一態様において、前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離をＬｃｈとし、ゲート電極の長さをＬｇｍとすると、Ｌｇｍ＜Ｌｃｈであることが好ましい。
【００３２】
さらに、本発明に係る薄膜トランジスタの一態様において、前記基板上に、少なくとも前記チャネル層、前記ゲート絶縁膜及び前記ゲート電極が、この順で形成されることが好ましい。
【００３３】
さらに、本発明に係る薄膜トランジスタの一態様において、前記チャネル層と前記ゲート絶縁膜の間に前記バッファ層が形成されることが好ましい。
【００３４】
また、本発明に係る薄膜トランジスタの製造方法の一態様は、基板と、前記基板の上方に形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向するように配置されたチャネル層と、前記チャネル層に接続されたバッファ層と、前記バッファ層に接続され、所定の不純物が添加された第１コンタクト層と、前記第１コンタクト層に接続され、前記第１コンタクト層よりも不純物濃度が高い第２コンタクト層と、前記第２コンタクト層に接続されたソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、前記バッファ層と前記第１コンタクト層とを連続成膜し、前記バッファ層と前記第１コンタクト層とを同一パターンでエッチングする工程と、前記第２コンタクト層と前記ソース電極及び前記ドレイン電極とを同一パターンでエッチングする工程と、を含むものである。
【００３５】
また、本発明に係る表示装置の一態様は、上記の薄膜トランジスタと、前記薄膜トランジスタに接続された表示素子と、を備えるものである。
【発明の効果】
【００３６】
本発明に係る薄膜トランジスタ及びその製造方法によれば、オン時の駆動電流を維持しつつ、オフ時のリーク電流を抑制することができ、電流の立ち上がりを良くすることができる。
【００３７】
また、本発明に係る表示装置によれば、電気的特性が優れた薄膜トランジスタを備えているので、高性能な表示装置を実現することができる。
【図面の簡単な説明】
【００３８】
【図１Ａ】本発明の第１の実施形態に係る薄膜トランジスタの構成を示す断面図
【図１Ｂ】本発明の第１の実施形態に係る薄膜トランジスタの平面図（図１Ａの平面図）
【図２】本発明の第１の実施形態に係る薄膜トランジスタの電流−電圧（Ｉｄ−Ｖｇ）特性を示す図
【図３Ａ】比較例１に係る薄膜トランジスタの構成を示す断面図
【図３Ｂ】比較例２に係る薄膜トランジスタの構成を示す断面図
【図４】本発明の第１の実施形態に係る薄膜トランジスタにおける電流−電圧（Ｉｄ−Ｖｄ）特性を示す図
【図５Ａ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（ゲート金属膜形成工程）を示す断面図
【図５Ｂ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（ゲート電極パターニング工程）を示す断面図
【図５Ｃ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（ゲート絶縁膜形成工程）を示す断面図
【図５Ｄ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（チャネル層用膜形成工程）を示す断面図
【図５Ｅ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（バッファ層用膜形成工程）を示す断面図
【図５Ｆ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（第１コンタクト層用膜形成工程）を示す断面図
【図５Ｇ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（チャネル部島化工程）を示す断面図
【図５Ｈ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（第２コンタクト層用膜形成工程）を示す断面図
【図５Ｉ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（ソースドレイン金属膜形成工程）を示す断面図
【図５Ｊ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（ソース電極及びドレイン電極パターニング工程）を示す断面図
【図５Ｋ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（第２コンタクト層形成工程）を示す断面図
【図５Ｌ】本発明の第１の実施形態に係る薄膜トランジスタの製造工程（パッシベーション膜形成工程）を示す断面図
【図６】本発明の第２の実施形態に係る薄膜トランジスタの構成を示す断面図
【図７Ａ】本発明の第３の実施形態に係る薄膜トランジスタの構成を示す断面図
【図７Ｂ】本発明の第３の実施形態に係る薄膜トランジスタの平面図（図７Ａの平面図）
【図８】本発明の第４の実施形態に係る薄膜トランジスタの構成を示す断面図
【図９】本発明の第５の実施形態に係る薄膜トランジスタの構成を示す断面図
【図１０】本発明の第６の実施形態に係る薄膜トランジスタの構成を示す断面図
【図１１】本発明の第６の実施形態の他の例に係る薄膜トランジスタの構成を示す断面図
【図１２】本発明の第７の実施形態に係る薄膜トランジスタの構成を示す断面図
【図１３】本発明の第８の実施形態に係る薄膜トランジスタの構成を示す断面図
【図１４】本発明の第９の実施形態に係る有機ＥＬ表示装置の一部切り欠き斜視図
【図１５】本発明の第１〜第８の実施形態のいずれかの薄膜トランジスタを用いた画素の回路構成図
【図１６】本発明の第１の実施形態に係る薄膜トランジスタを駆動トランジスタとして用いた場合における有機ＥＬ表示装置の一画素の断面図
【図１７】図１７は、本発明の実施形態に係る表示装置を内蔵したテレビジョンセットの外観図
【発明を実施するための形態】
【００３９】
以下、本発明の実施の形態に係る薄膜トランジスタ及びその製造方法並びに表示装置について、図面を参照しながら説明する。なお、各図は、説明のための模式図であり、膜厚及び各部の大きさの比などは、必ずしも厳密ではない。
【００４０】
（第１の実施形態）
まず、本発明の第１の実施形態に係る薄膜トランジスタについて、図１Ａ及び図１Ｂを用いて説明する。図１Ａは、本発明の第１の実施形態に係る薄膜トランジスタの構成を示す断面図である。また、図１Ｂは、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタの平面図である。
【００４１】
図１Ａ及び図１Ｂに示すように、本発明の第１の実施形態に係る薄膜トランジスタ１は、ボトムゲート型のｎ型の薄膜トランジスタであって、基板１０と、基板１０上に形成されたゲート電極１１と、ゲート電極１１上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２を介してゲート電極と対向するように配置されたチャネル層１３と、チャネル層１３に接続されたバッファ層１４と、バッファ層１４に接続された一対の第１コンタクト層１５ａ及び１５ｂと、一対の第１コンタクト層１５ａ及び１５ｂ上に形成された一対の第２コンタクト層１６ａ及び１６ｂと、一対の第２コンタクト層１６ａ及び１６ｂ上に形成されたソース電極１７Ｓ及びドレイン電極１７Ｄとを備える。
【００４２】
基板１０は、例えば、石英ガラス等のガラス材料によって構成されるガラス基板からなる絶縁性基板である。なお、図示しないが、基板１０の表面には、基板中に含まれるナトリウムやリン等の不純物が半導体膜に侵入することを防止するために、シリコン窒化膜（ＳｉＮ）等の絶縁膜からなるアンダーコート膜を形成してもよい。
【００４３】
ゲート電極１１は、例えば、モリブデン（Ｍｏ）からなり、帯状にパターン形成された電極である。ゲート電極１１としては、モリブデン（Ｍｏ）以外の金属であってもよく、例えば、モリブデンタングステン（ＭｏＷ）等によって構成してもよい。なお、ゲート電極１１の材料としては、薄膜トランジスタ１の製造過程に加熱工程を含む場合は、熱で変質しにくい高融点金属材料であることが好ましい。本実施形態では、ゲート電極１１として、膜厚が１００ｎｍ程度のモリブデン（Ｍｏ）を用いた。
【００４４】
ゲート絶縁膜１２は、ゲート電極１１上にゲート電極１１を覆うようにして形成される。ゲート絶縁膜１２の材料としては、例えば、二酸化シリコン（ＳｉＯ2）を用いることができる。その他、ゲート絶縁膜１２の材料としては、シリコン窒化膜（ＳｉＮ）やシリコン酸窒化膜、またはこれらの積層膜等によって構成することができる。
【００４５】
なお、本実施形態では、ゲート絶縁膜１２上に形成するチャネル層として結晶質半導体膜を用いているので、ゲート絶縁膜１２としては二酸化シリコンを用いることが好ましい。ゲート絶縁膜１２としては二酸化シリコンを用いることにより、チャネル層との界面状態を良好なものにすることができ、ＴＦＴにおける良好な閾値電圧特性を維持することができる。本実施形態では、ゲート絶縁膜１２として、膜厚が２００ｎｍ程度の二酸化シリコンを用いた。
【００４６】
チャネル層１３は、ゲート電極１１上方においてゲート絶縁膜１２上に島状にパターン形成される。チャネル層１３は、結晶質半導体膜によって構成することができ、これにより、ＴＦＴのオン電流を高くすることができる。
【００４７】
チャネル層１３としては、結晶シリコンを含んだ結晶質シリコン膜を用いることができる。結晶質シリコン膜は、微結晶シリコン又は多結晶シリコンによって構成することができる。結晶質シリコンは、非晶質シリコン（アモルファスシリコン）をアニール等の加熱処理で結晶化することにより形成することができる。本実施形態では、チャネル層１３として、膜厚が３０ｎｍ程度の結晶質シリコン膜を用いた。また、本実施形態において、結晶質シリコン膜における結晶粒径は１μｍ以下である。なお、チャネル層１３としては、非晶質構造と結晶質構造との混晶であっても構わない。
【００４８】
バッファ層１４は、チャネル層１３上に積層され、島状にパターン形成される。バッファ層１４は、チャネル層１３と同時に島状にパターン形成される。バッファ層１４は、チャネル層１３よりもバンドギャップが大きいことが好ましく、オフ時においてリークパスとして機能する。バッファ層１４としては、例えば、非晶質シリコン（アモルファスシリコン）等の非晶質半導体膜を用いることができる。本実施形態では、バッファ層１４として、膜厚が７０ｎｍ程度の水素化非晶質シリコン膜を用いた。
【００４９】
なお、バッファ層１４は、アンドープ層であり、意図的な不純物の添加は行われていない。但し、製造過程において意図せずに水素化非晶質シリコン膜に不純物が混ざってしまうことが考えられる。そのため、バッファ層１４である水素化非晶質シリコン膜中の不純物濃度は、１×１０18／ｃｍ3以下であることが好ましい。さらに、バッファ層１４としては、限りなく不純物の濃度が低いことが好ましいため、バッファ層１４の不純物濃度としては、１×１０17／ｃｍ3以下であることが、より好ましい。なお、バッファ層１４である水素化非晶質シリコン膜の不純物濃度が高いと、オフ電流（Ｉｏｆｆ）が大きくなってしまうので好ましくない。
【００５０】
一対の第１コンタクト層１５ａ及び１５ｂは、不純物を低濃度に含む非晶質シリコン膜（ｎ-Ｓｉ）によって構成されており、バッファ層１４上に離間して形成される。一対の第１コンタクト層１５ａ及び１５ｂは、バッファ層１４と接して形成されている。第１コンタクト層１５ａ及び１５ｂは、例えば、膜厚が２０ｎｍ程度の非晶質シリコンにリン（Ｐ）等のｎ型不純物を低濃度に添加することによって形成することができる。
【００５１】
本実施形態において、第１コンタクト層１５ａ及び１５ｂの不純物濃度は、第２コンタクト層１６ａ及び１６ｂよりも一桁以上低い濃度の不純物であればよい。具体的には、第１コンタクト層１５ａ及び１５ｂにおける不純物の濃度は、５×１０20／ｃｍ3以下であることが好ましく、特に、１×１０19／ｃｍ3以上１×１０20／ｃｍ3以下であることが好ましい。このように、第１コンタクト層１５ａ及び１５ｂの不純物濃度を設定することにより、第２コンタクト層１６ａ及び１６ｂとの界面における電界集中を緩和することができる。
【００５２】
なお、第１コンタクト層１５ａ及び１５ｂにおけるｎ型不純物としては、リンに限定されるものではなく、リン以外の他の第Ｖ族の元素であっても構わない。また、ｎ型不純物に限定するものではなく、例えば、ホウ素（Ｂ）等の第III族の元素を含むｐ型不純物を用いても構わない。また、本実施形態では、バッファ層１４と第１コンタクト層１５ａ及び１５ｂとの間に他の膜を形成する必要はなく、バッファ層１４上に第１コンタクト層１５ａ及び１５ｂを連続して成膜することが好ましい。これにより、バッファ層１４と第１コンタクト層１５ａ及び１５ｂとの間に自然酸化膜が形成することを防止することができる。
【００５３】
一対の第２コンタクト層１６ａ及び１６ｂは、不純物を高濃度に含む非晶質シリコン膜（ｎ+Ｓｉ）によって構成されており、第１コンタクト層１５ａ及び１５ｂの上に形成される。また、第２コンタクト層１６ａと第２コンタクト層１６ｂとは離間して形成される。本実施形態において、第２コンタクト層１６ａ及び１６ｂは、例えば、膜厚が２０ｎｍ程度の非晶質シリコンに、リン（Ｐ）等のｎ型不純物を高濃度に添加することによって形成することができる。
【００５４】
さらに、本実施形態における第２コンタクト層１６ａ及び１６ｂは、チャネル層１３の側面及びバッファ層１４の側面も覆うようにして形成されており、第１コンタクト層１５ａ及び１５ｂの上面からゲート絶縁膜１２の上面までの間の領域を覆うようにして形成されている。つまり、一対の第２コンタクト層１６ａ及び１６ｂは、第１コンタクト層１５ａ及び１５ｂに接するとともに、チャネル層１３及びバッファ層１４にも接している。
【００５５】
このように、本実施形態では、第２コンタクト層１６ａ（１６ｂ）と第１コンタクト層１５ａ（１５ｂ）との界面である第１界面と、第２コンタクト層１６ａ（１６ｂ）とチャネル層１３との界面である第２界面と、第２コンタクト層１６ａ（１６ｂ）とバッファ層１４との界面である第３界面と、第２コンタクト層１６ａ（１６ｂ）とソース電極１７Ｓ又はドレイン電極１７Ｄとの界面である第４界面とを有する。また、本実施形態においては、図１Ａに示すように、第１界面及び第４界面には、基板１０の主面に対して略垂直な垂直面と基板１０の主面に対して略水平な水平面とが存在し、第２界面及び第３界面には、基板１０の主面に対して略垂直な垂直面のみが存在する。
【００５６】
なお、本実施形態において、第２コンタクト層１６ａ及び１６ｂの不純物濃度は、第１コンタクト層１５ａ及び１５ｂよりも一桁以上高い濃度の不純物であればよい。具体的には、第２コンタクト層１６ａ及び１６ｂにおける不純物の濃度は、１×１０21／ｃｍ3以上から１×１０22／ｃｍ3以下であることが好ましい。この濃度は、一般的に、シリコン膜に高濃度の不純物を入れる際に容易に実現できる濃度である。
【００５７】
また、第２コンタクト層１６ａ及び１６ｂにおけるｎ型不純物としては、リンに限定されるものではなく、リン以外の他の第Ｖ族の元素であっても構わない。また、ｎ型不純物に限定するものではなく、例えば、ホウ素（Ｂ）等の第III族の元素を含むｐ型不純物を用いても構わない。
【００５８】
ソース電極１７Ｓ及びドレイン電極１７Ｄは、それぞれ第２コンタクト層１６ａ及び１６ｂ上に形成されており、互いに離間するようにしてパターン形成されている。また、ソース電極１７Ｓ及びドレイン電極１７Ｄは、第２コンタクト層１６ａ及び１６ｂとオーミック接合されており、また、第２コンタクト層１６ａ及び１６ｂと側面が一致するようにして形成されている。
【００５９】
ソース電極１７Ｓ及びドレイン電極１７Ｄは、それぞれ導電性材料及び合金等の単層構造又は多層構造であり、例えば、チタン（Ｔｉ）タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属からなる単層または２つ以上の材料からなる積層膜が膜厚が５０〜１０００ｎｍ程度となるように形成される。ソース電極１７Ｓ及びドレイン電極１７Ｄの形成方法としては、例えば、スパッタリング法が用いられる。本実施形態では、ソース電極１７Ｓ及びドレイン電極１７Ｄとして、Ｍｏ／Ａｌ／Ｍｏからなる３層金属層を５０ｎｍ／３００ｎｍ／５０ｎｍの膜厚で成膜した。
【００６０】
以上、本発明の第１の実施形態に係る薄膜トランジスタ１は、チャネル層１３の側面及びバッファ層１４の側面が高濃度不純物の第２コンタクト層１６ａ及び１６ｂによって覆われており、チャネル層１３及びバッファ層１４は第２コンタクト層１６ａ及び１６ｂを介してソース電極１７Ｓ及びドレイン電極１７Ｄと電気的に接続されている。また、バッファ層１４の上面には低濃度不純物の第１コンタクト層１５ａ及び１５ｂによって覆われており、バッファ層１４の上面は第１コンタクト層１５ａ及び１５ｂを介して第２コンタクト層１６ａ及び１６ｂと電気的に接続されている。
【００６１】
なお、本実施形態における薄膜トランジスタ１は、チャネル層１３とソース電極１７Ｓ又はドレイン電極１７Ｄとの間にオーミックコンタクト層が形成されている。本実施形態において、オーミックコンタクト層は、第１コンタクト層１５ａ及び１５ｂ、第２コンタクト層１６ａ及び１６ｂ、又は、バッファ層１４である。
【００６２】
この構成により、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、チャネル層１３、バッファ層１４、第１コンタクト層１５ａ（１５ｂ）及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第１経路Ｃｈ１と、チャネル層１３及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第２経路Ｃｈ２とが存在することになる。
【００６３】
より具体的には、本実施形態に係る薄膜トランジスタ１は、オフ時におけるキャリアの移動は第１経路Ｃｈ１が支配的になってオフ電流が第１経路Ｃｈ１に沿って流れることになり、オン時におけるキャリアの移動は第２経路Ｃｈ２が支配的になってオン電流が第２経路Ｃｈ２に沿って流れることになる。すなわち、オフ時におけるキャリアは、ドレイン電極１７Ｄからソース電極１７Ｓまでの間を、第１経路Ｃｈ１に沿って、第２コンタクト層１６ｂ、第１コンタクト層１５ｂ、バッファ層１４、チャネル層１３、バッファ層１４、第１コンタクト層１５ａ及び第２コンタクト層１６ａの順に移動する。また、オン時におけるキャリアは、ソース電極１７Ｓからドレイン電極１７Ｄまでの間を、第２経路Ｃｈ２に沿って、第２コンタクト層１６ａ、チャネル層１３及び第２コンタクト層１６ｂの順に移動する。このように、本実施形態に係る薄膜トランジスタは、オフ時とオン時とで、キャリアは異なる経路を移動することになる。
【００６４】
これにより、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができるので、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【００６５】
次に、本発明の第１の実施形態に係る薄膜トランジスタ１の電気的特性について、図２を用いて説明する。図２は、本発明の第１の実施形態に係る薄膜トランジスタの電流−電圧（Ｉｄ−Ｖｇ）特性を示す図である。なお、図２において、「本発明」は、本発明の第１の実施形態に係る薄膜トランジスタ１の特性を示しており、また、「比較例１」及び「比較例２」は、比較例１及び比較例２に係る薄膜トランジスタ１００及び２００の特性を示している。また、図２において、横軸は、ゲート電極におけるゲート電圧の電圧値Ｖｇ［Ｖ］を示し、縦軸は、ドレイン電流の電流値Ｉｄ［Ａ］を示す。
【００６６】
ここで、比較例１及び比較例２に係る薄膜トランジスタ１００及び２００の構成について、図３Ａ及び図３Ｂを用いて説明する。図３Ａは、比較例１に係る薄膜トランジスタの構成を示す断面図であり、図３Ｂは、比較例２に係る薄膜トランジスタの構成を示す断面図である。
【００６７】
図３Ａに示すように、比較例１に係る薄膜トランジスタ１００は、基板１１０上に、ゲート電極１１１、ゲート絶縁膜１１２、結晶質シリコン膜からなるチャネル層１１３、低濃度不純物の第１コンタクト層１１５ａ及び１１５ｂ、高濃度不純物層の第２コンタクト層１１６ａ及び１１６ｂ、ソース電極１１７Ｓ及びドレイン電極１１７Ｄが積層されたものである。
【００６８】
また、図３Ｂに示すように、比較例２に係る薄膜トランジスタ２００は、基板２１０上に、ゲート電極２１１、ゲート絶縁膜２１２、結晶質シリコン膜からなるチャネル層２１３、非晶質シリコンからなるバッファ層２１４、低濃度不純物の第１コンタクト層２１５ａ及び２１５ｂ、高濃度不純物層である第２コンタクト層２１６ａ及び２１６ｂ、ソース電極２１７Ｓ及びドレイン電極２１７Ｄが積層されたものである。但し、本発明の第１の実施形態と異なり、高濃度不純物層の第２コンタクト層２１６ａ及び２１６ｂは、第１コンタクト層２１５ａ及び２１５ｂの上面にのみ形成されている。
【００６９】
図２に示すように、比較例１に係る薄膜トランジスタ１００（「比較例１」）は、オン（ＯＮ）時のゲート電圧（Ｖｇ）が高くオン電流（Ｉｄ）も高くなっているが、オフ（ＯＦＦ）時のゲート電圧（Ｖｇ）も高くオン電流（Ｉｄ）も高くなっていることが分かる。一方、比較例２に係る薄膜トランジスタ２００（「比較例２」）は、オフ時のゲート電圧（Ｖｇ）は低くオン電流（Ｉｄ）も低くなっているものの、オン時のゲート電圧（Ｖｇ）も低くオン電流（Ｉｄ）も低くなっていることが分かる。
【００７０】
これに対し、本発明の第１の実施形態に係る薄膜トランジスタ１（「本発明」）は、比較例１に係る薄膜トランジスタ１００（「比較例１」）と比較して、オフ時のゲート電圧（Ｖｇ）が低くなっており、オフ電流が低いことが分かる。さらに、本発明の第１の実施形態に係る薄膜トランジスタ１（「本発明」）は、比較例２に係る薄膜トランジスタ２００（「比較例２」）と比較して、オン時のゲート電圧（Ｖｇ）が高くなっており、オン電流も高いことが分かる。
【００７１】
このように、本発明の第１の実施形態に係る薄膜トランジスタ１（「本発明」）は、オン電流は高く、かつ、オフ電流は低いという、優れた電流電圧特性を有する。
【００７２】
次に、本発明の第１実施形態に係る薄膜トランジスタの電流−電圧（Ｉｄ−Ｖｄ）特性について、図４を用いて説明する。図４は、本発明の第１の実施形態に係る薄膜トランジスタにおける電流−電圧（Ｉｄ−Ｖｄ）特性を示す図である。なお、図４において、「本発明」、「比較例１」及び「比較例２」は、図２で説明した薄膜トランジスタと同じものである。また、図４において、横軸は、ドレイン電圧の電圧値Ｖｄ［Ｖ］を示し、縦軸は、ドレイン電流の電流値Ｉｄ［Ａ］を示している。
【００７３】
ここで、Ｉｄ−Ｖｄ特性は、図４に示すグラフのうち、各々の薄膜トランジスタにおける線形領域内の傾きを見ることとする。この場合、線形領域とは、ソース電極−ドレイン電極間の電圧（Ｖｄ）が低い領域であり、所定の傾きを有する領域である。一方、飽和領域とは、ソース電極−ドレイン電極間の電圧が高い領域であり、傾きを有さない領域である。
【００７４】
そして、線形領域におけるＩｄの傾きが大きいほどオン時抵抗（Ｒｏｎ抵抗）が低く、線形領域におけるＩｄの傾きが小さいほどＲｏｎ抵抗が高いことを示す。さらに、Ｒｏｎ抵抗が低いことは、線形領域内の電流の立ち上がりがよいということを示す。逆に、線形領域内の電流の立ち上がりがよいということは、Ｒｏｎ抵抗が低いことを示す。
【００７５】
図４に示すように、本発明の第１の実施形態に係る薄膜トランジスタ１（「本発明」）は、比較例２に係る薄膜トランジスタ２００（「比較例２」）と比較して、線形領域におけるＩｄの立ち上がりがよいことが分かる。つまり、線形領域における傾きが、本発明の方が比較例２に対して大きいことが分かる。従って、本発明は、比較例２と比べて、Ｒｏｎ抵抗が低いということが分かる。
【００７６】
以上、図２及び図４に示す本発明の第１の実施形態に係る薄膜トランジスタ１の電気特性の結果に基づいて考察した結果、以下の知見を得ることができた。
【００７７】
ソース電極−ドレイン電極間の電圧（Ｖｄ）が高い飽和領域においては、すなわち、オフ時の場合、キャリアは、主に、ソース電極１７Ｓとドレイン電極１７Ｄとの間の離間距離が近い経路を移動すると考えられる。従って、本実施形態に係る薄膜トランジスタ１において、オフ時の場合、キャリアは、主として、図１Ａの第１経路Ｃｈ１を移動することになると考えられる。この場合、第１経路Ｃｈ１において、第２コンタクト層１６ａ及び１６ｂと第１コンタクト層１５ａ及び１５ｂとは不純物濃度が一桁以上異なるので、ソース・ドレイン電界の電荷の集中を低減することができ、ゲート電圧がＯＦＦ時のオフ電流を抑制することができる。
【００７８】
また、このソース・ドレイン電界の電荷の集中を防ぐことにより、薄膜トランジスタの寿命を延ばすこともできる。さらに、本実施形態では、結晶質シリコンのチャネル層１３の上に非晶質シリコンのバッファ層１４を形成しているので、チャネル層１３とバッファ層１４との接合界面を良好に形成することができる。これにより、当該接合界面におけるリーク電流も抑制することができる。
【００７９】
一方、ソース電極−ドレイン電極間の電圧（Ｖｄ）が低い線形領域内においては、すなわち、オン時の場合は、キャリアは、主に、キャリア移動度がより高い経路を流れることになる。従って、本実施形態に係る薄膜トランジスタ１において、オン時の場合、キャリアは、主として、図１Ａの第２経路Ｃｈ２を移動することになると考えられる。この場合、第２経路Ｃｈ２では、ソース電極１７Ｓとドレイン電極１７Ｄとの間に、チャネル層１３と高濃度不純物の第２コンタクト層１６ａ及び１６ｂとしかなく、高い抵抗成分となる非晶質シリコンで構成されるバッファ層１４が存在しない。この結果、本実施形態における薄膜トランジスタ１は、線形領域内における電流の立ち上がりが良くなる。
【００８０】
以上説明したように、本発明の第１の実施形態１に係る薄膜トランジスタによれば、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができ、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【００８１】
なお、本実施形態では、図１Ａに示すように、ゲート電極１１の長さ（Ｌｇｍ）は、ソース電極１７Ｓとドレイン電極１７Ｄとの離間距離（Ｌｃｈ）よりも長く、さらに、チャネル層１３の長さ（Ｌｓｉ）よりも長くなるように構成することが好ましい。
【００８２】
これにより、図４に示すグラフの線形領域内で、第２コンタクト層１６ａ及び１６ｂがチャネル層１３に直接接触している領域に、ゲート電極１１からの電界が印加されることとなる。その結果、Ｒｏｎ抵抗を効果的に小さくすることができる。また、表示装置におけるスイッチングトランジスタはＲｏｎ抵抗が小さいことが好ましいので、上記構成とすることにより、スイッチングトランジスタに適した薄膜トランジスタを実現することができる。特に、有機ＥＬ表示装置では、スイッチング周期が短くなることが考えられる。従って、Ｒｏｎ抵抗が小さい薄膜トランジスタを用いることにより、優れた表示性能を有する有機ＥＬ表示装置を実現することができる。
【００８３】
次に、本発明の第１の実施形態に係る薄膜トランジスタ１の製造方法について、図５Ａ〜５Ｌを用いて説明する。図５Ａ〜図５Ｌは、本発明の第１の実施形態に係る薄膜トランジスタの製造方法における各工程を示す断面図である。
【００８４】
まず、図５Ａに示すように、絶縁性のガラス基板からなる基板１０上に、スパッタリング法によって、モリブデン等からなるゲート金属膜１１Ｍを１００ｎｍ程度の膜厚で成膜する。なお、ゲート金属膜１１Ｍを形成する前に、基板１０上にアンダーコート膜を形成してもよい。
【００８５】
次に、ゲート金属膜１１Ｍに対してフォトリソグラフィー及びウエットエッチングを施すことにより、ゲート金属膜１１Ｍをパターニングして、図５Ｂに示すように、所定形状のゲート電極１１を形成する。
【００８６】
次に、図５Ｃに示すように、プラズマＣＶＤによって、ゲート電極１１を覆うようにして、基板１０上にシリコン酸化膜からなるゲート絶縁膜１２を２００ｎｍ程度の膜厚で成膜する。
【００８７】
次に、図５Ｄに示すように、ゲート絶縁膜１２上に結晶質シリコンからなるチャネル層用膜１３Ｆを３０ｎｍ程度の膜厚で形成する。結晶質シリコンからなるチャネル層用膜１３Ｆは、ＣＶＤ法によって直接微結晶シリコンを成膜したり、また、プラズマＣＶＤによって非晶質シリコンを成膜した後でレーザ又はランプによる加熱処理を施すことによって結晶化したりすることによって形成することができる。
【００８８】
次に、図５Ｅに示すように、プラズマＣＶＤによって、チャネル層用膜１３Ｆを覆うようにして、水素化非晶質シリコン膜からなるバッファ層用膜１４Ｆを２０ｎｍ程度の膜厚で成膜する。
【００８９】
次に、図５Ｆに示すように、プラズマＣＶＤによって、バッファ層用膜１４Ｆを覆うようにして、ｎ型不純物としてリンが低濃度に添加された非晶質シリコンからなる第１コンタクト層用膜１５Ｆを成膜する。
【００９０】
本実施形態では、第１コンタクト層用膜１５Ｆは、バッファ層用膜１４Ｆと連続して成膜される。この場合、成膜ガスとしては、例えば、モノシラン（ＳｉＨ4）と水素（Ｈ2）を用い、ｎ型の不純物としてリンをドープするためにホスフィン（ＰＨ3）を用いることができる。
【００９１】
なお、バッファ層用膜１４Ｆと第１コンタクト層用膜１５Ｆの連続成膜を、同一の装置を用いて行う場合であっても、異なる成膜チャンバーを用いてそれぞれ成膜した方が第１コンタクト層用膜１５Ｆの不純物濃度は制御しやすい。但し、この場合、成膜チャンバーを移動する際、バッファ層用膜１４Ｆが酸化されないように真空中で別のチャンバーに搬送することが好ましい。また、同一の成膜チャンバー内で成膜する場合であっても、ガス流量、圧力又は放電パワー等を適宜調整することによって添加する不純物濃度を制御することができる。なお、バッファ層用膜１４Ｆを成膜した後に、成膜チャンバーから他の真空空間に成膜後の基板を一旦退避させておき、その間に成膜チャンバー内の条件調整を行ってから、再び成膜チャンバー内に基板を搬送してから成膜する等の方法でも可能である。
【００９２】
次に、図５Ｇに示すように、フォトリソグラフィー及びウエットエッチングを施すことにより、積層されたチャネル層用膜１３Ｆとバッファ層用膜１４Ｆと第１コンタクト層用膜１５Ｆとを選択的に同時にパターニングして、島状にパターニングされた、チャネル層１３及びバッファ層１４を形成することができる。なお、第１コンタクト層用膜１５Ｆもチャネル層１３及びバッファ層１４と同じ形状でパターニングされる。
【００９３】
次に、図５Ｈに示すように、プラズマＣＶＤによって、チャネル層１３、バッファ層１４及び第１コンタクト層用膜１５Ｆの島状の積層構造を覆うようにして、ｎ型不純物としてリンが高濃度に添加された非晶質シリコンからなる第２コンタクト層用膜１６Ｆを成膜する。
【００９４】
なお、本実施形態では、第１コンタクト層用膜１５Ｆ及び第２コンタクト層用膜１６Ｆである不純物が添加されたシリコン膜は、ＣＶＤ法によって成膜したが、イオン注入法によって不純物が添加されたシリコン膜を形成することもできる。イオン注入法とは、ｎ型不純物を含まない状態でシリコン膜を成膜した後に、不純物を添加するシリコン膜のみに不純物を導入して濃度勾配を有する不純物領域を形成する方法である。また、イオン注入法は、ＣＶＤ法と異なり、濃度管理又はＣＶＤ装置内での不純物汚染の管理等を行う必要がない。但し、製造装置コストを考慮すると、イオン注入機を必要としないＣＶＤ法の方が好ましい。
【００９５】
次に、図５Ｉに示すように、スパッタ法によって、第２コンタクト層用膜１６Ｆ上に、ソースドレイン金属膜１７Ｍを成膜する。本実施形態では、ソースドレイン金属膜１７Ｍとして、Ｍｏ／Ａｌ／Ｍｏからなる３層金属層を５０ｎｍ／３００ｎｍ／５０ｎｍの膜厚で成膜した。
【００９６】
次に、図５Ｊに示すように、フォトリソグラフィー及びウエットエッチングを施すことにより、ソースドレイン金属膜１７Ｍをパターニングして、ソース電極１７Ｓ及びドレイン電極１７Ｄを分離形成する。なお、ソースドレイン金属膜１７Ｍのエッチングは、例えば、リン酸、硝酸及び酢酸からなる混酸によるウエットエッチングによって行うことができる。これにより、第２コンタクト層用膜１６Ｆが露出する。
【００９７】
次に、図５Ｋに示すように、エッチングによって、第２コンタクト層用膜１６Ｆ及び第１コンタクト層用膜１５Ｆをパターニングして、所定形状の一対の第２コンタクト層１６ａ及び１６ｂ、並びに、一対の第１コンタクト層１５ａ及び１５ｂを分離形成する。このとき、一対の第２コンタクト層１６ａ及び１６ｂは、ソース電極１７Ｓ及びドレイン電極１７Ｄと側面が一致するようにしてパターニングされる。また、第２コンタクト層１６ａ及び１６ｂは、図５Ｋに示すように、第１コンタクト層１５ａ及び１５ｂの上面、バッファ層１４の側面及びチャネル層１３の側面を覆うようにして形成される。
【００９８】
第２コンタクト層用膜１６Ｆ及び第１コンタクト層用膜１５Ｆのエッチングは、例えば、フッ素系のＣＨＦ3等のガスを用いたドライエッチングによって行うことができる。このとき、バッファ層１４及びチャネル層１３もシリコンによって構成される膜であるので、バッファ層１４とチャネル層１３もドライエッチングされる可能性がある。このため、ドライエッチング時における、パワー、圧力、ガス流量又はエッチング時間等は厳密に管理することが好ましい。
【００９９】
なお、本実施形態では、図５Ｋに示すように、チャネル層１３上のコンタクト層分離領域にはバッファ層１４を残す構造であり、バッファ層１４の上面の一部をドライエッチングしている。この構造は、チャネル層１３へのエッチングダメージを考慮したものである。但し、図示していないが、チャネル層１３上のコンタクト層分離領域におけるバッファ層１４を完全に除去し、後の工程において加熱又は水素化処理等を施すことにより、チャネル層１３上のエッチングダメージを回復する方法を用いても構わない。エッチングダメージを回復させる方法としては、例えば、水素プラズマ処理、水素雰囲気下での加熱処理、又は、酸素の少ない条件下あるいは真空雰囲気下での加熱処理等が挙げられる。
【０１００】
これにより、本発明の第１の実施形態に係る薄膜トランジスタ１を製造することができる。
【０１０１】
なお、その後、図５Ｌに示すように、基板１０の全面を覆う状態で、例えば、シリコン窒化膜（ＳｉＮ2）からなるパッシベーション膜１８を４００ｎｍの膜厚で成膜してもよい。また、図示しないが、その後続けて、フォトリソグラフィー及びウエットエッチングを施すことにより、パッシベーション膜１８に対して、ソース電極１７Ｓ、ドレイン電極１７Ｄ及びゲート電極１１へのコンタクトホールを同時に形成する工程を経て、ソース電極１７Ｓ、ドレイン電極１７Ｄ及びゲート電極１１と、装置内の配線電極とを接続する。
【０１０２】
（第２の実施形態）
次に、本発明の第２の実施形態に係る薄膜トランジスタ２について、図６を用いて説明する。図６は、本発明の第２の実施形態に係る薄膜トランジスタの構成を示す断面図である。
【０１０３】
図６に示す本発明の第２の実施形態に係る薄膜トランジスタは、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタ１と基本的な構成は同じである。従って、図６において、図１Ａに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略する。
【０１０４】
図６に示す本発明の第２の実施形態に係る薄膜トランジスタ２が、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタ１と異なる点は、チャネル層の構成である。
【０１０５】
すなわち、図６に示すように、本発明の第２の実施形態に係る薄膜トランジスタ２では、チャネル層２３の長さ（Ｌｓｉ）とバッファ層１４の長さとは異なっており、チャネル層２３とバッファ層１４とは同時にエッチングされない。本実施形態では、チャネル層２３の長さ（Ｌｓｉ）は、ゲート電極１１の長さ（Ｌｇｍ）よりも長くなるように構成されている。
【０１０６】
また、チャネル層２３の側面は第２コンタクト層１６ａ及び１６ｂの側面と一致するように構成されており、第１の実施形態と比べて、チャネル層２３と第２コンタクト層１６ａ及び１６ｂとが接している領域が大きくなっている。さらに、チャネル層２３と第２コンタクト層１６ａ及び１６ｂとが接している領域は、チャネル層２３と第２コンタクト層１６ａ及び１６ｂの積層方向（基板垂直方向）のみである。
【０１０７】
本実施形態においても、第２コンタクト層１６ａ（１６ｂ）と第１コンタクト層１５ａ（１５ｂ）との界面である第１界面と、第２コンタクト層１６ａ（１６ｂ）とチャネル層２３との界面である第２界面と、第２コンタクト層１６ａ（１６ｂ）とバッファ層１４との界面である第３界面と、第２コンタクト層１６ａ（１６ｂ）とソース電極１７Ｓ又はドレイン電極１７Ｄとの界面である第４界面とを有する。但し、本実施形態においては、第１の実施形態とは異なり、図６に示すように、第１界面及び第４界面には、基板１０の主面に対して略垂直な垂直面と基板１０の主面に対して略水平な水平面とが存在し、第２界面には、基板１０の主面に対して略水平な水平面のみが存在し、第３界面には、基板１０の主面に対して略垂直な垂直面のみが存在する。
【０１０８】
以上、本発明の第２の実施形態に係る薄膜トランジスタ２も、第１の実施形態と同様に、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、図１Ａに示すような第１経路Ｃｈ１と第２経路Ｃｈ２とが存在する。そして、オフ時におけるキャリアの移動は第１経路Ｃｈ１が支配的になってオフ電流が第１経路Ｃｈ１に沿って流れることになり、オン時におけるキャリアの移動は第２経路Ｃｈ２が支配的になってオン電流が第２経路Ｃｈ２に沿って流れることになる。
【０１０９】
すなわち、オフ時におけるキャリアは、ドレイン電極１７Ｄからソース電極１７Ｓまでの間を、第１経路Ｃｈ１に沿って、第２コンタクト層１６ｂ、第１コンタクト層１５ｂ、バッファ層１４、チャネル層２３、バッファ層１４、第１コンタクト層１５ａ及び第２コンタクト層１６ａの順に移動する。また、オン時におけるキャリアは、ソース電極１７Ｓからドレイン電極１７Ｄまでの間を、第２経路Ｃｈ２に沿って、第２コンタクト層１６ａ、チャネル層２３及び第２コンタクト層１６ｂの順に移動する。
【０１１０】
これにより、第２の実施形態でも、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができるので、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【０１１１】
また、図１Ａに示す第１の実施形態に係る薄膜トランジスタ１では、基板垂直方向におけるゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間には高濃度不純物の第２コンタクト層１６ａ及び１６ｂとゲート絶縁膜１２とのみが形成される領域が存在していた。これに対し、図６に示す本実施形態に係る薄膜トランジスタ２では、基板垂直方向におけるゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間には高濃度不純物の第２コンタクト層１６ａ及び１６ｂとゲート絶縁膜１２とのみの領域が除去されており、基板垂直方向におけるゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間には、少なくとも高濃度不純物の第２コンタクト層１６ａ及び１６ｂ、チャネル層２３、並びに、ゲート絶縁膜１２が形成されている。
【０１１２】
すなわち、本実施形態では、チャネル層２３と第２コンタクト層１６ａ及び１６ｂとの界面が基板水平方向に沿ってのみ形成されており、第１の実施形態のように、チャネル層１３と第２コンタクト層１６ａ及び１６ｂとの界面が基板垂直方向に沿って形成される領域が存在しない。つまり、本実施形態では、チャネル層２３の側面部において、当該チャネル層２３と第２コンタクト層１６ａ及び１６ｂとの基板垂直方向における界面が存在しない。
【０１１３】
この構成により、ゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間における寄生容量（ＣｇｄあるいはＣｇｓ）を低減することができる。従って、本実施形態に係る薄膜トランジスタ２を、表示装置における画素のスイッチングトランジスタとして使用することにより、ゲート電極１１がＯＮからＯＦＦになるときに上記寄生容量を介した飛び込み電圧が発生することを防止することができる。
【０１１４】
さらに、本実施形態に係る薄膜トランジスタ２は、第１の実施形態に係る薄膜トランジスタ１に対して、ゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間の膜厚がチャネル層２３の分だけ厚くなっているので、短絡不良も発生しにくくなる。
【０１１５】
次に、本発明の第２の実施形態に係る薄膜トランジスタ２の製造方法について、図５Ａ〜図５Ｌを参照しながら図６を用いて説明する。本発明の第２の実施形態に係る薄膜トランジスタ２の製造方法は、本発明の第１の実施形態に係る薄膜トランジスタ１の製造方法と、多くの工程で共通する。従って、第１の実施形態に係る製造方法と異なる点を中心に説明する。
【０１１６】
本実施形態に係る製造方法と第１の実施形態に係る製造方法とが異なる点は、第１の実施形態では、チャネル層１３とバッファ層１４と第１コンタクト層１５ａ及び１５ｂとの３層を同時にエッチングしてパターニングしていたのに対し、第２の実施形態では、チャネル層２３と第１コンタクト層１５ａ及び１５ｂとの２層のみを同時にエッチングしてパターニングする点である。
【０１１７】
なお、それ以外の工程は、第１の実施形態と基本的には同じであるので、第１の実施形態に係る製造方法及び図５Ａ〜図５Ｌを参照しながら説明する。
【０１１８】
まず、図５Ａ〜図５Ｄにおいて説明した方法と同様の方法によって、基板１０上にゲート電極１１をパターン形成し（図５Ａ、図５Ｂ）、その後、ゲート電極１１を覆う状態でゲート絶縁膜１２を形成し（図５Ｃ）、その後、ゲート絶縁膜１２上に結晶質シリコンからなるチャネル層用膜を形成する（図５Ｄ）。
【０１１９】
次に、第１の実施形態では引き続いてバッファ層用膜を形成したが、本実施形態では、バッファ層用膜を形成する前に、チャネル層用膜に対してフォトリソグラフィー及びウエットエッチングを施すことにより、図６に示すように所定形状のチャネル層２３をパターン形成する。
【０１２０】
次に、図５Ｅ及び図５Ｆにおいて説明した方法と同様の方法によって、チャネル層２３を覆うようにして、水素化非晶質シリコンからなるバッファ層用膜１４Ｆを成膜し（図５Ｅ）、その後、ｎ型不純物としてリンが低濃度に添加された非晶質シリコンからなる第１コンタクト層用膜１５Ｆを成膜する（図５Ｆ）。
【０１２１】
次に、図５Ｇにおいて説明した方法と同様にして、フォトリソグラフィー及びウエットエッチングを施すことにより、バッファ層用膜１４Ｆと第１コンタクト層用膜１５Ｆとを選択的に同時にパターニングして、島状にパターニングされたバッファ層１４及び第１コンタクト層用膜１５Ｆを形成することができる。
【０１２２】
次に、図５Ｈ及び図５Ｉにおいて説明した方法と同様にして、チャネル層２３とバッファ層１４と第１コンタクト層用膜１５Ｆを覆うようにして、ｎ型不純物としてリンが高濃度に添加された非晶質シリコンからなる第２コンタクト層用膜１６Ｆを成膜し（図５Ｈ）、第２コンタクト層用膜１６Ｆ上に、ソースドレイン金属膜１７Ｍを成膜する（図５Ｉ）。
【０１２３】
次に、図５Ｊ及び図５Ｋにおいて説明した方法と同様にして、ソースドレイン金属膜１７Ｍをパターニングしてソース電極１７Ｓ及びドレイン電極１７Ｄを分離形成し（図５Ｊ）、その後、第２コンタクト層用膜１６Ｆ及び第１コンタクト層用膜１５Ｆをパターニングして所定形状の一対の第２コンタクト層１６ａ及び１６ｂ並びに一対の第１コンタクト層１５ａ及び１５ｂを分離形成する。
【０１２４】
これにより、本発明の第２の実施形態に係る薄膜トランジスタ２を製造することができる。
【０１２５】
（第３の実施形態）
次に、本発明の第３の実施形態に係る薄膜トランジスタ３について、図７Ａ及び図７Ｂを用いて説明する。図７Ａは、本発明の第３の実施形態に係る薄膜トランジスタの構成を示す断面図である。また、図７Ｂは、図７Ａに示す本発明の第３の実施形態に係る薄膜トランジスタの平面図である。
【０１２６】
図７Ａ及び図７Ｂに示す本発明の第３の実施形態に係る薄膜トランジスタ３は、図６に示す本発明の第２の実施形態に係る薄膜トランジスタ２と基本的な構成は同じであり、図７Ａ及び図７Ｂにおいて、図６に示す構成要素と同じ構成要素については同じ符号を付している。
【０１２７】
図７Ａ及び図７Ｂに示す本発明の第３の実施形態に係る薄膜トランジスタ３が、図６に示す本発明の第２の実施形態に係る薄膜トランジスタ２と異なる点は、チャネル層２３より上方に形成される、バッファ層３４、一対の第１コンタクト層１５ａ及び１５ｂ、並びに、一対の第２コンタクト層３６ａ及び３６ｂの構成である。
【０１２８】
図７Ａに示すように、本発明の第３の実施形態に係る薄膜トランジスタ３は、チャネル層２３の上に、バッファ層３４、一対の第１コンタクト層１５ａ及び１５ｂ、並びに、一対の第２コンタクト層３６ａ及び３６ｂが形成されている。また、一対の第２コンタクト層３６ａ及び３６ｂの上にはソース電極１７Ｓ及びドレイン電極１７Ｄが形成されている。
【０１２９】
そして、本実施形態では、第１コンタクト層１５ｂとバッファ層３４とを貫通するコンタクトホール３８が形成されており、このコンタクトホール３８を介して高濃度不純物の第２コンタクト層３６ａ及び３６ｂとチャネル層２３とが直接接続されている。なお、本実施形態では、第２の実施形態とは異なり、第２コンタクト層３６ａ及び３６ｂとチャネル層２３とはコンタクトホール３８を介してのみ直接接続されている。
【０１３０】
なお、本実施形態において、コンタクトホール３８の平面視形状は、図７Ｂに示すように、矩形状としたが、円形等その他の形状であっても構わない。また、コンタクトホール３８は１つのみ形成したが、複数個形成しても構わない。また、コンタクトホール３８は、ソース電極１７Ｓ側のみに形成したが、ドレイン電極１７Ｄ側のみに形成してもよいし、ソース電極１７Ｓ側とドレイン電極１７Ｄ側の両方に形成しても構わない。但し、ドレイン電極１７Ｄ側の方が電界が集中することから、少なくともドレイン電極１７Ｄ側に形成することが好ましい。
【０１３１】
また、本実施形態では、第２コンタクト層３６ｂと第１コンタクト層１５ｂとの界面である第１界面（コンタクトホール３８の側面）と、第２コンタクト層３６ｂとチャネル層２３との界面である第２界面（コンタクトホール３８の最下面）と、第２コンタクト層３６ｂとバッファ層３４との界面である第３界面（コンタクトホール３８の側面）と、第２コンタクト層３６ａ（３６ｂ）とソース電極１７Ｓ又はドレイン電極１７Ｄとの界面である第４界面とを有する。そして、本実施形態においては、図７Ａに示すように、第１界面及び第３界面には、基板１０の主面に対して略垂直な垂直面のみが存在し、第２界面には、基板１０の主面に対して略平行な平行面のみが存在し、第４界面には、基板１０の主面に対して略垂直な垂直面と基板１０の主面に対して略平行な平行面とが存在する。
【０１３２】
以上、本発明の第３の実施形態に係る薄膜トランジスタ３も、第１及び第２の実施形態と同様に、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、オフ時に支配的となる第１経路とオン時に支配的となる第２経路とが存在する。そして、オフ時におけるキャリアの移動は第１経路が支配的になってオフ電流が第１経路に沿って流れることになり、オン時におけるキャリアの移動は第２経路が支配的になってオン電流が第２経路に沿って流れることになる。
【０１３３】
これにより、第３の実施形態でも、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができるので、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【０１３４】
さらに、本実施形態では、上記の構成により、第１の実施形態及び第２の実施形態と比較して、チャネル層２３と第２コンタクト層３６ａ又は３６ｂとの界面部分が少ない。すなわち、本実施形態では、チャネル層２３と第２コンタクト層３６ｂとがコンタクトホール３８を介してのみ接触しており、チャネル層２３と第２コンタクト層３６ａ又は３６ｂとが接触する面積が小さい。
【０１３５】
従って、チャネル層２３と第２コンタクト層３６ａ又は３６ｂとの界面部分が少ない程、Ｒｏｎ抵抗が大きくなってオフ電流をより低減することができる。従って、本実施形態に係る薄膜トランジスタ３は、第２の実施形態と比べて、オフ電流をさらに小さくすることができる。
【０１３６】
さらに、本実施形態に係る薄膜トランジスタ３は、第１及び第２の実施形態に係る薄膜トランジスタ１、２に対して、ゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間の膜厚が厚くなっているので、第１及び第２の実施形態と比べて、さらに短絡不良の発生を低減することができる。
【０１３７】
なお、本実施形態に係る薄膜トランジスタ３の製造方法は、第２の実施形態とマスクパターンが異なるだけであり、本実施形態に係る薄膜トランジスタ３は、第２の実施形態に係る薄膜トランジスタ２の製造方法と同様の方法によって製造することができる。
【０１３８】
（第４の実施形態）
次に、本発明の第４の実施形態に係る薄膜トランジスタ４について、図８を用いて説明する。図８は、本発明の第４の実施形態に係る薄膜トランジスタの構成を示す断面図である。
【０１３９】
図８に示す本発明の第４の実施形態に係る薄膜トランジスタ４は、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタと基本的な構成は同じであり、図８において、図１Ａに示す構成要素と同じ構成要素については同じ符号を付している。
【０１４０】
図８に示す本発明の第４の実施形態に係る薄膜トランジスタ４が、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタ１と異なる点は、本実施形態に係る薄膜トランジスタ４がチャネル保護層を備えている点である。
【０１４１】
すなわち、本発明の第４の実施形態に係る薄膜トランジスタ４では、チャネル層１３の上にチャネル保護層４８が形成されており、チャネル保護層４８の両端側を覆うようにしてバッファ層４４ａ及び４４ｂが形成されている。なお、本実施形態において、チャネル層１３上のバッファ層はＴＦＴのチャネル部分が除去されて、分離されたバッファ層４４ａ及び４４ｂとなっている。従って、バッファ層４４ａ及び４４ｂは、ＴＦＴのチャネル層としての機能よりも、コンタクト層としての機能の方がより支配的になると考えられる。
【０１４２】
チャネル保護層４８は、シリコン窒化膜等の窒化膜からなる絶縁膜が用いられる。チャネル保護層４８は、当該チャネル保護層４８の後に形成されるバッファ層４４ａ（４４ｂ）と第１コンタクト層１５ａ（１５ｂ）と第２コンタクト層１６ａ（１６ｂ）とをエッチング等によりパターン形成する際、チャネル部分のエッチングストッパ層として機能する。このように、チャネル保護層４８が形成されることにより、エッチングによってチャネル層１３がダメージを受けてしまうことを防止することができる。従って、チャネル保護層４８を形成することは、チャネル層１３にエッチングのダメージを残さないという利点がある。
【０１４３】
以上、本発明の第４の実施形態に係る薄膜トランジスタ４も、第１の実施形態と同様に、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、図１Ａに示すように、オフ時に支配的となる第１経路Ｃｈ１とオン時に支配的となる第２経路Ｃｈ２とが存在する。そして、オフ時にはオフ電流が第１経路Ｃｈ１に沿って流れることになり、オン時にはオン電流が第２経路Ｃｈ２に沿って流れることになる。
【０１４４】
これにより、第４の実施形態でも、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができるので、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【０１４５】
このとき、本実施形態に係る薄膜トランジスタ４では、チャネル層１３の上層にチャネル保護層４８が直接形成されているので、第１の実施形態と比べて、オフ時において第２経路Ｃｈ２のバッファ層４４ａ及び４４ｂにキャリアが流れる割合が減少する。
【０１４６】
また、本実施形態に係る薄膜トランジスタ４は、チャネル保護層４８を備えているので、エッチングの際におけるエッチング速度の制御を厳密に行わなくても、チャネル層がエッチングされてしまうことを防止することができる。これにより、製造管理を容易に行うことができる。
【０１４７】
なお、本実施形態では、チャネル保護層４８としてシリコン窒化膜を用いたが、これに限らない。その他、チャネル保護層４８としては、シリコン酸化膜やシリコン酸窒化膜、又はシリコン窒化膜やこれらの層との積層膜等が用いられる。あるいは、チャネル保護層４８として、不純物が添加されたシリコン膜等のエッチングが困難な難エッチング材、その他絶縁物で構成される絶縁膜を用いることもできる。
【０１４８】
また、本実施形態では、図８に示すように、チャネル層１３に接する形でチャネル保護層４８を形成したが、これに限らない。例えば、バッファ層用膜をエッチングせずにバッファ層上にチャネル保護層４８を形成し、チャネル保護層４８がチャネル層１３と接触しないように構成しても構わない。
【０１４９】
さらに、本実施形態では、バッファ層４４ａ及び４４ｂとして水素化非晶質シリコン膜を用いており、これにより、チャネル保護層４８中の不純物が半導体層のチャネル部に混入することを防ぐことができる。この結果、チャネル保護層４８そのものを成膜する際におけるチャネル部へのダメージを低減することができる。その他、チャネル保護層４８としては、エッチングの際にチャネル層１３を保護することができるような構成であれば、どのような構成であっても構わない。
【０１５０】
なお、本実施形態に係る薄膜トランジスタ４の構成は、第１の実施形態だけでなく、第２の実施形態又は第３の実施形態に適用しても構わない。すなわち、第２及び第３の実施形態に係る薄膜トランジスタ２、３において、チャネル保護層を形成することもできる。
【０１５１】
次に、本発明の第４の実施形態に係る薄膜トランジスタ４の製造方法について、図５Ａ〜図５Ｌを参照しながら図８を用いて説明する。本発明の第４の実施形態に係る薄膜トランジスタ４の製造方法は、本発明の第１の実施形態に係る薄膜トランジスタ１の製造方法と、多くの工程で共通する。従って、第１の実施形態に係る製造方法と異なる点を中心に説明する。
【０１５２】
本実施形態に係る製造方法と第１の実施形態に係る製造方法とが異なる点は、本実施形態では、チャネル保護層４８を形成する工程が追加された点である。
【０１５３】
なお、それ以外の工程は、第１の実施形態と基本的には同じであるので、第１の実施形態に係る製造方法及び図５Ａ〜図５Ｌを参照しながら説明する。
【０１５４】
まず、図５Ａ〜図５Ｄにおいて説明した方法と同様の方法によって、基板１０上にゲート電極１１をパターン形成し（図５Ａ、図５Ｂ）、その後、ゲート電極１１を覆う状態でゲート絶縁膜１２を形成し（図５Ｃ）、その後、ゲート絶縁膜１２上に結晶質シリコンからなるチャネル層用膜１３Ｆを形成する（図５Ｄ）。
【０１５５】
次に、本実施形態では、チャネル層用膜１３Ｆの上に窒化膜等の絶縁膜を形成し、この絶縁膜に対してフォトリソグラフィー及びウエットエッチングを施すことにより、所定形状のチャネル保護層４８をパターン形成する。
【０１５６】
その後、図５Ｅ〜図５Ｊで説明した方法と同様の方法によって、チャネル層１３とチャネル保護層４８とを覆うようにしてバッファ層用膜を形成し（図５Ｅ）、その後、第１コンタクト層用膜の成膜（図５Ｆ）、第１コンタクト層用膜、バッファ層及びチャネル層の島化（図５Ｇ）、第２コンタクト層用膜の成膜（図５Ｈ）、ソースドレイン金属膜の形成（図５Ｉ）、及び、ソース電極及びドレイン電極のパターン形成（図５Ｊ）を行う。
【０１５７】
次に、図５Ｋで説明した方法と同様の方法によって、第２コンタクト層用膜をエッチングで除去し、ソース電極１７Ｓとドレイン電極１７Ｄとの離間部はチャネル保護層４８で保護しながら、チャネル保護層４８上におけるバッファ層用膜と第１コンタクト層用膜と第２コンタクト層用膜をエッチングによって完全に除去する。
【０１５８】
これにより、本発明の第４の実施形態に係る薄膜トランジスタ４を製造することができる。
【０１５９】
（第５の実施形態）
次に、本発明の第５の実施形態に係る薄膜トランジスタ５について、図９を用いて説明する。図９は、本発明の第５の実施形態に係る薄膜トランジスタの構成を示す断面図である。なお、図９において、図１Ａ及び図８に示す構成要素と同じ材料で構成される構成要素については、同じ符号を付しており、その材料や寸法等の詳しい説明は省略する。
【０１６０】
図９に示すように、本発明の第５の実施形態に係る薄膜トランジスタ５は、トップゲート型の薄膜トランジスタであって、基板１０と、ソース電極１７Ｓ及びドレイン電極と、一対の第２コンタクト層１６ａ及び１６ｂと、一対の第１コンタクト層１５ａ及び１５ｂと、一対のバッファ層４４ａ及び４４ｂと、チャネル層１３と、ゲート絶縁膜１２と、ゲート電極１１と、を備える。
【０１６１】
ソース電極１７Ｓ及びドレイン電極１７Ｄは、それぞれ導電性材料及び合金等の単層構造又は多層構造であり、基板１０上に分離形成されている。
【０１６２】
一対の第２コンタクト層１６ａ及び１６ｂは、不純物を高濃度に含む非晶質シリコン膜（ｎ+Ｓｉ）であり、ソース電極１７Ｓ及びドレイン電極１７Ｄを覆うように形成されている。一対の第２コンタクト層１６ａ及び１６ｂは、第１コンタクト層１５ａ及び１５ｂに接するとともに、チャネル層１３にも接している。なお、一対の第２コンタクト層１６ａ及び１６ｂの不純物濃度は、一対の第１コンタクト層１５ａ及び１５ｂの不純物濃度よりも一桁以上高い濃度である。
【０１６３】
一対の第１コンタクト層１５ａ及び１５ｂは、第２コンタクト層１６ａ及び１６ｂよりも不純物濃度が低い非晶質シリコン膜（ｎ-Ｓｉ）によって構成されており、一対の第２コンタクト層１６ａ及び１６ｂの上に形成されている。
【０１６４】
一対のバッファ層４４ａ及び４４ｂは、それぞれ、非晶質シリコン（アモルファスシリコン）等の非晶質半導体膜によって構成されており、一対の第１コンタクト層１５ａ及び１５ｂの上に形成されている。
【０１６５】
チャネル層１３は、結晶質シリコン膜によって構成されており、一対のバッファ層４４ａ及び４４ｂを覆うようにして基板１０上にも形成されている。
【０１６６】
ゲート絶縁膜１２は、二酸化シリコン等の絶縁材料で構成されており、チャネル層１３上に形成されている。
【０１６７】
ゲート電極１１は、モリブデン等の金属からなり、ゲート絶縁膜１２上に形成されている。
【０１６８】
本実施形態では、第２コンタクト層１６ａ（１６ｂ）と第１コンタクト層１５ａ（１５ｂ）との界面である第１界面と、第２コンタクト層１６ａ（１６ｂ）とチャネル層１３との界面である第２界面と、第２コンタクト層１６ａ（１６ｂ）とソース電極１７Ｓ又はドレイン電極１７Ｄとの界面である第４界面とを有する。なお、第２コンタクト層１６ａ（１６ｂ）とバッファ層４４ａ（４４ｂ）との界面は存在しない。また、本実施形態においては、図９に示すように、第１界面及び第４界面には、基板１０の主面に対して略水平な水平面が存在し、第２界面には、基板１０の主面に対して略垂直な垂直面のみが存在する。
【０１６９】
以上、本発明の第５の実施形態に係る薄膜トランジスタ５も、第１の実施形態と同様に、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、チャネル層１３、バッファ層４４ａ（４４ｂ）、第１コンタクト層１５ａ（１５ｂ）及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第１経路と、チャネル層１３及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第２経路とが存在することになる。
【０１７０】
より具体的には、本実施形態に係る薄膜トランジスタ５でも、オフ時におけるキャリアの移動は第１経路が支配的になってオフ電流が第１経路に沿って流れることになり、オン時におけるキャリアの移動は第２経路が支配的になってオン電流が第２経路に沿って流れることになる。
【０１７１】
これにより、第５の実施形態に係る薄膜トランジスタ５であっても、第１の実施形態に係る薄膜トランジスタ１と同様に、Ｒｏｎの抵抗を小さくすることができるので、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができ、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【０１７２】
さらに、本実施形態に係る薄膜トランジスタ５は、チャネル層１３上にゲート絶縁膜１２が形成されており、さらに、チャネル層１３が薄膜トランジスタの製造工程の最後の方の工程で形成される。このため、製造工程中のエッチング工程においてチャネル層１３がエッチングされてしまうことを防止することができ、かつ、チャネル層１３に不純物が混入して汚染されてしまうことを防止することができる。
【０１７３】
次に、本発明の第５の実施形態に係る薄膜トランジスタ５の製造方法について図９を参照して説明する。なお、本実施形態に係る各構成要素の製造工程は、第１の実施形態に係る各構成要素の製造方法と同様にして行うことができる。すなわち、本実施形態に係る製造方法と第１の実施形態に係る製造方法とは、基本的には、工程の順序やマスクパターン等が異なるだけで、第１の実施形態と同じ材料の構成要素については、第１の実施形態と同様の成膜方法や同様のエッチング方法を用いることができる。
【０１７４】
まず、基板１０上にソースドレイン金属膜を成膜し、フォトリソグラフィー及びウエットエッチングにより、ソース電極１７Ｓ及びドレイン電極１７Ｄをパターン形成する。
【０１７５】
次に、ソース電極１７Ｓ及びドレイン電極１７Ｄを覆うようにして、リンが高濃度に添加された非晶質シリコンからなる第２コンタクト層用膜、リンが低濃度に添加された非晶質シリコンからなる第１コンタクト層用膜、及び、水素化非晶質シリコン膜からなるバッファ層用膜を順次成膜する。その後、フォトリソグラフィー及びエッチングを施すことにより、これらの膜を所定形状に同時にパターニングし、一対の第２コンタクト層１６ａ及び１６ｂ、一対の第１コンタクト層１５ａ及び１５ｂ、並びに、一対のバッファ層４４ａ及び４４ｂを同時にパターン形成する。
【０１７６】
次に、バッファ層４４ａ及び４４ｂを覆うようにして、結晶質シリコンからなるチャネル層用膜を形成し、チャネル層１３をパターン形成する。その後、チャネル層１３上に、シリコン酸化膜等からなるゲート絶縁膜とモリブデン等からなるゲート金属膜とを成膜する。その後、フォトリソグラフィー及びエッチングを施すことにより、所定形状のゲート絶縁膜１２とゲート電極１１とをパターン形成する。
【０１７７】
これにより、本発明の第５の実施形態に係る薄膜トランジスタ５を製造することができる。
【０１７８】
なお、本実施形態では、チャネル層１３を形成するときに、既にチャネル層１３の下層に、高濃度不純物の第２コンタクト層１６ａ（１６ｂ）、ソース電極１７Ｓ又はドレイン電極１７Ｄが形成されているため、高温プロセスを使用することは好ましくない。従って、結晶質シリコン膜からなるチャネル層１３を形成する際は、非晶質シリコン膜をアニールして結晶化するのではなく、ＣＶＤ法等で直接微結晶シリコン等の結晶質シリコン膜を成膜する方法が適している。
【０１７９】
（第６の実施形態）
次に、本発明の第６の実施形態及び第６の実施形態の他の例に係る薄膜トランジスタ６、６Ａについて、それぞれ図１０及び図１１を用いて説明する。図１０は、本発明の第６の実施形態に係る薄膜トランジスタの構成を示す断面図である。また、図１１は、本発明の第６の実施形態の他の例に係る薄膜トランジスタの構成を示す断面図である。なお、図１０及び図１１において、図１Ａ及び図９に示す構成要素と同じ材料で構成される構成要素については、同じ符号を付しており、その材料や寸法等の詳しい説明は省略する。
【０１８０】
まず、図１０に示すように、本発明の第６の実施形態に係る薄膜トランジスタ６は、トップゲート型の薄膜トランジスタであって、基板１０と、チャネル層１３と、バッファ層１４と、一対の第１コンタクト層１５ａ及び１５ｂと、一対の第２コンタクト層１６ａ及び１６ｂと、ソース電極１７Ｓ及びドレイン電極１７Ｄと、ゲート絶縁膜１２と、ゲート電極１１と、層間絶縁膜６８と、を備える。
【０１８１】
チャネル層１３は、結晶質シリコン膜によって構成されており、基板１０上に形成されている。
【０１８２】
バッファ層１４は、非晶質シリコン（アモルファスシリコン）等の非晶質半導体膜によって構成されており、チャネル層１３上に形成される。
【０１８３】
一対の第１コンタクト層１５ａ及び１５ｂは、不純物を低濃度に含む非晶質シリコン膜（ｎ-Ｓｉ）によって構成されており、チャネル層１３上において離間して形成されている。一対の第１コンタクト層１５ａ及び１５ｂの不純物濃度は、一対の第２コンタクト層１６ａ及び１５ｂの不純物濃度よりも一桁以上低い濃度である。
【０１８４】
一対の第２コンタクト層１６ａ及び１６ｂは、不純物を高濃度に含む非晶質シリコン膜（ｎ+Ｓｉ）であり、第１コンタクト層１５ａ及び１５ｂの上面、チャネル層１３の側面及びバッファ層１４の側面を覆うようにして離間して形成されている。一対の第２コンタクト層１６ａ及び１６ｂは、第１コンタクト層１５ａ及び１５ｂに接するとともに、チャネル層１３及びバッファ層１４にも接している。
【０１８５】
ソース電極１７Ｓ及びドレイン電極１７Ｄは、それぞれ導電性材料及び合金等の単層構造又は多層構造であり、第２コンタクト層１６ａ及び１６ｂ上に分離形成されている。
【０１８６】
ゲート絶縁膜１２は、二酸化シリコン等の絶縁材料で構成されており、第１コンタクト層１５ａと第１コンタクト層１５ｂの間であってバッファ層１４上に島状に形成されている。
【０１８７】
ゲート電極１１は、モリブデン等の金属からなり、ゲート絶縁膜１２上に島状に形成されている。ゲート電極１１は、ゲート絶縁膜１２と同時にパターン形成されており、ゲート絶縁膜１２と側面が一致している。
【０１８８】
層間絶縁膜６８は、島状のゲート絶縁膜１２及びゲート電極１１を覆うようにして、第２コンタクト層１６ａと第２コンタクト層１６ｂとの間に形成されている。
【０１８９】
本実施形態に係る薄膜トランジスタ６が第５の実施形態に係る薄膜トランジスタ５と異なる点の一つは、チャネル層１３の下にソース電極１７Ｓ及びドレイン電極１７Ｄが存在しないという点である。
【０１９０】
また、本実施形態では、第２コンタクト層１６ａ（１６ｂ）と第１コンタクト層１５ａ（１５ｂ）との界面である第１界面と、第２コンタクト層１６ａ（１６ｂ）とチャネル層１３との界面である第２界面と、第２コンタクト層１６ａ（１６ｂ）とバッファ層１４との界面である第３界面と、第２コンタクト層１６ａ（１６ｂ）とソース電極１７Ｓ又はドレイン電極１７Ｄとの界面である第４界面とを有する。そして、本実施形態においては、図１０に示すように、第１界面には、基板１０の主面に対して略垂直な垂直面と基板１０の主面に対して略水平な水平面とが存在し、第２界面及び第３界面には、基板１０の主面に対して略垂直な垂直面のみが存在し、第４界面には、基板１０の主面に対して略水平な水平面のみが存在する。
【０１９１】
以上、本発明の第６の実施形態に係る薄膜トランジスタ６も、第５の実施形態と同様に、ソース電極１７Ｓとドレイン電極１７Ｄとの間においてキャリアが流れるキャリア移動経路としては、チャネル層１３、バッファ層１４、第１コンタクト層１５ａ（１５ｂ）及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第１経路と、チャネル層１３及び第２コンタクト層１６ａ（１６ｂ）を経由してキャリアが移動する第２経路とが存在することになる。
【０１９２】
そして、本実施形態に係る薄膜トランジスタ６でも、オフ時におけるキャリアの移動は第１経路が支配的になってオフ電流が第１経路に沿って流れることになり、オン時におけるキャリアの移動は第２経路が支配的になってオン電流が第２経路に沿って流れることになる。
【０１９３】
これにより、第６の実施形態に係る薄膜トランジスタ６であっても、第５の実施形態に係る薄膜トランジスタ６と同様に、Ｒｏｎの抵抗を小さくすることができるので、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができ、電流の立ち上がりのよい薄膜トランジスタを実現することができる。
【０１９４】
また、本実施形態では、チャネル層１３の下にソース電極１７Ｓ及びドレイン電極１７Ｄが存在しないので、結晶質シリコンからなるチャネル層１３を形成する際に、非晶質シリコンをアニールすることによって結晶化する方法を用いることができる。この場合、この結晶化する加熱プロセスを考慮して、ソース電極１７Ｓ及びドレイン電極１７Ｄに高融点金属を用いる必要がない。
【０１９５】
また、図１０に示す本実施形態に係る薄膜トランジスタ６の構造によれば、チャネル層１３がエッチングされることを防止することができる。
【０１９６】
次に、本発明の第６の実施形態の他の例に係る薄膜トランジスタ６Ａについて、図１１を用いて説明する。
【０１９７】
図１１に示すように、本発明の第６の実施形態の他の例に係る薄膜トランジスタ６Ａもトップゲート型の薄膜トランジスタであって、基本的な構成は、図１０に示す第６の実施形態に係る薄膜トランジスタ６と同じである。従って、図１１において、図１０に示す構成要素と同じ構成要素については、同じ符号を付しており、その詳しい説明は省略する。
【０１９８】
図１１に示す本発明の第６の実施形態の他の例に係る薄膜トランジスタ６Ａが、図１０に示す本発明の第６の実施形態に係る薄膜トランジスタ６と異なる点は、バッファ層の構成である。
【０１９９】
すなわち、図１１に示す本実施形態に係る薄膜トランジスタ６Ａは、島状のゲート絶縁膜１２及びゲート電極１１の下のバッファ層部分が完全に除去されており、ゲート絶縁膜１２がチャネル層１３上に形成されている。つまり、ゲート電極１１の下には、基板１０上において、ゲート絶縁膜１２とチャネル層１３のみが形成されている。
【０２００】
このように構成される図１１に示す本発明の第６の実施形態の他の例に係る薄膜トランジスタ６Ａも、図１０に示す薄膜トランジスタ６と同様の効果を奏する。さらに、本実施形態では、ゲート電極１１の下には、ゲート絶縁膜１２及びチャネル層１３しか形成されていないので、Ｉｄ−Ｖｇ特性の立ち上がり特性が良くなる。つまり、Ｒｏｎ抵抗をさらに小さくすることができる。
【０２０１】
次に、本発明の第６の実施形態に係る薄膜トランジスタ６及び第６の実施形態の他の例に係る薄膜トランジスタ６Ａの製造方法について、図１０及び図１１を参照しながら説明する。なお、本実施形態でも、第１の実施形態と同じ材料の構成要素については、第１の実施形態と同様の成膜方法や同様のエッチング方法を用いることができる。
【０２０２】
まず、基板１０上に、結晶質シリコン膜からなるチャネル層用膜を成膜し、その後、通常のフォトリソグラフィーとエッチングを行うことにより、チャネル層１３をパターン形成する。
【０２０３】
次に、チャネル層１３を覆うようにして、水素化非晶質シリコン膜からなるバッファ層１４を成膜し、不純物を低濃度に含有する第１コンタクト層用膜を成膜する。
【０２０４】
その後、フォトリソグラフィーとエッチングを行うことにより、第１コンタクト層用膜をエッチングすることにより、一対の第１コンタクト層１５ａ及び１５ｂをパターン形成する。なお、このとき、第１コンタクト層１５ａと第１コンタクト層１５ｂとの間の分離領域（エッチング除去領域）にあわせてバッファ層もエッチング除去することにより、図１１に示す構造とすることができる。
【０２０５】
次に、第１コンタクト層１５ａ及び１５ｂの分離領域に、ゲート絶縁膜１２及びゲート電極１１を同時に島状にパターン形成する。その後、全面を覆うように絶縁膜を成膜して、フォトリソグラフィーとエッチングを行うことにより、ゲート電極１１とゲート絶縁膜１２と第１コンタクト層１５ａ及び１５ｂの一部を覆うように、層間絶縁膜６８をパターン形成する。
【０２０６】
次に、不純物を高濃度に含有する第２コンタクト層用膜とソースドレイン金属膜とを順次成膜し、フォトリソグラフィーとエッチングを行うことにより、ソース電極１７Ｓ及びドレイン電極１７Ｄをパターン形成する。その後、第２コンタクト層用膜に対してエッチングを施すことにより、第１コンタクト層１５ａ及び１５ｂの上面、チャネル層１３の側面、及び、バッファ層１４（４４ａ、４４ｂ）の側面を覆うようにして、第２コンタクト層１６ａ及び１６ｂをパターン形成する。
【０２０７】
これにより、本発明の第６の実施形態及び第６の実施形態の他の例に係る薄膜トランジスタ６、６Ａを製造することができる。
【０２０８】
なお、図１０に示す本発明の第６の実施形態に係る薄膜トランジスタ６においては、チャネル層１３のパターニングの後に、バッファ層１４のパターニングを行ったが、これに限らない。例えば、チャネル層用膜とバッファ層用膜とを連続成膜し、その後、チャネル層１３とバッファ層１４とを同時にパターニングしても構わない。
【０２０９】
また、第１コンタクト層１５ａ及び１５ｂのパターニングは、バッファ層１４のパターニングの後に行ったが、これに限らない。例えば、チャネル層用膜とバッファ層用膜と第１コンタクト層用膜とを連続成膜した後に、これらを同時にパターニングし、さらにその後、第１コンタクト層１５ａ及び１５ｂのパターニングを行っても構わない。
【０２１０】
また、図１１に示す本発明の第６の実施形態の他の例に係る薄膜トランジスタ６Ａにおいては、チャネル層１３をパターニングした後に、バッファ層４４ａ及び４４ｂと第１コンタクト層１５ａ及び１５ｂとを同時にパターニングしたが、これに限らない。例えば、チャネル層用膜とバッファ層用膜と第１コンタクト層用膜とを連続成膜した後に、これらを同時にパターニングし、さらにその後、バッファ層４４ａ及び４４ｂと第１コンタクト層１５ａ及び１５ｂとのパターニングを行っても構わない。
【０２１１】
（第７の実施形態）
次に、本発明の第７の実施形態に係る薄膜トランジスタについて、図１２を用いて説明する。図１２は、本発明の第７の実施形態に係る薄膜トランジスタの構成を示す断面図である。
【０２１２】
なお、図１２に示す本発明の第７の実施形態に係る薄膜トランジスタ７は、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタと基本的な構成は同じである。従って、図１２において、図１Ａに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略する。
【０２１３】
図１２に示す本発明の第７の実施形態に係る薄膜トランジスタ７が、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタ１と異なる点は、ゲート電極の長さ（Ｌｇｍ）である。それ以外の構成は、第１の実施形態と同じである。
【０２１４】
図１２に示すように、本発明の第７の実施形態に係る薄膜トランジスタ７は、ゲート電極７１の長さ（Ｌｇｍ）が、ソース電極１７Ｓとドレイン電極１７Ｄとの間における離間部の長さ（Ｌｃｈ）よりも長く、チャネル層１３の長さ（Ｌｓｉ）よりも短い。
【０２１５】
つまり、本実施形態に係る薄膜トランジスタ７は、第１の実施形態に係る薄膜トランジスタ１と異なり、基板垂直方向におけるゲート電極７１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間には、ゲート絶縁膜１２のみが存在する領域がない。
【０２１６】
この構成により、ゲート電極７１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間における寄生容量（ＣｇｄあるいはＣｇｓ）を低減することができる。従って、本実施形態に係る薄膜トランジスタ７を、表示装置における画素のスイッチングトランジスタとして使用することにより、ゲート電極７１がＯＮからＯＦＦになるときに上記寄生容量を介した飛び込み電圧が発生することを防止することができる。
【０２１７】
さらに、本実施形態に係る薄膜トランジスタ７は、第１の実施形態に係る薄膜トランジスタ１のように、ゲート電極１１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間に絶縁膜だけが存在するものと比較して、ゲート電極７１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間の膜厚がチャネル層１３及びバッファ層１４の分だけ厚くなっているので、短絡不良も発生しにくくなる。
【０２１８】
なお、キャリアの移動経路に関しては、本発明の第７の実施形態に係る薄膜トランジスタ７は、本発明の第１の実施形態に係る薄膜トランジスタ１と同様の効果を奏する。
【０２１９】
以上、本発明の第７の実施形態に係る薄膜トランジスタ７の構成は、第１の実施形態に係る薄膜トランジスタ１に限らず、他の実施形態に係る薄膜トランジスタにも適用することができる。
【０２２０】
（第８の実施形態）
次に、本発明の第８の実施形態に係る薄膜トランジスタ８について、図１３を用いて説明する。図１３は、本発明の第８の実施形態に係る薄膜トランジスタの構成を示す断面図である。
【０２２１】
なお、図１３に示す本発明の第８の実施形態に係る薄膜トランジスタ８は、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタと基本的な構成は同じである。従って、図１３において、図１Ａに示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略する。
【０２２２】
図１３に示す本発明の第８の実施形態に係る薄膜トランジスタ８が、図１Ａに示す本発明の第１の実施形態に係る薄膜トランジスタ１と異なる点は、第７の実施形態と同様に、ゲート電極の長さ（Ｌｇｍ）である。それ以外の構成は、第１の実施形態と同じである。
【０２２３】
図１３に示すように、本発明の第８の実施形態に係る薄膜トランジスタ８は、ゲート電極８１の長さ（Ｌｇｍ）が、チャネル層１３の長さ（Ｌｓｉ）よりも短く、さらに、ソース電極１７Ｓとドレイン電極１７Ｄとの間における離間部の長さ（Ｌｓｉ）よりも短い。
【０２２４】
従って、本実施形態に係る薄膜トランジスタ８は、基板垂直方向において、ゲート電極８１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）とは交差せず、ゲート電極８１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）とが重なる領域は存在しない。
【０２２５】
これにより、ゲート電極８１とソース電極１７Ｓ（又はドレイン電極１７Ｄ）との間における短絡不良は、ほとんど発生しない。
【０２２６】
なお、キャリアの移動経路に関しては、本発明の第８の実施形態に係る薄膜トランジスタ８は、本発明の第１の実施形態に係る薄膜トランジスタ１と同様の効果を奏する。但し、本実施形態に係る薄膜トランジスタ８は、第１の実施形態に係る薄膜トランジスタ１と比べると、オン電流を低減することにはなるものの、オフ電流は最も抑制することができる。従って、本実施形態に係る薄膜トランジスタ８は、スイッチングトランジスタとして有効である。但し、チャネル層１３としては、移動度の高い結晶質シリコン膜を用いることが好ましい。
【０２２７】
以上、本発明の第８の実施形態に係る薄膜トランジスタ８の構成は、第１の実施形態に係る薄膜トランジスタ１に限らず、他の実施形態に係る薄膜トランジスタにも適用することができる。
【０２２８】
（第９の実施形態）
次に、上記の第１〜第８の実施形態に係る薄膜トランジスタを表示装置に適用した場合である本発明の第９の実施形態に係る表示装置について、図１４を用いて説明する。なお、本実施形態では、有機ＥＬ表示装置に適用した例について説明する。図１４は、本発明の第９の実施形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述した各実施形態に係る薄膜トランジスタは、有機ＥＬ表示装置のアクティブマトリクス基板の駆動トランジスタ又はスイッチングトランジスタとして用いることができる。
【０２２９】
図１４に示すように、有機ＥＬ表示装置３００は、アクティブマトリクス基板３１０と、アクティブマトリクス基板３１０上にマトリクス状に複数配置された画素３２０と、画素３２０に接続され、アクティブマトリクス基板３１０上にアレイ状に複数配置された画素回路３３０と、画素３２０と画素回路３３０の上に順次積層された下部電極３４０（陽極）、有機ＥＬ層３５０及び上部電極３６０（陰極）と、各画素回路３３０と制御回路（不図示）とを接続する複数本のソース線３７０及びゲート線３８０と、を備えている。有機ＥＬ層３５０は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
【０２３０】
次に、上記有機ＥＬ表示装置３００における画素３２０の回路構成について、図１５を用いて説明する。図１５は、本発明の第１〜第８の実施形態のいずれかの薄膜トランジスタを用いた画素の回路構成図である。
【０２３１】
図１５に示すように、画素３２０は、有機ＥＬ素子３２１と、有機ＥＬ素子３２１の発光量を制御するための駆動トランジスタ３２２と、有機ＥＬ素子３２１のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタ３２３と、コンデンサ３２４とを備える。なお、駆動トランジスタ３２２又はスイッチングトランジスタ３２３として、本発明の第１〜第８の実施形態のいずれかの薄膜トランジスタが用いられる。
【０２３２】
スイッチングトランジスタ３２３のソース電極３２３Ｓは、ソース線３７０に接続され、ゲート電極３２３Ｇは、ゲート線３８０に接続され、ドレイン電極３２３Ｄは、コンデンサ３２４及び駆動トランジスタ３２２のゲート電極３２２Ｇに接続されている。
【０２３３】
また、駆動トランジスタ３２２のドレイン電極３２２Ｄは、電源線３９０に接続され、ソース電極３２２Ｓは有機ＥＬ素子３２１のアノードに接続されている。
【０２３４】
この構成において、ゲート線３８０にゲート信号が入力され、スイッチングトランジスタ３２３をオン状態にすると、ソース線３７０を介して供給された信号電圧がコンデンサ３２４に書き込まれる。そして、コンデンサ３２４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ３２２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３２１のアノードからカソードへと流れる。これにより、有機ＥＬ素子３２１が発光し、画像として表示される。
【０２３５】
次に、上記の第１〜第８の実施形態に係る薄膜トランジスタを、有機ＥＬ表示装置の画素における駆動トランジスタ又はスイッチングトランジスタとして用いた場合について、図１６を用いてさらに詳細に説明する。図１６は、本発明の第１の実施形態に係る薄膜トランジスタを駆動トランジスタとして用いた場合における有機ＥＬ表示装置の一画素の断面図である。
【０２３６】
図１６に示すように、本実施形態に係る有機ＥＬ表示装置４００は、駆動トランジスタ１Ａとスイッチングトランジスタ（不図示）とが形成されたＴＦＴアレイ基板である基板１０上に、第１層間絶縁膜４１０と、第２層間絶縁膜４２０と、第１コンタクト部４３０と、第２コンタクト部４４０と、バンク４５０とを備え、さらに、図１４で説明したような、下部電極３４０と、有機ＥＬ層３５０と、上部電極３６０とを備える。
【０２３７】
図１６に示すように、駆動トランジスタ１Ａを覆うようにして、第１層間絶縁膜４１０が形成されている。第１層間絶縁膜４１０上にはソース線３７０及び電源線３９０が形成されており、電源線３９０と駆動トランジスタ１Ａのドレイン電極１７Ｄとは、第１層間絶縁膜４１０を貫通する第１コンタクト部４３０を介して電気的に接続されている。また、ソース線３７０と電源線３９０とを覆うようにして、第２層間絶縁膜４２０が形成されている。
【０２３８】
第２層間絶縁膜４２０上には、隣接する画素との境界部分にバンク４５０が形成されている。従って、バンク４５０は基板１０上に複数個形成されており、隣接するバンク４５０によって開口部が形成される。バンク４５０の開口部には、下部電極３４０と有機ＥＬ層３５０と上部電極３６０とで構成される有機ＥＬ素子３２１が形成されている。
【０２３９】
下部電極３４０は、画素単位で配置された陽極（アノード）であり、第２層間絶縁膜４２０上に形成されている。下部電極３４０と駆動トランジスタ１Ａのソース電極１７Ｓとは、第１層間絶縁膜４１０と第２層間絶縁膜４２０とを貫通する第２コンタクト部４４０を介して電気的に接続されている。
【０２４０】
有機ＥＬ層（有機発光層）３５０は、色（サブ画素列）単位又はサブ画素単位で形成されており、上述のとおり、所定の有機発光材料で構成されている。
【０２４１】
上部電極３６０は、有機ＥＬ層３５０の上方に配置され、複数の画素を跨ぐように形成された陰極（カソード）であり、ＩＴＯ等の透明電極によって構成される。
【０２４２】
以上、本発明の第１の実施形態に係る薄膜トランジスタを備える有機ＥＬ表示装置４００は、本実施形態に係る当該薄膜トランジスタが優れたトランジスタ特性を有するので、表示性能に優れた表示装置を実現することができる。
【０２４３】
なお、本実施形態では、本発明の第１の実施形態に係る薄膜トランジスタを駆動トランジスタとして用いた場合について説明したが、本発明の他の実施形態に係る薄膜トランジスタを駆動トランジスタとして用いても構わない。
【０２４４】
また、本実施形態では、駆動トランジスタに適用した場合について説明したが、スイッチングトランジスタに適用しても構わない。この場合、特に、スイッチングトランジスタは、限られた時間内にコンデンサを充電する必要があるので、オン電流を大きくし、かつ、Ｒｏｎ抵抗を低く保持するためにオフ電流を低くする必要がある。従って、Ｒｏｎ抵抗が小さい本発明の各実施形態に係る薄膜トランジスタは、スイッチングトランジスタとして、特に有用である。
【０２４５】
以上、本発明に係る薄膜トランジスタ及びその製造方法、並びに表示装置について、実施の形態に基づいて説明したが、本発明は、これらの実施形態に限定されるものではない。
【０２４６】
例えば、本発明に係る表示装置の一実施形態として、有機ＥＬ表示装置を用いて説明したが、これに限定されない。例えば、本発明の第１〜第８の実施形態に係る薄膜トランジスタは、無機ＥＬ表示素子又は液晶表示素子等の他の表示素子を備えた表示装置にも適用することができる。
【０２４７】
また、本発明の実施形態に係る薄膜トランジスタを備えた表示装置については、フラットパネルディスプレイとして利用することができ、図１７に示すようなテレビジョンセット５００、パーソナルコンピュータ、携帯電話などのあらゆるディスプレイに適用することができる。
【０２４８】
また、個々の薄膜トランジスタの性能ばらつきを低減し、表示装置としての性能や寿命を確保するために、表示装置の一画素において、スイッチングトランジスタを２つ以上設ける場合もある。この場合、本発明の第１〜３、第５、第７、第８の実施形態に係る薄膜トランジスタであれば、いずれも製造方法に大きな変更がなく、マスクパターンを変更するだけで、同一基板上に異なるトランジスタを容易に形成することができる。従って、一画素内又は表示装置内において、本発明における複数の実施形態に係る薄膜トランジスタの組み合わせ、又は、本発明に係る薄膜トランジスタと従来の薄膜トランジスタとの組み合わせによって、容易な設計により有機ＥＬ表示装置を得ることもできる。
【０２４９】
その他、本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【０２５０】
本発明に係る薄膜トランジスタ及び表示装置は、例えば、液晶表示装置やエレクトロルミネッセンス表示装置などの表示装置、あるいは、これらの表示装置を備えたテレビジョンセット、パーソナルコンピュータ又は携帯電話などの表示装置を備えた電気機器において、広く利用することができる。
【符号の説明】
【０２５１】
１、２、３、４、５、６、６Ａ、７、８、１００、２００ 薄膜トランジスタ
１Ａ、３２２ 駆動トランジスタ
１０、１１０、２１０ 基板
１１、７１、８１、１１１、２１１ ゲート電極
１１Ｍ ゲート金属膜
１２、１１２、２１２ ゲート絶縁膜
１３、２３、２１３ チャネル層
１３Ｆ チャネル層用膜
１４、３４、４４ａ、４４ｂ、２１４ バッファ層
１４Ｆ バッファ層用膜
１５ａ、１５ｂ、１１５ａ、１１５ｂ、２１５ａ、２１５ｂ 第１コンタクト層
１５Ｆ 第１コンタクト層用膜
１６ａ、１６ｂ、３６ａ、３６ｂ、１１６ａ、１１６ｂ、２１６ａ、２１６ｂ 第２コンタクト層
１６Ｆ 第２コンタクト層用膜
１７Ｓ、１１７Ｓ、２１７Ｓ ソース電極
１７Ｄ、１１７Ｄ、２１７Ｄ ドレイン電極
１７Ｍ ソースドレイン金属膜
１８ パッシベーション膜
３８ コンタクトホール
４８ チャネル保護層
６８ 層間絶縁膜
１１３ チャネル層
３００、４００ 有機ＥＬ表示装置
３１０ アクティブマトリクス基板
３２０ 画素
３２１ 有機ＥＬ素子
３２２Ｇ ゲート電極
３２２Ｓ ソース電極
３２２Ｄ ドレイン電極
３２３ スイッチングトランジスタ
３２３Ｇ ゲート電極
３２３Ｓ ソース電極
３２３Ｄ ドレイン電極
３２４ コンデンサ
３３０ 画素回路
３４０ 下部電極
３５０ 有機ＥＬ層
３６０ 上部電極
３７０ ソース線
３８０ ゲート線
３９０ 電源線
４１０ 層間絶縁膜
４２０ 層間絶縁膜
４３０ コンタクト部
４４０ コンタクト部
４５０ バンク
５００ テレビジョンセット
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された、ゲート電極及びゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極と対向するように配置されたチャネル層と、
前記チャネル層に接続されたバッファ層と、
前記バッファ層に接続され、所定の不純物が添加された第１コンタクト層と、
前記第１コンタクト層に接続され、前記第１コンタクト層よりも不純物濃度が高い第２コンタクト層と、
前記第２コンタクト層に接続された、ソース電極及びドレイン電極と、を備え、
前記ソース電極と前記ドレイン電極との間におけるキャリアの移動経路は、
前記チャネル層、前記バッファ層、前記第１コンタクト層及び前記第２コンタクト層を経由する第１経路と、
前記チャネル層及び前記２コンタクト層を経由する第２経路と、を含む
薄膜トランジスタ。
【請求項２】
前記チャネル層は、結晶質シリコン膜である
請求項１に記載の薄膜トランジスタ。
【請求項３】
前記バッファ層は、非晶質シリコン膜である
請求項１又は請求項２に記載の薄膜トランジスタ。
【請求項４】
前記第１経路において、前記キャリアは、
前記チャネル層と、前記バッファ層と、前記第１コンタクト層と、前記第２コンタクト層とを、この順に、または、この逆の順に移動し、
前記第２経路において、前記キャリアは、
前記チャネル層と前記第２コンタクト層とを、この順に、または、この逆の順に移動する
請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記第１コンタクト層と前記第２コンタクト層との第１界面を有する
請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記第１界面は、前記基板の主面に対して略平行である
請求項５に記載の薄膜トランジスタ。
【請求項７】
前記チャネル層と前記第２コンタクト層との第２界面を有する
請求項１〜６のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
前記第２界面は、前記基板の主面に対して略垂直である
請求項７に記載の薄膜トランジスタ。
【請求項９】
前記第２界面は、前記基板の主面に対して略平行である
請求項７に記載の薄膜トランジスタ。
【請求項１０】
前記バッファ層と前記第２コンタクト層との第３界面を有する
請求項５〜９のいずれか１項に記載の薄膜トランジスタ。
【請求項１１】
さらに、前記バッファ層及び前記第１コンタクト層を貫通するコンタクトホールを有し、
前記第２コンタクト層は、前記コンタクトホールを介して前記チャネル層と接続されている
請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
【請求項１２】
前記基板上に、少なくとも前記ゲート電極、前記ゲート絶縁膜、前記チャネル層及び前記バッファ層が、この順で形成される
請求項１〜１１のいずれか１項に記載の薄膜トランジスタ。
【請求項１３】
さらに、前記チャネル層上又は前記バッファ層上に形成されたチャネル保護層を有する
請求項１２に記載の薄膜トランジスタ。
【請求項１４】
前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、
互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離をＬｃｈとし、ゲート電極の長さをＬｇｍとすると、
Ｌｇｍ＞Ｌｃｈである
請求項１２に記載の薄膜トランジスタ。
【請求項１５】
さらに、前記チャネル層の長さをＬｓｉとすると、
Ｌｇｍ＜Ｌｓｉである
請求項１４に記載の薄膜トランジスタ。
【請求項１６】
前記ソース電極又は前記ドレイン電極と前記第２コンタクト層との第４界面を有する
請求項１４に記載の薄膜トランジスタ。
【請求項１７】
前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、
互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離をＬｃｈとし、ゲート電極の長さをＬｇｍとすると、
Ｌｇｍ＜Ｌｃｈである
請求項１２に記載の薄膜トランジスタ。
【請求項１８】
前記基板上に、少なくとも前記チャネル層、前記ゲート絶縁膜及び前記ゲート電極が、この順で形成される
請求項１〜１１のいずれか１項に記載の薄膜トランジスタ。
【請求項１９】
前記チャネル層と前記ゲート絶縁膜の間に前記バッファ層が形成される
請求項１８に記載の薄膜トランジスタ。
【請求項２０】
基板と、前記基板の上方に形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向するように配置されたチャネル層と、前記チャネル層に接続されたバッファ層と、前記バッファ層に接続され、所定の不純物が添加された第１コンタクト層と、前記第１コンタクト層に接続され、前記第１コンタクト層よりも不純物濃度が高い第２コンタクト層と、前記第２コンタクト層に接続されたソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記バッファ層と前記第１コンタクト層とを連続成膜し、前記バッファ層と前記第１コンタクト層とを同一パターンでエッチングする工程と、
前記第２コンタクト層と前記ソース電極及び前記ドレイン電極とを同一パターンでエッチングする工程と、を含む
薄膜トランジスタの製造方法。
【請求項２１】
請求項１〜１９のいずれか１項に記載の薄膜トランジスタと、
前記薄膜トランジスタに接続された表示素子と、を備える
表示装置。
【請求項１】
基板と、
前記基板の上方に形成された、ゲート電極及びゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極と対向するように配置されたチャネル層と、
前記チャネル層に接続されたバッファ層と、
前記バッファ層に接続され、所定の不純物が添加された第１コンタクト層と、
前記第１コンタクト層に接続され、前記第１コンタクト層よりも不純物濃度が高い第２コンタクト層と、
前記第２コンタクト層に接続された、ソース電極及びドレイン電極と、を備え、
前記ソース電極と前記ドレイン電極との間におけるキャリアの移動経路は、
前記チャネル層、前記バッファ層、前記第１コンタクト層及び前記第２コンタクト層を経由する第１経路と、
前記チャネル層及び前記２コンタクト層を経由する第２経路と、を含む
薄膜トランジスタ。
【請求項２】
前記チャネル層は、結晶質シリコン膜である
請求項１に記載の薄膜トランジスタ。
【請求項３】
前記バッファ層は、非晶質シリコン膜である
請求項１又は請求項２に記載の薄膜トランジスタ。
【請求項４】
前記第１経路において、前記キャリアは、
前記チャネル層と、前記バッファ層と、前記第１コンタクト層と、前記第２コンタクト層とを、この順に、または、この逆の順に移動し、
前記第２経路において、前記キャリアは、
前記チャネル層と前記第２コンタクト層とを、この順に、または、この逆の順に移動する
請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記第１コンタクト層と前記第２コンタクト層との第１界面を有する
請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記第１界面は、前記基板の主面に対して略平行である
請求項５に記載の薄膜トランジスタ。
【請求項７】
前記チャネル層と前記第２コンタクト層との第２界面を有する
請求項１〜６のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
前記第２界面は、前記基板の主面に対して略垂直である
請求項７に記載の薄膜トランジスタ。
【請求項９】
前記第２界面は、前記基板の主面に対して略平行である
請求項７に記載の薄膜トランジスタ。
【請求項１０】
前記バッファ層と前記第２コンタクト層との第３界面を有する
請求項５〜９のいずれか１項に記載の薄膜トランジスタ。
【請求項１１】
さらに、前記バッファ層及び前記第１コンタクト層を貫通するコンタクトホールを有し、
前記第２コンタクト層は、前記コンタクトホールを介して前記チャネル層と接続されている
請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
【請求項１２】
前記基板上に、少なくとも前記ゲート電極、前記ゲート絶縁膜、前記チャネル層及び前記バッファ層が、この順で形成される
請求項１〜１１のいずれか１項に記載の薄膜トランジスタ。
【請求項１３】
さらに、前記チャネル層上又は前記バッファ層上に形成されたチャネル保護層を有する
請求項１２に記載の薄膜トランジスタ。
【請求項１４】
前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、
互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離をＬｃｈとし、ゲート電極の長さをＬｇｍとすると、
Ｌｇｍ＞Ｌｃｈである
請求項１２に記載の薄膜トランジスタ。
【請求項１５】
さらに、前記チャネル層の長さをＬｓｉとすると、
Ｌｇｍ＜Ｌｓｉである
請求項１４に記載の薄膜トランジスタ。
【請求項１６】
前記ソース電極又は前記ドレイン電極と前記第２コンタクト層との第４界面を有する
請求項１４に記載の薄膜トランジスタ。
【請求項１７】
前記薄膜トランジスタの前記基板に対して垂直方向に割断したときの割断断面において、
互いに離間した前記ソース電極と前記ドレイン電極との離間部の距離をＬｃｈとし、ゲート電極の長さをＬｇｍとすると、
Ｌｇｍ＜Ｌｃｈである
請求項１２に記載の薄膜トランジスタ。
【請求項１８】
前記基板上に、少なくとも前記チャネル層、前記ゲート絶縁膜及び前記ゲート電極が、この順で形成される
請求項１〜１１のいずれか１項に記載の薄膜トランジスタ。
【請求項１９】
前記チャネル層と前記ゲート絶縁膜の間に前記バッファ層が形成される
請求項１８に記載の薄膜トランジスタ。
【請求項２０】
基板と、前記基板の上方に形成されたゲート電極及びゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極と対向するように配置されたチャネル層と、前記チャネル層に接続されたバッファ層と、前記バッファ層に接続され、所定の不純物が添加された第１コンタクト層と、前記第１コンタクト層に接続され、前記第１コンタクト層よりも不純物濃度が高い第２コンタクト層と、前記第２コンタクト層に接続されたソース電極及びドレイン電極とを備える薄膜トランジスタの製造方法であって、
前記バッファ層と前記第１コンタクト層とを連続成膜し、前記バッファ層と前記第１コンタクト層とを同一パターンでエッチングする工程と、
前記第２コンタクト層と前記ソース電極及び前記ドレイン電極とを同一パターンでエッチングする工程と、を含む
薄膜トランジスタの製造方法。
【請求項２１】
請求項１〜１９のいずれか１項に記載の薄膜トランジスタと、
前記薄膜トランジスタに接続された表示素子と、を備える
表示装置。
【図１Ａ】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図５Ｊ】
【図５Ｋ】
【図５Ｌ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図５Ｊ】
【図５Ｋ】
【図５Ｌ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−２３３２０（Ｐ２０１２−２３３２０Ａ）
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願番号】特願２０１０−１６２３１０（Ｐ２０１０−１６２３１０）
【出願日】平成２２年７月１６日（２０１０．７．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願日】平成２２年７月１６日（２０１０．７．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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