【課題】 埋め込み型ＤＲＡＭ構造のための半導体構造体及びその製造方法を提供する。
【解決手段】 ノード誘電体及び深いトレンチを充填する導電性トレンチ充填領域がセミコンダクター・オン・インシュレータ（ＳＯＩ）層の上面とほぼ同一面となる深さにまで窪まされる。浅いトレンチ分離部が深いトレンチの上部の一方の側に形成され、一方深いトレンチの上部の他方の側は、導電性充填領域の半導体材料の露出された表面となる。選択的エピタキシャル成長プロセスが、レイズド・ソース領域及びレイズド・ストラップ領域を付着するために行われる。レイズド・ソース領域は、ＳＯＩ層内のプレーナ・ソース領域上に直接形成され、そしてレイズド・ストラップ領域は、導電性充填領域上に直接形成される。レイズド・ストラップ領域は、プレーナ・ソース領域及び導電性充填領域の間の導電性通路を与えるためにレイズド・ソース領域に接触する。 （もっと読む）

【課題】水分による劣化を抑制することが可能とする。
【解決手段】絶縁基板と、前記絶縁基板の上方に配置された有機半導体素子と、前記有機半導体素子を被覆するとともにシリコン（Ｓｉ）及び窒素（Ｎ）を主成分とする材料によって形成された第１保護層と、前記第１保護層の上方に配置されるとともに前記第１保護層よりも透湿度が高い材料によって形成された第２保護層と、前記第２保護層の上に積層されるとともにシリコン（Ｓｉ）、酸素（Ｏ）、及び、窒素（Ｎ）を主成分とする材料によって形成された第３保護層と、前記第３保護層の上に積層されるとともに前記第３保護層よりも透湿度が高い材料によって形成された第４保護層と、前記第４保護層よりも上方であって且つ最外層をなしシリコン（Ｓｉ）及び窒素（Ｎ）を主成分とする材料によって形成された第５保護層と、を有する保護膜と、を備えたことを特徴とする有機半導体装置。 （もっと読む）

【課題】高速動作が可能な絶縁ゲート型ＦＥＴによる駆動回路で表示装置を形成し、さらに、単位画素当たりの画素電極の面積を小さくしても十分な保持容量が得られるアクティブマトリクス型表示装置を提供することを目的とする。
【解決手段】単結晶半導体を活性層とした絶縁ゲート型電界効果トランジスタによるアクティブマトリクス回路を備えた半導体装置において、前記絶縁ゲート型電界効果トランジスタ上に有機樹脂絶縁層を形成し、該有機樹脂絶縁層上に形成された遮光層と、該遮光層に密接して形成された誘電体層と、前記絶縁ゲート型電界効果トランジスタに接続された光反射性電極とから保持容量を形成する。 （もっと読む）

【課題】透光性と所謂ノーマリーオフの特性を兼ね備えたトランジスタを提供することを課題の一とする。また、透光性とオフ電流が低減された特性を兼ね備えたトランジスタを提供することを課題の一とする。また、透光性とオン電流の損失が少ない特性を兼ね備えたトランジスタを提供することを課題の一とする。また、経時的な特性の変化が抑制されたトランジスタを提供することを課題の一とする。
【解決手段】具体的には、チャネル形成領域を含む酸化物半導体層には、キャリア濃度が可能な限り抑制され、且つ広いバンドギャップを有する酸化物半導体を用い、ソース電極、及びドレイン電極には、水素及び酸素欠損を含む酸化物導電体を用い、該酸化物導電層と該酸化物半導体層の間に水素及び酸素の拡散を阻害するバリア層を設け、当該バリア層を介して酸化物導電層と酸化物半導体層を電気的に接続する構成とすればよい。 （もっと読む）

【課題】ブルー相を示す液晶材料を利用した表示装置において、消費電力の低い表示装置を提供する。
【解決手段】トランジスタを含む画素が設けられた画素部を有する第１の基板と、前記第１の基板と対向する第２の基板と、前記第１の基板及び前記第２の基板の間に配置された液晶層とを有し、前記液晶層は、ブルー相を示す液晶材料を有し、前記トランジスタは、ゲートが走査線に電気的に接続され、ソースまたはドレインの一方が信号線に電気的に接続され、ソースまたはドレインの他方が電極に電気的に接続され、前記トランジスタは、水素濃度が５×１０^１９／ｃｍ^３以下である酸化物半導体層を有する。 （もっと読む）

【課題】水素原子や炭素原子等の不純物の含有量が少ない薄膜を成膜する成膜装置を提供することを課題の一とする。また、該不純物の含有量が少ない薄膜を成膜する成膜方法を提供することを課題の一とする。また、該不純物の含有量が少ない酸化物半導体膜を用いた信頼性の高い半導体素子を作製する方法を提供することを課題の一とする
【解決手段】Ｈ_２Ｏに代表される水素原子を含む化合物や炭素原子を含む化合物、もしくは水素原子や炭素原子等の不純物の含有量が少ない薄膜を成膜する成膜装置を提供できる。また、該不純物の含有量が少ない薄膜を成膜する成膜方法を提供できる。また、該不純物の含有量が少ない酸化物半導体膜を用いた信頼性の高い半導体素子を作製する方法を提供できる。 （もっと読む）

【課題】ゲート電極を形成してからチャネル形成用半導体部を形成する方法において、結晶品質の良い単結晶Ｓｉを用いて良質なゲート絶縁膜を形成した縦型半導体装置を提供する。
【解決手段】単結晶半導体基板に少なくとも第１絶縁層を有する積層体を形成する工程Ｓ１と、前記積層体に、前記単結晶半導体基板が露出する孔を形成する工程Ｓ２と、前記孔の底面に露出している前記単結晶半導体基板を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程Ｓ３と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板を再び露出させる工程Ｓ４と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程Ｓ５と、前記孔にチャネル形成用半導体部を形成する工程Ｓ６と、を有する半導体装置の製造方法。 （もっと読む）

【課題】酸化物半導体層を用いた、表示装置に代表される半導体装置において、画面サイズの大型化や高精細化に対応し、表示品質が良く、安定して動作する信頼性のよい半導体装置を提供することを課題の一つとする。
【解決手段】引き回し距離の長い配線にＣｕを含む導電層を用いることで、配線抵抗の増大を抑える。また、Ｃｕを含む導電層を、ＴＦＴのチャネル領域が形成される酸化物半導体層と重ならないようにし、窒化珪素を含む絶縁層で包むことで、Ｃｕの拡散を防ぐことができ、信頼性の良い半導体装置を作製することができる。特に、半導体装置の一態様である表示装置を大型化または高精細化しても、表示品質が良く、安定して動作させることができる。 （もっと読む）

【課題】酸化物半導体を用いた薄膜トランジスタを具備する画素において、開口率の向上を図ることのできる発光表示装置を提供することを課題の一とする。
【解決手段】薄膜トランジスタ、及び発光素子を有する複数の画素を有し、画素は、走査線として機能する第１の配線に電気的に接続されており、薄膜トランジスタは、第１の配線上にゲート絶縁膜を介して設けられた酸化物半導体層を有し、酸化物半導体層は、第１の配線が設けられた領域をはみ出て設けられており、発光素子と、酸化物半導体層とが重畳して設けられる。 （もっと読む）

【課題】半導体層と電極の接続部に生じる寄生抵抗を抑制し、配線抵抗による電圧降下の影響や画素への信号書き込み不良や階調不良などを防止し、より表示品質の良い表示装置を代表とする半導体装置を提供することを課題の一つとする
【解決手段】上記課題を解決するために、本発明は酸素親和性の強い金属を含むソース電極、及びドレイン電極と、不純物濃度を抑制した酸化物半導体層とを接続した薄膜トランジスタと、低抵抗な配線を接続して半導体装置を構成すればよい。また、酸化物半導体を用いた薄膜トランジスタを絶縁膜で囲んで封止すればよい。 （もっと読む）

【課題】ＬＳＩチップを基板上に実装する技術は、ピックアップ・アンド・プレースという手法でおこなわれている。しかしチップの位置を精密に制御しようとすると機械の動作が遅くなり時間がかかることが問題であった。
【解決手段】表面領域を分離するための層が形成され、表面が親水性を有するチップを作製する。チップを置く基板表面に親水性領域と疎水性領域の一方又は双方を形成する。基板表面の親水性領域に液体を滴下し、チップを置く。基板とチップを圧着しつつ加熱し、チップを基板表面に固定し、その後チップ表面領域を剥離する。チップを置く場所に液体の層を介在させることで精度良く基板上にチップを配置でき、生産性を高めることができる。 （もっと読む）

【課題】半導体装置の開口率を向上させる。
【解決手段】同一基板上に第１の薄膜トランジスタを有する駆動回路及び第２の薄膜トランジスタを有する画素を有し、前記第１の薄膜トランジスタは、第１のゲート電極層と、ゲート絶縁層と、第１の酸化物半導体層と、第１の酸化物導電層及び第２の酸化物導電層と、前記第１の酸化物半導体層の一部に接し、且つ前記第１の酸化物導電層及び前記第２の酸化物導電層の周縁及び側面に接する酸化物絶縁層と、第１のソース電極層と、第１のドレイン電極層と、を有し、前記第２の薄膜トランジスタは、第２のゲート電極層と、第２の酸化物半導体層と、透光性を有する材料により構成された第２のソース電極層及び第２のドレイン電極層と、を有する。 （もっと読む）

【課題】ＣＭＯＳ集積過程での高温処理の後であっても一定の閾値電圧を維持する高ｋゲート誘電体の提供。
【解決手段】高ｋゲート誘電体３０と、下部金属層４０、捕捉金属層５０、および上部金属層６０を含む金属ゲート構造とのスタックを提供する。該捕捉金属層は、次の２つの基準、１）Ｓｉ＋２／ｙＭ_ｘＯ_ｙ→２ｘ／ｙＭ＋ＳｉＯ_２の反応によるギブス自由エネルギの変化が正である金属（Ｍ）であること、２）酸化物形成に対する酸素原子あたりのギブス自由エネルギが、下部金属層の金属および上部金属層の金属より大きな負である金属であること、を満たす。これらの基準を満たす捕捉金属層は、酸素原子がゲート電極を通って高ｋゲート誘電体に向け拡散するときに該酸素原子を捕捉する。さらに、該捕捉金属層は、高ｋゲート誘電体の下の酸化ケイ素界面層の厚さを遠隔から低減する。この結果、ゲート誘電体全体の等価酸化膜厚（ＥＯＴ）の変動が抑制される。 （もっと読む）

【課題】高性能の相補型金属半導体（ＣＭＯＳ）回路の為の高いオン電流をもたらす半導体ナノワイヤ・デバイスを提供する。
【解決手段】両方の端部に半導体パッド３３Ａ、３７Ａを有する半導体ナノワイヤ３２が、基板上にサスペンドされる。半導体ナノワイヤが応力発生ライナ部によって長手方向の応力を受けている間、半導体ナノワイヤの中間部の上にゲート誘電体３６及びゲート電極３８が形成される。ゲート誘電体及びゲート電極の形成によって半導体ナノワイヤの歪み状態が固定されるため、半導体ナノワイヤの中間部は、応力発生ライナの除去後に長手方向の固有の内部応力を受ける。半導体パッド内にソース及びドレイン領域３３Ｂ，３７Ｂが形成され、半導体ナノワイヤ・トランジスタが得られる。ソース及びドレイン・パッドの上に、中間工程（ＭＯＬ）誘電体層を直接形成することができる。 （もっと読む）

【課題】高いオン電流、低いオフ電流を与えるｐ型半導体ナノワイヤ・デバイス、ｎ型半導体ナノワイヤ・デバイスを提供する。
【解決手段】各々が半導体リンク部３０Ｃ，５０Ｃと２つの隣接するパット部３０Ａ，３０Ｂ，５０Ａ，５０Ｂを含む半導体構造体で、半導体リンク部の側壁は、第１の半導体構造体の場合には正孔の移動度を最大化するように、第２の半導体構造体の場合には電子の移動度を最大化するように方位を定める。半導体構造体の酸化による薄化で、半導体リンク部の幅は、異なる結晶方位ごとに異なる速度で小さくされる。異なる量の薄化の結果、薄化後に得られる半導体ナノワイヤが目標とするサブリソグラフィ寸法となるように、予め決定される。異なる結晶面に対する異なる薄化速度を補償することによって、過剰な薄化又は不十分な薄化がなされることなく、最適なサブリソグラフィ幅を有する半導体ナノワイヤを形成する。 （もっと読む）

【課題】トランジスタの劣化を抑制する。
【解決手段】第１薄膜トランジスタ乃至第１１トランジスタで構成される複数のパルス出力回路を構成し、各トランジスタを制御する複数のクロック信号、前段のパルス出力回路より入力される前段信号、後段のパルス出力回路より入力される後段信号、及びリセット信号に基づいて動作させる。そして当該薄膜トランジスタのチャネル領域となる半導体層を微結晶半導体で構成する。そして、薄膜トランジスタの特性劣化の程度を小さくできる。 （もっと読む）

【課題】半導体素子形成後の基板の反りを抑制して歩留りよく電気光学装置を製造可能な電気光学装置の製造方法を提供すること。
【解決手段】本適用例の電気光学装置の製造方法としての液晶装置の製造方法は、半導体素子が形成される前の基板を熱処理する熱処理工程（ステップＳ１）と、熱処理後の基板の反りによる凸面が一定の方向に向くように基板を再配置する配置工程（ステップＳ２）と、上記凸面側に半導体素子を形成する素子形成工程（ステップＳ３）と、を備えた。 （もっと読む）

イオン注入方法において、基板がプロセスゾーン内に設置され、イオンが、イオン注入した領域を形成するために基板のある領域中へと注入される。多孔質キャッピング層が、イオン注入した領域上に堆積される。基板がアニールされ、アニーリングプロセス中にイオン注入した領域の上に重なる多孔質キャッピング層のうちの少なくとも８０％を蒸発させる。中間製品は、基板と、基板上の複数のイオン注入領域と、イオン注入領域を覆う多孔質キャッピング層とを備える。
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【課題】多層配線を形成する際における配線の加工に要する工程を簡便にすることを課題
とする。また、開口径の比較的大きいコンタクトホールに液滴吐出技術やナノインプリン
ト技術を用いた場合、開口の形状に沿った配線となり、開口の部分は他の箇所より凹む形
状となりやすかった。
【解決手段】高強度、且つ、繰り返し周波数の高いパルスのレーザ光を透光性を有する絶
縁膜に照射して貫通した開口を形成する。大きな接触面積を有する１つの開口を形成する
のではなく、微小な接触面積を有する開口を複数設け、部分的な凹みを低減して配線の太
さを均一にし、且つ、接触抵抗も確保する。 （もっと読む）

【課題】ＳＯＩ基板における容量結合を減少した集積回路を提供する。
【解決手段】底部半導体層と同じ導電型のドーパントを含む第１のドープされた半導体領域１８及び反対導電型のドーパントを含む第２のドープされた半導体領域２８がＳＯＩ基板の埋め込み絶縁層２０の直下に形成される。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、０．６Ｖ乃至０．８Ｖを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第１及び第２のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。 （もっと読む）