【課題】トランジスタの劣化を抑制する。
【解決手段】第１薄膜トランジスタ乃至第１１トランジスタで構成される複数のパルス出力回路を構成し、各トランジスタを制御する複数のクロック信号、前段のパルス出力回路より入力される前段信号、後段のパルス出力回路より入力される後段信号、及びリセット信号に基づいて動作させる。そして当該薄膜トランジスタのチャネル領域となる半導体層を微結晶半導体で構成する。そして、薄膜トランジスタの特性劣化の程度を小さくできる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路に関する。または、画素部と同じ基板に形成される駆動回路を有する表示装置に関する。または、当該表示装置を具備する電子機器に関する。
【背景技術】
【０００２】
表示装置は、液晶テレビなどの大型表示装置の普及に伴い、より付加価値の高い製品が求められており、開発が進められている。特に、チャネル領域が非晶質半導体によって構成される薄膜トランジスタ（ＴＦＴ）を用いて、画素部と同じ基板にゲートドライバなどの駆動回路を構成する技術は、コストの低減、信頼性の向上に大きく貢献するため、活発に開発が進められている。
【０００３】
チャネル領域が非晶質半導体によって構成される薄膜トランジスタは、閾値電圧の上昇、又は電界効果移動度の低下などの劣化を生じる。この薄膜トランジスタの劣化が進むと、駆動回路が動作しづらくなくなり、画像を表示できなくなるといった問題がある。そこで、特許文献１には、トランジスタの劣化を抑制することができるシフトレジスタについて開示がある。特許文献１では、トランジスタの特性劣化を抑制するために、二つのトランジスタを設け、当該トランジスタをフリップフロップの出力端子と、低電源電位ＶＳＳが供給される配線との間に接続する。そして、一方のトランジスタと、他方のトランジスタとが交互に導通状態になる。こうすることによって、トランジスタが導通状態になる時間を１フレーム期間の半分程度に短くすることができるので、ある程度、トランジスタの特性劣化を抑制することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−０５０５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、薄膜トランジスタの特性劣化の程度を小さくすることのできる駆動回路、及び表示装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、複数のパルス出力回路を有し、パルス出力回路は、第１薄膜トランジスタ乃至第１１薄膜トランジスタを有し、パルス出力回路は、第１信号線乃至第７信号線と、第１電源線及び第２電源線と、に電気的に接続されており、第１薄膜トランジスタは、第１端子が第１電源線に電気的に接続され、第２端子が第３薄膜トランジスタのゲート、第４薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、第９薄膜トランジスタの第２端子、及び第１０薄膜トランジスタの第１端子に電気的に接続され、ゲートが第２信号線に電気的に接続され、第２薄膜トランジスタは、第１端子が第３薄膜トランジスタの第１端子、及び第８薄膜トランジスタの第２端子に電気的に接続され、第２端子が第６薄膜トランジスタのゲート、及び第７薄膜トランジスタのゲートに電気的に接続され、ゲートが第１電源線に電気的に接続され、第３薄膜トランジスタは、第１端子が第２薄膜トランジスタの第１端子、及び第８薄膜トランジスタの第２端子に電気的に接続され、第２端子が第２電源線に電気的に接続され、ゲートが第１薄膜トランジスタの第２端子、第４薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、第９薄膜トランジスタの第２端子、及び第１０薄膜トランジスタの第１端子に電気的に接続され、第４薄膜トランジスタは、第１端子が第７信号線、及び第６薄膜トランジスタの第２端子に電気的に接続され、第２端子が第２電源線に電気的に接続され、ゲートが第１薄膜トランジスタの第２端子、第３薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、第９薄膜トランジスタの第２端子、及び第１０薄膜トランジスタの第１端子に電気的に接続され、第５薄膜トランジスタは、第１端子が第６信号線、第７薄膜トランジスタの第２端子、及び第１１薄膜トランジスタの第１端子に電気的に接続され、第２端子が第２電源線に電気的に接続され、ゲートが第１薄膜トランジスタの第２端子、第３薄膜トランジスタのゲート、第４薄膜トランジスタのゲート、第９薄膜トランジスタの第２端子、及び第１０薄膜トランジスタの第１端子に電気的に接続され、第６薄膜トランジスタは、第１端子が第１信号線に電気的に接続され、第２端子が第７信号線、及び第４薄膜トランジスタの第１端子に電気的に接続され、ゲートが第２薄膜トランジスタの第２端子、及び第７薄膜トランジスタのゲートに電気的に接続され、第７薄膜トランジスタは、第１端子が第１信号線に電気的に接続され、第２端子が第６信号線、第５薄膜トランジスタの第１端子、及び第１１薄膜トランジスタの第１端子に電気的に接続され、ゲートが第２薄膜トランジスタの第２端子、及び第６薄膜トランジスタのゲートに電気的に接続され、第８薄膜トランジスタは、第１端子が第１電源線に電気的に接続され、第２端子が第２薄膜トランジスタの第１端子、及び第３薄膜トランジスタの第１端子に電気的に接続され、ゲートが第４信号線に電気的に接続され、第９薄膜トランジスタは、第１端子が第１電源線に電気的に接続され、第２端子が第１薄膜トランジスタの第２端子、第３薄膜トランジスタのゲート、第４薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、及び第１０薄膜トランジスタの第１端子に電気的に接続され、ゲートが第５信号線に電気的に接続され、第１０薄膜トランジスタは、第１端子が第１薄膜トランジスタの第２端子、第３薄膜トランジスタのゲート、第４薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、及び第９薄膜トランジスタの第２端子に電気的に接続され、第２端子が第２電源線に電気的に接続され、ゲートが第４信号線に電気的に接続され、第１１薄膜トランジスタは、第１端子が第６信号線、第５薄膜トランジスタの第１端子、及び第７薄膜トランジスタの第２端子に電気的に接続され、ゲートが第３信号線に電気的に接続されている駆動回路である。
【０００７】
本発明の一態様は、複数のパルス出力回路を有し、パルス出力回路は、第１薄膜トランジスタ乃至第１１薄膜トランジスタを有し、パルス出力回路は、第１信号線乃至第７信号線と、第１電源線、第２電源線、及び第３電源線と、に電気的に接続されており、第１薄膜トランジスタは、第１端子が第１電源線に電気的に接続され、第２端子が第３薄膜トランジスタのゲート、第４薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、第９薄膜トランジスタの第２端子、及び第１０薄膜トランジスタの第１端子に電気的に接続され、ゲートが第２信号線に電気的に接続され、第２薄膜トランジスタは、第１端子が第３薄膜トランジスタの第１端子、及び第８薄膜トランジスタの第２端子に電気的に接続され、第２端子が第６薄膜トランジスタのゲート、及び第７薄膜トランジスタのゲートに電気的に接続され、ゲートが第３電源線に電気的に接続され、第３薄膜トランジスタは、第１端子が第２薄膜トランジスタの第１端子、及び第８薄膜トランジスタの第２端子に電気的に接続され、第２端子が第２電源線に電気的に接続され、ゲートが第１薄膜トランジスタの第２端子、第４薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、第９薄膜トランジスタの第２端子、及び第１０薄膜トランジスタの第１端子に電気的に接続され、第４薄膜トランジスタは、第１端子が第７信号線、及び第６薄膜トランジスタの第２端子に電気的に接続され、第２端子が第２電源線に電気的に接続され、ゲートが第１薄膜トランジスタの第２端子、第３薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、第９薄膜トランジスタの第２端子、及び第１０薄膜トランジスタの第１端子に電気的に接続され、第５薄膜トランジスタは、第１端子が第６信号線、第７薄膜トランジスタの第２端子、及び第１１薄膜トランジスタの第１端子に電気的に接続され、第２端子が第２電源線に電気的に接続され、ゲートが第１薄膜トランジスタの第２端子、第３薄膜トランジスタのゲート、第４薄膜トランジスタのゲート、第９薄膜トランジスタの第２端子、及び第１０薄膜トランジスタの第１端子に電気的に接続され、第６薄膜トランジスタは、第１端子が第１信号線に電気的に接続され、第２端子が第７信号線、及び第４薄膜トランジスタの第１端子に電気的に接続され、ゲートが第２薄膜トランジスタの第２端子、及び第７薄膜トランジスタのゲートに電気的に接続され、第７薄膜トランジスタは、第１端子が第１信号線に電気的に接続され、第２端子が第６信号線、第５薄膜トランジスタの第１端子、及び第１１薄膜トランジスタの第１端子に電気的に接続され、ゲートが第２薄膜トランジスタの第２端子、及び第６薄膜トランジスタのゲートに電気的に接続され、第８薄膜トランジスタは、第１端子が第１電源線に電気的に接続され、第２端子が第２薄膜トランジスタの第１端子、及び第３薄膜トランジスタの第１端子に電気的に接続され、ゲートが第４信号線に電気的に接続され、第９薄膜トランジスタは、第１端子が第１電源線に電気的に接続され、第２端子が第１薄膜トランジスタの第２端子、第３薄膜トランジスタのゲート、第４薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、及び第１０薄膜トランジスタの第１端子に電気的に接続され、ゲートが第５信号線に電気的に接続され、第１０薄膜トランジスタは、第１端子が第１薄膜トランジスタの第２端子、第３薄膜トランジスタのゲート、第４薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、及び第９薄膜トランジスタの第２端子に電気的に接続され、第２端子が第２電源線に電気的に接続され、ゲートが第４信号線に電気的に接続され、第１１薄膜トランジスタは、第１端子が第６信号線、第５薄膜トランジスタの第１端子、及び第７薄膜トランジスタの第２端子に電気的に接続され、ゲートが第３信号線に電気的に接続されている駆動回路である。
【０００８】
駆動回路において、第２信号線には、リセット信号が供給され、第４信号線には、前段信号が供給され、第５信号線には、後段信号が供給され、第６信号線及び第７信号線より第１の出力信号及び第２の出力信号を出力し、奇数段目のパルス出力回路の第１信号線には、クロック信号が供給され、奇数段目の第３信号線には、反転クロック信号が供給され、偶数段目のパルス出力回路の第１信号線には、反転クロック信号が供給され、偶数段目の第３信号線には、クロック信号が供給されるものでもよい。
【０００９】
駆動回路において、反転クロック信号は、クロック信号より１／２周期遅延した信号であってもよい。
【００１０】
駆動回路において、第２信号線には、リセット信号が供給され、第４信号線には、前段信号が供給され、第５信号線後段信号が供給され、第６信号線及び第７信号線より第１の出力信号及び第２の出力信号を出力し、（Ｊ−３）段目（Ｊは４以上の４の倍数）のパルス出力回路の第１信号線には、第１クロック信号が供給され、（Ｊ−３）段目の第３信号線には、第２クロック信号が供給され、（Ｊ−２）段目のパルス出力回路の第１信号線には、第２クロック信号が供給され、（Ｊ−２）段目の第３信号線には、第３クロック信号が供給され、（Ｊ−１）段目のパルス出力回路の第１信号線には、第３クロック信号が供給され、（Ｊ−１）段目の第３信号線には、第４クロック信号が供給され、Ｊ段目のパルス出力回路の第１信号線には、第４クロック信号が供給され、Ｊ段目の第３信号線には、第１クロック信号が供給されるものでもよい。
【００１１】
駆動回路において、４クロック信号は、第３クロック信号より１／４周期遅延した信号であり、３クロック信号は、第２クロック信号より１／４周期遅延した信号であり、２クロック信号は、第１クロック信号より１／４周期遅延した信号であり、１クロック信号は、第４クロック信号より１／４周期遅延した信号であってもよい。
【００１２】
駆動回路において、一方の電極が第１薄膜トランジスタの第２端子、第３薄膜トランジスタのゲート、第４薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、第９薄膜トランジスタの第２端子、及び第１０薄膜トランジスタの第１端子に電気的に接続され、他方の電極が第２電源線に電気的に接続された容量素子を具備するものであってもよい。
【００１３】
駆動回路において、第１端子が、第１薄膜トランジスタの第２端子、第３薄膜トランジスタのゲート、第４薄膜トランジスタのゲート、第５薄膜トランジスタのゲート、第９薄膜トランジスタの第２端子、及び第１０薄膜トランジスタの第１端子に接続され、第２端子が、第２電源線に接続され、ゲートが第７信号線、に電気的に接続された第１２薄膜トランジスタを有するものであってもよい。
【００１４】
駆動回路において、第１薄膜トランジスタ乃至第１１薄膜トランジスタが、微結晶シリコンをチャネル領域に具備するものでもよい。
【発明の効果】
【００１５】
本発明の一態様により、薄膜トランジスタの特性劣化の程度を小さくできる駆動回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】駆動回路の回路図である。
【図２】駆動回路の回路図と、その動作を説明するためのタイミングチャートである。
【図３】駆動回路の動作を説明するための模式図である。
【図４】駆動回路の動作を説明するための模式図である。
【図５】駆動回路の動作を説明するための模式図である。
【図６】駆動回路の回路図である。
【図７】駆動回路の回路図である。
【図８】駆動回路の回路図と、その動作を説明するためのタイミングチャート。
【図９】駆動回路の動作を説明するための模式図である。
【図１０】駆動回路の動作を説明するための模式図である。
【図１１】駆動回路の動作を説明するための模式図である。
【図１２】表示装置のブロック図である。
【図１３】表示装置のブロック図である。
【図１４】駆動回路の回路図と、その動作を説明するためのタイミングチャートである。
【図１５】画素の回路図と、その動作を説明するためのタイミングチャートである。
【図１６】画素の回路図である。
【図１７】駆動回路を説明する断面図である。
【図１８】駆動回路を説明する断面図である。
【図１９】駆動回路を説明する断面図である。
【図２０】駆動回路の作製方法を説明する断面図である。
【図２１】駆動回路の作製方法を説明する断面図である。
【図２２】駆動回路の作製方法に適用可能な多階調マスクを説明する図である。
【図２３】駆動回路の作製方法を説明する断面図である。
【図２４】駆動回路の作製方法を説明する断面図である。
【図２５】駆動回路の作製方法を説明する断面図である。
【図２６】表示装置を説明する上面図及び断面図である。
【図２７】表示装置を有する電子機器を説明する図である。
【図２８】駆動回路の回路図である。
【図２９】駆動回路の回路図である。
【図３０】駆動回路の回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【００１８】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形のなまり、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００１９】
なお、本明細書にて用いる「第１」、「第２」、「第３」等などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２０】
（実施の形態１）
本実施の形態では、駆動回路の一形態及び当該薄膜トランジスタの構成について説明する。
【００２１】
まず、駆動回路の構成について説明する。本実施の形態の駆動回路は、一例として、ゲートドライバ、ソースドライバ、又は表示装置などに用いるシフトレジスタとして機能することできる。
【００２２】
シフトレジスタとして機能する駆動回路について、図１乃至図６、図２８、図２９を参照して説明する。シフトレジスタ１００は、第１のパルス出力回路１０１＿１乃至第Ｎのパルス出力回路１０１＿Ｎ（Ｎ≧３）を有している（図１（Ａ）参照）。図１（Ａ）に示すシフトレジスタ１００の第１のパルス出力回路１０１＿１乃至第Ｎのパルス出力回路１０１＿Ｎの各段には、第１の配線１０２よりクロック信号ＣＫ、第２の配線１０３より反転クロック信号ＣＫＢ、第３の配線１０４よりリセット信号ＲＥＳが入力される。また各段のパルス出力回路には、スタートパルスＳＰまたは一段前段のパルス出力回路からの信号（前段信号Ｌｉｎという）が入力される。また各段のパルス出力回路には、一段後段のパルス出力回路からの信号（後段信号Ｒｉｎという）が入力される。また各段のパルス出力回路からは、ゲート線またはデータ線等に出力するための第１の出力信号Ｇｏｕｔ、前段及び／または後段のパルス出力回路に入力するための第２の出力信号ＳＲｏｕｔ、が出力される。なお、パルス出力回路は、表示部の表示に寄与しない信号を出力するダミーの段を設けてもよく、例えばゲートドライバのシフトレジスタに用いられ、ｎ本のゲート線に順次パルスを出力する構成では、ｎ≦Ｎの段数とする構成とすればよい。
【００２３】
なお、クロック信号ＣＫ及び反転クロック信号ＣＫＢは、奇数段のパルス出力回路と偶数段のパルス出力回路では、入力される端子が入れ替わる。具体的には、図１（Ｂ）に示すように奇数段のパルス出力回路１０１＿１において、第１端子にクロック信号ＣＫが入力され、第２端子にリセット信号ＲＥＳが入力され、第３端子に反転クロック信号ＣＫＢが入力され、第４端子に前段信号Ｌｉｎが入力され、第５端子に後段信号Ｒｉｎが入力され、第６端子より第１の出力信号Ｇｏｕｔが出力され、第７端子より第２の出力信号ＳＲｏｕｔが出力されていると、図１（Ｃ）に示すように偶数段のパルス出力回路１０１＿２において、第１端子に反転クロック信号ＣＫＢが入力され、第２端子にリセット信号ＲＥＳが入力され、第３端子にクロック信号ＣＫが入力され、第４端子に前段信号Ｌｉｎが入力され、第５端子に後段信号Ｒｉｎが入力され、第６端子より第１の出力信号Ｇｏｕｔが出力され、第７端子より第２の出力信号ｏｕｔが出力されていることとなる。なおクロック信号ＣＫ及び反転クロック信号ＣＫＢは、一定の間隔でＨ信号（高電源電位レベル）とＬ信号（低電源電位レベル）を繰り返す信号であり、ここでは、クロック信号ＣＫと反転クロック信号は、１／２周期分遅延した関係にあるものとする。
【００２４】
なお、電圧とは、ある電位と、基準の電位（例えばグランド電位）との電位差のことを示す場合が多い。よって本明細書では、電圧と電位は、言い換えて説明することができる。
【００２５】
次に、パルス出力回路の具体的な回路構成の一例について、図１（Ｄ）で説明する。なお図１（Ｄ）では、一例として、奇数段のパルス出力回路について構成について説明する。なお、奇数段と偶数段のパルス出力回路の違いについては、上述のように、クロック信号ＣＫと反転クロック信号ＣＫＢとが入力される端子が入れ替わる点にある。
【００２６】
パルス出力回路は、第１薄膜トランジスタ１１１乃至第１１薄膜トランジスタ１２１を有している。また図１（Ｄ）では、上述した第１端子乃至第７端子に入力される信号に加え、第１電源線１３１より高電源電位ＶＤＤ、第２電源線１３２より低電源電位ＶＳＳが供給される点について示している。なお、図１（Ｄ）において、第１端子にクロック信号ＣＫを入力する配線を第１信号線１５１、第２端子にリセット信号ＲＥＳを入力する配線を第２信号線１５２、第３端子に反転クロック信号ＣＫＢを入力する配線を第３信号線１５３、第４端子に前段信号Ｌｉｎを入力する配線を第４信号線１５４、第５端子に後段信号Ｒｉｎを入力する配線を第５信号線１５５、第６端子より第１の出力信号Ｇｏｕｔが出力する配線を第６信号線１５６、第７端子より第２の出力信号ＳＲｏｕｔを出力する配線を第７信号線１５７という。
【００２７】
第１薄膜トランジスタ１１１は、第１端子が第１電源線１３１に接続され、第２端子が第３薄膜トランジスタ１１３のゲート、第４薄膜トランジスタ１１４のゲート、第５薄膜トランジスタ１１５のゲート、第９薄膜トランジスタ１１９の第２端子、及び第１０薄膜トランジスタ１２０の第１端子に接続され、ゲートが第２信号線１５２に接続されている。第２薄膜トランジスタ１１２は、第１端子が第３薄膜トランジスタ１１３の第１端子、及び第８薄膜トランジスタ１１８の第２端子に接続され、第２端子が第６薄膜トランジスタ１１６のゲート、及び第７薄膜トランジスタ１１７のゲートに接続され、ゲートが第１電源線１３１に接続されている。第３薄膜トランジスタ１１３は、第１端子が第２薄膜トランジスタ１１２の第１端子、及び第８薄膜トランジスタ１１８の第２端子に接続され、第２端子が第２電源線１３２に接続され、ゲートが第１薄膜トランジスタ１１１の第２端子、第４薄膜トランジスタ１１４のゲート、第５薄膜トランジスタ１１５のゲート、第９薄膜トランジスタ１１９の第２端子、及び第１０薄膜トランジスタ１２０の第１端子に接続されている。第４薄膜トランジスタ１１４は、第１端子が第７信号線１５７、及び第６薄膜トランジスタ１１６の第２端子に接続され、第２端子が第２電源線１３２に接続され、ゲートが第１薄膜トランジスタ１１１の第２端子、第３薄膜トランジスタ１１３のゲート、第５薄膜トランジスタ１１５のゲート、第９薄膜トランジスタ１１９の第２端子、及び第１０薄膜トランジスタ１２０の第１端子に接続されている。第５薄膜トランジスタ１１５は、第１端子が第６信号線１５６、第７薄膜トランジスタ１１７の第２端子、及び第１１薄膜トランジスタ１２１の第１端子に接続され、第２端子が第２電源線１３２に接続され、ゲートが第１薄膜トランジスタ１１１の第２端子、第３薄膜トランジスタ１１３のゲート、第４薄膜トランジスタ１１４のゲート、第９薄膜トランジスタ１１９の第２端子、及び第１０薄膜トランジスタ１２０の第１端子に接続されている。第６薄膜トランジスタ１１６は、第１端子が第１信号線１５１に接続され、第２端子が第７信号線１５７、及び第４薄膜トランジスタ１１４の第１端子に接続され、ゲートが第２薄膜トランジスタ１１２の第２端子、及び第７薄膜トランジスタ１１７のゲートに接続されている。第７薄膜トランジスタ１１７は、第１端子が第１信号線１５１に接続され、第２端子が第６信号線１５６、第５薄膜トランジスタ１１５の第１端子、及び第１１薄膜トランジスタ１２１の第１端子に接続され、ゲートが第２薄膜トランジスタ１１２の第２端子、及び第６薄膜トランジスタ１１６のゲートに接続されている。第８薄膜トランジスタ１１８は、第１端子が第１電源線１３１に接続され、第２端子が第２薄膜トランジスタ１１２の第１端子、及び第３薄膜トランジスタ１１３の第１端子に接続され、ゲートが第４信号線１５４に接続されている。第９薄膜トランジスタ１１９は、第１端子が第１電源線１３１に接続され、第２端子が第１薄膜トランジスタ１１１の第２端子、第３薄膜トランジスタ１１３のゲート、第４薄膜トランジスタ１１４のゲート、第５薄膜トランジスタ１１５のゲート、及び第１０薄膜トランジスタ１２０の第１端子に接続され、ゲートが第５信号線１５５に接続されている。第１０薄膜トランジスタ１２０は、第１端子が第１薄膜トランジスタ１１１の第２端子、第３薄膜トランジスタ１１３のゲート、第４薄膜トランジスタ１１４のゲート、第５薄膜トランジスタ１１５のゲート、及び第９薄膜トランジスタ１１９の第２端子に接続され、第２端子が第２電源線１３２に接続され、ゲートが第４信号線１５４に接続されている。第１１薄膜トランジスタ１２１は、第１端子が第６信号線１５６、第５薄膜トランジスタ１１５の第１端子、及び第７薄膜トランジスタ１１７の第２端子に接続され、ゲートが第３信号線１５３に接続され、第２端子が第２電源線１３２に接続されている。
【００２８】
なお、第６薄膜トランジスタ１１６及び第７薄膜トランジスタ１１７のそれぞれのゲートと第２端子との間には、第６薄膜トランジスタ１１６及び第７薄膜トランジスタ１１７のゲートを浮遊状態とすることによりブートストラップ動作を行うための容量素子を別途設けても良い。第６薄膜トランジスタ１１６及び第７薄膜トランジスタのゲート容量でブートストラップ動作を行うことができれば、容量素子を削減することもできる。
【００２９】
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソースとドレインとは、薄膜トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースまたはドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第１電極、第２電極と表記する場合がある。あるいは、第１領域、第２領域と表記する場合がある。
【００３０】
なお、薄膜トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されない。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。
【００３１】
別の例として、チャネル領域の上下にゲート電極が配置されている構造を適用することができる。なお、チャネル領域の上下にゲート電極が配置される構成にすることにより、複数の薄膜トランジスタが並列に接続されたような構成となる。
【００３２】
チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、またはチャネル領域が直列に接続する構成も適用できる。さらに、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造も適用できる。
【００３３】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
【００３４】
例えば、ＡとＢとが電気的に接続されている場合として、ＡとＢとの電気的な接続を可能とする素子（例えば、スイッチ、薄膜トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が、ＡとＢとの間に１個以上接続されていてもよい。あるいは、ＡとＢとが機能的に接続されている場合として、ＡとＢとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＡとＢとの間に１個以上接続されていてもよい。例えば、ＡとＢとの間に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＡとＢとは機能的に接続されているものとする。
【００３５】
なお、ＡとＢとが電気的に接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続されている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別の回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【００３６】
なお本実施の形態における薄膜トランジスタは、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンをチャネル層に用いた薄膜トランジスタ（ＴＦＴ）で構成される。そのため、薄膜トランジスタの特性劣化の程度を小さくすることのできる駆動回路とすることができる。
【００３７】
なお第１乃至第３薄膜トランジスタ、第８乃至第１１薄膜トランジスタは、薄膜トランジスタに限らず、入力される信号に応じて導通状態（オン状態）又は非導通状態（オフ状態）が切り替わるスイッチであってもよい。
【００３８】
なお、スイッチは、様々な形態のものを用いることができる。例としては、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されない。例えば、スイッチとして、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）などを用いることが出来る。または、これらを組み合わせた論理回路をスイッチとして用いることが出来る。
【００３９】
次に、図１（Ａ）乃至（Ｄ）に示したシフトレジスタの動作について図２乃至図６を参照して説明する。なお、説明の上で、図２（Ａ）に示すように、第２薄膜トランジスタ１１２の第２端子、第６薄膜トランジスタ１１６のゲート、及び第７薄膜トランジスタ１１７のゲートの接続箇所をノードＡ（ｎｏｄｅＡ）とする。また、シフトレジスタの動作について具体的に説明するため、図２（Ｂ）のタイミングチャートにおいて示す、第１の期間Ｔ１、第２の期間Ｔ２、第３の期間Ｔ３、第４の期間Ｔ４、第５の期間Ｔ５に分けて説明する。なお、以下の説明において、第１薄膜トランジスタ１１１乃至第１１薄膜トランジスタ１２１は、Ｎチャネル型の薄膜トランジスタとし、ゲートとソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。なお、図２（Ｂ）においては、ゲートドライバが具備するシフトレジスタであるとし、期間２０１は垂直帰線期間であり、期間２０２はゲート選択期間であるとする。また図２（Ｂ）に示すタイミングチャートでは、クロック信号ＣＫ、反転クロック信号ＣＫＢ、リセット信号ＲＥＳ、前段信号Ｌｉｎ、後段信号Ｒｉｎ、及び各段における第２の出力信号ＳＲｏｕｔ（例として１段目のＳＲｏｕｔ１）の波形について、具体的な例を示している。また、各信号の高電源電位レベル及び低電源電位レベルは、ノードＡを除き、それぞれＶＤＤ及びＶＳＳであるものとして説明する。なお、第１の出力信号Ｇｏｕｔ１については、第２の出力信号ＳＲｏｕｔ１の波形と同じ波形を示すため、ここでは省略する。
【００４０】
第１の期間Ｔ１において、リセット信号ＲＥＳがＨ信号となり、第２の信号線１５２にゲートが接続された第１薄膜トランジスタ１１１は導通する。このとき、クロック信号ＣＫはＨ信号、反転クロック信号ＣＫＢ、前段信号Ｌｉｎ、及び後段信号ＲｉｎはＬ信号である。図３（Ａ）に示すように、第１薄膜トランジスタ１１１が導通し、第２薄膜トランジスタ１１２、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタ１１５が導通する。そのため、図３（Ａ）中の点線矢印のように電流が流れ、第１の期間Ｔ１での各配線の電位を図２（Ｂ）のように確定する。すなわち第１の期間Ｔ１は、パルス出力回路中の各配線の電位をリセット（ＶＳＳに）する期間となる。また第１の期間Ｔ１は、第２の出力信号ＳＲｏｕｔ１はＬ信号を出力することとなる。
【００４１】
リセット信号ＲＥＳにより第１薄膜トランジスタ１１１のゲートに入力する動作を、期間２０１である垂直帰線期間毎に行うことにより、各薄膜トランジスタの各ノードをＶＤＤまたはＶＳＳの電位にすることができる。そのため本実施の形態で述べる、浮遊状態のノードを利用して駆動を行ういわゆるダイナミック回路では、各ノードの初期化（リセット）を行うことができるため、スタティック回路と同等の動作信頼性、ノイズ耐性に向上することができる。
【００４２】
次に第２の期間Ｔ２において、前段信号ＬｉｎがＨ信号となり、第４信号線１５４にゲートが接続された第８薄膜トランジスタ１１８及び第１０薄膜トランジスタ１２０は導通する。このとき、反転クロック信号ＣＫＢはＨ信号、クロック信号ＣＫ、リセット信号ＲＥＳ、及び後段信号ＲｉｎはＬ信号である。このとき図３（Ｂ）に示すように、第８薄膜トランジスタ１１８が導通する。第２薄膜トランジスタ１１２は、第１の期間Ｔ１に続いて導通する。そして、図３（Ｂ）中の点線矢印のように電流が流れる。このとき、ノードＡの電位は、第８薄膜トランジスタ１１８の第２端子がソースとなって、第１電源線１３１の電位から第８薄膜トランジスタ１１８のしきい値電圧Ｖｔｈを引いた値（ＶＤＤ−Ｖｔｈ）となる。第８薄膜トランジスタ１１８の第２端子が（ＶＤＤ−Ｖｔｈ）となると、第８薄膜トランジスタ１１８が非導通となり、ノードＡが（ＶＤＤ−Ｖｔｈ）を維持したまま浮遊状態となる。なお図３（Ｂ）に示すように、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７が導通するもの、第１信号線１５１はＶＳＳであるため、第２の期間Ｔ２での各配線の電位を図２（Ｂ）のように確定する。すなわち第２の期間Ｔ２は、パルス出力回路中のノードＡの電位を浮遊状態にする期間となる。また第２の期間Ｔ２は、第２の出力信号ＳＲｏｕｔ１はＬ信号を出力することとなる。
【００４３】
次に、第３の期間Ｔ３において、クロック信号ＣＫがＨ信号となる。このとき、反転クロック信号ＣＫＢ、リセット信号ＲＥＳ、前段信号Ｌｉｎ、及び後段信号ＲｉｎはＬ信号である。このとき図４（Ａ）に示すように、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７が導通、すなわちソースとドレインの間に電流が流れる状態（図４（Ａ）中の点線矢印）であり、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７の第２端子（ソース側）の電位が上昇を始める。第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７のゲートとソース間には寄生容量による容量結合が存在し、ソースとなる第２端子の電位上昇に伴い、浮遊状態となっているノードＡの電位が上昇する（ブートストラップ動作）。最終的には、ノードＡの電位は、（ＶＤＤ＋Ｖｔｈ）より高くなり、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７の第２端子の電位はＶＤＤになる。そして、第３の期間Ｔ３は、第２の出力信号ＳＲｏｕｔ１としてＨ信号を出力することとなる。すなわち、第３の期間Ｔ３は、浮遊状態のノードＡの電位をブートストラップ動作により上昇させ、Ｈ信号を第１の出力信号Ｇｏｕｔ１及び第２の出力信号ＳＲｏｕｔ１として出力することとなる。そして、第２の出力信号ＳＲｏｕｔ１は、２段目のパルス出力回路の前段信号Ｌｉｎとして入力される。
【００４４】
なお、図１（Ｄ）に示すように、ゲートに高電源電位ＶＤＤが印加される第２薄膜トランジスタ１１２を設けておくことにより、以下のような利点がある。
【００４５】
ゲートに高電源電位ＶＤＤが印加される第２薄膜トランジスタ１１２がない場合、ブートストラップ動作によりノードＡの電位が上昇すると、第８薄膜トランジスタ１１８の第２端子であるソースの電位が上昇していき、高電源電位ＶＤＤより大きくなる。そして、第８薄膜トランジスタ１１８のソースが第１端子側に切り替わる。そのため、第８薄膜トランジスタ１１８においては、第３の期間Ｔ３にゲートとソースの間、ゲートとドレインの間ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、薄膜トランジスタの劣化の要因となりうる。
【００４６】
ゲートに高電源電位ＶＤＤが印加される第２薄膜トランジスタ１１２を設けておくことにより、ブートストラップ動作により、ノードＡの電位は上昇するものの、第８薄膜トランジスタ１１８の第２端子の電位の上昇を生じないようにすることができる。つまり、第２薄膜トランジスタ１１２を設けることにより、第８薄膜トランジスタ１１８のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることができる。よって、本実施の形態の回路構成とすることにより、第８薄膜トランジスタ１１８のゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる第８薄膜トランジスタ１１８の劣化をさらに抑制することができる。
【００４７】
なお、第２薄膜トランジスタ１１２を設ける箇所については、第８薄膜トランジスタ１１８の第２端子と第６薄膜トランジスタ１１６のゲートまたは第７薄膜トランジスタ１１７のゲートとの間に第１端子と第２端子を介して接続されるように設ける構成であればよい。
【００４８】
なお、第２薄膜トランジスタ１１２は、ゲートに高電源電位ＶＤＤが印加される構成となるため、ゲートとソースとの間に高い電圧の印加がならないものの、ほとんどの期間で導通状態となる。そのため、非晶質半導体等で薄膜トランジスタのチャネル領域を形成した場合、薄膜トランジスタの劣化の度合いが顕著になるものの、本実施の形態で説明する、微結晶半導体の代表例である微結晶シリコンを各トランジスタのチャネル領域に設ける構成とすることで、劣化の進行を低減する効果がより得られることとなる。なお、第２薄膜トランジスタ１１２は、ゲート電極が２個以上のマルチゲート構造を適用することで、薄膜トランジスタの冗長化が図れるため、劣化の進行をさらに低減する効果がより得られることとなる。
【００４９】
なお図１（Ｄ）では、第２薄膜トランジスタ１１２のゲートに印加される電位を高電源電位ＶＤＤとしているが、第２薄膜トランジスタ１１２が導通する電位が印加されていればよい。図２８（Ａ）に、第２薄膜トランジスタ１１２のゲートを、高電源電位ＶＤＤが入力される第１電源線１３１とは別に設けた、導通保持電位ＶＣＣを印加する第３電源線２８０１に接続した例を示す。なお、導通保持電位ＶＣＣの電位は、ＶＳＳ＜ＶＣＣ≦ＶＤＤの大小関係であればよく、導通保持電位ＶＣＣを高電源電位ＶＤＤより小さくすることで、第２薄膜トランジスタの劣化の度合いを低減することが出来る。
【００５０】
また図１（Ｄ）で示した構成に加えて、別途第１２薄膜トランジスタ２８０２を設ける構成としてもよい（図２８（Ｂ）参照）。第１２薄膜トランジスタ２８０２の第１端子は、第１薄膜トランジスタ１１１の第２端子、第３薄膜トランジスタ１１３のゲート、第４薄膜トランジスタ１１４のゲート、第５薄膜トランジスタ１１５のゲート、第９薄膜トランジスタ１１９の第２端子、及び第１０薄膜トランジスタ１２０の第１端子に接続され、第２端子は第２電源線１３２に接続され、ゲートが第７信号線１５７に接続される。なお第１２薄膜トランジスタ２８０２のゲートは、第６信号線１５６に接続される構成でもよい。第１２薄膜トランジスタ２８０２は、第７信号線１５７（または第６信号線１５６）がＨ信号を供給することにより、導通状態となる。すなわち、第７信号線１５７（または第６信号線１５６）がＨ信号を供給する第３の期間Ｔ３では、第１薄膜トランジスタ１１１の第２端子、第３薄膜トランジスタ１１３のゲート、第４薄膜トランジスタ１１４のゲート、第５薄膜トランジスタ１１５のゲート、第９薄膜トランジスタ１１９の第２端子、及び第１０薄膜トランジスタ１２０の第１端子が接続されたノードと、ＶＳＳが供給された第２電源線１３２と、を導通状態とすることにより、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタ１１５をより確実に非導通状態とすることができるため、駆動回路の誤動作を低減することが出来る。
【００５１】
次に、第４の期間Ｔ４において、２段目のパルス出力回路より得られる後段信号Ｒｉｎ（図２（Ｂ）中のＳＲｏｕｔ＿２）がＨ信号となり、第５信号線１５５にゲートが接続された第９薄膜トランジスタ１１９は導通する。このとき、反転クロック信号ＣＫＢはＨ信号、クロック信号ＣＫ、リセット信号ＲＥＳ、及び前段信号ＬｉｎはＬ信号である。第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、第５薄膜トランジスタ１１５、及び第１１薄膜トランジスタ１２１が導通する。そして、第２薄膜トランジスタ１１２は、第３の期間Ｔ３に続いて導通し、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７のゲートの電位をＶＳＳとすることで、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７を非導通にする。そして、図４（Ｂ）中の点線矢印のように電流が流れ、第４の期間Ｔ４での各配線の電位を図２（Ｂ）のように確定する。すなわち、第４の期間Ｔ４は、Ｌ信号を第１の出力信号Ｇｏｕｔ１及び第２の出力信号ＳＲｏｕｔ１として出力することとなる。
【００５２】
次に、第５の期間Ｔ５は、クロック信号ＣＫと反転クロック信号ＣＫＢとが交互に反転して入力される期間Ｔ５−１、期間Ｔ５−２において説明する。まず期間Ｔ５−１について説明する。期間Ｔ５−１では、クロック信号ＣＫがＨ信号となり、反転クロック信号ＣＫＢ、リセット信号ＲＥＳ、前段信号Ｌｉｎ、及び後段信号ＲｉｎはＬ信号である。第１薄膜トランジスタ１１１、第８薄膜トランジスタ１１８、第９薄膜トランジスタ１１９、及び第１０薄膜トランジスタ１２０が非導通となることで、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタのゲートの電位は、第４の期間の状態を維持したまま浮遊状態となる。すなわち、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタ１１５は、導通状態を保持することとなる。そして、第２薄膜トランジスタ１１２は、第４の期間Ｔ４に続いて導通し、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７のゲートの電位をＶＳＳとすることで、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７を非導通にする。また、第１１薄膜トランジスタ１２１は、非導通状態である。そして、図５（Ａ）中の点線矢印のように電流が流れ、期間Ｔ５−１での各配線の電位を図５（Ａ）のように確定する。また、期間Ｔ５−２では、反転クロック信号ＣＫＢがＨ信号となり、クロック信号ＣＫ、リセット信号ＲＥＳ、前段信号Ｌｉｎ、及び後段信号ＲｉｎはＬ信号である。期間Ｔ５−１と同様に、第１薄膜トランジスタ１１１、第８薄膜トランジスタ１１８、第９薄膜トランジスタ１１９，及び第１０薄膜トランジスタ１２０が非導通となることで、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタのゲートの電位は、第４の期間の状態を維持したまま浮遊状態となる。すなわち、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタ１１５は、導通状態を保持することとなる。そして、第２薄膜トランジスタ１１２は、第４の期間Ｔ４に続いて導通し、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７のゲートの電位をＶＳＳとすることで、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７を非導通にする。また、第１１薄膜トランジスタ１２１は、導通状態である。そして、図５（Ｂ）中の点線矢印のように電流が流れ、期間Ｔ５−２での各配線の電位を図２（Ｂ）のように確定する。すなわち、第５の期間Ｔ５は、Ｌ信号を第１の出力信号Ｇｏｕｔ１及び第２の出力信号ＳＲｏｕｔ１として出力することとなる。
【００５３】
なお図１（Ｄ）で示した構成に加えて、別途容量素子２９０１を設ける構成としてもよい（図２９参照）。容量素子２９０１の一方の電極は、第１薄膜トランジスタ１１１の第２端子、第３薄膜トランジスタ１１３のゲート、第４薄膜トランジスタ１１４のゲート、第５薄膜トランジスタ１１５のゲート、第９薄膜トランジスタ１１９の第２端子、及び第１０薄膜トランジスタ１２０の第１端子に接続され、他方の電極が、第２電源線１３２に接続される。容量素子２９０１は、第１薄膜トランジスタ１１１の第２端子、第３薄膜トランジスタ１１３のゲート、第４薄膜トランジスタ１１４のゲート、第５薄膜トランジスタ１１５のゲート、第９薄膜トランジスタ１１９の第２端子、及び第１０薄膜トランジスタ１２０の第１端子が接続されたノードの電位を保持するものとなる。すなわち、第７信号線１５７（または第６信号線）の出力をＬ信号で保持する第５の期間Ｔ５において、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタ１１５をより確実に導通状態とするための電位に保持することができるため、駆動回路の誤動作を低減することが出来る。
【００５４】
本実施の形態で示すシフトレジスタは、第１の出力信号Ｇｏｕｔと第２の出力信号ＳＲｏｕｔを出力する第６信号線１５６及び第７信号線１５７を分けて設ける構成としている。これにより、第６信号線１５６及び第７信号線１５７の後段に接続される素子の負荷に応じて、第６薄膜トランジスタ第７薄膜トランジスタの薄膜トランジスタサイズを異ならせることができ、各信号の電位の立ち上がりの遅延を低減することができる。ここでいう薄膜トランジスタサイズとは、薄膜トランジスタのＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）比のことをいう。なお、図６（Ａ）に示すように、第６信号線１５６及び第７信号線１５７を統合し、同じ信号線１６６より第１の出力信号Ｇｏｕｔと第２の出力信号ＳＲｏｕｔを出力する構成としても良い。また、第１１薄膜トランジスタも併せて、省略しても同じ出力信号を得ることができる。第６信号線１５６及び第７信号線１５７を統合し、第１１薄膜トランジスタを省略することで、薄膜トランジスタ数の削減、反転クロック信号を入力する配線の削減等を図ることができるため、シフトレジスタの小型化を図ることができる。
【００５５】
なお、本実施の形態に示すパルス出力回路の回路構成では、第１１薄膜トランジスタ１２１を設ける構成について示している。第１１薄膜トランジスタ１２１を設けることにより、第６信号線１５６の第１の出力信号Ｇｏｕｔの電位の立ち下がり時間を短くすることができる。一方、本実施の形態に示すパルス出力回路の回路構成は、図２乃至図５と同じ動作を行う構成であればよく、例えば、図に示すように、第１電源線１３１及び／または第２電源線１３２を複数配し、複数の高電源電位、及び／又は複数の低電源電位を供給する構成とすることができる。例えば、図６（Ｂ）に示すように、第１電源線として機能する配線を複数の電源線１７１、電源線１７２に分け、第１の高電源電位ＶＤＤ１、第２の高電源電位ＶＤＤ２を供給する構成としても良い。そして、第１１薄膜トランジスタ１２１で十分に第６信号線１５６の第１の出力信号Ｇｏｕｔの電位の立ち下がり時間を短くできれば、第５薄膜トランジスタ１１５で第６信号線１５６の第１の出力信号Ｇｏｕｔの電位の立ち下がり時間を短くする必要はなくなるので、図６（Ｂ）における電源線１７１の第１の高電源電位ＶＤＤ１を電源線１７２の第２の高電源電位ＶＤＤ２より低く設定することもできる。その結果、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタ１１５のしきい値シフトを軽減することができる。
【００５６】
次に、パルス出力回路を構成する薄膜トランジスタの構造について説明する。薄膜トランジスタはｐ型よりもｎ型の方が、キャリアの電界効果移動度が高い。このため、本実施の形態では、ｎ型の薄膜トランジスタの構造について説明する。
【００５７】
（構造１）
図１７に、薄膜トランジスタの一形態の断面図を示す。図１７に示す薄膜トランジスタは、基板１１０１上に、ゲート電極１１０３と、微結晶半導体層１１１５ａと、混合層１１１５ｂと、非晶質半導体を含む層１１２９ｃと、ゲート電極１１０３及び微結晶半導体層１１１５ａの間に設けられるゲート絶縁層１１０５と、非晶質半導体を含む層１１２９ｃに接するソース領域及びドレイン領域として機能する不純物半導体層１１２７と、不純物半導体層１１２７に接する配線１１２５とを有する。
【００５８】
基板１１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、基板１１０１として、第３世代（例えば、５５０ｍｍ×６５０ｍｍ）、第３．５世代（例えば、６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（例えば、６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（例えば、１１００ｍｍ×１３００ｍｍ）、第６世代（例えば、１５００ｍｍ×１８５０ｍｍ）、第７世代（例えば、１８７０ｍｍ×２２００ｍｍ）、第８世代（例えば、２２００ｍｍ×２４００ｍｍ）、第９世代（例えば、２４００ｍｍ×２８００ｍｍ）、第１０世代（例えば、２８５０ｍｍ×３０５０ｍｍ）等のガラス基板を用いることができる。
【００５９】
ゲート電極１１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣｕ合金を用いてもよい。
【００６０】
ゲート電極１１０３の２層の積層構造としては、アルミニウム層上にモリブデン層が積層した二層構造、銅層上にモリブデン層を積層した二層構造、銅層上に窒化チタン層若しくは窒化タンタルを積層した二層構造、または窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。ゲート電極１１０３の３層の積層構造としては、タングステン層または窒化タングステンと、アルミニウム及びシリコンの合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを積層した構造とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防止することができる。
【００６１】
なお、ゲート電極１１０３及び基板１１０１との密着性向上として、上記の金属材料の窒化物層を、基板１１０１と、ゲート電極１１０３との間に設けてもよい。
【００６２】
ゲート絶縁層１１０５は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層を単層、または積層して形成することができる。
【００６３】
なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００６４】
微結晶半導体層１１１５ａを構成する微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。
【００６５】
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ^−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ^−１とアモルファスシリコンを示す４８０ｃｍ^−１の間に微結晶シリコンのラマンスペクトルのピークを示す。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００６６】
また、微結晶半導体層１１１５ａに含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすることで、微結晶半導体層１１１５ａの結晶性を高めることができるため好ましい。
【００６７】
非晶質半導体を含む層１１２９ｃは、非晶質構造を有する。さらには、非晶質構造に加え、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒を含む場合もある。ここでは、従来の非晶質半導体層と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体層を、非晶質半導体を含む層１１２９ｃという。即ち、従来の非晶質半導体層と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層を、非晶質半導体を含む層１１２９ｃという。非晶質半導体を含む層１１２９ｃは、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくくなる。
【００６８】
なお、非晶質半導体を含む層１１２９ｃの非晶質半導体とは、代表的にはアモルファスシリコンである。
【００６９】
また、非晶質半導体を含む層１１２９ｃは、窒素、またはＮＨ基を有してもよい。
【００７０】
図１８に、図１７のゲート絶縁層１１０５と、ソース領域及びドレイン領域として機能する不純物半導体層１１２７の間の拡大図を示し、特に混合層１１１５ｂについて詳細に示す。
【００７１】
図１８（Ａ）に示すように、混合層１１１５ｂは、微結晶半導体層１１１５ａ及び非晶質半導体を含む層１１２９ｃの間に設けられる。また、混合層１１１５ｂは、微結晶半導体領域１１０８ａ、及び当該微結晶半導体領域１１０８ａの間に充填される非晶質半導体領域１１０８ｂを有する。具体的には、微結晶半導体層１１１５ａから凸状に伸びた微結晶半導体領域１１０８ａと、非晶質半導体を含む層１１２９ｃと同様の半導体で形成される非晶質半導体領域１１０８ｂとで形成される。なお、混合層１１１５ｂに含まれる非晶質半導体領域１１０８ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒を含む場合もある。
【００７２】
微結晶半導体領域１１０８ａは、ゲート絶縁層１１０５から非晶質半導体を含む層１１２９ｃへ向けて、先端が狭まる凸状、または錐形状の微結晶半導体である。なお、ゲート絶縁層１１０５から非晶質半導体を含む層１１２９ｃへ向けて幅が広がる凸状、または錐形状の微結晶半導体であってもよい。
【００７３】
混合層１１１５ｂにおいて、微結晶半導体領域１１０８ａが、ゲート絶縁層１１０５から非晶質半導体を含む層１１２９ｃへ向けて、先端が狭まる凸状の場合は、微結晶半導体層１１１５ａ側のほうが、非晶質半導体を含む層１１２９ｃ側と比較して、微結晶半導体領域の割合が高い。これは、微結晶半導体層１１１５ａの表面から、微結晶半導体領域１１０８ａが膜厚方向に成長するが、原料ガスに窒素を含むガスを含ませる、または原料ガスに窒素を含むガスを含ませつつ、微結晶半導体層の成膜条件よりシランに対する水素の流量を低減すると、微結晶半導体領域１１０８ａの半導体結晶粒の成長が抑制され、錐状の半導体結晶粒となるとともに、やがて非晶質半導体が堆積するためである。
【００７４】
なお、混合層１１１５ｂに含まれる微結晶半導体領域１１０８ａは微結晶半導体層１１１５ａと概略同質の半導体であり、また、混合層１１１５ｂに含まれる非晶質半導体領域１１０８ｂは非晶質半導体を含む層１１２９ｃと概略同質の半導体である。このため、微結晶半導体層と、非晶質半導体を含む層の界面が、混合層における微結晶半導体領域１１０８ａ及び非晶質半導体領域１１０８ｂの界面に相当するため、微結晶半導体層と、非晶質半導体を含む層の界面が凹凸状であるともいえる。
【００７５】
混合層１１１５ｂにおいて、錐形状の微結晶半導体領域１１０８ａを有するため、縦方向（膜厚方向）における抵抗、即ち、微結晶半導体層１１１５ａと、ソース領域またはドレイン領域として機能する不純物半導体層１１２７の間の抵抗を下げることが可能である。
【００７６】
このため、チャネル領域を微結晶半導体層１１１５ａで形成し、チャネル領域とソース領域及びドレイン領域として機能する不純物半導体層１１２７の間に、錐形状の微結晶半導体領域１１０８ａを有する混合層１１１５ｂと、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成される非晶質半導体を含む層１１２９ｃとを設けることで、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び電界効果移動度を高めることが可能である。
【００７７】
また、図１８（Ｂ）に示すように、混合層１１１５ｂは、微結晶半導体層１１１５ａ及び不純物半導体層１１２７の間に設けられ、混合層１１１５ｂと不純物半導体層１１２７との間に、非晶質半導体を含む層１１２９ｃが形成されない構成となる場合がある。このような構造は、非晶質半導体領域１１０８ｂに対する微結晶半導体領域１１０８ａの割合が低いことが好ましい。この結果、薄膜トランジスタのオフ電流を低減することができる。また、混合層１１１５ｂにおいて、縦方向（膜厚方向）における抵抗、と、ソース領域とドレイン領域との間の抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。
【００７８】
また、混合層１１１５ｂは、窒素、代表的にはＮＨ基またはＮＨ_２基を有することが好ましい。これは、微結晶半導体領域１１０８ａに含まれる半導体結晶粒の界面、または微結晶半導体領域１１０８ａと非晶質半導体領域１１０８ｂとの界面において、窒素、代表的にはＮＨ基またはＮＨ_２基が、シリコン原子のダングリングボンドと結合すると、欠陥が低減するためである。このため、窒素濃度を１×１０^２０ｃｍ^−３乃至１×１０^２１ｃｍ^−３とすることで、シリコン原子のダングリングボンドを窒素、好ましくはＮＨ基で架橋しやすくなり、キャリアが流れやすくなる。または、上記した界面における半導体原子のダングリングボンドがＮＨ_２基で終端されて、欠陥準位が消失する。この結果、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（厚さ方向）の抵抗が低減する。即ち、薄膜トランジスタの電界効果移動度とオン電流が増加する。
【００７９】
また、混合層１１１５ｂの酸素濃度を低減することにより微結晶半導体領域１１０８ａと非晶質半導体領域１１０８ｂとの界面や、半導体結晶粒同士の界面における、キャリアの移動を阻害する欠陥を低減することができる。
【００８０】
なお、ここでは、微結晶半導体層１１１５ａは、概略厚さが等しい領域をいう。また、微結晶半導体層１１１５ａと混合層１１１５ｂとの界面は、微結晶半導体領域１１１５ａと非晶質半導体領域１１０８ｂとの界面における平坦部において、ゲート絶縁層１１０５に最も近い領域を延長した領域をいう。
【００８１】
微結晶半導体層１１１５ａ及び混合層１１１５ｂの厚さの合計、即ち、ゲート絶縁層１１０５の界面から、突起状の微結晶半導体領域１１０８ａの先端の距離は、３ｎｍ以上８０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすることで、薄膜トランジスタのオフ電流を低減できる。
【００８２】
不純物半導体層１１２７は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物半導体層１１２７は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、混合層１１１５ｂ、または非晶質半導体を含む層１１２９ｃと、配線１１２５とがオーミックコンタクトをする場合は、不純物半導体層１１２７を形成しなくともよい。
【００８３】
また、不純物半導体層１１２７を、リンが添加された微結晶シリコン、またはボロンが添加された微結晶シリコンで形成する場合は、混合層１１１５ｂまたは非晶質半導体を含む層１１２９ｃと、不純物半導体層１１２７との間に、微結晶半導体層、代表的には微結晶シリコン層を形成することで、界面の特性を向上させることができる。この結果、不純物半導体層１１２７と、混合層１１１５ｂまたは非晶質半導体を含む層１１２９ｃとの界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、微結晶半導体層１１１５ａ、混合層１１１５ｂ及び、非晶質半導体を含む層１１２９ｃ、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。
【００８４】
図１９に示す配線１１２５は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極１１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。不純物半導体層１１２７と接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、若しくはタングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。
【００８５】
図１８及び図１９に示す薄膜トランジスタは、オフ電流を低減すると共に、オン電流及び電界効果移動度を高めることが可能である。また、チャネル領域を微結晶半導体層で形成するため、劣化が少なく、電気特性の信頼性が高い。さらには、オン電流が高いため、アモルファスシリコンをチャネル領域に用いた薄膜トランジスタと比較して、チャネル領域の面積、即ち薄膜トランジスタの占有面積を低減することが可能であり、薄膜トランジスタの高集積化が可能である。
【００８６】
（構造２）
図１９に、薄膜トランジスタの一形態の断面図を示す。図１９に示す薄膜トランジスタは、基板１１０１上にゲート電極１１０３を有し、ゲート電極１１０３を覆うゲート絶縁層１１０５を有し、ゲート絶縁層１１０５に接してチャネル領域として機能する微結晶半導体層１１３１を有し、微結晶半導体層１１３１上に一対の非晶質半導体を含む層１１３２を有し、非晶質半導体を含む層１１３２に接して、ソース領域及びドレイン領域として機能する不純物半導体層１１２７を有する。また、不純物半導体層１１２７に接して配線１１２５を有する。配線１１２５はソース電極及びドレイン電極として機能する。また、微結晶半導体層１１３１の表面には、第１の絶縁層１１３５ａが形成される。また、一対の非晶質半導体を含む層１１３２及び不純物半導体層１１２７の表面には、第２の絶縁層１１３５ｃが形成される。また、配線１１２５の表面には、第３の絶縁層１１３５ｅが形成される。
【００８７】
第１の微結晶半導体層１１３１は、ゲート絶縁層１１０５に接する第１の微結晶半導体層１１３１ａと、錐形状の複数の突起（凸部）を有する第２の微結晶半導体層１１３１ｂとを有する。
【００８８】
微結晶半導体層１１３１は、実施の形態１に示す微結晶半導体層１１１５ａと同様の微結晶半導体で形成される。第２の微結晶半導体層１１３１ｂは実施の形態１に示す混合層１１１５ｂに含まれる微結晶半導体領域１１０８ａと同様に形成することができる。
【００８９】
一対の非晶質半導体を含む層１１３２は、実施の形態１に示す非晶質半導体を含む層１１２９ｃと同様に、従来の非晶質半導体層と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体で形成することができる。
【００９０】
第１の絶縁層１１３５ａは、微結晶半導体層１１３１を酸化した酸化物層、微結晶半導体層１１３１を窒化した窒化物層、微結晶半導体層１１３１を窒化及び酸化した酸化窒化物層または窒化酸化物層等で形成される。第１の絶縁層１１３５ａの代表例としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層等がある。
【００９１】
第２の絶縁層１１３５ｃは、一対の非晶質半導体を含む層１１３２及び不純物半導体層１１２７を酸化した酸化物層、一対の非晶質半導体を含む層１１３２及び不純物半導体層１１２７を窒化した窒化物層、一対の非晶質半導体を含む層１１３２及び不純物半導体層１１２７を窒化及び酸化した酸化窒化物層または窒化酸化物層等で形成される。第２の絶縁層１１３５ｃの代表例としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層等がある。または、上記絶縁層にリンまたはボロンが添加された絶縁層がある。
【００９２】
第３の絶縁層１１３５ｅは、配線１１２５を酸化した酸化物層、配線１１２５を窒化した窒化物層、配線１１２５を窒化及び酸化した酸化窒化物層または窒化酸化物層で形成される。なお、第３の絶縁層１１３５ｅは、ここでは、配線１１２５の上面及び側面に形成されるが、配線１１２５の側面にのみ形成され、配線１１２５の上面には形成されない場合がある。第３の絶縁層１１３５ｅの代表例としては、金属酸化物層、金属窒化物層、金属酸化窒化層、金属窒化酸化物層等がある。ここでの金属としては、配線１１２５に示す金属元素である。
【００９３】
非晶質半導体を含む層１１３２は非晶質半導体を含むため、弱いｎ型を帯びている。また、微結晶半導体層１１３１と比較して、密度が低い。このため、非晶質半導体層を酸化または窒化した第２の絶縁層１１３５ｃは密度が低く、疎な絶縁層であり、絶縁性が低い。しかしながら、本実施の形態に示す薄膜トランジスタには、バックチャネル側に微結晶半導体層１１３１を酸化した第１の絶縁層１１３５ａが形成される。微結晶半導体層は、非晶質半導体層と比較して密度が高いため、第１の絶縁層１１３５ａも密度が高く、絶縁性が高い。さらに、第２の微結晶半導体層１１３１ｂは、複数の錐形状の突起（凸部）を複数有するため、表面が凹凸状である。このため、ソース領域からドレイン領域までのリークパスの距離が長い。これらのことから、薄膜トランジスタのオフ電流を低減することができる。
【００９４】
本実施の形態に示す薄膜トランジスタは、チャネル領域が錐形状の突起を複数有する微結晶半導体層で形成され、且つ微結晶半導体層に接して一対の非晶質半導体を含む層を有するため、非晶質半導体をチャネル領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオン電流を高めると共に、微結晶半導体をチャネル領域に有する薄膜トランジスタと比較して、薄膜トランジスタのオフ電流を低減することができる。
【００９５】
パルス出力回路を構成する薄膜トランジスタに、上記（構造１）及び（構造２）に示すような、チャネル領域に微結晶半導体を用いた薄膜トランジスタとすることにより、薄膜トランジスタの特性劣化の程度を小さくすることができ、表示品質の劣化の度合いを抑えることができる。また薄膜トランジスタの半導体層として、微結晶半導体を用いる場合、生産性の向上を図ることができるため、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。
【００９６】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【００９７】
（実施の形態２）
本実施の形態では、上記実施の形態とは異なる構成の駆動回路の一形態について説明する。
【００９８】
シフトレジスタとして機能する駆動回路について、図７乃至図１０、図３０を参照して説明する。シフトレジスタ７００は、第１のパルス出力回路７０１＿１乃至第Ｊのパルス出力回路７０１＿Ｊ（Ｊは４以上の４の倍数が好ましい）を有している（図７（Ａ）参照）。上記実施の形態とは異なり、図７（Ａ）に示すシフトレジスタ７００の第１のパルス出力回路７０１＿１乃至第Ｊのパルス出力回路７０１＿Ｊの各段には、第１の配線７０２より第１のクロック信号ＣＫ１、第２の配線７０３より第２のクロック信号ＣＫ２、第３の配線７０４より第３のクロック信号ＣＫ３、第４の配線７０５より第４のクロック信号ＣＫ４、第５の配線７０６よりリセット信号ＲＥＳが入力される。また、各段のパルス出力回路には、スタートパルスＳＰまたは一段前段のパルス出力回路からの信号（前段信号Ｌｉｎという）が入力される。また、各段のパルス出力回路には、一段後段のパルス出力回路からの信号（後段信号Ｒｉｎという）が入力される。また、各段のパルス出力回路からは、ゲート線またはデータ線等に出力するための第１の出力信号Ｇｏｕｔ、前段及び／または後段のパルス出力回路に入力するための第２の出力信号ＳＲｏｕｔ、が出力される。なお、パルス出力回路は、表示部の表示に寄与しない信号を出力するダミーの段を設けてもよく、例えばゲートドライバのシフトレジスタに用いられ、ｎ本のゲート線に順次パルスを出力する構成では、ｎ≦Ｊの段数とする構成とすればよい。
【００９９】
なお、第１のクロック信号ＣＫ１乃至第４のクロック信号は、１段目のパルス出力回路から順に１／４周期分ずれた（遅延した）関係にある。具体的には、第（Ｊ−３）のクロック信号ＣＫ１と第（Ｊ−２）のクロック信号ＣＫ２とは、１／４周期進んだ関係にあり、第（Ｊ−２）のクロック信号ＣＫ２と第（Ｊ−１）のクロック信号ＣＫ３とは、１／４周期進んだ関係にあり、第（Ｊ−１）のクロック信号ＣＫ３と第Ｊのクロック信号ＣＫ４とは、１／４周期進んだ関係にあり、第Ｊのクロック信号ＣＫ４と第（Ｊ−３）のクロック信号とは、１／４周期進んだ関係にある。そして、（Ｊ−３）段目の一例である１段目のパルス出力回路７０１＿１には、図７（Ｂ）に示すように、第１端子にクロック信号ＣＫ＿Ｎ（ここでＮは１）が入力され、第２端子にリセット信号ＲＥＳが入力され、第３端子に、第１端子に入力されるクロック信号とは異なる、第１乃至４のいずれかのクロック信号（ここでＣＫ２となる）が入力され、第４端子に前段信号Ｌｉｎが入力され、第５端子に後段信号Ｒｉｎが入力され、第６端子より第１の出力信号Ｇｏｕｔが出力され、第７端子より第２の出力信号ＳＲｏｕｔが出力されている。また（Ｊ−２）段目の一例である２段目のパルス出力回路７０１＿２には、第１端子にクロック信号ＣＫ＿Ｎ（ここでＮは２）が入力され、第２端子にリセット信号ＲＥＳが入力され、第３端子に、第１端子に入力されるクロック信号とは異なる、第１乃至４のいずれかのクロック信号（ここでＣＫ３となる）が入力され、第４端子に前段信号Ｌｉｎが入力され、第５端子に後段信号Ｒｉｎが入力され、第６端子より第１の出力信号Ｇｏｕｔが出力され、第７端子より第２の出力信号ＳＲｏｕｔが出力されている。また（Ｊ−１）段目の一例である３段目のパルス出力回路７０１＿３には、第１端子にクロック信号ＣＫ＿Ｎ（ここでＮは３）が入力され、第２端子にリセット信号ＲＥＳが入力され、第３端子に、第１端子に入力されるクロック信号とは異なる、第１乃至４のいずれかのクロック信号（ここでＣＫ３となる）が入力され、第４端子に前段信号Ｌｉｎが入力され、第５端子に後段信号Ｒｉｎが入力され、第６端子より第１の出力信号Ｇｏｕｔが出力され、第７端子より第２の出力信号ＳＲｏｕｔが出力されている。またＪ段目の一例である４段目のパルス出力回路７０１＿４には、第１端子にクロック信号ＣＫ＿Ｎ（ここでＮは４）が入力され、第２端子にリセット信号ＲＥＳが入力され、第３端子に、第１端子に入力されるクロック信号とは異なる、第１乃至４のいずれか一のクロック信号（ここでＣＫ４となる）が入力され、第４端子に前段信号Ｌｉｎが入力され、第５端子に後段信号Ｒｉｎが入力され、第６端子より第１の出力信号Ｇｏｕｔが出力され、第７端子より第２の出力信号ＳＲｏｕｔが出力されている。なお第１のクロック信号ＣＫ１乃至第４のクロック信号ＣＫ４は、一定の間隔でＨ信号（高電源電位レベル）とＬ信号（低電源電位レベル）を繰り返す信号である。
【０１００】
次に、パルス出力回路の具体的な回路構成の一例について、図７（Ｃ）で説明する。なお図７（Ｃ）では、一例として、（Ｊ−３）段のパルス出力回路について構成について示すものとして、以下の説明を行う。なお、各段のパルス出力回路の違いは、上述のように、第１のクロック信号ＣＫ１乃至第４のクロック信号ＣＫ４が入力される端子が異なる点にある。パルス出力回路の回路構成については、図７（Ｃ）に図示するように、上記実施の形態１の図１（Ｄ）で示したパルス出力回路と同様であり、上記説明を援用するものとする。
【０１０１】
次に、図７（Ａ）乃至（Ｃ）に示したシフトレジスタの動作について図８乃至図１１を参照して説明する。なお説明の上で、図８（Ａ）に示すように、上記実施の形態１と同様に、第２薄膜トランジスタ１１２の第２端子、第６薄膜トランジスタ１１６のゲート、及び第７薄膜トランジスタ１１７の接続箇所をノードＡ（ｎｏｄｅＡ）とする。またシフトレジスタの動作について具体的に説明するため、図８（Ｂ）のタイミングチャートにおいて示す、第１の期間Ｔ１、第２の期間Ｔ２、第３の期間Ｔ３、第４の期間Ｔ４、第５の期間Ｔ５に分けて説明する。なお、以下の説明において、第１薄膜トランジスタ１１１乃至第１１薄膜トランジスタ１２１は、Ｎチャネル型の薄膜トランジスタとし、ゲートとソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。なお、図８（Ｂ）においては、ゲートドライバが具備するシフトレジスタであるとし、期間２０１は垂直帰線期間であり、期間２０２はゲート選択期間であるとする。また図８（Ｂ）に示すタイミングチャートでは、第１のクロック信号ＣＫ１、第２のクロック信号ＣＫ２、第３のクロック信号ＣＫ３、第４のクロック信号ＣＫ４、リセット信号ＲＥＳ、前段信号Ｌｉｎ、後段信号Ｒｉｎ、及び各段における第２の出力信号ＳＲｏｕｔ（例として１段目のＳＲｏｕｔ１）の波形について、具体的な例を示している。また、各信号の高電源電位レベル及び低電源電位レベルは、それぞれＶＤＤ及びＶＳＳであるものとして説明する。なお、第１の出力信号Ｇｏｕｔ１については、第２の出力信号ＳＲｏｕｔ１の波形と同じ波形を示すため、ここでは省略する。
【０１０２】
本実施の形態で示す構成について、実施の形態１と異なる点は、各クロック信号（第１乃至第４のクロック信号ＣＫ１乃至ＣＫ４）が繰り返す充放電の周期にある。実施の形態１のクロック信号ＣＫ及び反転クロック信号ＣＫＢと比べ、本実施の形態の構成では各クロック信号の充放電の回数を１／２程度にすることができる。そのためクロック信号の周波数を低減することができ、低消費電力化を図ることができる。特に大型の表示装置の駆動回路においては、各配線の寄生容量、ゲート容量等が大きくなる。シフトレジスタを駆動するためのクロック信号の充放電の回数を低減することで、各配線を充放電するための信号の立ち上がり（ＶＳＳからＶＤＤへの切り替わり）、または立ち下がり（ＶＤＤからＶＳＳへの切り替わり）に要する時間を短くすることができる。そのため、高品質の表示を行うことができる表示装置の駆動回路とすることができる。
【０１０３】
第１の期間Ｔ１において、リセット信号ＲＥＳがＨ信号となり、第２の信号線１５２にゲートが接続された第１薄膜トランジスタ１１１は導通する。このとき、第２のクロック信号ＣＫ２、第１のクロック信号ＣＫ１、前段信号Ｌｉｎ、及び後段信号ＲｉｎはＬ信号である。そして、図９（Ａ）に示すように、第１薄膜トランジスタ１１１が導通し、第２薄膜トランジスタ１１２、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタ１１５が導通する。そのため、図９（Ａ）中の点線矢印のように電流が流れ、第１の期間Ｔ１での各配線の電位を図８（Ｂ）のように確定する。すなわち、第１の期間Ｔ１は、パルス出力回路中の各配線の電位をリセット（ＶＳＳに）する期間となる。また第１の期間Ｔ１は、第２の出力信号ＳＲｏｕｔ１はＬ信号を出力することとなる。
【０１０４】
リセット信号ＲＥＳにより第１薄膜トランジスタ１１１のゲートに入力する動作を、期間２０１である垂直帰線期間毎に行うことにより、各薄膜トランジスタの電位をＶＳＳにすることができる。そのため本実施の形態で述べる、浮遊状態のノードを利用して駆動を行ういわゆるダイナミック回路では、各ノードの初期化（リセット）を行うことができるため、スタティック回路と同等の動作信頼性、ノイズ耐性を向上することができる。
【０１０５】
次に、第２の期間Ｔ２において、前段信号ＬｉｎがＨ信号となり、第４信号線１５４にゲートが接続された第８薄膜トランジスタ１１８及び第１０薄膜トランジスタ１２０は導通する。このとき、第１のクロック信号ＣＫ１、第２のクロック信号ＣＫ２、リセット信号ＲＥＳ、及び後段信号ＲｉｎはＬ信号である。このとき図９（Ｂ）に示すように、第８薄膜トランジスタ１１８が導通する。第２薄膜トランジスタ１１２は、第１の期間Ｔ１に続いて導通する。そして、図９（Ｂ）中の点線矢印のように電流が流れる。このとき、ノードＡの電位は、第８薄膜トランジスタ１１８の第２端子がソースとなって、第１電源線１３１の電位から第８薄膜トランジスタ１１８のしきい値電圧Ｖｔｈを引いた値（ＶＤＤ−Ｖｔｈ）となる。第８薄膜トランジスタ１１８の第２端子が（ＶＤＤ−Ｖｔｈ）となると、第８薄膜トランジスタ１１８が非導通となり、ノードＡが（ＶＤＤ−Ｖｔｈ）を維持したまま浮遊状態となる。なお図９（Ｂ）に示すように、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７が導通するもの、第１信号線１５１はＶＳＳであるため、第２の期間Ｔ２での各配線の電位を図９（Ｂ）のように確定する。すなわち第２の期間Ｔ２は、パルス出力回路中のノードＡの電位を浮遊状態にする期間となる。また第２の期間Ｔ２は、第２の出力信号ＳＲｏｕｔ１はＬ信号を出力することとなる。
【０１０６】
次に、第３の期間Ｔ３において、第１のクロック信号ＣＫ１がＨ信号となる。このとき、第２のクロック信号ＣＫ２、リセット信号ＲＥＳ、前段信号Ｌｉｎ、及び後段信号ＲｉｎはＬ信号である。このとき図１０（Ａ）に示すように、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７が導通、すなわちソースとドレインの間に電流が流れる状態（図１０（Ａ）中の点線矢印）であり、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７の第２端子（ソース側）の電位が上昇を始める。第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７のゲートとソース間には寄生容量による容量結合が存在し、ソースとなる第２端子の電位上昇に伴い、浮遊状態となっているノードＡのゲートの電位が上昇する（ブートストラップ動作）。最終的には、ノードＡの電位は、（ＶＤＤ＋Ｖｔｈ）より高くなり、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７の第２端子の電位はＶＤＤになる。そして第３の期間Ｔ３は、第２の出力信号ＳＲｏｕｔ１としてＨ信号を出力することとなる。すなわち、第３の期間Ｔ３は、浮遊状態のノードＡの電位をブートストラップ動作により上昇させ、Ｈ信号を第１の出力信号Ｇｏｕｔ１及び第２の出力信号ＳＲｏｕｔ１として出力することとなる。そして、第２の出力信号ＳＲｏｕｔ１は、２段目のパルス出力回路の前段信号Ｌｉｎとして入力される。
【０１０７】
なお、図８（Ｂ）に示すように、ゲートに高電源電位ＶＤＤが印加される第２薄膜トランジスタ１１２を設けておくことにより、以下のような利点がある。
【０１０８】
ゲートに高電源電位ＶＤＤが印加される第２薄膜トランジスタ１１２がない場合、ブートストラップ動作によりノードＡの電位が上昇すると、第８薄膜トランジスタ１１８の第２端子であるソースの電位が上昇していき、高電源電位ＶＤＤより大きくなる。そして、第８薄膜トランジスタ１１８のソースが第１端子側に切り替わる。そのため、第８薄膜トランジスタ１１８においては、第３の期間Ｔ３にゲートとソースの間、ゲートとドレインの間ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、薄膜トランジスタの劣化の要因となりうる。
【０１０９】
ゲートに高電源電位ＶＤＤが印加される第２薄膜トランジスタ１１２を設けておくことにより、ブートストラップ動作により、ノードＡの電位は上昇するものの、第８薄膜トランジスタ１１８の第２端子の電位の上昇を生じないようにすることができる。つまり、第２薄膜トランジスタ１１２を設けることにより、第８薄膜トランジスタ１１８のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることができる。よって、本実施の形態の回路構成とすることにより、薄膜トランジスタのゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる第８薄膜トランジスタ１１８の劣化をさらに抑制することができる。
【０１１０】
なお、第２薄膜トランジスタ１１２を設ける箇所については、第８薄膜トランジスタ１１８の第２端子と第６薄膜トランジスタ１１６のゲートまたは第７薄膜トランジスタ１１７のゲートとの間に第１端子と第２端子を介して接続されるように設ける構成であればよい。
【０１１１】
なお実施の形態１と同様に、図２８（Ａ）で示す導通保持電位ＶＣＣが供給される第３電源線２８０１に接続される構成としてもよい。また図２８（Ｂ）で示す第１２薄膜トランジスタ２８０２を設ける構成としてもよい。
【０１１２】
次に、第４の期間Ｔ４において、２段目のパルス出力回路より得られる後段信号Ｒｉｎ（図２（Ｂ）中のＳＲｏｕｔ＿２）がＨ信号となり、第５信号線１５５にゲートが接続された第９薄膜トランジスタ１１９は導通する。このとき、第２のクロック信号ＣＫ２はＨ信号、第１のクロック信号ＣＫ１、リセット信号ＲＥＳ、及び前段信号ＬｉｎはＬ信号である。第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、第５薄膜トランジスタ１１５、及び第１１薄膜トランジスタ１２１が導通する。そして、第２薄膜トランジスタ１１２は、第３の期間Ｔ３に続いて導通し、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７のゲートの電位をＶＳＳとすることで、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７を非導通にする。そして、図１０（Ｂ）中の点線矢印のように電流が流れ、第４の期間Ｔ４での各配線の電位を図８（Ｂ）のように確定する。すなわち、第４の期間Ｔ４は、Ｌ信号を第１の出力信号Ｇｏｕｔ１及び第２の出力信号ＳＲｏｕｔ１として出力することとなる。
【０１１３】
なお、第４の期間Ｔ４で、第１１薄膜トランジスタ１２１を導通状態とするための信号（ここでは、第２のクロック信号ＣＫ２）を供給することにより、Ｇｏｕｔを出力する第６信号線１５６の電位の立ち下がりを急峻にすることができる。そのため、より誤動作の少ない駆動回路とすることができる。また、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタ１１５の負荷を低減することができるため、薄膜トランジスタの劣化を低減することができる。なお、図３０に示すように第１１薄膜トランジスタ１２１として、第１１薄膜トランジスタ１２１＿１乃至１２１＿３と複数配し、それぞれ、第１信号線１５１に供給されるクロック信号とは異なるクロック信号（ここでは第２のクロック信号ＣＫ２、第３のクロック信号ＣＫ３、第４のクロック信号ＣＫ４）を第３信号線１５３＿１乃至１５３＿３より供給し、導通状態または非導通状態の制御がされるように接続することにより、さらに第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタ１１５の負荷が低減されることで、薄膜トランジスタの劣化を低減することができる。
【０１１４】
次に、第５の期間Ｔ５は、第１のクロック信号ＣＫ１と第３のクロック信号ＣＫ３のＨ信号またはＬ信号が組み合わさって入力される期間Ｔ５−１、期間Ｔ５−２において説明する。まず、期間Ｔ５−１について説明する。期間Ｔ５−１では、第１クロック信号ＣＫ１がＨ信号またはＬ信号となり、第３のクロック信号ＣＫ３、リセット信号ＲＥＳ、前段信号Ｌｉｎ、及び後段信号ＲｉｎはＬ信号である。第１薄膜トランジスタ１１１、第８薄膜トランジスタ１１８、第９薄膜トランジスタ１１９、及び第１０薄膜トランジスタ１２０が非導通となることで、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタのゲートの電位は、第４の期間の状態を維持したまま浮遊状態となる。すなわち、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタ１１５は、導通状態を保持することとなる。そして、第２薄膜トランジスタ１１２は、第４の期間Ｔ４に続いて導通し、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７のゲートの電位をＶＳＳとすることで、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７を非導通にする。また、第１１薄膜トランジスタ１２１は、非導通状態である。そして、図１１（Ａ）中の点線矢印のように電流が流れ、期間Ｔ５−１での各配線の電位を図１１（Ａ）のように確定する。また、期間Ｔ５−２では、第１のクロック信号ＣＫ１がＨ信号またはＬ信号、第３のクロック信号ＣＫ３がＨ信号となり、リセット信号ＲＥＳ、前段信号Ｌｉｎ、及び後段信号ＲｉｎはＬ信号である。期間Ｔ５−１と同様に、第１薄膜トランジスタ１１１、第８薄膜トランジスタ１１８、第９薄膜トランジスタ１１９、及び第１０薄膜トランジスタ１２０が非導通となることで、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタのゲートの電位は、第４の期間の状態を維持したまま浮遊状態となる。すなわち、第３薄膜トランジスタ１１３、第４薄膜トランジスタ１１４、及び第５薄膜トランジスタ１１５は、導通状態を保持することとなる。そして、第２薄膜トランジスタ１１２は、第４の期間Ｔ４に続いて導通し、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７のゲートの電位をＶＳＳとすることで、第６薄膜トランジスタ１１６、及び第７薄膜トランジスタ１１７を非導通にする。また、第１１薄膜トランジスタ１２１は、導通状態である。そして、図１１（Ｂ）中の点線矢印のように電流が流れ、期間Ｔ５−２での各配線の電位を図８（Ｂ）のように確定する。すなわち、第５の期間Ｔ５は、Ｌ信号を第１の出力信号Ｇｏｕｔ１及び第２の出力信号ＳＲｏｕｔ１として出力することとなる。
【０１１５】
なお実施の形態１の図２９で示した構成と同様に、別途容量素子２９０１を設ける構成としてもよい。
【０１１６】
なお、本実施の形態に示すパルス出力回路を構成する薄膜トランジスタを、上記実施の形態１の（構造１）及び（構造２）で説明したように、チャネル領域を微結晶半導体用いた薄膜トランジスタとすることにより、薄膜トランジスタの特性劣化の程度を小さくすることができ、表示品質の劣化の度合いを抑えることができる。また薄膜トランジスタの半導体層として、微結晶半導体を用いる場合、生産性の向上を図ることができるため、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。
【０１１７】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０１１８】
（実施の形態３）
本実施の形態では、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する装置である発光装置の一例について説明する。なお、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する装置である発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。例えば、表示素子、表示装置、発光素子または発光装置としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、電流に応じて発光するトランジスタ、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）、電子インクや電気泳動素子を用いた表示装置としては電子ペーパーがある。
【０１１９】
まず、図１２（Ａ）を参照して、液晶表示装置のシステムブロックの一例について説明する。液晶表示装置は、回路５３６１、ソースドライバ５３６２、ゲートドライバ５３６３＿１、ゲートドライバ５３６３＿２、画素部５３６４、回路５３６５、及び照明装置５３６６を有する。画素部５３６４には、複数の配線５３７１がソースドライバ５３６２から延伸して配置され、複数の配線５３７２がゲートドライバ５３６３＿１、及びゲートドライバ５３６３＿２から延伸して配置されている。そして、複数の配線５３７１と複数の配線５３７２との交差領域には、各々、液晶素子などの表示素子を有する画素５３６７がマトリクス状に配置されている。
【０１２０】
回路５３６１は、映像信号５３６０に応じて、ソースドライバ５３６２、ゲートドライバ５３６３＿１、ゲートドライバ５３６３＿２、及び回路５３６５に、信号、電圧、又は電流などを供給する機能を有し、コントローラ、制御回路、タイミングジェネレータ、電源回路、又はレギュレータなどとして機能する。本実施の形態では、一例として、回路５３６１は、ソースドライバ５３６２に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＫ）、信号線駆動回路用反転クロック信号（ＳＣＫＢ）、ビデオ信号用データ（ＤＡＴＡ）、ラッチ信号（ＬＡＴ）を供給するものとする。または、回路５３６１は、一例として、ゲートドライバ５３６３＿１、及びゲートドライバ５３６３＿２に、走査線駆動回路用スタート信号（ＧＳＰ）、走査線駆動回路用クロック信号（ＧＣＫ）、及び反転走査線駆動回路用クロック信号（ＧＣＫＢ）を供給するものとする。または、回路５３６１は、回路５３６５に、バックライト制御信号（ＢＬＣ）を供給するものとする。ただし、これに限定されず、回路５３６１は、他にも様々な信号、様々な電圧、又は様々な電流などを、ソースドライバ５３６２、ゲートドライバ５３６３＿１、ゲートドライバ５３６３＿２、及び回路５３６５に供給することが可能である。
【０１２１】
ソースドライバ５３６２は、回路５３６１から供給される信号（例えば、ＳＳＰ、ＳＣＫ、ＳＣＫＢ、ＤＡＴＡ、ＬＡＴ）に応じて、ビデオ信号を複数の配線５３７１に出力する機能を有し、信号線駆動回路として機能する。ゲートドライバ５３６３＿１、及びゲートドライバ５３６３＿２は、回路５３６１から供給される信号（ＧＳＰ、ＧＣＫ、ＧＣＫＢ）に応じて、走査信号を複数の配線５３７２に出力する機能を有し、走査線駆動回路として機能する。回路５３６５は、回路５３６１から供給される信号（ＢＬＣ）に応じて、照明装置５３６６に供給する電力の量、又は時間などを制御することによって、照明装置５３６６の輝度（又は平均輝度）を制御する機能を有し、電源回路として機能することが可能である。
【０１２２】
なお、複数の配線５３７１にビデオ信号が入力される場合、複数の配線５３７１は、信号線、ビデオ信号線、又はソース線などとして機能することが可能である。複数の配線５３７２に走査信号が入力される場合、複数の配線５３７２は、信号線、走査線、又はゲート線などとして機能する。
【０１２３】
なお、ゲートドライバ５３６３＿１、及びゲートドライバ５３６３＿２に、同じ信号が回路５３６１から入力される場合、ゲートドライバ５３６３＿１が複数の配線５３７２に出力する走査信号と、ゲートドライバ５３６３＿２が複数の配線５３７２に出力する走査信号とは、おおむね等しいタイミングとなる場合が多い。したがって、ゲートドライバ５３６３＿１、及びゲートドライバ５３６３＿２が駆動する負荷を小さくすることができる。よって、表示装置を大きくすることができる。または、表示装置を高精細にすることができる。または、ゲートドライバ５３６３＿１、及びゲートドライバ５３６３＿２が有する薄膜トランジスタのチャネル幅を小さくすることができるので、狭額縁な表示装置を得ることができる。ただし、これに限定されず、回路５３６１は、ゲートドライバ５３６３＿１とゲートドライバ５３６３＿２とに別々の信号を供給することが可能である。
【０１２４】
なお、ゲートドライバ５３６３＿１とゲートドライバ５３６３＿２との一方を省略することが可能である。
【０１２５】
なお、画素部５３６４には、容量線、電源線、走査線などの配線を新たに配置することが可能である。そして、回路５３６１は、これらの配線に信号又は電圧などを出力することが可能である。または、ゲートドライバ５３６３＿１又はゲートドライバ５３６３＿２と同様の回路を新たに追加し、この新たに追加した回路は、新たに追加した配線に走査信号などの信号を出力することが可能である。
【０１２６】
なお、画素５３６７が表示素子としてＥＬ素子などの発光素子を有することが可能である。この場合、図１２（Ｂ）に示すように、表示素子が発光することが可能なので、回路５３６５、及び照明装置５３６６は省略されることが可能である。そして、表示素子に電力を供給するために、電源線として機能することが可能な複数の配線５３７３を画素部５３６４に配置することが可能である。回路５３６１は、電圧（ＡＮＯ）という電源電圧を配線５３７３に供給することが可能である。この配線５３７３は、画素の色要素別に接続されることが可能であるし、全ての画素に共通して接続されることが可能である。
【０１２７】
なお、図１２（Ｂ）では、一例として、回路５３６１は、ゲートドライバ５３６３＿１とゲートドライバ５３６３＿２とに別々の信号を供給する場合の一例を示す。回路５３６１は、走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号（ＧＣＫ１）、及び反転走査線駆動回路用クロック信号（ＧＣＫＢ１）などの信号をゲートドライバ５３６３＿１に供給する。そして、回路５３６１は、走査線駆動回路用スタート信号（ＧＳＰ２）、走査線駆動回路用クロック信号（ＧＣＫ２）、及び反転走査線駆動回路用クロック信号（ＧＣＫＢ２）などの信号をゲートドライバ５３６３＿２に供給する。この場合、ゲートドライバ５３６３＿１は、複数の配線５３７２のうち奇数行目の配線のみを走査し、ゲートドライバ５３６３＿２は、複数の配線５３７２のうち偶数行目の配線のみを走査することが可能になる。よって、ゲートドライバ５３６３＿１、及びゲートドライバ５３６３＿２の駆動周波数を小さくできるので、消費電力の低減を図ることができる。または、１段分のフリップフロップをレイアウトすることが可能な面積を大きくすることができる。よって、表示装置を高精細にすることができる。または、表示装置を大型にすることができる。ただし、これに限定されず、図１２（Ａ）と同様に、回路５３６１は、ゲートドライバ５３６３＿１とゲートドライバ５３６３＿２とに同じ信号を出力することが可能である。
【０１２８】
なお、図１２（Ｂ）と同様に、図１２（Ａ）においても、回路５３６１は、ゲートドライバ５３６３＿１とゲートドライバ５３６３＿２とに別々の信号を供給することが可能である。
【０１２９】
以上、表示装置のシステムブロックの一例である。
【０１３０】
次に、表示装置の構成の一例について、図１３（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）を参照して説明する。
【０１３１】
図１３（Ａ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、ソースドライバ５３６２、ゲートドライバ５３６３＿１、及びゲートドライバ５３６３＿２など）は、画素部５３６４と同じ基板５３８０に形成される。そして、回路５３６１は、画素部５３６４とは別の基板に形成される。こうして、外部部品の数が減るので、コストの低減を図ることができる。または、基板５３８０に入力される信号又は電圧の数が減るので、基板５３８０と、外部部品との接続数を減らすことができる。よって、信頼性の向上、又は歩留まりの向上を図ることができる。
【０１３２】
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式によってＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）に実装されることが可能である。または、当該基板は、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式によって画素部５３６４と同じ基板５３８０に実装することが可能である。
【０１３３】
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板には、単結晶半導体を用いたトランジスタを形成することが可能である。したがって、当該基板に形成される回路は、駆動周波数の向上、駆動電圧の向上、出力信号のばらつきの低減などのメリットを得ることができる。
【０１３４】
なお、外部回路からは、入力端子５３８１を介して信号、電圧、又は電流などが入力される場合が多い。
【０１３５】
図１３（Ｂ）では、駆動周波数が低い回路（例えば、ゲートドライバ５３６３＿１、ゲートドライバ５３６３＿２）は、画素部５３６４と同じ基板５３８０に形成される。そして、回路５３６１、及びソースドライバ５３６２は、画素部５３６４とは別の基板に形成される。こうして、単結晶半導体を用いたトランジスタ（ＭＯＳトランジスタともいう。）と比較すると電界効果移動度が小さい薄膜トランジスタによって、基板５３８０に形成される回路を構成することが可能になる。よって、薄膜トランジスタのチャネル領域として、微結晶半導体を用いることが可能になる。したがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図ることができる。
【０１３６】
なお、図１３（Ｃ）に示すように、ソースドライバ５３６２の一部（ソースドライバ５３６２ａ）が画素部５３６４と同じ基板５３８０に形成され、残りのソースドライバ５３６２（ソースドライバ５３６２ｂ）が画素部５３６４とは別の基板に形成されることが可能である。ソースドライバ５３６２ａは、電界効果移動度が低い薄膜トランジスタによって構成することが可能な回路（例えば、シフトレジスタ、セレクタ、スイッチなど）を有する場合が多い。そして、ソースドライバ５３６２ｂは、電界効果移動度が高く、特性ばらつきが小さいＭＯＳトランジスタによって構成することが好ましい回路（例えば、シフトレジスタ、ラッチ回路、バッファ回路、ＤＡ変換回路、ＡＤ変換回路など）を有する場合が多い。こうすることによって、図１３（Ｂ）と同様に、薄膜トランジスタのチャネル領域として、微結晶半導体を用いることが可能となり、さらに外部部品の削減を図ることができる。
【０１３７】
図１３（Ｄ）では、回路５３６１の一部（回路５３６１ａ）が画素部５３６４と同じ基板５３８０に形成され、残りの回路５３６１（回路５３６１ｂ）が画素部５３６４とは別の基板に形成される。回路５３６１ａは、ＭＯＳトランジスタと比較すると電界効果移動度が小さい薄膜トランジスタによって構成することが可能な回路（例えば、スイッチ、セレクタ、レベルシフト回路など）を有する場合が多い。そして、回路５３６１ｂは、電界効果移動度が高く、ばらつきが小さいＭＯＳトランジスタを用いて構成することが好ましい回路（例えば、シフトレジスタ、タイミングジェネレータ、オシレータ、レギュレータ、又はアナログバッファなど）を有する場合が多い。
【０１３８】
なお、図１３（Ａ）〜（Ｃ）においても、回路５３６１ａを画素部５３６４と同じ基板に形成し、回路５３６１ｂを画素部５３６４とは別の基板に形成することが可能である。
【０１３９】
ここで、ゲートドライバ５３６３＿１、及びゲートドライバ５３６３＿２として、実施の形態１または実施の形態２のシフトレジスタを用いることが可能である。この場合、ゲートドライバ５３６３＿１、及びゲートドライバ５３６３＿２と画素部とが同じ基板に形成されることによって、当該基板に形成される全ての薄膜トランジスタの極性を同じ導電型とすることが可能である。したがって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。全ての薄膜トランジスタの極性がＮチャネル型である場合には、薄膜トランジスタの半導体層として、微結晶半導体を用いることができる。よって、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。また微結晶半導体を半導体層として用いることで、薄膜トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることができる。
【０１４０】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０１４１】
（実施の形態４）
本実施の形態では、ソースドライバの一例について説明する。
【０１４２】
ソースドライバの一例について、図１４（Ａ）を参照して説明する。ソースドライバは、回路６０２＿１〜６０２＿Ｎ（Ｎは自然数）という複数の回路と、回路６００と、回路６０１とを有する。そして、回路６０２＿１〜６０２＿Ｎは、各々、薄膜トランジスタ６０３＿１〜６０３＿ｋ（ｋは自然数）という複数の薄膜トランジスタを有する。薄膜トランジスタ６０３＿１〜６０３＿ｋは、上記実施の形態で述べたシフトレジスタのパルス出力回路を構成する薄膜トランジスタと同じ導電型であるものとする。
【０１４３】
ソースドライバの接続関係について、回路６０２＿１を例にして説明する。薄膜トランジスタ６０３＿１〜６０３＿ｋの第１端子は、配線６０５＿１と接続される。薄膜トランジスタ６０３＿１〜６０３＿ｋの第２端子は、各々、配線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ６０３＿１〜６０３＿ｋのゲートは、各々、配線６０４＿１〜６０４＿ｋと接続される。例えば、薄膜トランジスタ６０３＿１の第１の端子は、配線６０５＿１と接続され、薄膜トランジスタ６０３＿１の第２の端子は、配線Ｓ１と接続され、薄膜トランジスタ６０３＿１のゲートは、配線６０４＿１と接続される。
【０１４４】
回路６００は、配線６０４＿１〜６０４＿ｋを介して、信号を回路６０２＿１〜６０２＿Ｎに供給する機能を有し、シフトレジスタ、又はデコーダなどとして機能することが可能である。当該信号は、デジタル信号である場合が多く、選択信号として機能することが可能である。そして、配線６０４＿１〜６０４＿ｋは、信号線として機能することが可能である。
【０１４５】
回路６０１は、信号を回路６０２＿１〜６０２＿Ｎに出力する機能を有し、ビデオ信号生成回路などとして機能することが可能である。例えば、回路６０１は、配線６０５＿１を介して信号を回路６０２＿１に供給する。同時に、配線６０５＿２を介して信号を回路６０２＿２に供給する。当該信号は、アナログ信号である場合が多く、ビデオ信号として機能することが可能である。そして、配線６０５＿１〜６０５＿Ｎは、信号線として機能することが可能である。
【０１４６】
回路６０２＿１〜６０２＿Ｎは、回路６０１の出力信号を、どの配線に出力するのかを選択する機能を有し、セレクタ回路として機能することが可能である。例えば、回路６０２＿１は、回路６０１が配線６０５＿１に出力する信号を、配線Ｓ１〜Ｓｋのうちどの配線に出力するのかを選択する機能を有する。
【０１４７】
薄膜トランジスタ６０３＿１〜６０３＿Ｎは、各々、回路６００の出力信号に応じて、配線６０５＿１と、配線Ｓ１〜Ｓｋとの導通状態を制御する機能を有し、スイッチとして機能する。
【０１４８】
次に、図１４（Ａ）のソースドライバの動作について、図１４（Ｂ）のタイミングチャートを参照して説明する。図１４（Ｂ）には、配線６０４＿１に入力される信号６１４＿１、配線６０４＿２に入力される信号６１４＿２、配線６０４＿ｋに入力される信号６１４＿ｋ、配線６０５＿１に入力される信号６１５＿１、及び配線６０５＿２に入力される信号６１５＿２の一例を示す。
【０１４９】
なお、ソースドライバの動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択期間とは、ある行に属する画素が選択され、当該画素にビデオ信号を書き込むことが可能な期間のことをいう。
【０１５０】
なお、１ゲート選択期間は、期間Ｔ０、期間Ｔ１、乃至期間Ｔｋに分割される。期間Ｔ０は、選択された行に属する画素にプリチャージ用の電圧を同時に印加するための期間であり、プリチャージ期間として機能することが可能である。期間Ｔ１〜Ｔｋは、各々、選択された行に属する画素にビデオ信号を書き込むための期間であり、書き込み期間として機能することが可能である。
【０１５１】
なお、便宜上、回路６０２＿１の動作を例にして、ソースドライバの動作を説明する。
【０１５２】
まず、期間Ｔ０において、回路６００は、配線６０４＿１〜６０４＿ｋにＨレベルの信号を出力する。すると、薄膜トランジスタ６０３＿１〜６０３＿ｋのソースとドレインとの間が導通するので、配線６０５＿１と、配線Ｓ１〜Ｓｋとが導通状態となる。このとき、回路６０１は、配線６０５＿１にプリチャージ電圧Ｖｐを供給しているので、プリチャージ電圧Ｖｐは、薄膜トランジスタ６０３＿１〜６０３＿ｋを介して、配線Ｓ１〜Ｓｋにそれぞれ出力される。そして、プリチャージ電圧Ｖｐは、選択された行に属する画素に書き込まれるので、選択された行に属する画素がプリチャージされる。
【０１５３】
次に、期間Ｔ１において、回路６００は、Ｈレベルの信号を配線６０４＿１に出力する。すると、薄膜トランジスタ６０３＿１のソースとドレインとの間が導通するので、配線６０５＿１と配線Ｓ１とが導通状態となる。そして、配線６０５＿１と配線Ｓ２〜Ｓｋとが非導通状態となる。このとき、回路６０１は、信号Ｄａｔａ（Ｓ１）を配線６０５＿１に出力しているとすると、信号Ｄａｔａ（Ｓ１）は、薄膜トランジスタ６０３＿１を介して、配線Ｓ１に出力される。こうして、信号Ｄａｔａ（Ｓ１）は、配線Ｓ１と接続される画素のうち、選択された行に属する画素に書き込まれる。
【０１５４】
次に、期間Ｔ２において、回路６００は、Ｈレベルの信号を配線６０４＿２に出力する。すると、薄膜トランジスタ６０３＿２のソースとドレインとの間が導通するので、配線６０５＿２と配線Ｓ２とが導通状態となる。そして、配線６０５＿１と配線Ｓ１とが非導通状態となり、配線６０５＿１と配線Ｓ３〜Ｓｋとが非導通状態のままとなる。このとき、回路６０１は、信号Ｄａｔａ（Ｓ２）を配線６０５＿１に出力しているとすると、信号Ｄａｔａ（Ｓ２）は、薄膜トランジスタ６０３＿２を介して、配線Ｓ２に出力される。こうして、信号Ｄａｔａ（Ｓ１）は、配線Ｓ１と接続される画素のうち、選択された行に属する画素に書き込まれる。
【０１５５】
その後、期間Ｔｋまで、回路６００は、配線６０４＿１〜６０４＿ｋにＨレベルの信号を順に出力するので、期間Ｔ１及び期間Ｔ２と同様に、期間Ｔ３から期間Ｔｋまで、回路６００は、配線６０４＿３〜６０４＿ｋにＨレベルの信号を順に出力する。よって、薄膜トランジスタ６０３＿３〜６０３＿ｋのソースとドレインとの間が順に導通するので、薄膜トランジスタ６０３＿１〜６０３＿ｋのソースとドレインとの間が順に導通する。したがって、回路６０１から出力される信号は、配線Ｓ１〜Ｓｋに順に出力される。こうして、選択された行に属する画素に、信号を順に書き込むことが可能になる。
【０１５６】
以上、ソースドライバの一例について説明した。本実施の形態のソースドライバは、セレクタとして機能する回路を有するので、信号の数、又は配線の数を減らすことができる。さらに、画素にビデオ信号を書き込む前（期間Ｔ０）に、プリチャージを行うための電圧を画素に書き込むので、ビデオ信号の書き込み時間を短くすることができる。したがって、表示装置の大型化、表示装置の高精細化を図ることができる。ただし、これに限定されず、期間Ｔ０を省略し、画素にプリチャージしないことが可能である。
【０１５７】
なお、ｋが大きすぎると、画素への書き込み時間が短くなるので、ビデオ信号の画素への書き込みが時間内に終了しない場合がある。したがって、ｋ≦６であることが好ましい。より好ましくはｋ≦３であることが好ましい。さらに好ましくはｋ＝２であることが好ましい。
【０１５８】
特に、画素の色要素がｎ（ｎは自然数）個に分割される場合、ｋ＝ｎとすることが可能である。例えば、画素の色要素が赤（Ｒ）と緑（Ｇ）と青（Ｂ）との三つに分割される場合、ｋ＝３であることが可能である。この場合、１ゲート選択期間は、期間Ｔ０、期間Ｔ１、期間Ｔ２、期間Ｔ３に分割される。そして、期間Ｔ１、期間Ｔ２、期間Ｔ３では、各々、赤（Ｒ）の画素、緑（Ｇ）の画素、青（Ｂ）の画素にビデオ信号を書き込むことが可能である。ただし、これに限定されず、期間Ｔ１、期間Ｔ２、期間Ｔ３の順番は任意に設定することが可能である。
【０１５９】
特に、画素がｎ（ｎは自然数）個のサブ画素（以下サブピクセル、又は副画素ともいう）に分割される場合、ｋ＝ｎとすることが可能である。例えば、画素が２個のサブ画素に分割される場合、ｋ＝２であることが可能である。この場合、１ゲート選択期間は、期間Ｔ０、期間Ｔ１、期間Ｔ２に分割される。そして、期間Ｔ１では、２個のサブ画素の一方にビデオ信号を書き込み、期間Ｔ２では、２個のサブ画素の他方にビデオ信号を書き込むことが可能である。
【０１６０】
なお、回路６００、及び回路６０２＿１〜６０２＿Ｎの駆動周波数が低い場合が多いので、回路６００、及び回路６０２＿１〜６０２＿Ｎは、画素部と同じ基板に形成することが可能である。こうして、画素部が形成される基板と、外部回路との接続数を減らすことができるので、歩留まりの向上、又は信頼性の向上などを図ることができる。
【０１６１】
なお、回路６００として、実施の形態１または実施の形態２のシフトレジスタを用いることが可能である。この場合、回路６００が有する全ての薄膜トランジスタの極性がＮチャネル型である場合には、薄膜トランジスタの半導体層として、微結晶半導体を用いることができる。よって、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。また微結晶半導体を半導体層として用いることで、薄膜トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることができる。
【０１６２】
なお、回路６００だけでなく、回路６０２＿１〜６０２＿Ｎが有する全ての薄膜トランジスタの極性も同じ導電型とすることが可能である。したがって、回路６００、及び回路６０２＿１〜６０２＿Ｎが、画素部と同じ基板に形成される場合、工程数の削減、歩留まりの向上、又はコストの削減を図ることができる。また微結晶半導体を半導体層として用いることで、薄膜トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることができる。
【０１６３】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０１６４】
（実施の形態５）
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について説明する。
【０１６５】
図１５（Ａ）は、画素の一例を示す。画素５４２０は、薄膜トランジスタ５３２１、液晶素子５４２２、及び容量素子５４２３を有する。そして、薄膜トランジスタ５３２１の第１端子は、配線５４３１と接続され、薄膜トランジスタ５３２１の第２端子は、液晶素子５４２２の一方の電極及び容量素子５４２３の一方の電極と接続され、薄膜トランジスタ５３２１のゲートは、配線５４３２と接続される。液晶素子５４２２の他方の電極は、電極５４３４と接続され、容量素子５４２３の他方の電極は、配線５４３３と接続される。
【０１６６】
なお、液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する素子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。なお、液晶素子としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げることができる。また、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどを用いることができる。
【０１６７】
配線５４３１には、一例として、ビデオ信号が入力される。配線５４３２には、一例として、走査信号、選択信号、又はゲート信号が入力される。配線５４３３には、一例として、一定の電圧が供給される。電極５４３４には、一例として、一定の電圧が供給される。ただし、これに限定されず、配線５４３１にはプリチャージ電圧が供給されることによって、ビデオ信号の書き込み時間を短くすることが可能である。または、配線５４３３には信号が入力されることによって、液晶素子５４２２に印加される電圧を制御することが可能である。または、電極５４３４に信号が入力されることによって、フレーム反転駆動を実現することが可能である。
【０１６８】
なお、配線５４３１は、信号線、ビデオ信号線、又はソース線として機能する。配線５４３２は、信号線、走査線、又はゲート線として機能する。配線５４３３は、電源線、又は容量線として機能する。電極５４３４は、共通電極、又は対向電極として機能する。ただし、これに限定されず、配線５４３１、配線５４３２に、電圧が供給される場合、これらの配線は、電源線として機能する。または、配線５４３３に信号が入力される場合、配線５４３３は信号線として機能する。
【０１６９】
薄膜トランジスタ５４２１は、配線５４３１と液晶素子５４２２の一方の電極との導通状態を制御することによって、画素にビデオ信号を書き込むタイミングを制御する機能を有し、スイッチとして機能することが可能である。容量素子５４２３は、液晶素子５４２２の一方の電極と、配線５４３３との間の電位差を保持し、液晶素子５４２２に印加される電圧を一定に保持する機能を有し、保持容量として機能する。ただし、これに限定されない。
【０１７０】
図１５（Ｂ）には、図１５（Ａ）の画素の動作を説明するためのタイミングチャートの一例を示す。図１５（Ｂ）には、信号５４４２＿ｊ（ｊは自然数）、信号５４４２＿ｊ＋１、信号５４４１＿ｉ（ｉは自然数）、信号５４４１＿ｉ＋１、及び電圧５４４２を示す。そして、図１５（Ｂ）には、第ｋ（ｋは自然数）フレームと、第ｋ＋１フレームを示す。なお、信号５４４２＿ｊ、信号５４４２＿ｊ＋１、信号５４４１＿ｉ、信号５４４１＿ｉ＋１、及び電圧５４４２は、各々、ｊ行目の配線５４３２に入力される信号、ｊ＋１行目の配線５４３２に入力される信号、ｉ列目の配線５４３１に入力される信号、ｉ＋１列目の配線５４３１に入力される信号、配線５４３２に供給される電圧の一例である。
【０１７１】
ｊ行ｉ列目に属する画素５４２０の動作について説明する。信号５４４２＿ｊがＨレベルになると、薄膜トランジスタ５４２１のソースとドレインとの間が導通する。よって、ｉ列目の配線５４３１と液晶素子５４２２の一方の電極とが導通状態となるので、信号５４４１＿ｊが薄膜トランジスタ５４２１を介して液晶素子５４２２の一方の電極に入力される。そして、容量素子５４２３は、このときの液晶素子５４２２の一方の電極の電位と、配線５４３３の電位との電位差を保持する。よって、その後、再び信号５４４２＿ｊがＨレベルになるまで、液晶素子５４２２に印加される電圧は一定となる。そして、液晶素子５４２２は、印加される電圧に応じた階調を表現する。
【０１７２】
なお、図１５（Ｂ）には、正極性の信号と負極性の信号とが、１行選択期間毎に交互に配線５４３１に入力される場合の一例を示す。正極性の信号とは、電位が基準の値（例えば電極５４３４の電位）よりも高い信号のことであり、負極性の信号とは、電位が基準の値（例えば電極５４３４の電位）よりも低い信号のことである。ただし、これに限定されず、配線５４３１に入力される信号は、１フレーム期間中、同じ極性であることが可能である。
【０１７３】
なお、図１５（Ｂ）には、信号５４４１＿ｉの極性と信号５４４１＿ｉ＋１の極性とがお互いに異なる場合の一例を示す。ただし、これに限定されず、信号５４４１＿ｉの極性と信号５４４１＿ｉ＋１の極性とは同じであることが可能である。
【０１７４】
なお、図１５（Ｂ）には、信号５４４２＿ｊがＨレベルとなる期間と、信号５４４２＿ｊ＋１がＨレベルになる期間とは、重ならない場合の一例を示した。ただし、これに限定されず、図１５（Ｃ）に示すように、信号５４４２＿ｊがＨレベルとなる期間と、信号５４４２＿ｊ＋１がＨレベルになる期間とは重なることが可能である。この場合、配線５４３１には、１フレーム期間中、同じ極性の信号が供給されることが好ましい。こうすることによって、ｊ行目の画素へ書き込まれる信号５４４１＿ｊを用いて、ｊ＋１行目の画素をプリチャージすることができる。こうして、画素へのビデオ信号の書き込み時間を短くすることができる。よって、表示装置を高精細にすることができる。または、表示装置の表示部を大きくすることができる。または、１フレーム期間において、配線５４３１に同じ極性の信号が入力されるので、消費電力を削減することができる。
【０１７５】
なお、図１６（Ａ）の画素構成と、図１５（Ｃ）のタイミングチャートとを組み合わせることによって、ドット反転駆動を実現することができる。図１６（Ａ）の画素構成では、画素５４２０（ｉ、ｊ）は、配線５４３１＿ｉと接続される。一方、画素５４２０（ｉ、ｊ＋１）は、配線５４３１＿ｉ＋１と接続される。つまり、ｉ列目に属する画素は、１行ずつ交互に、配線５４３１＿ｉと、配線５４３１＿ｉ＋１と接続される。こうして、ｉ列目に属する画素は、１行ずつ交互に、正極性の信号と負極性の信号とが書き込まれるので、ドット反転駆動を実現することができる。ただし、これに限定されず、ｉ列目に属する画素は、複数行（例えば２行又は３行）ずつ交互に、配線５４３１＿ｉと、配線５４３１＿ｉ＋１と接続されることが可能である。
【０１７６】
なお、画素構成としては、サブピクセル構造を用いることが可能である。図１６（Ｂ）、及び（Ｃ）には、画素を二つのサブ画素に分割する場合の構成を示す。そして、図１６（Ｂ）には、１Ｓ＋２Ｇと呼ばれるサブピクセル構造を示し、図１６（Ｃ）には、２Ｓ＋１Ｇと呼ばれるサブピクセル構造を示す。サブ画素５４２０Ａ及びサブ画素５４２０Ｂは、画素５４２０に対応する。薄膜トランジスタ５４２１Ａ及び薄膜トランジスタ５４２１Ｂは、薄膜トランジスタ５４２１に対応する。液晶素子５４２２Ａ及び液晶素子５４２２Ｂは、液晶素子５４２２に対応する。容量素子５４２３Ａ及び容量素子５４２３Ｂは、容量素子５４２３に対応する。配線５４３１Ａ及び配線５４３１Ｂは、配線５４３１に対応する。配線５４３２Ａ及び配線５４３２Ｂは、配線５４３２に対応する。
【０１７７】
ここで、本実施の形態の画素と、実施の形態１〜実施の形態４の各構成とを組み合わせることによって、様々なメリットを得ることができる。例えば、画素として、サブピクセル構造を用いる場合、表示装置を駆動するために必要な信号の数が増えてしまう。このため、ゲート線の数、又はソース線の数が増えてしまう。この結果、画素部が形成される基板と、外部回路との接続数が大幅に増えてしまう場合がある。しかし、ゲート線の数が増えても、実施の形態３に示すように、走査線駆動回路を画素部と同じ基板に形成することが可能である。したがって、画素部が形成される基板と、外部回路との接続数を大幅に増やすことなく、サブピクセル構造の画素を用いることができる。または、ソース線の数が増えても、実施の形態４のソースドライバを用いることによって、ソース線の数を減らすことができる。したがって、画素部が形成される基板と、外部回路との接続数を大幅に増やすことなく、サブピクセル構造の画素を用いることができる。
【０１７８】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０１７９】
（実施の形態６）
本実施の形態では、実施の形態１に示す薄膜トランジスタの作製方法について図２０乃至図２５を参照して説明する。
【０１８０】
ここでは、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
【０１８１】
（方法１）
はじめに、図１７で示した、薄膜トランジスタの作製工程を、図２０で説明する。図２０で（Ａ）に示すように、基板１１０１上にゲート電極１１０３を形成する。次に、ゲート電極１１０３を覆うゲート絶縁層１１０５を形成した後に、第１の半導体層１１０６を形成する。
【０１８２】
ゲート電極１１０３は、基板１１０１上に、スパッタリング法または真空蒸着法を用いて実施の形態１で示した材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。ここでは、基板１１０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエッチングして、ゲート電極１１０３を形成する。
【０１８３】
なお、フォトリソグラフィ工程においては、レジストを基板全面に塗布してもよいが、レジストマスクを形成する領域に印刷法によりレジストを印刷した後、露光することで、レジストを節約することが可能であり、コスト削減が可能である。また、露光機を用いてレジストを露光する代わりに、レーザビーム直描装置によってレジストを露光してもよい。
【０１８４】
また、ゲート電極１１０３の側面は、テーパー形状とすることで、ゲート電極１１０３上に形成する半導体層及び配線層の、段差の箇所における配線切れを低減することができる。ゲート電極１１０３の側面をテーパー形状にするためには、レジストマスクを後退させつつエッチングを行えばよい。
【０１８５】
また、ゲート電極１１０３を形成する工程でゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の容量素子の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極１１０３とは別工程で形成してもよい。
【０１８６】
ゲート絶縁層１１０５は、ＣＶＤ法またはスパッタリング法等を用いて、実施の形態１で示した材料を用いて形成することができる。また、ゲート絶縁層１１０５は、高周波数（１ＧＨｚ以上）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ波プラズマＣＶＤ装置を用いてゲート絶縁層１１０５を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。また、ゲート絶縁層１１０５として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、後に形成する微結晶半導体層の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。
【０１８７】
第１の半導体層１１０６としては、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を用いて形成する。第１の半導体層１１０６の厚さは、厚さ３〜１０ｎｍ、好ましくは３〜５ｎｍと薄くすることで、後に形成される第２の半導体層において、微結晶半導体で形成される複数の錐形状の突起（凸部）の長さを制御し、薄膜トランジスタのオン電流及びオフ電流を制御することができる。
【０１８８】
第１の半導体層１１０６は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１０〜２００倍に希釈して、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。
【０１８９】
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ_４、Ｓｉ_２Ｈ_６、ＧｅＨ_４、Ｇｅ_２Ｈ_６等がある。
【０１９０】
第１の半導体層１１０６の原料ガスとして、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることで、第１の半導体層１１０６の成膜速度が高まる。また、成膜速度が高まることで、第１の半導体層１１０６に混入される不純物量が低減するため、第１の半導体層１１０６の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、薄膜トランジスタの生産性を高めることができる。
【０１９１】
第１の半導体層１１０６を形成する際の、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、ＶＨＦ帯やマイクロ波の高周波電力を用いることで、成膜速度を高めることが可能である。更には、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、成膜速度を高めることができる。
【０１９２】
なお、第１の半導体層１１０６を形成する前に、ＣＶＤ装置の処理室内の気体を排気しながら、シリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去することで、後に形成される薄膜トランジスタのゲート絶縁層１１０５及び第１の半導体層１１０６における不純物量を低減することが可能であり、薄膜トランジスタの電気特性を向上させることができる。
【０１９３】
次に、図２０（Ｂ）に示すように、第１の半導体層１１０６上に半導体層を堆積して、第２の半導体層１１０７を形成する。次に、第２の半導体層１１０７上に、不純物半導体層１１０９、及び導電層１１１１を形成する。次に、導電層１１１１上にレジストマスク１１１３を形成する
【０１９４】
第１の半導体層１１０６を種結晶として、部分的に結晶成長させる条件で、微結晶半導体層１１０７ａ、混合層１１０７ｂ、非晶質半導体を含む層１１０７ｃを有する第２の半導体層１１０７を形成する。なお、ここでは、便宜的に第２の半導体層１１０７には第１の半導体層１１０６も含む構造、即ち、第１の半導体層１１０６が微結晶半導体層１１０７ａに含まれる構造を示す。
【０１９５】
第２の半導体層１１０７は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素等がある。
【０１９６】
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、第１の半導体層１１０６と同様に微結晶半導体層を形成する条件を用い、原料ガスに窒素を含む気体を用いることで、第１の半導体層１１０６の成膜条件よりも、結晶成長を低減する条件とすることができる。この結果、第２の半導体層１１０７において、混合層１１０７ｂ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体層で形成される非晶質半導体を含む層１１０７ｃを形成することができる。
【０１９７】
ここでは、第２の半導体層１１０７を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体層を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
【０１９８】
また、第２の半導体層１１０７の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、またはクリプトン等の希ガスを導入することで、成膜速度を高めることができる。
【０１９９】
第２の半導体層１１０７の堆積初期においては、第１の半導体層１１０６を種結晶として、第１の半導体層１１０６上全体に微結晶半導体層が堆積される（堆積初期）。この後、原料ガスに窒素を含む気体が含まれるため、部分的に、結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される（堆積中期）。さらに、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体を含む層が形成される（堆積後期）。
【０２００】
このことから、図１７及び図１８に示す微結晶半導体層１１１５ａは、図２０（Ａ）に示す第１の半導体層１１０６、及び第２の半導体層１１０７の堆積初期に形成される微結晶半導体層、即ち、図２０（Ｂ）に示す微結晶半導体層１１０７ａに相当する。
【０２０１】
また、図１７及び図１８に示す混合層１１１５ｂは、図２０（Ｂ）に示す第２の半導体層１１０７の堆積中期に形成される錐状の微結晶半導体領域及びその間を充填する非晶質半導体領域を有する層、即ち、混合層１１０７ｂに相当する。
【０２０２】
また、図１７及び図１８に示す非晶質半導体を含む層１１２９ｃは、図２０（Ｂ）に示す第２の半導体層１１０７の堆積後期に形成される非晶質半導体を含む層１１０７ｃに相当する。
【０２０３】
このような方法により形成した第２の半導体層１１０７において、二次イオン質量分析法によって計測される窒素濃度は、微結晶半導体層１１０７ａと、混合層１１０７ｂとの界面近傍でピーク濃度を有し、混合層１１０７ｂ及び非晶質半導体を含む層１１０７ｃの堆積方向に対して一定濃度となる。
【０２０４】
不純物半導体層１１０９は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と、水素と、フォスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。
【０２０５】
導電層１１１１は、図１７に示す配線１１２５と同様の材料を適宜用いることができる。導電層１１１１は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電層１１１１は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
【０２０６】
第２のレジストマスク１１１３は、フォトリソグラフィ工程により形成する。第２のレジストマスク１１１３は厚さの異なる領域を有する。このようなレジストマスクは、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用するフォトマスクの枚数を低減し、作製工程数が削減できるため好ましい。本実施の形態において、第２の半導体層１１０７のパターンを形成する工程と、ソース領域とドレイン領域を分離する工程において、多階調マスクを用いることができる。
【０２０７】
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【０２０８】
図２２（Ａ−１）及び図２２（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図２２（Ａ−１）にはグレートーンマスク１１８０を示し、図２２（Ｂ−１）にはハーフトーンマスク１１８５を示す。
【０２０９】
図２２（Ａ−１）に示すグレートーンマスク１１８０は、透光性を有する基板１１８１上に遮光層により形成された遮光部１１８２、及び遮光層のパターンにより設けられた回折格子部１１８３で構成されている。
【０２１０】
回折格子部１１８３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部１１８３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【０２１１】
透光性を有する基板１１８１としては、石英等を用いることができる。遮光部１１８２及び回折格子部１１８３を構成する遮光層は、クロムまたは酸化クロム等により設けられる。
【０２１２】
グレートーンマスク１１８０に露光するための光を照射した場合、図２２（Ａ−２）に示すように、遮光部１１８２に重畳する領域における透光率は０％となり、遮光部１１８２または回折格子部１１８３が設けられていない領域における透光率は１００％となる。また、回折格子部１１８３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドットまたはメッシュの間隔等により調整可能である。
【０２１３】
図２２（Ｂ−１）に示すハーフトーンマスク１１８５は、透光性を有する基板１１８６上に半透光層により形成された半透光部１１８７、及び遮光層により形成された遮光部１１８８で構成されている。
【０２１４】
半透光部１１８７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層を用いて形成することができる。遮光部１１８８は、グレートーンマスクの遮光層と同様の材料を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。
【０２１５】
ハーフトーンマスク１１８５に露光するための光を照射した場合、図２２（Ｂ−２）に示すように、遮光部１１８８に重畳する領域における透光率は０％となり、遮光部１１８８及び半透光部１１８７が設けられていない領域における透光率は１００％となる。また、半透光部１１８７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類または形成する膜厚等により、調整可能である。
【０２１６】
多階調マスクを用いて露光して現像を行うことで、厚さの異なる領域を有するレジストマスクを形成することができる。
【０２１７】
次に、第２のレジストマスク１１１３を用いて、第２の半導体層１１０７、不純物半導体層１１０９、及び導電層１１１１をエッチングする。この工程により、第２の半導体層１１０７、不純物半導体層１１０９及び導電層１１１１を素子毎に分離し、第２の半導体層１１１５、不純物半導体層１１１７、及び導電層１１１９を形成する。なお、第２の半導体層１１１５は、微結晶半導体層１１１５ａ、混合層１１１５ｂ、及び非晶質半導体を含む層１１１５ｃを有する（図２０（Ｃ）を参照）。
【０２１８】
次に、第２のレジストマスク１１１３を後退させて、分離された第３のレジストマスク１１２３を形成する。レジストマスクの後退には、酸素プラズマによるアッシングを用いればよい。ここでは、ゲート電極上で分離するように第２のレジストマスク１１１３をアッシングすることで、第３のレジストマスク１１２３を形成することができる（図２１（Ａ）参照）。
【０２１９】
次に、第３のレジストマスク１１２３を用いて導電層１１１１をエッチングし、ソース電極及びドレイン電極として機能する配線１１２５を形成する（図２１（Ｂ）を参照）。導電層１１１１のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチングにより、導電層が等方的にエッチングされる。その結果、導電層はレジストマスク１１２３よりも内側に後退し、配線１１２５が形成される。配線１１２５は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
【０２２０】
次に、第３のレジストマスク１１２３を用いて、非晶質半導体を含む層１１１５ｃ、及び不純物半導体層１１１７のそれぞれ一部をエッチングする。ここでは、ドライエッチングを用いる。本工程までで、表面に凹部を有する非晶質半導体を含む層１１２９ｃ、ソース領域及びドレイン領域として機能する不純物半導体層１１２７を形成する。この後、第３のレジストマスク１１２３を除去する（図２１（Ｃ）参照）。
【０２２１】
なお、ここでは、導電層１１１１をウエットエッチングし、非晶質半導体を含む層１１１５ｃ、及び不純物半導体層１１１７のそれぞれ一部をドライエッチングしたため、導電層１１１９が等方的にエッチングされ、配線１１２５の側面と、不純物半導体層１１２７の側面は一致せず、配線１１２５の側面の外側に、不純物半導体層１１２７の側面が形成される形状となる。
【０２２２】
また、第３のレジストマスク１１２３を除去した後、不純物半導体層１１１７及び非晶質半導体を含む層１１１５ｃの一部をエッチングしてもよい。当該エッチングより、配線１１２５を用いて不純物半導体層１１１７をエッチングするため、配線１１２５及び不純物半導体層１１２７のそれぞれ側面が概略一致する。
【０２２３】
次に、第３のレジストマスク１１２３を除去した後、ドライエッチングを行ってもよい。ドライエッチングの条件は、露出している非晶質半導体を含む層１１２９ｃにダメージが入らず、且つ非晶質半導体を含む層１１２９ｃに対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体を含む層１１２９ｃ表面にほとんどダメージを与えず、且つ露出している非晶質半導体を含む層１１２９ｃの厚さがほとんど減少しない条件を用いる。エッチングガスとしては、代表的にはＣｌ_２、ＣＦ_４、またはＮ_２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。
【０２２４】
次に、非晶質半導体を含む層１１２９ｃの表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
【０２２５】
水プラズマ処理は、水蒸気（Ｈ_２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。
【０２２６】
上記したように、不純物半導体層１１２７を形成した後に、非晶質半導体を含む層１１２９ｃにダメージを与えない条件で更なるドライエッチングを行うことで、露出した非晶質半導体を含む層１１２９ｃ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。また、水プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
【０２２７】
以上の工程により、少ないマスク数で、チャネル領域が微結晶半導体層で形成される薄膜トランジスタを作製することができる。また、オフ電流が低く、オン電流及び電界効果移動度が高い薄膜トランジスタを作製することができる。
【０２２８】
（方法２）
上記（方法１）とは異なる薄膜トランジスタの作製方法について、図２０、図２３及び図２４を用いて示す。
【０２２９】
上記（方法１）と同様に、基板１１０１上にゲート電極１１０３を形成する。次に、ゲート電極１１０３を覆ってゲート絶縁層１１０５、第１の半導体層１１０６を形成する（図２０（Ａ）参照）。次に、上記（方法１）と同様に、第１の半導体層１１０６から結晶成長させて、第２の半導体層１１０７（微結晶半導体層１１０７ａ、混合層１１０７ｂ、非晶質半導体を含む層１１０７ｃ）を形成する。次に、第２の半導体層１１０７上に不純物半導体層１１０９を形成する（図２３（Ａ）を参照）。その後、不純物半導体層１１０９上にレジストマスク（図示せず。）を形成する。
【０２３０】
次に、レジストマスクを用いて、第２の半導体層１１０７及び不純物半導体層１１０９をエッチングする。この工程により、第２の半導体層１１０７及び不純物半導体層１１０９を素子毎に分離し、第２の半導体層１１１５（微結晶半導体層１１１５ａ、混合層１１１５ｂ、非晶質半導体を含む層１１１５ｃ）、及び不純物半導体層１１１７を形成する（図２３（Ｂ）を参照）。
【０２３１】
次に、ゲート絶縁層１１０５、第２の半導体層１１１５、及び不純物半導体層１１１７上に導電層１１１１を形成する（図２３（Ｃ）参照）。
【０２３２】
次に、導電層１１１１上にレジストマスク（図示せず。）を形成し、当該レジストマスクを用いて導電層１１１１をエッチングして、ソース電極及びドレイン電極として機能する配線１１３３を形成する（図２４（Ａ）参照）。
【０２３３】
次に、不純物半導体層１１１７をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体層１１２７を形成する。また、非晶質半導体を含む層１１１５ｃをエッチングして、非晶質半導体を含む層１１２９ｃを形成する（図２４（Ｂ）参照）。
【０２３４】
以上の工程により、薄膜トランジスタを作製することができる。
【０２３５】
なお、配線１１３３を形成した後、レジストマスクを除去せず非晶質半導体を含む層１１１５ｃの一部をエッチングしたが、当該レジストマスクを除去した後、不純物半導体層１１１７及び非晶質半導体を含む層１１２９ｃの一部をエッチングしてもよい。当該エッチングより、配線１１３３をマスクとして不純物半導体層１１１７をエッチングするため、配線１１３３及び不純物半導体層１１２７のそれぞれ側面が概略一致する。
【０２３６】
次に、レジストマスクを除去した後、ドライエッチングを行うとよい。ドライエッチングの条件は、露出している非晶質半導体を含む層１１２９ｃにダメージが入らず、且つ非晶質半導体を含む層１１２９ｃに対するエッチングレートが低い条件を用いる。つまり、露出している非晶質半導体を含む層１１２９ｃ表面にほとんどダメージを与えず、且つ露出している非晶質半導体を含む層１１２９ｃの厚さがほとんど減少しない条件を用いる。
【０２３７】
次に、非晶質半導体を含む層１１２９ｃの表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよい。
【０２３８】
水プラズマ処理は、水蒸気（Ｈ_２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。
【０２３９】
上記したように、非晶質半導体を含む層１１２９ｃを形成した後に、非晶質半導体を含む層１１２９ｃにダメージを与えない条件で更なるドライエッチングを行うことで、非晶質半導体を含む層１１２９ｃ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去することができる。水プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
【０２４０】
（方法３）
次に、図１９に示す薄膜トランジスタの作製方法について、図２０、図２１、及び図２５を用いて示す。
【０２４１】
上記（方法１）と同様に、図２０、図２１（Ａ）、及び図２１（Ｂ）を経て、配線１１２５を形成した後、不純物半導体層１１１７をエッチングして、不純物半導体層１１２７を形成する。また、非晶質半導体を含む層１１１５ｃをエッチングして、一対の非晶質半導体を含む層１１３２を形成する（図２５（Ａ）参照）。
【０２４２】
ここでは、ウエットエッチングまたはドライエッチングを用いて、非晶質半導体を含む層１１１５ｃを選択的にエッチングし、第２の微結晶半導体層１１３１ｂを露出する条件を適宜用いる。非晶質半導体層を選択的にウエットエッチングすることができるエッチャントの代表例としては、ヒドラジン、水酸化カリウム、またはエチレンジアミンを含むエッチャントを用いることができる。また、フッ酸及び硝酸の混合溶液を含むエッチャントを用いることができる。また、水酸化テトラメチルアンモニウム（ＴＭＡＨとも呼ばれる。）水溶液を用いることができる。
【０２４３】
また、非晶質半導体層を選択的にドライエッチングすることができるエッチングガスとしては、水素を用いることができる。また、塩素、臭素、若しくはヨウ素を含むガスをエッチングガスとして用いることができ、代表的には、塩化水素、臭化水素、若しくはヨウ化水素、４塩化シリコン、３塩化リン、若しくは３塩化ボロン等がある。または、フッ素を含むガスをエッチングガスとして用いることができ、代表的には、４フッ化メタン、６フッ化硫黄、３フッ化窒素、４フッ化シリコン、３フッ化ボロン、２フッ化キセノン、３フッ化塩素等がある。また、４フッ化メタン及び酸素の混合ガス、または６フッ化硫黄及び塩素の混合ガスをエッチングガスとして用いることができる。
【０２４４】
この後、レジストマスクを除去し、第２の微結晶半導体層１１３１ｂ、一対の非晶質半導体を含む層１１３２、不純物半導体層１１２７、及び配線１１２５の表面を酸化、または窒化するプラズマ処理１１４０を行って、図２５（Ｃ）に示す第１の絶縁層１１３５ａ、第２の絶縁層１１３５ｃ、第３の１１３５ｅを形成する。
【０２４５】
非晶質半導体を含む層１１３２は非晶質半導体を含むため、弱いｎ型を帯びている。また、微結晶半導体層と比較して、密度が低い。このため、非晶質半導体を含む層１１３２を酸化または窒化した第２の絶縁層１１３５ｃは密度が低く、疎な絶縁層であり、絶縁性が低い。しかしながら、図１９に示す薄膜トランジスタには、バックチャネル側に微結晶半導体層１１３１を酸化した第１の絶縁層１１３５ａが形成される。微結晶半導体層は、非晶質半導体層と比較して密度が高いため、第１の絶縁層１１３５ａも密度が高く、絶縁性が高い。さらに、第２の微結晶半導体層１１３１ｂは、複数の錐形状の突起（凸部）を複数有するため、表面が凹凸状である。このため、ソース領域からドレイン領域までのリークパスの距離が長い。これらのことから、薄膜トランジスタのオフ電流を低減することができる。
【０２４６】
なお、ここでは、配線１１２５を形成した後、非晶質半導体を含む層１１１５ｃをエッチングし、第２の微結晶半導体層１１３１ｂを露出したが、配線１１２５を形成した後、レジストマスクを除去し、不純物半導体層１１１７、非晶質半導体を含む層１１１５ｃのそれぞれ一部をドライエッチングし、さらに第２の微結晶半導体層１１３１ｂの表面を酸化または窒化するプラズマ処理１１４０を行ってもよい。この場合、配線１１２５をマスクとして、不純物半導体層１１２７、及び非晶質半導体を含む層１１１５ｃがエッチングされるため、配線１１２５の側面と、ソース領域及びドレイン領域として機能する不純物半導体層１１２７との側面が概略一致する形状となる。
【０２４７】
上記したように、錐形状の突起（凸部）を有する第２の微結晶半導体層１１３１ｂを露出した後、プラズマ処理により第２の微結晶半導体層１１３１ｂの表面に絶縁層を形成することで、ソース領域及びドレイン領域の間のリークパスの距離を長くすることが可能であると共に、絶縁性の高い絶縁層を形成することができる。また、チャネル領域が微結晶半導体層で形成されている。これらのことから、オフ電流が低く、オン電流及び電界効果移動度が高い薄膜トランジスタを作製することができる。また、チャネル領域が微結晶半導体層で形成される薄膜トランジスタを作製することができる。
【０２４８】
（方法４）
（方法１）乃至（方法３）に適用可能な第２の半導体層１１０７の作製方法について、以下に示す。ここでは、第２の半導体層１１０７の原料ガスとして、窒素を含む気体を用いる代わりに、プラズマＣＶＤ装置の処理室内に窒素を含む層を形成した後、第２の半導体層１１０７を形成することで、第２の半導体層１１０７に窒素を供給することを特徴とする。
【０２４９】
第１の半導体層１１０６を形成した後、プラズマＣＶＤ装置の処理室から基板を搬出する。次に、プラズマＣＶＤ装置の処理室内に、窒素を含む層を形成する。ここでは、窒素を含む層として、窒化シリコン層を形成する。次に、処理室内に基板を搬入した後、第２の半導体層１１０７の堆積に用いる材料ガスを処理室内に導入し、第２の半導体層１１０７を形成する。ここでは、原料ガスとして、シリコンまたはゲルマニウムを含む堆積性気体、及び水素を用いる。処理室内の内壁に形成された窒素を含む層がプラズマに曝されることにより、窒素を含む層の一部が解離し、Ｎが脱離する。または、ＮＨ基が生成される。この結果、第２の半導体層１１０７には窒素が含まれ、図１８（Ａ）に示すように、微結晶半導体層１１０７ａ、混合層１１０７ｂ、及び非晶質半導体を含む層１１０７ｃで構成される第２の半導体層１１０７、または図１８（Ｂ）に示すように、微結晶半導体層１１０７ａ、及び混合層１１０７ｂで構成される第２の半導体層１１０７を形成することができる。
【０２５０】
このような方法により形成した第２の半導体層１１０７において、二次イオン質量分析法によって計測される窒素濃度は、微結晶半導体層１１０７ａの上方、または微結晶半導体層１１０７ａと混合層１１０７ｂとの界面近傍で、ピーク濃度を有し、第２の半導体層１１０７の堆積方向に対して減少する。
【０２５１】
以上の工程により、第２の半導体層１１０７を形成することができる。
【０２５２】
（方法５）
（方法１）乃至（方法３）に適用可能な第２の半導体層１１０７の作製方法について、以下に示す。ここでは、第２の半導体層１１０７の原料ガスとして、窒素を含む気体を用いる代わりに、第２の半導体層１１０７を形成する前にＣＶＤ装置の処理室内に窒素を含む気体を導入した後、第２の半導体層１１０７を形成することで、第２の半導体層１１０７に窒素を供給することを特徴とする。
【０２５３】
第１の半導体層１１０６を形成した後、第１の半導体層１１０６の表面を、窒素を含む気体で曝して（ここでは、フラッシュ処理という。）、プラズマＣＶＤ装置の処理室内に窒素を供給する。窒素を含む気体として、アンモニア、窒素、フッ化窒素、塩化窒素等がある。また、窒素を含む気体のいずれかに水素を含ませてもよい。ここでは、第１の半導体層１１０６の表面をアンモニアに曝すことで窒素を供給する。
【０２５４】
次に、第２の半導体層１１０７の堆積に用いる材料ガスを処理室内に導入した後、第２の半導体層１１０７を形成する。ここでは、原料ガスとして、シリコンまたはゲルマニウムを含む堆積性気体及び水素を用いる。
【０２５５】
第２の半導体層１１０７の形成工程において、フラッシュ処理により処理室内に導入された窒素を含む気体、ここではアンモニアがプラズマ放電により分解され、Ｎが脱離する。または、ＮＨ基が生成される。この結果、第２の半導体層１１０７には窒素が含まれ、図１８（Ａ）に示すように、微結晶半導体層１１０７ａ、混合層１１０７ｂ、及び非晶質半導体を含む層１１０７ｃで構成される第２の半導体層１１０７、または図１８（Ｂ）に示すように、微結晶半導体層１１０７ａ、及び混合層１１０７ｂで構成される第２の半導体層１１０７を形成することができる。
【０２５６】
このような方法により形成した第２の半導体層１１０７において、二次イオン質量分析法によって計測される窒素濃度は、微結晶半導体層１１０７ａの上方、または微結晶半導体層１１０７ａと混合層１１０７ｂとの界面近傍でピーク濃度を有し、混合層１１０７ｂ及び非晶質半導体を含む層１１０７ｃの堆積方向に対して減少する濃度となる。
【０２５７】
以上の工程により、第２の半導体層１１０７を形成することができる。
【０２５８】
以上、本実施の形態では、表示装置を構成する薄膜トランジスタの作製方法の一例について説明した。このような構造と、実施の形態１〜実施の形態５のシフトレジスタとを組み合わせることができる。薄膜トランジスタのチャネル領域として、微結晶半導体を用いる場合、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。また微結晶半導体をチャネル領域として用いることで、薄膜トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることができる。
【０２５９】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０２６０】
（実施の形態７）
本実施の形態では、表示装置の一形態として、液晶表示装置の断面構造について、図２６を参照して説明する。具体的には、ＴＦＴ基板と、対向基板と、対向基板とＴＦＴ基板との間に挟持された液晶層とを有する液晶表示装置の構成について説明する。また、図２６（Ａ）は、液晶表示装置の上面図である。図２６（Ｂ）は、図２６（Ａ）の線Ｃ−Ｄにおける断面図である。なお、図２６（Ｂ）は、基板１６０１上に、チャネル領域に微結晶半導体層を用いた逆スタガ型の薄膜トランジスタを形成した構造を有し、表示方式がＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置の断面図である。
【０２６１】
図２６（Ａ）に示す液晶表示装置は、基板１６０１上に、画素部１６０３、第１の走査線駆動回路１６０５ａ、第２の走査線駆動回路１６０５ｂ、及び信号線駆動回路１６０７が形成されている。画素部１６０３、第１の走査線駆動回路１６０５ａ、第２の走査線駆動回路１６０５ｂ、及び信号線駆動回路１６０７は、シール材１６０９によって、基板１６０１と基板１６１１との間に封止されている。また、ＴＡＢ方式によって、ＦＰＣ１６１３、及びＩＣチップ１６１５が基板１６０１上に配置されている。
【０２６２】
図２６（Ａ）の線Ｃ−Ｄにおける断面構造について、図２６（Ｂ）を参照して説明する。ここでは、基板１６０１上に形成される、画素部１６０３と、その周辺駆動回路部の一部である第２の走査線駆動回路１６０５ｂと、端子部１６１７とを示す。
【０２６３】
基板１６０１上に、走査線駆動回路１６０５ｂに設けられる薄膜トランジスタ１６２１と、画素部１６０３に設けられる薄膜トランジスタ１６２３が形成される。また、薄膜トランジスタ１６２１、１６２３上に絶縁層１６２５、１６２７が形成される。また、絶縁層１６２５の開口部を介して、薄膜トランジスタ１６２１のソース電極またはドレイン電極に接続する配線１６２９、薄膜トランジスタ１６２３のソース電極またはドレイン電極に接続する画素電極１６３１が形成される。また、絶縁層１６２７、配線１６２９、及び画素電極１６３１上に絶縁層１６３５が形成される。
【０２６４】
薄膜トランジスタ１６２１、１６２３の構造及び作製方法については、実施の形態１及び実施の形態６を適宜適用することができる。
【０２６５】
絶縁層１６２５及び絶縁層１６２７は、無機絶縁層、有機樹脂層等を用いて形成することができる。無機絶縁層としては、酸化珪素層、酸化窒化珪素層、窒化酸化珪素層、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素層などを用いることができる。有機樹脂層ならば、アクリル樹脂、エポキシ樹脂、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン樹脂などを用いることができる。また、シロキサンポリマーを用いることができる。
【０２６６】
絶縁層１６２５及び絶縁層１６２７は、ＣＶＤ法、スパッタリング法、印刷法、塗布法、スリットコート法等を適宜用いて形成することができる。
【０２６７】
絶縁層１６２５または絶縁層１６２７の少なくとも一方を、有機樹脂層を用いて形成することで、平坦性を高めることが可能であるため、液晶層１６４９の液晶分子の配向を制御しやすくなる。
【０２６８】
配線１６２９及び画素電極１６３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等を用いて形成することができる。
【０２６９】
また、配線１６２９及び画素電極１６３１は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。配線１６２９及び画素電極１６３１は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。シート抵抗は、より低いことが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０２７０】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又はこれらの２種以上の共重合体等が挙げられる。
【０２７１】
なお、画素電極１６３１が反射電極として機能する場合は、配線１６２９及び画素電極１６３１として、アルミニウム、銀などや、それらの合金などを用いることができる。また、チタン、モリブデン、タンタル、クロム、タングステンと、アルミニウムとを積層させた２層構造、アルミニウムを、チタン、モリブデン、タンタル、クロム、タングステンなどの金属で挟んだ３層積層構造としてもよい。
【０２７２】
画素電極１６３１には、開口部を形設しておく。導電膜に形設される開口部は、液晶分子に傾斜を持たせることができるため、ＭＶＡ方式での突起物と同じ役割をさせることができる。
【０２７３】
絶縁層１６３５は配向膜として機能する。
【０２７４】
画素部１６０３の周辺部、若しくは画素部１６０３の周辺部とその周辺駆動回路部の周辺部に、インクジェット法などにより、シール材１６０９が形成される。導電層１６４１、絶縁層１６４３、及び突起部１６４５などが形成された基板１６１１と、基板１６０１とがスペーサ１６４７を介して、シール材１６０９で貼り合わされており、その隙間に、液晶層１６４９が配置されている。なお、基板１６１１は、対向基板として機能する。
【０２７５】
スペーサ１６４７は、数μｍの粒子を散布して設けてもよいし、基板全面に樹脂層を形成した後に、樹脂層をエッチング加工して設けてもよい。
【０２７６】
導電層１６４１は、対向電極として機能する。導電層１６４１としては、配線１６２９及び画素電極１６３１と同様なものを用いるこができる。また、絶縁層１６４３は、配向膜として機能する。
【０２７７】
端子部１６１７においては、接続端子１６５９が形成されている。接続端子１６５９は、画素部１６０３及び周辺駆動回路部の配線１６５５と電気的に接続されている。接続端子１６５９は、画素部１６０３の画素電極１６３１及び周辺駆動回路部の配線１６２９と同様に形成される。
【０２７８】
ここでは、薄膜トランジスタ１６２１、１６２３として、多階調マスクを用いた工程により形成される構造を示したため、配線１６５５及び基板１６０１の間には、薄膜トランジスタの微結晶半導体層と同時に形成された微結晶半導体層１６５１と、ソース領域及びドレイン領域と同時に形成された不純物半導体層１６５３が形成される。
【０２７９】
接続端子１６５９上に、異方性導電体層１６５７を介して、ＦＰＣ１６１３が配置されている。また、ＦＰＣ１６１３上に、異方性導電体層１６６１を介して、ＩＣチップ１６１５が配置されている。つまり、ＦＰＣ１６１３、異方性導電体層１６５７、１６６１、及びＩＣチップ１６１５は、電気的に接続されている。
【０２８０】
異方性導電体層１６５７、１６６１は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ））や異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ））等の接着性を有する材料を用いることができる。また、異方性導電体層１６５７、１６６１は、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いることもできる。
【０２８１】
なお、ＩＣチップ１６１５は、機能回路（メモリやバッファ）を形成することで、基板面積を有効利用することができる。
【０２８２】
なお、図２６（Ｂ）は、表示方式がＭＶＡ方式での断面図について説明したが、表示方式がＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式でもよい。ＰＶＡ方式の場合は、基板１６１１上の導電層１６４１に対し、スリットを設ける構成とすることで液晶分子を傾斜配向させればよい。またスリットが設けられた導電層上に突起部１６４５（配向制御用突起ともいう）を設けて、液晶分子の傾斜配向をさせてもよい。また、液晶の駆動方式は、ＭＶＡ方式、ＰＶＡ方式に限定されるものではなく、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）等を用いることができる。
【０２８３】
図２６（Ａ）、図２６（Ｂ）の液晶パネルは、第１の走査線駆動回路１６０５ａ、第２の走査線駆動回路１６０５ｂ、及び信号線駆動回路１６０７を基板１６０１上に形成した場合の構成について説明したが、図１３（Ｂ）に示すように、信号線駆動回路１６０７に相当する駆動回路をドライバＩＣとし、ＣＯＧ方式などで液晶パネルに実装した構成としてもよい。信号線駆動回路１６０７をドライバＩＣとすることで、省電力化を図ることができる。また、ドライバＩＣをシリコンウエハ等の半導体チップとすることで、液晶パネルはより高速動作が可能であり、且つ低消費電力化を図ることができる。
【０２８４】
以上、本実施の形態では、表示装置の断面構造の一例について説明した。このような構造と、実施の形態１〜実施の形態５のシフトレジスタとを組み合わせることができる。薄膜トランジスタのチャネル領域として、微結晶半導体を用いる場合、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。また微結晶半導体を半導体層として用いることで、薄膜トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることができる。
【０２８５】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０２８６】
（実施の形態８）
本実施の形態においては、電子機器の例について説明する。
【０２８７】
上記実施の形態に係る表示装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用のモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機等の大型ゲーム機等が挙げられる。
【０２８８】
上記実施の形態に係る表示装置の一形態である電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車等の乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２７（Ａ）に示す。
【０２８９】
図２７（Ａ）は、電子書籍の一例を示している。図２７（Ａ）に示す電子書籍は、筐体１７００及び筐体１７０１の２つの筐体で構成されている。筐体１７００及び筐体１７０１は、蝶番１７０４により一体になっており、開閉動作を行うことができる。このような構成により、書籍のような動作を行うことが可能となる。
【０２９０】
筐体１７００には表示部１７０２が組み込まれ、筐体１７０１には表示部１７０３が組み込まれている。表示部１７０２及び表示部１７０３は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２７（Ａ）では表示部１７０２）に文章を表示し、左側の表示部（図２７（Ａ）では表示部１７０３）に画像を表示することができる。
【０２９１】
また、図２７（Ａ）では、筐体１７００に操作部等を備えた例を示している。例えば、筐体１７００は、電源入力端子１７０５、操作キー１７０６、スピーカ１７０７等を備えている。操作キー１７０６により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイス等を備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、及びＵＳＢケーブル等の各種ケーブルと接続可能な端子等）、記録媒体挿入部等を備える構成としてもよい。さらに、図２７（Ａ）に示す電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
【０２９２】
また、図２７（Ａ）に示す電子書籍は、無線で情報を送受信できる構成を備えていてもよい。無線通信により、電子書籍サーバから所望の書籍データ等を購入し、ダウンロードする構成とすることもできる。
【０２９３】
図２７（Ｂ）は、電子ペーパー、液晶表示装置、発光表示装置等の表示装置を用いたデジタルフォトフレームの一例を示している。例えば、図２７（Ｂ）に示すデジタルフォトフレームは、筐体１７１１に表示部１７１２が組み込まれている。表示部１７１２は、各種画像を表示することが可能であり、例えば、デジタルカメラ等で撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【０２９４】
なお、図２７（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブル等の各種ケーブルと接続可能な端子等）、記録媒体挿入部等を備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部１７１２に表示させることができる。
【０２９５】
また、図２７（Ｂ）に示すデジタルフォトフレームは、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【０２９６】
図２７（Ｃ）は、液晶表示装置、発光表示装置等の表示装置を用いたテレビジョン装置の一例を示している。図２７（Ｃ）に示すテレビジョン装置は、筐体１７２１に表示部１７２２が組み込まれている。表示部１７２２により、映像を表示することが可能である。また、ここでは、スタンド１７２３により筐体１７２１を支持した構成を示している。表示部１７２２は、上記実施の形態に示した表示装置を適用することができる。
【０２９７】
図２７（Ｃ）に示すテレビジョン装置の操作は、筐体１７２１が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部１７２２に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２９８】
なお、図２７（Ｃ）に示すテレビジョン装置は、受信機やモデム等を備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、片方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士等）の情報通信を行うことも可能である。
【０２９９】
図２７（Ｄ）は、電子ペーパー、液晶表示装置、発光表示装置等の表示装置を用いた携帯電話機の一例を示している。図２７（Ｄ）に示す携帯電話機は、筐体１７３１に組み込まれた表示部１７３２の他、操作ボタン１７３３、操作ボタン１７３７、外部接続ポート１７３４、スピーカ１７３５、及びマイク１７３６等を備えている。
【０３００】
図２７（Ｄ）に示す携帯電話機は、表示部１７３２がタッチパネルになっており、指等の接触により、表示部１７３２の表示内容を操作することができる。また、電話の発信、或いはメールの作成等は、表示部１７３２を指等で接触することにより行うことができる。
【０３０１】
表示部１７３２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０３０２】
例えば、電話の発信、或いはメールを作成する場合には、表示部１７３２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合には、表示部１７３２の画面の大部分を使用してキーボード又は番号ボタンを表示させることが好ましい。
【０３０３】
また、図２７（Ｄ）に示す携帯電話機の内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを備えた検出装置を設けることで、携帯電話機の向き（縦または横）を判別して、表示部１７３２の表示情報を自動的に切り替える構成とすることもできる。
【０３０４】
また、画面モードの切り替えは、表示部１７３２への接触、又は筐体１７３１の操作ボタン１７３７の操作により行われる。また、表示部１７３２に表示される画像の種類によって切り替える構成とすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替えることができる。
【０３０５】
また、入力モードにおいて、表示部１７３２の光センサで検出される信号を検知し、表示部１７３２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０３０６】
表示部１７３２は、イメージセンサとして機能させることもできる。例えば、表示部１７３２を掌や指で触れ、掌紋及び指紋等をイメージセンサで撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライト又は近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈等を撮像することもできる。
【０３０７】
以上、本実施の形態では、上記実施の形態で説明した表示装置を具備する電子機器の一例について説明した。電子機器は、駆動回路に実施の形態１または実施の形態２のシフトレジスタを実装した表示装置を具備する。シフトレジスタを構成する薄膜トランジスタのチャネル領域として、微結晶半導体を用いる場合、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。また微結晶半導体を薄膜トランジスタのチャネル領域として用いることで、薄膜トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることができる。
【０３０８】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【符号の説明】
【０３０９】
１００ シフトレジスタ
１０１ パルス出力回路
１０２ 配線
１０３ 配線
１０４ 配線
１０６ 半導体層
１１１ 薄膜トランジスタ
１１２ 薄膜トランジスタ
１１３ 薄膜トランジスタ
１１４ 薄膜トランジスタ
１１５ 薄膜トランジスタ
１１６ 薄膜トランジスタ
１１７ 薄膜トランジスタ
１１８ 薄膜トランジスタ
１１９ 薄膜トランジスタ
１２０ 薄膜トランジスタ
１２１ 薄膜トランジスタ
１３１ 電源線
１３２ 電源線
１５１ 信号線
１５２ 信号線
１５３ 信号線
１５４ 信号線
１５５ 信号線
１５６ 信号線
１５７ 信号線
１６６ 信号線
１７１ 電源線
１７２ 電源線
２０１ 期間
５４０ 画素
６００ 回路
６０１ 回路
６０２ 回路
６０３ 薄膜トランジスタ
６０４ 配線
６０５ 配線
６１４ 信号
６１５ 信号
７００ シフトレジスタ
７０１ パルス出力回路
７０２ 配線
７０３ 配線
７０４ 配線
７０５ 配線
７０６ 配線
１１０１ 基板
１１０３ ゲート電極
１１０５ ゲート絶縁層
１１０６ 半導体層
１１０７ 半導体層
１１０９ 不純物半導体層
１１１１ 導電層
１１１３ レジストマスク
１１１５ 半導体層
１１１７ 不純物半導体層
１１１９ 導電層
１１２３ レジストマスク
１１２５ 配線
１１２７ 不純物半導体層
１１３１ 微結晶半導体層
１１３２ 層
１１３３ 配線
１１４０ プラズマ処理
１１８０ グレートーンマスク
１１８１ 基板
１１８２ 遮光部
１１８３ 回折格子部
１１８５ ハーフトーンマスク
１１８６ 基板
１１８７ 半透光部
１１８８ 遮光部
１６０１ 基板
１６０３ 画素部
１６０７ 信号線駆動回路
１６０９ シール材
１６１１ 基板
１６１３ ＦＰＣ
１６１５ ＩＣチップ
１６１７ 端子部
１６２１ 薄膜トランジスタ
１６２３ 薄膜トランジスタ
１６２５ 絶縁層
１６２７ 絶縁層
１６２９ 配線
１６３１ 画素電極
１６３５ 絶縁層
１６４１ 導電層
１６４３ 絶縁層
１６４５ 突起部
１６４７ スペーサ
１６４９ 液晶層
１６５１ 微結晶半導体層
１６５３ 不純物半導体層
１６５５ 配線
１６５７ 異方性導電体層
１６５９ 接続端子
１６６１ 異方性導電体層
１７００ 筐体
１７０１ 筐体
１７０２ 表示部
１７０３ 表示部
１７０４ 蝶番
１７０５ 電源入力端子
１７０６ 操作キー
１７０７ スピーカ
１７１１ 筐体
１７１２ 表示部
１７２１ 筐体
１７２２ 表示部
１７２３ スタンド
１７３１ 筐体
１７３２ 表示部
１７３３ 操作ボタン
１７３４ 外部接続ポート
１７３５ スピーカ
１７３６ マイク
１７３７ 操作ボタン
２８０１ 電源線
２８０２ 薄膜トランジスタ
２９０１ 容量素子
５３２１ 薄膜トランジスタ
５３６０ 映像信号
５３６１ 回路
５３６２ ソースドライバ
５３６３ ゲートドライバ
５３６４ 画素部
５３６５ 回路
５３６６ 照明装置
５３６７ 画素
５３７１ 配線
５３７２ 配線
５３７３ 配線
５３８０ 基板
５３８１ 入力端子
５４２０ 画素
５４２１ 薄膜トランジスタ
５４２２ 液晶素子
５４２３ 容量素子
５４３１ 配線
５４３２ 配線
５４３３ 配線
５４３４ 電極
５４４１ 信号
５４４２ 電圧
１１０７ａ 微結晶半導体層
１１０７ｂ 混合層
１１０７ｃ 層
１１０８ａ 微結晶半導体領域
１１０８ｂ 非晶質半導体領域
１１１５ａ 微結晶半導体層
１１１５ｂ 混合層
１１１５ｃ 層
１１２９ａ 層
１１２９ｃ 層
１１３１ａ 微結晶半導体層
１１３１ｂ 微結晶半導体層
１１３５ａ 絶縁層
１１３５ｃ 絶縁層
１１３５ｅ 絶縁層
１６０５ａ 走査線駆動回路
１６０５ｂ 走査線駆動回路
５３６１ａ 回路
５３６１ｂ 回路
５３６２ａ ソースドライバ
５３６２ｂ ソースドライバ
５４２０Ａ サブ画素
５４２０Ｂ サブ画素
５４２１Ａ 薄膜トランジスタ
５４２１Ｂ 薄膜トランジスタ
５４２２Ａ 液晶素子
５４２２Ｂ 液晶素子
５４２３Ａ 容量素子
５４２３Ｂ 容量素子
５４３１Ａ 配線
５４３１Ｂ 配線
５４３２Ａ 配線
５４３２Ｂ 配線

【特許請求の範囲】
【請求項１】
複数のパルス出力回路を有し、
前記パルス出力回路は、第１薄膜トランジスタ乃至第１１薄膜トランジスタを有し、
前記パルス出力回路は、前記第１信号線乃至第７信号線と、第１電源線及び第２電源線と、に電気的に接続されており、
前記第１薄膜トランジスタは、第１端子が第１電源線に電気的に接続され、第２端子が前記第３薄膜トランジスタのゲート、前記第４薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、前記第９薄膜トランジスタの第２端子、及び前記第１０薄膜トランジスタの第１端子に電気的に接続され、ゲートが前記第２信号線に電気的に接続され、
前記第２薄膜トランジスタは、第１端子が前記第３薄膜トランジスタの第１端子、及び前記第８薄膜トランジスタの第２端子に電気的に接続され、第２端子が前記第６薄膜トランジスタのゲート、及び前記第７薄膜トランジスタのゲートに電気的に接続され、ゲートが前記第１電源線に電気的に接続され、
前記第３薄膜トランジスタは、第１端子が前記第２薄膜トランジスタの第１端子、及び前記第８薄膜トランジスタの第２端子に電気的に接続され、第２端子が前記第２電源線に電気的に接続され、ゲートが前記第１薄膜トランジスタの第２端子、前記第４薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、前記第９薄膜トランジスタの第２端子、及び前記第１０薄膜トランジスタの第１端子に電気的に接続され、
第４薄膜トランジスタは、第１端子が第７信号線、及び前記第６薄膜トランジスタの第２端子に電気的に接続され、第２端子が前記第２電源線に電気的に接続され、ゲートが前記第１薄膜トランジスタの第２端子、前記第３薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、前記第９薄膜トランジスタの第２端子、及び前記第１０薄膜トランジスタの第１端子に電気的に接続され、
前記第５薄膜トランジスタは、第１端子が前記第６信号線、前記第７薄膜トランジスタの第２端子、及び前記第１１薄膜トランジスタの第１端子に電気的に接続され、第２端子が前記第２電源線に電気的に接続され、ゲートが前記第１薄膜トランジスタの第２端子、前記第３薄膜トランジスタのゲート、前記第４薄膜トランジスタのゲート、前記第９薄膜トランジスタの第２端子、及び前記第１０薄膜トランジスタの第１端子に電気的に接続され、
前記第６薄膜トランジスタは、第１端子が前記第１信号線に電気的に接続され、第２端子が前記第７信号線、及び前記第４薄膜トランジスタの第１端子に電気的に接続され、ゲートが前記第２薄膜トランジスタの第２端子、及び前記第７薄膜トランジスタのゲートに電気的に接続され、
前記第７薄膜トランジスタは、第１端子が前記第１信号線に電気的に接続され、第２端子が前記第６信号線、前記第５薄膜トランジスタの第１端子、及び前記第１１薄膜トランジスタの第１端子に電気的に接続され、ゲートが前記第２薄膜トランジスタの第２端子、及び前記第６薄膜トランジスタのゲートに電気的に接続され、
前記第８薄膜トランジスタは、第１端子が前記第１電源線に電気的に接続され、第２端子が前記第２薄膜トランジスタの第１端子、及び前記第３薄膜トランジスタの第１端子に電気的に接続され、ゲートが前記第４信号線に電気的に接続され、
前記第９薄膜トランジスタは、第１端子が前記第１電源線に電気的に接続され、第２端子が前記第１薄膜トランジスタの第２端子、前記第３薄膜トランジスタのゲート、前記第４薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、及び前記第１０薄膜トランジスタの第１端子に電気的に接続され、ゲートが前記第５信号線に電気的に接続され、
前記第１０薄膜トランジスタは、第１端子が前記第１薄膜トランジスタの第２端子、前記第３薄膜トランジスタのゲート、前記第４薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、及び前記第９薄膜トランジスタの第２端子に電気的に接続され、第２端子が前記第２電源線に電気的に接続され、ゲートが前記第４信号線に電気的に接続され、
前記第１１薄膜トランジスタは、第１端子が前記第６信号線、前記第５薄膜トランジスタの第１端子、及び前記第７薄膜トランジスタの第２端子に電気的に接続され、ゲートが第３信号線に電気的に接続され、
ている駆動回路。
【請求項２】
複数のパルス出力回路を有し、
前記パルス出力回路は、第１薄膜トランジスタ乃至第１１薄膜トランジスタを有し、
前記パルス出力回路は、前記第１信号線乃至第７信号線と、第１電源線、第２電源線、及び第３電源線と、に電気的に接続されており、
前記第１薄膜トランジスタは、第１端子が第１電源線に電気的に接続され、第２端子が前記第３薄膜トランジスタのゲート、前記第４薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、前記第９薄膜トランジスタの第２端子、及び前記第１０薄膜トランジスタの第１端子に電気的に接続され、ゲートが前記第２信号線に電気的に接続され、
前記第２薄膜トランジスタは、第１端子が前記第３薄膜トランジスタの第１端子、及び前記第８薄膜トランジスタの第２端子に電気的に接続され、第２端子が前記第６薄膜トランジスタのゲート、及び前記第７薄膜トランジスタのゲートに電気的に接続され、ゲートが前記第３電源線に電気的に接続され、
前記第３薄膜トランジスタは、第１端子が前記第２薄膜トランジスタの第１端子、及び前記第８薄膜トランジスタの第２端子に電気的に接続され、第２端子が前記第２電源線に電気的に接続され、ゲートが前記第１薄膜トランジスタの第２端子、前記第４薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、前記第９薄膜トランジスタの第２端子、及び前記第１０薄膜トランジスタの第１端子に電気的に接続され、
第４薄膜トランジスタは、第１端子が第７信号線、及び前記第６薄膜トランジスタの第２端子に電気的に接続され、第２端子が前記第２電源線に電気的に接続され、ゲートが前記第１薄膜トランジスタの第２端子、前記第３薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、前記第９薄膜トランジスタの第２端子、及び前記第１０薄膜トランジスタの第１端子に電気的に接続され、
前記第５薄膜トランジスタは、第１端子が前記第６信号線、前記第７薄膜トランジスタの第２端子、及び前記第１１薄膜トランジスタの第１端子に電気的に接続され、第２端子が前記第２電源線に電気的に接続され、ゲートが前記第１薄膜トランジスタの第２端子、前記第３薄膜トランジスタのゲート、前記第４薄膜トランジスタのゲート、前記第９薄膜トランジスタの第２端子、及び前記第１０薄膜トランジスタの第１端子に電気的に接続され、
前記第６薄膜トランジスタは、第１端子が前記第１信号線に電気的に接続され、第２端子が前記第７信号線、及び前記第４薄膜トランジスタの第１端子に電気的に接続され、ゲートが前記第２薄膜トランジスタの第２端子、及び前記第７薄膜トランジスタのゲートに電気的に接続され、
前記第７薄膜トランジスタは、第１端子が前記第１信号線に電気的に接続され、第２端子が前記第６信号線、前記第５薄膜トランジスタの第１端子、及び前記第１１薄膜トランジスタの第１端子に電気的に接続され、ゲートが前記第２薄膜トランジスタの第２端子、及び前記第６薄膜トランジスタのゲートに電気的に接続され、
前記第８薄膜トランジスタは、第１端子が前記第１電源線に電気的に接続され、第２端子が前記第２薄膜トランジスタの第１端子、及び前記第３薄膜トランジスタの第１端子に電気的に接続され、ゲートが前記第４信号線に電気的に接続され、
前記第９薄膜トランジスタは、第１端子が前記第１電源線に電気的に接続され、第２端子が前記第１薄膜トランジスタの第２端子、前記第３薄膜トランジスタのゲート、前記第４薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、及び前記第１０薄膜トランジスタの第１端子に電気的に接続され、ゲートが前記第５信号線に電気的に接続され、
前記第１０薄膜トランジスタは、第１端子が前記第１薄膜トランジスタの第２端子、前記第３薄膜トランジスタのゲート、前記第４薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、及び前記第９薄膜トランジスタの第２端子に電気的に接続され、第２端子が前記第２電源線に電気的に接続され、ゲートが前記第４信号線に電気的に接続され、
前記第１１薄膜トランジスタは、第１端子が前記第６信号線、前記第５薄膜トランジスタの第１端子、及び前記第７薄膜トランジスタの第２端子に電気的に接続され、ゲートが第３信号線に電気的に接続され、
ている駆動回路。
【請求項３】
請求項１において、前記第２信号線には、リセット信号が供給され、前記第４信号線には、前段信号が供給され、前記第５信号線には、後段信号が供給され、前記第６信号線及び前記第７信号線より、それぞれ第１の出力信号及び第２の出力信号を出力し、
奇数段目の前記パルス出力回路の前記第１信号線には、クロック信号が供給され、奇数段目の前記第３信号線には、反転クロック信号が供給され、
偶数段目の前記パルス出力回路の前記第１信号線には、前記反転クロック信号が供給され、偶数段目の前記第３信号線には、前記クロック信号が供給される、
駆動回路。
【請求項４】
請求項２において、前記第３電源線の電位は、前記第１電源線の電位より小さい駆動回路。
【請求項５】
請求項３において、前記反転クロック信号は、前記クロック信号より１／２周期遅延した信号である駆動回路。
【請求項６】
請求項１または２において、前記第２信号線には、リセット信号が供給され、前記第４信号線には、前段信号が供給され、前記第５信号線後段信号が供給され、前記第６信号線及び前記第７信号線より第１の出力信号及び第２の出力信号を出力し、
（Ｊ−３）段目（Ｊは４以上の４の倍数）の前記パルス出力回路の前記第１信号線には、第１クロック信号が供給され、（Ｊ−３）段目の前記第３信号線には、第２クロック信号が供給され、
（Ｊ−２）段目の前記パルス出力回路の前記第１信号線には、第２クロック信号が供給され、（Ｊ−２）段目の前記第３信号線には、第３クロック信号が供給され、
（Ｊ−１）段目の前記パルス出力回路の前記第１信号線には、前記第３クロック信号が供給され、（Ｊ−１）段目の前記第３信号線には、前記第４クロック信号が供給され、
Ｊ段目の前記パルス出力回路の前記第１信号線には、前記前記第４クロック信号が供給され、Ｊ段目の前記第３信号線には、前記第１クロック信号が供給される、
駆動回路。
【請求項７】
請求項６において、前記第４クロック信号は、前記第３クロック信号より１／４周期遅延した信号であり、前記第３クロック信号は、前記第２クロック信号より１／４周期遅延した信号であり、前記第２クロック信号は、前記第１クロック信号より１／４周期遅延した信号であり、前記第１クロック信号は、前記第４クロック信号より１／４周期遅延した信号である、駆動回路。
【請求項８】
請求項１乃至請求項７のいずれか一において、一方の電極が前記第１薄膜トランジスタの第２端子、前記第３薄膜トランジスタのゲート、前記第４薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、前記第９薄膜トランジスタの第２端子、及び前記第１０薄膜トランジスタの第１端子に電気的に接続され、他方の電極が前記第２電源線に電気的に接続された容量素子を具備する駆動回路。
【請求項９】
請求項１乃至請求項８のいずれか一において、第１端子が、前記第１薄膜トランジスタの第２端子、前記第３薄膜トランジスタのゲート、前記第４薄膜トランジスタのゲート、前記第５薄膜トランジスタのゲート、前記第９薄膜トランジスタの第２端子、及び前記第１０薄膜トランジスタの第１端子に接続され、第２端子が、前記第２電源線に接続され、ゲートが前記第７信号線、に電気的に接続された第１２薄膜トランジスタを有する駆動回路。
【請求項１０】
請求項１乃至請求項９のいずれか一において、前記第１薄膜トランジスタ乃至前記第１１薄膜トランジスタが、微結晶シリコンをチャネル領域に具備する駆動回路。
【請求項１１】
請求項１乃至請求項１０のいずれか一に記載の駆動回路を具備する表示装置。
【請求項１２】
請求項１１に記載の表示装置を具備する電子機器。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【公開番号】特開２０１０−２１１９０５（Ｐ２０１０−２１１９０５Ａ）
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願番号】特願２０１０−２３７２９（Ｐ２０１０−２３７２９）
【出願日】平成２２年２月５日（２０１０．２．５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】