【課題】オン抵抗を低減することができるＧａＮ−ＭＩＳトランジスタ、ＧａＮ−ＩＧＢＴ、およびこれらの製造方法を提供する。
【解決手段】ゲート電極（Ｍ）１６とＳｉＮゲート絶縁膜（Ｉ）１３と半導体層（ＧａＮ）１２とのＭＩＳ構造を有するＧａＮ−ＭＩＳトランジスタ１５０であって、半導体層は、オーミックコンタクト用ｎ^＋ＧａＮ領域１４が離間した２箇所に形成され、ＳｉＮゲート絶縁膜は、２箇所のオーミックコンタクト用ｎ^＋ＧａＮ領域の基板反対側表面に熱ＣＶＤ法により成膜されたＳｉＮ膜である。 （もっと読む）

【課題】ストレスライナー膜によるチャネル領域の効果的な歪みによりキャリア移動度が向上した半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、素子分離パターンを有する溝１２を有する半導体基板２と、溝２の側面上に形成された側壁１０と、半導体基板２の溝１２に囲まれた領域に形成された、半導体基板２中にチャネル領域８を有するＭＯＳＦＥＴ３と、ＭＯＳＦＥＴ３上および溝１２内の側壁１０上に連続して形成された、チャネル領域８に歪みを発生させるストレスライナー膜１１とを有する。 （もっと読む）

【課題】チャネル移動度のような電気的特性の優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面２Ａを有し、炭化珪素からなる基板２と、基板２の主表面２Ａ上にエピタキシャル成長により形成され、炭化珪素からなるｐ型層４と、ｐ型層４の表面に接触するように形成された酸化膜８とを備えている。そして、ｐ型層４と酸化膜８との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値は１×１０^２１ｃｍ^−３以上となっている。 （もっと読む）

【課題】Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止すると共に、半導体素子のキャリア移動度を向上できるようにする。
【解決手段】半導体装置は、半導体基板１００の上部に形成された素子分離膜１０１と、素子分離膜に囲まれてなる素子活性領域１０２と、該素子活性領域１０２に形成され正孔をキャリアとするチャンネル領域１００ａとを有するＰ型ＭＩＳ−ＦＥＴ２００Ｐと、素子分離膜における素子活性領域１０２の周辺部に形成された複数のダミー活性領域１０５とを備えている。複数のダミー活性領域１０５のうち、正孔の移動方向と対向する位置に形成されたダミー活性領域のみをシリコンとゲルマニウムとを含むＳｉＧｅ付きダミー活性領域１０６としている。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】質量数が比較的小さいドーパント不純物を導入することにより第１のトランジスタ３４ａ及び第２のトランジスタ３４ｂのチャネルドープ層１８を形成する工程と、質量数が比較的大きいドーパント不純物を導入することにより第３のトランジスタ３４ｃのチャネルドープ層２０を形成する工程と、質量数の比較的小さいドーパント不純物を導入することにより第１のトランジスタのポケット領域２６を形成する工程と、質量数の比較的大きいドーパント不純物を導入することにより第２のトランジスタ及び第３のトランジスタのポケット領域３６を形成する工程とを有している。 （もっと読む）

【課題】特性を十分に向上することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ＳｉＣ膜１１を形成する工程と、このＳｉＣ膜１１の表面にＳｉを供給した状態で、このＳｉＣ膜１１を熱処理する熱処理工程と、熱処理工程によってＳｉＣ膜１１の表面に得られたファセットをチャネル１６とする工程とを備えている。このようにすれば、Ｓｉを供給した状態でＳｉＣ膜１１を熱処理することにより、ＳｉＣ膜１１をエネルギ的に安定な表面状態に再構成させることができる。その結果、一周期が１００ｎｍ以上のファセットが得られ、ファセットの平坦部分の長さを従来に比べて長くすることができる。したがって、界面準位の密度を減少することによりキャリアの移動度を向上することができ、半導体装置の特性を十分に向上することができる。 （もっと読む）

【課題】電流コラプスが抑制された窒化物半導体を用いた電界効果トランジスタを容易に実現できるようにする。
【解決手段】電界効果トランジスタは、基板１００の上に形成され、第１の窒化物半導体層１２２及び第２の窒化物半導体層１２３を有する半導体層積層体１０２を備えている。半導体層積層体１０２の上には、互いに間隔をおいてソース電極１３１及びドレイン電極１３２が形成されている。ソース電極１３１とドレイン電極１３２との間には、ソース電極１３１及びドレイン電極１３２と間隔をおいてゲート電極１３３が形成されている。ドレイン電極１３２の近傍には正孔注入部１４１が形成されている。正孔注入部１４１は、ｐ型の第３の窒化物半導体層１４２及び第３の窒化物半導体層１４２の上に形成された正孔注入電極１４３を有している。ドレイン電極１３２と正孔注入電極１４２とは、電位が実質的に等しい。 （もっと読む）

【課題】耐電圧、耐熱性、耐放射線性、及び高速性が優れ、かつ、チャネル領域を短くでき、素子の応答性が高いダイヤモンド半導体素子を高精度で製造できる半導体素子の製造方法を提供する。
【解決手段】第１のダイヤモンド半導体領域１の表面上に、絶縁膜２と多層金属電極層３と犠牲層４とを積層し、犠牲層４上に、局所的にレジスト５をパターン形成する。多層金属電極層３の最上層は、Ｐｔ又はＰｔ合金により形成する。そして、レジスト５をマスクとして第１の犠牲層、多層金属電極層及び絶縁膜をエッチングした後、レジスト５を除去して、第１のダイヤモンド半導体領域１上に絶縁膜２と金属電極層３と第１の犠牲層４との積層体をパターン形成する。その後、第１のダイヤモンド半導体領域１上に、不純物の高濃度ドープ層７を形成する。その後、犠牲層４をエッチング除去し、高濃度ドープ層７上に金属電極８を形成する。 （もっと読む）

【課題】メタルゲート電極内に基板面に対して平行な金属とシリコンなどとの境界又はシリサイドとシリコンなどとの境界を含むメタルゲート電極において、トランジスタの接続抵抗が小さく、高速動作時のトランジスタの遅延又はトランジスタ特性のばらつきなどの特性劣化の懸念がなく、且つ、低コストな構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に、ゲート絶縁膜１０５と、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１と、ゲート電極材料１１２と、ゲート側壁メタル層１２２とを備えている。 （もっと読む）

【課題】微細化されたＭＩＳＦＥＴのゲート電極の加工精度を向上することができる技術を提供する。
【解決手段】シリコン上にニッケルプラチナ合金膜を形成する（Ｓ１０１）。そして、第１加熱処理を実施する（Ｓ１０２）。このとき、第１加熱処理において、加熱温度は２５０℃〜２７０℃であり、加熱時間は３０秒未満である。続いて、未反応のニッケルプラチナ合金膜を除去する（Ｓ１０３）。その後、第２加熱処理を実施する（Ｓ１０４）。このとき、第２加熱処理において、加熱温度は、４５０℃〜６００℃である。 （もっと読む）

【課題】ダイヤモンド薄膜内に存在する結晶欠陥、不純物等を減少させ、高品質なダイヤモンド薄膜を作製可能なダイヤモンド薄膜作製方法を提供すること。
【解決手段】ダイヤモンドが安定な高圧力下でアニールを行う。これにより、結晶中に含まれる格子欠陥等が回復、除去され、ダイヤモンド結晶薄膜を高品質化する事ができる。「（ダイヤモンドが）安定な、安定に」とは、ダイヤモンドがグラファイト化せずにダイヤモンドの状態を保つ状態を指す。ダイヤモンドが安定にアニール出来る領域内でアニールを行う温度（アニール温度、とも呼ぶ）Ｔおよびアニールを行う圧力（アニール圧力、とも呼ぶ）Ｐが決定される。この領域は、図２１に示される、Ｐ＞０．７１＋０．００２７ＴまたはＰ＝０．７１＋０．００２７Ｔを満たし、なおかつＰ≧１．５ＧＰａの領域である。このような領域は、図２１中の斜線部分である。 （もっと読む）

【課題】貼り合わせＳＯＩ基板を使用せずに、容易なプロセスにより、高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】ｐ型のＳｉ基板１上に、一部に空孔４を有するシリコン酸化膜２が設けられ、空孔４を挟んでシリコン酸化膜２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜３により素子分離されている。空孔４に自己整合して、ＳＯＩＣ基板５上にゲート酸化膜１０を介してゲート電極１１が設けられ、ゲート電極１１の側壁にサイドウォール１２が設けられ、ＳＯＩＣ基板５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ型ソースドレイン領域（６、９）が設けられ、ｎ型ソースドレイン領域には、バリアメタル１５を有する導電プラグ１６を介してバリアメタル１８を有するＣｕ配線１９が接続されている構造からなるＮチャネルのＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】 ＬＤＤ領域の長さを精度良く調整可能で、高周波動作に適用できる非対称な横方向二重拡散型ＭＩＳＦＥＴを提供する。
【解決手段】 第１導電型のウェル１の上方にゲート絶縁膜３を介してゲート電極５を形成する工程、ウェル１に第２導電型の不純物イオン注入によりドレイン領域７を形成する工程、ウェル１の上方にゲート電極５が形成されるゲート電極領域とドレイン領域７を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口したマスクパターン層を形成する工程、マスクパターン層をマスクとして自己整合的に、マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入によりドレイン領域より低濃度のＬＤＤ拡散領域６を形成する工程、及び、ウェル１のゲート電極５を挟んでドレイン領域７の反対側の領域に第２導電型の不純物イオン注入によりＬＤＤ拡散領域より高濃度のソース領域を形成する工程を有する。 （もっと読む）

【課題】ＤＲＡＭ素子のような半導体装置において、半導体基板の溝部におけるゲート電極の埋設状態が良好となり、配線抵抗が低減され、素子特性に優れた半導体装置の製造方法を提供する。
【解決手段】シリコン基板１の表面にゲート電極溝１３を形成する工程と、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成する工程と、第１のバリア膜１６ａをエッチバックして、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させながら除去する工程と、ゲート電極溝１３の内面と残存した第１のバリア膜１６ａの表面に第２のバリア膜１６ｂを形成する工程と、第２のバリア膜１６ａの表面にタングステン膜を形成する工程と、このタングステン膜及び第２のバリア膜１６ｂをエッチバックしてゲート電極溝１３内にそれぞれ一部を残存させながら各膜を一括除去する工程と、を具備する。 （もっと読む）

【課題】低容量且つ高温特性が良好な素子分離領域を有する高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】半導体基板１にウエル領域２が設けられ、ウエル領域２内には上部、下部及び側面にシリコン酸化膜３を有し、内部が空孔４に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域２が設けられた半導体基板１上にゲート酸化膜９を介してゲート電極１０が設けられ、ゲート電極１０の側壁にサイドウォール１１が設けられ、ウエル領域２が設けられた半導体基板１には、ゲート電極１０に自己整合して低濃度のソースドレイン領域（６、７）及びサイドウォール１１に自己整合して高濃度のソースドレイン領域（５、８）が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル１４を有する導電プラグ１５を介してバリアメタル１７を有する配線１８が接続されている構造からなるＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】 チャネルのしきい値電圧がより高いエンハンスメント型の電界効果型トランジスタを提供する。
【解決手段】 複数層の窒化物半導体を有する電界効果トランジスタにおいて、複数層の窒化物半導体のうち、電界効果トランジスタのキャリアが走行するチャネル層半導体１０２と、チャネル層半導体１０２よりも下層にあって、チャネル層半導体１０２よりもバンドギャップの大きい窒化物半導体からなる下方障壁層半導体１０４と、チャネル層半導体１０２と下方障壁層半導体１０４との間にあって、バンドギャップが下方障壁層半導体１０４のバンドギャップより大きい薄高障壁層半導体１０３とを設ける。 （もっと読む）

【課題】nチャネルおよびp型チャネルトランジスタに用いられる層構造を提供する。
【解決手段】nチャネルトランジスタを製作するのに用いる層構造を含む。層構造は、伝導帯底E_C1を有する第１の半導体層、離散正孔準位H₀を有する第２の半導体層、第１と第２の半導体層との間に配置された広バンドギャップ半導体バリア層、第１の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を含み、離散正孔準位H₀は、伝導帯底E_C1の下方に位置され、ゲート金属層にゼロバイアスが供給される。 （もっと読む）

【課題】 各膜の組成が異なる積層膜を、極めて効率よく、しかも酸化等の不都合が生じることなく形成することができる積層膜の形成方法を提供すること。
【解決手段】 処理室内に基板１を配置し、処理室に、少なくとも、金属カルボニルを含有する原料を含む成膜原料を導入し、ＣＶＤにより基板１上に金属カルボニル中の金属を含む複数の膜６ａ、６ｂを含む積層膜を形成する積層膜の形成方法であって、上記積層膜に含まれる膜は、同一処理室内で、原料種および／または成膜条件を異ならせて連続成膜され、上記膜の組成が異なる積層膜を形成する。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）