【課題】チャネル層をＩｎＡｓから構成するヘテロ構造の電界効果トランジスタで、高速で安定した動作ができるようにする。
【解決手段】キャップ層１０５の表面を塩酸からなる処理液で処理する。処理液は、例えば、塩化水素の３７質量％水溶液を、水で５倍（体積）に希釈したものである。次に、基板１０１を処理液中より引き上げ、直ちにキャップ層１０５の表面に付着している塩酸を除去する。この塩酸の除去では、水を用いることなく、例えば、キャップ層１０５の表面に窒素ガスを吹き付けることで付着している塩酸を除去する。 （もっと読む）

【課題】チャネル層をＩｎＡｓから構成するヘテロ構造の電界効果トランジスタで、高速で安定した動作ができるようにする。
【解決手段】第１障壁層１０２に形成されてＡｌＧａＳｂに対して浅いアクセプタとなる不純物が導入された第１不純物導入領域１１０と、第２障壁層１０４に形成されてＡｌＧａＳｂに対して浅いアクセプタとなる不純物が導入された第２不純物導入領域１１１とを備える。また、第１不純物導入領域１１０および第２不純物導入領域１１１は、チャネル層１０３の電子に不純物散乱を生じさせない範囲でチャネル層１０３より離間して形成されている。 （もっと読む）

【課題】Ｄｔ−ＭＯＳトランジスタよりなる半導体装置の素子寸法を縮小する。
【解決手段】シリコン基板２１と、素子分離領域２１Ｉと、前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域２１ＤＮＷと前記第１の導電型と逆の第２の導電型のコンタクト領域２１Ｐ＋１と、ゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に延在するゲート電極と、第２の導電型のソース拡散領域と、第２の導電型のドレイン拡散領域と、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第１のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続されていること。 （もっと読む）

【課題】ＭＯＳトランジスタのソース及びドレイン電極に生じる寄生容量を低減する。高速動作が可能な半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳトランジスタを備える。ＭＯＳトランジスタは、１対の第１、第２及び第３の不純物拡散領域を有する。第２の不純物拡散領域は、第１の不純物拡散領域を挟むように半導体基板内に設けられた第１導電型の不純物拡散領域であり、第１の不純物拡散領域よりも第１導電型の不純物濃度が高くなる。第３の不純物拡散領域は、１対の第１の不純物拡散領域に接すると共に第２の不純物拡散領域に接しないように、半導体基板内に設けられた第２導電型の不純物拡散領域である。 （もっと読む）

【課題】炭化珪素ＭＯＳＦＥＴにおいて、炭化珪素層とゲート絶縁膜との界面に発生する界面準位を十分に低減できず、キャリアの移動度が低下する場合があった。
【解決手段】この発明に係る炭化珪素半導体装置は、炭化珪素層を有し炭化珪素層上にゲート絶縁膜を形成した基板を炉の中に導入する基板導入工程と、基板を導入した炉を加熱して一酸化窒素と窒素とを導入する加熱工程とを備え、加熱工程は、窒素を反応させてゲート絶縁膜と炭化珪素層との界面を窒化する。 （もっと読む）

【課題】導電材料のゲートトレンチへの埋め込みが容易な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上の絶縁膜と、絶縁膜に設けられた凹部と、凹部の底部であって半導体基板上に設けられたゲート絶縁膜とを形成する工程と、凹部の内壁面上と絶縁膜の上面上に、第１金属を含む導電材料で第１ゲート電極膜を形成する工程と、第１ゲート電極膜上に、凹部の側面部分の一部は覆わないように、導電材料の融点よりも高い融点を持つ材料でカバー膜を形成する工程と、カバー膜が形成された状態で、熱処理を行って、第１ゲート電極膜をリフローさせる工程とを有する。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタに係る半導体装置の高速動作を可能とする。
【解決手段】Ｐ型ウエル層３の表面に形成された複数の素子分離膜４の中央部に開口溝５を形成する。開口溝５の側壁から開口溝５の内側に向かってゲート絶縁膜６を介して延在するゲート電極７を形成する。ゲート電極７をマスクにしてセルフアラインでボロンの斜めイオン注入により開口溝５内のＰ型ウエル層３にＰ型ボディ層８を形成する。
ゲート電極７をマスクに砒素のイオン注入によりＰ型ボディ層８にＮ＋型ソース層９を、同時に２つの素子分離膜４間のＰ型ウエル層３にＮ＋型ドレイン層１０を形成する。素子分離膜４の下方のＰ型ウエル層３にＰ型ボディ層８の端部からＮ＋型ドレイン層１０に延在するＮ−型ドリフト層を形成する。この際、Ｐ型ボディ層８の端部から開口溝５の側壁下部までの領域ＡのＮ−型ドレイン層１１の幅をできるだけ小さくなるよう制御する。 （もっと読む）

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）

【課題】High-kゲート絶縁膜を用いたＭＯＳＦＥＴにおいて、信頼性劣化、チャネル移動度低下及びＥＯＴの増加を抑制する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０１上に、シリコン酸化物を含む第１絶縁層１０４を形成する工程（ａ）と、第１絶縁層１０４上に第１金属層１０５を形成する工程（ｂ）と、第１金属層１０５上にゲート電極１０８を形成する工程（ｃ）とを備える。第１絶縁層１０４及び第１金属層１０５からゲート絶縁膜を形成する。 （もっと読む）

【課題】ゲートコンタクトプラグ形成のためのコンタクトホールの深さを適切に制御可能とする。
【解決手段】半導体装置１は、活性領域ＡＲを囲む第１の絶縁体ピラー２１と、第１の絶縁体ピラー２１の活性領域ＡＲ側の側面２１ｓとｙ方向に相対向する側面２２ｓを有する第２の絶縁体ピラー２２と、第１及び第２の絶縁体ピラー２１，２２の上面を覆う絶縁膜３１と、第１のゲート電極１６と電気的に接続し、かつ少なくとも側面２１ｓ，２２ｓを覆う第２のゲート電極２３と、底面に絶縁膜３１及び第２のゲート電極２３が露出したコンタクトホールの内部に設けられ、かつ第２のゲート電極２３の上面と電気的に接続するゲートコンタクトプラグ４２とを備え、側面２１ｓ，２２ｓ間の距離は、ゲートコンタクトプラグ４２のｘ方向の長さより短く、ゲートコンタクトプラグ４２は側面２１ｓ，２２ｓ間の領域で第２のゲート電極２３と電気的に接続する。 （もっと読む）

【課題】オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴを提供する。
【解決手段】ｎ型バリア層１５を形成することでエミッタ側のキャリア濃度を高くしてオン電圧の低減を図りつつ、ｎ型バリア層１５を隣り合うエミッタ間に形成しないようにすることで、ターンオフ時間の改善を図る。また、このような構造により、スイッチング時の破壊耐量の向上も図ることも可能となる。したがって、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴとすることが可能となる。 （もっと読む）

【課題】ＭＯＳトランジスタのチャネル領域に、基板上に形成した応力膜からより効率的に応力を印加する半導体装置の構造及びその製造方法を提供する。
【解決手段】ＭＯＳトランジスタは、ｎ型またはｐ型のソース・ドレイン領域２１ｅ〜ｈと、素子分離領域２１Ｉからチャネル領域に向かって延在し、ソース・ドレイン領域２１ｅ〜ｈを覆って形成された、引張応力、圧縮応力のいずれかである応力膜２７Ａ、２７Ｂを備える。応力膜２７Ａ，２７Ｂは、ゲート電極２３Ａ，２３Ｂの側壁面に沿って、ただし側壁面からは隙間３２Ａ〜Ｄを介して形成される。ソース・ドレイン領域２１ｅ〜ｈがｎ型である場合、応力膜の応力は引張応力であり、ソース・ドレイン領域２１ｅ〜ｈがｐ型である場合、応力膜の応力は圧縮応力である。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８及びソース電極３４はドレイン電極３６を囲み、ソース電極３４の上部に、ゲート電極３８の上方を通過してドレイン電極３６側に庇状に突き出したフィールドプレート１７０が形成され、ＧａＮ系エピタキシャル基板３２の表面層とフィールドプレート１７０との間に、誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート１７０の直下領域においてフィールドプレート終端面と面一状態となるように切れ込み、その下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びている。 （もっと読む）

【課題】良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供する。
【解決手段】本発明の半導体装置は、ｎＭＯＳ ＳＧＴ２２０であり、第１の平面状シリコン層上２３４に垂直に配置された第１の柱状シリコン層２３２表面に並んで配置された、第１のｎ^＋型シリコン層１１３と、金属を含む第１のゲート電極２３６と、第２のｎ^＋型シリコン層１５７とから構成される。そして、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に、第２の絶縁膜１６２が第１のゲート電極２３６の上面に配置されている。また、金属を含む第１のゲート電極２３６が、第１のｎ^＋型シリコン層１１３、第２のｎ^＋型シリコン層１５７、第１の絶縁膜１２９、および、第２の絶縁膜１６２に囲まれている。 （もっと読む）

【課題】選択的酸化工程を含む金属ゲートパターンを有する半導体素子を提供する。
【解決手段】半導体素子は、半導体基板、半導体基板上に形成されたポリシリコン層、ポリシリコン層上に形成されたバリヤ金属層、及びバリヤ金属層上に形成されたタングステン層を含み、側壁を有する金属ゲートパターンと、金属ゲートパターンの側壁上に形成されたシリコンオキサイド層と、金属ゲートパターンの側壁のシリコンオキサイド層上に形成されたシリコンナイトライド層と、を含む半導体素子であって、金属ゲートパターンは、９０ｎｍ未満のゲート長を有し、シリコンオキサイド層は、ポリシリコン層の側壁に接触し、シリコンオキサイド層は、第１部分及び第２部分を含むが、第１部分は、ポリシリコン層の側壁の直接上に位置し、第２部分は、タングステン層の側壁上に位置し、第１部分は、第２部分よりさらに厚いことを特徴とする。 （もっと読む）

【課題】良好な特性を有し且つ微細化を実現した半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、平面状シリコン層２１２上の柱状シリコン層２０８、柱状シリコン層２０８の底部領域に形成された第１のｎ^＋型シリコン層１１３、柱状シリコン層２０８の上部領域に形成された第２のｎ^＋型シリコン層１４４、第１及び第２のｎ^＋型シリコン層１１３，１４４の間のチャネル領域の周囲に形成されたゲート絶縁膜１４０、ゲート絶縁膜１４０の周囲に形成され第１の金属シリコン化合物層１５９ａを有するゲート電極２１０、ゲート電極２１０と平面状シリコン層２１２の間に形成された絶縁膜１２９ａ、柱状シリコン層２０８の上部側壁に形成された絶縁膜サイドウォール２２３、平面状シリコン層２１２に形成された第２の金属シリコン化合物層１６０、及び第２のｎ^＋型シリコン層１４４上に形成されたコンタクト２１６を備える。 （もっと読む）

【課題】導電膜を有する半導体装置は、導電膜の内部応力の影響を受ける。内部応力について検討する。
【解決手段】絶縁表面上に設けられたｎチャネル型ＴＦＴを有する半導体装置は、半導体膜が引っ張り応力を受けるように、導電膜、例えばゲート電極に不純物元素が導入され、絶縁表面上に設けられたｐチャネル型ＴＦＴを有する半導体装置は、半導体膜が圧縮応力を受けるように、導電膜、例えばゲート電極に不純物が導入されている。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８の上部に、ドレイン電極３６側及びソース電極３４側に庇状に突き出したフィールドプレート４０が形成され、基板３２の表面層とフィールドプレート４０との間に誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート４０のドレイン電極３６側及びソース電極３４側の終端面と面一状態となるように切れ込み、ドレイン電極３６側の下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びており、且つ、ソース電極３４側の下端からソース電極３４に接続するようにソース電極３４に向かって延びている。 （もっと読む）

【課題】スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。
【解決手段】ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５と、隣接する指状部４５の先端部４６を接続する接続部４７と、を有する。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５とドレイン配線３３の指状部３５と、の間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置され、かつ、ソース配線２３の指状部２５との間に絶縁膜を介在させて指状部２５と交差している。 （もっと読む）

【課題】 ミリ波以上の周波数において、安定して、高い利得および動作周波数が得られる電界効果トランジスタを提供する。
【解決手段】 基板１１上の動作層１３の上に、ソース電極１４、ドレイン電極１５、ゲート電極１８、絶縁膜１７が形成され、
ゲート電極１８は、ソース電極１４とドレイン電極１５の間に配置され、
絶縁膜１７は、ゲート電極１８とドレイン電極１５の間に配置され、
フィールドプレート電極１９は、絶縁膜１７上に形成され、かつ、ソース電極１４と電気的に接続され、
ゲート電極１８上部は、ソース電極１４側およびドレイン電極１５側に突出し、
フィールドプレート電極１９下端は、ゲート電極１８下端よりも下方に配置され、
フィールドプレート電極１９上端は、ゲート電極１９上部においてドレイン電極１５側に最も突出した部分よりも下方に配置されている電界効果トランジスタ。 （もっと読む）