【課題】設計寸法に近い素子領域を形成可能で、ＧＩＤＬと類似の現象の発生を抑制可能で、かつ導電膜の酸化により素子領域に印加される圧縮応力を抑制可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板ＳＢの主表面に溝ＴＲが形成される。溝ＴＲの壁面を酸化することにより壁面に第１の酸化膜ＴＯ１ａが形成される。溝ＴＲ内を埋め込むように埋め込み導電膜ＢＣが形成される。活性酸化種を含む雰囲気下にて埋め込み導電膜ＢＣを酸化することにより第２の酸化膜ＴＯ１ｂが形成される。第２の酸化膜ＴＯ１ｂ上に第３の酸化膜ＴＯ２が気相成長法または塗布法により形成される。 （もっと読む）

【解決手段】
共通の能動領域内に少なくとも１つの埋め込み半導体合金を設けることによって得られる異なる歪レベルに基いて、その能動領域内に形成されるプルダウントランジスタ及びパストランジスタの駆動電流能力を調節することができ、それにより能動領域の単純化された全体的な幾何学的構造を提供することができる。従って、能動領域の単純化された構造を伴う最小のチャネル長に基きスタティックＲＡＭセルを形成することができ、プルダウン及びパストランジスタに対する駆動電流の比を調節するためにトランジスタ幅の明白な変化が従来的に用いられている洗練されたデバイスで観察され得るような顕著な歩留まり低下を回避することができる。 （もっと読む）

【課題】簡易な手順で、位置あわせ精度の高い横型電界効果トランジスタを含む半導体装置を得る。
【解決手段】高耐圧トランジスタ１２８は、チャネル領域１７０上に形成されたゲート電極１１０と、チャネル領域１７０の両側方にそれぞれ形成された第１導電型のソース領域１１６ａおよびドレイン領域１１６ｂと、ソース領域１１６ａとドレイン領域１１６ｂとの間に設けられ、ゲート電極１１０のゲート幅方向に沿って、第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とがそれぞれ一定幅で交互に配置された超接合構造のドリフト領域１７２と、を含む。ゲート電極１１０は、平面視で、ドリフト領域１７２の第２導電型の不純物拡散領域上を覆う櫛歯を有する櫛形構造に形成された構成を有する。 （もっと読む）

半導体装置（１０）およびこれを製造方法は、活性素子領域（１２）および隔離領域（１４）を提供する工程を含み、隔離領域は、活性素子領域との境界（３２）を形成する。パターン化ゲート材料（１６）は、境界の第１部分（３４）と第２（３６）部分との間において、活性素子領域と重なる。パターン化ゲート材料は、活性素子領域内において、チャネルを画定し、ゲート材料は、境界領域の第１部分および第２部分の付近において、境界の第１部分と第２部分との間よりも大きい（２４＋２６，２８＋３０）、ゲート材料の主要寸法に沿って中心線（１８）と直交するゲート長さ寸法を有する。チャネルは、境界の第１部分に隣接する第１端と、境界の第２部分に隣接する第２端とを含み、更に、チャネルの両端においてテーパが付けられたゲート長さ寸法によって特徴付けられる。
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【課題】浅い不純物領域を有する半導体装置を提供する。
【解決手段】チャネル形成領域を含む半導体ならびにチャネル形成領域の上のフローティングゲート７６２およびコントロールゲート７６３によるゲート電極部７５２，７５３を含む半導体装置であって、ゲート電極部７５２，７５３の一方の側の半導体には、フローティングゲート７６２とオーバーラップする第１の不純物領域７５５が形成されており、フローティングゲート７６２の他方の側の半導体には、レーザドーピング処理により、深さが０．１μｍ以下で、且つフローティングゲート７６２とオーバーラップが無い第２の不純物領域７５７、７５８が形成されており、チャネル形成領域の長さは０．３μｍ以下である。 （もっと読む）

【課題】ＳＴＩ幅の増加や信頼性の低下を招くことなく、所定の導電型トランジスタ領域において最適なHigh-kゲート絶縁膜を実現する。
【解決手段】Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとを含む半導体基板１０１上の全面にHigh-k絶縁膜１０３、Ｎ型トランジスタ用キャップ膜１０４及び金属含有膜１０５を順次堆積する。Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用キャップ膜１０４にイオン１０７を導入することにより、Ｐ型トランジスタ用キャップ膜１０８を形成する。金属含有膜１０５上にポリシリコン膜１１１を堆積した後、パターニングにより、Ｎ型トランジスタ用ゲート電極１１３及びＰ型トランジスタ用ゲート電極１１４を形成する。 （もっと読む）

【課題】サイズを縮小するとともに、オン抵抗を低くしながらオフ耐圧を高く保つことができる半導体装置と、その製造方法を提供する。
【解決手段】半導体基板１の領域には、ゲート電極４を挟んで一方にソース電極７およびＬＤＤ領域５ｂが形成され、他方にドレイン電極６およびＬＤＤ層５ａが形成されている。半導体基板１の表面から所定の深さＤ１にわたり形成されたＬＤＤ層５ａには、ＬＤＤ層５ａの表面を除いてＬＤＤ層５ａに取り囲まれるとともに、ＬＤＤ層５ａの表面から深さＤ３にわたりｐ型拡散層１０が形成されている。ＬＤＤ層５ａには、ｐ型拡散層１０の直下の領域においてＬＤＤ層５ａの底からさらに深い領域に向かって突出するように深さＤ２にわたり突出部５５が形成されている。 （もっと読む）

【課題】微細化しても動作特性の劣化が生じないＳＴＩ構造の半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳトランジスタのゲート電極部をＮＭＯＳ仕事関数制御メタル層７及びゲート主電極５により構成する。ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により形成され、ディボット部２ｄが設けられるエッジ近傍領域である領域ｂにおける膜厚は、他の領域である領域ａにおける膜厚より薄く形成される。したがって、ＮＭＯＳ仕事関数制御メタル層７に関し、領域ｂにおける実効仕事関数が領域ａにおける実効仕事関数に比べ、ミッドギャップよりに設定される。 （もっと読む）

【課題】横型絶縁ゲートトランジスタ素子を備え、オン抵抗の増加を抑制しつつ体格を小型化することのできる半導体装置及びその製造方法を提供する。
【解決手段】半導体層に構成されたＬＤＭＯＳ素子と、半導体層の主表面上に形成された絶縁膜を同一表面から貫通するコンタクプラグとしての、ソース領域とベースコンタクト領域とに接続された第１コンタクトプラグと、を備えた半導体装置であって、ベースコンタクト領域が、半導体層の主表面に略垂直な方向においてソース領域よりも主表面に対して下方で、半導体層の主表面に沿う方向においてソース領域と少なくとも一部が重なる位置に形成されている。そして、第１コンタクトプラグが、絶縁膜及びソース領域を貫通しつつベースコンタクト領域まで延設されている。 （もっと読む）

【課題】ソース−ドレイン間の耐圧を低下させることなく、占有面積の小さい半導体装置を提供する。
【解決手段】本発明に係る半導体装置１００は、半導体基板１０と、半導体基板１０に形成された第１導電型の不純物領域からなる第１ウェル３０と、半導体基板１０に形成された第２導電型の不純物領域からなる第２ウェル３２と、を含み、平面視において、第１ウェル３０の一部と第２ウェル３２の一部とは、重なり部分４０をなし、半導体基板１０の厚み方向において、重なり部分４０は、第１導電型の不純物領域と、第２導電型の不純物領域とが、交互に配置されている。 （もっと読む）

【課題】 高ＯＦＦ耐圧および低ＯＮ抵抗を実現し、かつ小形化が可能な半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極４Ａをドレイン側Ｎ^-拡散層２ｂ上まで設けることによって、ゲート電極４Ａに電圧が印加されるＯＮ状態において、ドレイン側Ｎ^-拡散層２ｂにキャリアを誘起することができるので、前提技術に比べて、ＯＮ抵抗を低下させることができる。これによって、第１ゲート絶縁膜６Ａ上の部分と、ドレインＮ⁺拡散層５との離隔距離であるドレインオフセット長ＤＬ２を小さくすることなく、ＯＮ抵抗を低下させることができる。したがって、ドレインオフセット長ＤＬ２を前提技術のドレインオフセット長ＤＬ１と同程度に維持することができるので、ゲート電極４Ａに電圧が印加されないＯＦＦ状態では、前提技術とほぼ同じＯＦＦ耐圧を得ることができる。 （もっと読む）

【課題】ＳｉＧｅ膜をチャネル領域に用いるＦＥＴにおいて、このＳｉＧｅ膜中のＧｅ濃度及びＳｉＧｅ膜の膜厚のばらつきを抑制する。
【解決手段】シリコンを主成分とする基板と、前記基板に形成され、素子領域を区画する溝と、前記基板上に形成されたＳｉＧｅ膜と、前記溝の側壁の少なくとも上部において前記側壁の表面から内部に形成された、窒素および炭素のうち少なくともいずれかを含む、シリコン流動防止層と、を備える。 （もっと読む）

【課題】トランジスタ特性を劣化させずに形成される小型の半導体装置、及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記半導体基板上に前記ゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上面に形成される第１窒化シリコン膜と、前記ゲート電極の側面に形成される保護絶縁膜と、前記保護絶縁膜の側面に形成される第２窒化シリコン膜と、前記保護絶縁膜の上面に形成され、その底面が前記第１窒化シリコン膜の底面よりも上部に形成される第３窒化シリコン膜とを備える。 （もっと読む）

【課題】第１導電型の半導体基板に第２導電型の深いウェルが形成され、該深いウェルを利用して形成されたＬＤＭＯＳまたはオフセットドレインＭＯＳが、基板上で占有する面積を小さくすることにより集積度を向上させた半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置１００は、第１導電型の半導体基板１０と、半導体基板１０に設けられた、第２導電型のウェル２０と、ウェル２０に設けられた、第１導電型の第１不純物領域３０と、第１不純物領域３０の周囲に設けられ、少なくとも一部がウェル２０に設けられた、第２導電型の第２不純物領域４０と、を有し、ウェル２０は、第２不純物領域４０よりも不純物濃度が小さく、かつ、半導体基板１０の厚み方向に第１不純物領域３０および第２不純物領域４０よりも深く形成され、第１不純物領域３０は、ＬＤＭＯＳ１０６のボディ領域またはオフセットドレインＭＯＳ１０８のドリフト領域を構成する。 （もっと読む）

【課題】ゲート電極自体のゲート長を短くすることなく、短チャネル化が図れる半導体装置を提供する。
【解決手段】ドリフト領域８におけるゲート電極４側の端部はゲート電極４下まで延びており、ゲート電極４のゲート長をＬｇ、ドリフト領域８におけるゲート電極４下の部分８ａの長さをＬｄとすると、Ｌｄ＜Ｌｇ／２である。 （もっと読む）

【課題】プロセス処理のばらつきを低減し、半導体基板の加工精度を向上することでばらつきの少ない半導体装置を製造できる半導体装置の製造方法およびエッチング幅の補正方法を提供する。
【解決手段】開口部が形成されたシリコン窒化膜と、このシリコン窒化膜の側面を覆う側壁保護膜とをマスクとして、シリコン酸化膜およびシリコン基板の一部をエッチングすることにより、シリコン基板に素子分離用トレンチを形成する（Ｓ１０８）。側壁保護膜は、シリコン窒化膜に関して開口部に隣接する隣接部の幅の計測値に基づいて膜厚調整して形成された酸化膜の一部からなる。 （もっと読む）

【課題】
ゲート電極のラインエッジラフネスのエクステンション領域に与える影響を低減する。
【解決手段】
半導体装置の製造方法は、活性領域を有する半導体基板を準備し、活性領域上方にラインエッジラフネスを有するゲート電極を形成し、基板法線方向からゲート電極幅方向に傾けた２方向からの斜めイオン注入により、ラフネスの凹部の一部にはイオン注入を行わず、凹部の半分の深さまでは達するイオン注入を行ない、アニールしてイオン注入した不純物を活性化すると共に拡散させて、実効チャネル長の揺らぎを少なくする。 （もっと読む）

【課題】短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力が劣化することを防止するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０における活性領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の導電膜１４、及び該第１の導電膜１４上に形成された第２の導電膜１５からなるゲート電極１５Ａと、活性領域１０ｘにおける第２導電膜１５の側方下に形成されたエクステンション領域１６と、第１の導電膜１４上に、第２の導電膜１５の側面と接して形成された第１のサイドウォール１７とを備え、第１の導電膜１４のゲート長方向の長さは、第２の導電膜１５のゲート長方向の長さよりも大きい。 （もっと読む）

【課題】ＳＯＩ構造を有するＲＣ型トランジスタにおいて、しきい値電圧の低下を防止でき、さらに、しきい値電圧の制御や調整が容易にできる。
【解決手段】電界効果トランジスタを備えた半導体装置であって、電界効果トランジスタは、半導体基板１に形成された素子分離領域３によって仕切られた拡散層領域と、
その拡散層領域と交差するように設けられ、少なくとも一部が半導体基板１に形成されたゲート溝内に埋め込まれたゲート電極５と、拡散層領域内において、一方の側面がゲート電極５のうちゲート溝内に埋め込まれた部分と対向し、他方の側面が素子分離領域３の側面と接触するように形成されたＳＯＩ構造のチャネル層４とを有し、ソース・ドレイン領域として機能する不純物拡散層５がチャネル層４よりも上部に配置され、不純物拡散層５とチャネル層４とが離間して形成されている。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）