【課題】短チャネル特性の劣化無しに十分なゲートオーバーラップを確保し、かつ電気抵抗の低いＳ／Ｄ−Ｅｘｔ．層を有する半導体装置およびその製造方法を得ることを目的とする。
【解決手段】半導体基板の浅い表層であって、ゲート電極４の下部の両端部から内方にかけて一部の領域に一対の第１の拡散層５ａが形成されている。また、半導体基板の第１の拡散層５ａよりも深い表層であって、第１の拡散層５ａと外方で隣り合うサイドウォール７の下部の領域に一対の第２の拡散層５ｂが形成されている。また、半導体基板の第２の拡散層５ｂよりも深い表層であって、第２の拡散層５ｂと外方で隣り合う領域に一対の第３の拡散層６が形成されている。 （もっと読む）

【課題】微細化に伴うエクステンション拡散層の浅接合化と低抵抗化とを実現し、高駆動力を有する微細デバイスを実現できるようにする。
【解決手段】半導体装置は、半導体基板１００の上に、ゲート絶縁膜１０１を介在させて形成されたゲート電極１０２と、半導体領域１００におけるゲート電極１０２の両側方に形成され、ボロンイオンがそれぞれ拡散してなるＰ型エクステンション高濃度拡散層１０６と、半導体基板１００における各Ｐ型エクステンション高濃度拡散層１０６の外側で且つ接合深さが各Ｐ型エクステンション高濃度拡散層よりも深いＰ型ソース・ドレイン拡散層１１３とを有している。Ｐ型エクステンション高濃度拡散層１０６は、ゲート電極１０２の両側方のうちの少なくとも一方に炭素を含む。 （もっと読む）

【課題】 簡便なプロセスで、閾値電圧を広範囲にわたって制御することができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】 Ｓｉ基板１に、フッ素（Ｆ）および炭素（Ｃ）のうち、少なくともいずれか一方をイオン注入して拡散抑止層２１を形成する。この拡散抑止層２１が形成された側から、ホウ素（Ｂ）およびインジウム（Ｉｎ）のうち、少なくともいずれか一方をイオン注入して、拡散抑止層２１よりも浅くｐ型カウンタ層６Ａを形成する。このｐ型カウンタ層６Ａよりも深くソース・ドレインエクステンション層８を形成した後、ソース・ドレイン拡散層７を形成して、アニールして活性化する。 （もっと読む）

【課題】Ｈｆ−Ｏ系絶縁膜上に、ＴａＣ_ｘ膜を用いたメタルゲート電極を備えたＭＩＳトランジスタの実効仕事関数を制御する。
【解決手段】ＳＯＩ基板１のシリコン層１ｃ側よりゲート絶縁膜２を形成する。次いで、ゲート絶縁膜２上に室温スパッタ法によってＴａＣ_ｘ膜を堆積し、このＴａＣ_ｘ膜から構成されるメタルゲート電極３を形成する。次いで、メタルゲート電極３上にアモルファス状態のシリコン膜を形成した後、メタルゲート電極３に熱処理を施す。次いで、前記シリコン膜を除去した後、メタルゲート電極３に酸素を添加する。 （もっと読む）

寄生ＮＰＮなしでバルクシリコンからの電流フローを許容する、非常に短いチャネルを有するハイブリッドパワー電界効果トランジスタ（ＦＥＴ）装置。装置は、ＪＦＥＴコンポーネント、ＪＦＥＴコンポーネントに近接して配置された第１の蓄積型ＭＯＳＦＥＴ、およびトレンチ端の底部のＪＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴまたはソースに接続する絶縁ゲートを有するＭＯＳＦＥＴを含む。 （もっと読む）

【課題】従来技術の問題の少なくとも一つを解決する、ゲート酸化膜上に窒化珪素膜を形成する方法を提供する。
【解決手段】半導体装置におけるゲート構造の形成の一部として、ゲート酸化膜上に窒化珪素膜を形成する方法であって、窒化処理プロセスにより、半導体基板のゲート酸化膜の上部に、窒化珪素の層を形成するステップと、熱処理チャンバ内で、前記半導体基板を加熱するステップと、前記熱処理チャンバ内で、前記半導体基板をN₂に暴露するステップと、前記熱処理チャンバ内で、前記半導体基板をN₂およびN₂Oの混合物に暴露するステップと、を有する方法。 （もっと読む）

【課題】閾値電圧を低減でき、かつ耐圧向上とオン抵抗低減とを実現するＭＯＳ半導体装置を提供する。
【解決手段】半導体装置は、ｎ型の第１のウェル拡散層１２と、ｎ型の第２のウェル拡散層１５と、ｐ型のソース拡散層１３と、ｐ型の第３のウェル拡散層１９と、ｐ型のドレイン拡散層１４と、ゲート絶縁膜１６およびゲート電極１７と、素子分離用絶縁膜１８と、バッファ層２１とを備えている。バッファ層２１は、第３のウェル拡散層１９のうちソース拡散層１３に対向する側の端部に接し、第１のウェル拡散層１２と第３のウェル拡散層１９との間であってゲート絶縁膜１６の直下から第３のウェル拡散層１９の不純物濃度分布の曲率ピーク位置よりも深い位置に至る領域に形成され、第３のウェル拡散層１９よりも不純物濃度が低い。 （もっと読む）

【課題】寄生トランジスタによる異常リークの発生を抑制し、正常な電気特性を得ることが可能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ボロンイオンが導入されたシリコン基板にＬＯＣＯＳ酸化膜２を形成し、この酸化膜２の内側に位置するアクティブ領域１ａにおけるチャネル形成領域を含む端部にボロンイオンを注入することにより、アクティブ領域１ａにおける前記端部にＰ型不純物拡散層３を形成し、シリコン基板のアクティブ領域１ａ上にゲート絶縁膜を形成し、Ｐ型不純物拡散層３及びアクティブ領域１ａの上にゲート絶縁膜を介してゲート電極６を形成し、ＬＯＣＯＳ酸化膜２及びゲート電極６をマスクとして不純物をイオン注入することにより、アクティブ領域にソース・ドレイン領域の拡散層７を形成することを特徴とする。 （もっと読む）

【課題】メタルをゲート電極材料に用いたＣＭＩＳ素子の閾値を低減する。
【解決手段】ｐ型ＭＩＳトランジスタＱｐのゲート絶縁膜５上に設けられたｐ型ゲート電極７は、順に、カチオン比でＡｌが１０％以上５０％以下のＴｉＡｌＮから構成される第１金属膜３０と、ＴｉＮから構成され、膜厚が５ｎｍ以下の第２金属膜３１と、Ｓｉを主成分として含有する導電体膜３２とが積層された構造を有している。また、ｎ型ＭＩＳトランジスタＱｎのゲート絶縁膜５上に設けられたｎ型ゲート電極６は、順に、第２金属膜３１と、導電体膜３２とが積層された構造を有している。 （もっと読む）

ゲート電極（１４、２８）によって制御されるチャネル（２０、３４）によって接続される金属ショットキーのソース電極（１０、２４）、及びドレイン電極（１２、２６）を有する相補型ｐ、及びｎＭＯＳＦＥＴトランジスタ（３、４）を製造する方法であって、ｐ、及びｎトランジスタの双方のための単一のシリサイドからソース電極、及びドレイン電極を製造することと、相補型ｎトランジスタ（４）をマスクして、シリサイドと、ｐトランジスタのチャネル（２０）との間の界面（２２）における周期表のＩＩ族、及びＩＩＩ族からの第１の不純物（２１）を偏析することと、相補型ｐトランジスタ（３）をマスクして、シリサイドと、ｎトランジスタのチャネル（３４）との間の界面（３６）における周期表のＶ族、及びＶＩ族からの第２の不純物（３５）を偏析することと、を有する。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳに適したしきい値電圧を有するＣＭＯＳＦＥＴを実現する。
【解決手段】 潮解性のあるランタン酸化膜をキャップ膜として用いずに、ハフニウムを含有する絶縁膜１１１を形成する前にシリコン酸化膜１０４上にランタンを含有する絶縁膜を形成して、ハフニウムを含有する絶縁膜１１１で保護するとともに、エッチングによりダメージを受けたＰＭＯＳ領域にＳｉＧｅ層１０８をエピタキシャル成長させることによって、ＰＭＯＳ、ＮＭＯＳそれぞれに適したしきい値電圧を有する構造を形成する。 （もっと読む）

【課題】性能や信頼性の向上が図られたＭＩＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体装置２１は、半導体基板１上に積層されたゲート絶縁膜３およびゲート電極４と、電極４および絶縁膜３の側面を覆う下層ゲート側壁６と、側壁６、電極４、絶縁膜３を間に挟み、側壁６から離間されて基板１の表層部に埋め込まれ、上部が基板１の表面よりも高い位置に形成され、かつ基板１から露出された領域の表層部にシリサイド層１６が形成されたＳｉＧｅ膜１０等を具備する。ＳｉＧｅ膜１０の電極４と対向する側の下端部は基板１の表面に対して垂直な方向に沿っているとともに、下端部から上側の部分は基板１の表面から離れるに連れてゲート電極４から遠ざかるように傾斜している。少なくともＳｉＧｅ膜１０のゲート電極４と対向する側のシリサイド層１６の表面はチャネル領域２３よりも高い位置に形成されている。 （もっと読む）

【課題】サージ電圧によって自身が破壊されるのを防止した静電保護回路を提供する。
【解決手段】ｐＭＯＳトランジスタ２０のゲート電極２５が、接合ゲート型電界効果トランジスタ３０のソース電極、ソース電位取出領域３４、チャネル領域３２、ドレイン電位取出領域３５およびドレイン電極を介して参照電位線路Ｌ_４に電気的に接続されている。ｐＭＯＳトランジスタ２０のソース電極とボディ電極とがそれぞれ信号線路Ｌ_１に電気的に接続されている。これにより、信号線路Ｌ_１にサージ電圧が印加され、サージ電圧がボディ領域２１とソース領域２２とに伝わり、ボディ領域２１とソース領域２２とがサージ電圧となった場合には、ボディ領域２１のうちゲート電極２５直下の部分にｐ型チャネル（図示せず）が形成され、ソース領域２２のサージ電圧がｐ型チャネルを介してドレイン領域２３に伝わり、参照電位線路Ｌ_４へ放電される。 （もっと読む）

【課題】半導体と金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置を提供することを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａとを備え、酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】側面方位とキャリア極性に応じて歪み方向が最適化されたＦｉｎＦＥＴおよびナノワイヤトランジスタと、これを実現するＳＭＴを導入した製造方法を提供する。
【解決手段】半導体基板１４と、半導体基板１４の上部に形成され、半導体基板１４主面に平行な上面と、半導体基板１４主面に垂直な（１００）面の側面を有する直方体状半導体層４０と、直方体状半導体層４０内に形成されるチャネル領域１８と、チャネル領域１８の少なくとも側面上に形成されるゲート絶縁膜２０と、ゲート絶縁膜２０上のゲート電極３０と、直方体状半導体層４０内に、チャネル領域１８を挟み込むよう形成されるソース／ドレイン領域とを備え、チャネル領域１８に、半導体基板１４主面に対して垂直方向の圧縮歪みが印加されているｐＭＩＳＦＥＴを有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】酸化シリコン膜のエッチングに対するエッチング耐性を有する応力膜を形成することで、応力膜の上記エッチング時の膜減りを低減することを可能にする。
【解決手段】半導体基板１１上にゲート電極形成溝２３が形成されたサイドウォール絶縁膜２１と、ゲート電極形成溝２３内の半導体基板１１上にゲート絶縁膜２４を介して形成されたゲート電極２５と、ゲート電極２５の側壁にサイドウォール絶縁膜２４を介して半導体基板１１上に形成されていて応力を有する第１応力膜５１と、第１応力膜５１の外側の半導体基板１１上に形成されていて第１応力膜５１と同種の応力を有する第２応力膜５２とを有し、第１応力膜５１および第２応力膜５２は酸化シリコン膜をエッチングするときのエッチング種に対するエッチング耐性を有し、第１応力膜５１は第２応力膜５２よりも前記エッチング種に対するエッチング耐性が強いことを特徴とする。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴ領域とｎ型ＭＯＳＦＥＴ領域とで、選択的にシリコン・ゲルマニウム層を形成する。
【解決手段】シリコン層のｐウェル上に第１導電層が形成され、シリコン層のｎウェル上に第２導電層が形成される。ｐウェルおよびｎウェルの両方にフッ素イオンが注入される。ｐウェルおよびｎウェルの両方が水酸化アンモニウムおよび過酸化物に晒される。シリコン層上にボロン添加されたシリコン・ゲルマニウム層をエピタキシャル成長させる。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜とメタルゲート電極を用いたメタルゲートＣＭＯＳの製造方法を簡略化する。
【解決手段】 高誘電率ゲート絶縁膜６上にシリコン膜７を形成し、ＰＭＯＳ領域のシリコン膜７のみを選択的に窒化してＳｉＮ膜９に置換する。そしてＮＭＯＳ領域上のシリコン膜７及びＰＭＯＳ領域上のＳｉＮ膜９上にキャップ膜としてのＬａ（Ｏ）膜１１及びメタル電極のＷ膜１２を形成した後、加熱処理して、Ｌａ（Ｏ）膜１１のＬａ元素をＮＭＯＳ領域の高誘電率ゲート絶縁膜に拡散させる。この際、ＰＭＯＳ領域においては、ＳｉＮ膜９によりＬａ元素の拡散をブロックする。これにより、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの作りわけを容易に行える。また、窒化されやすい高誘電率ゲート絶縁膜６であれば、シリコン膜７を省略して、窒化処理によりＰＭＯＳ領域の高誘電率ゲート絶縁膜６だけを選択的に窒化してもよい。 （もっと読む）

【課題】チャネル領域として用いるエピタキシャル成長結晶からゲート絶縁膜への不純物拡散による信頼性の低下を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、第１の面と、前記第１の面に対して傾斜した第２の面とを有するＳｉＧｅ結晶層を形成する工程と、前記ＳｉＧｅ結晶層上に非晶質Ｓｉ膜を形成する工程と、加熱処理を施すことにより、前記ＳｉＧｅ結晶層の前記第１および第２の面をシードとして、前記非晶質Ｓｉ膜の前記第１および第２の面の近傍に位置する部分を結晶化させてＳｉ結晶層を形成する工程と、前記非晶質Ｓｉ膜の加熱処理により結晶化しなかった部分を選択的に除去、または薄くする工程と、前記Ｓｉ結晶層の表面に酸化処理を施すことにより、前記Ｓｉ結晶層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含む。 （もっと読む）

【課題】Ｇｅを含む半導体領域に形成されたソース／ドレイン不純物層を備えるＭＩＳＦＥＴの、接合リーク電流を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００中に形成されたチャネル領域１０４と、チャネル領域１０４表面に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０８と、チャネル領域１０４の両側に形成されたソース／ドレイン不純物層１１２を具備するＭＩＳＦＥＴを有し、ソース／ドレイン不純物層１１２の少なくとも一部が、半導体基板１００中の、Ｇｅを含有する半導体領域に形成され、ソース／ドレイン不純物層１１２の接合深さよりも深い半導体領域に、Ｓ、Ｓｅ、Ｔｅから選択される少なくとも一種の元素が含有されることを特徴とする半導体装置およびその製造方法。 （もっと読む）