半導体装置および半導体の製造方法。
【課題】Geを含む半導体領域に形成されたソース/ドレイン不純物層を備えるMISFETの、接合リーク電流を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板100中に形成されたチャネル領域104と、チャネル領域104表面に形成されたゲート絶縁膜106と、ゲート絶縁膜106上に形成されたゲート電極108と、チャネル領域104の両側に形成されたソース/ドレイン不純物層112を具備するMISFETを有し、ソース/ドレイン不純物層112の少なくとも一部が、半導体基板100中の、Geを含有する半導体領域に形成され、ソース/ドレイン不純物層112の接合深さよりも深い半導体領域に、S、Se、Teから選択される少なくとも一種の元素が含有されることを特徴とする半導体装置およびその製造方法。
【解決手段】半導体基板100中に形成されたチャネル領域104と、チャネル領域104表面に形成されたゲート絶縁膜106と、ゲート絶縁膜106上に形成されたゲート電極108と、チャネル領域104の両側に形成されたソース/ドレイン不純物層112を具備するMISFETを有し、ソース/ドレイン不純物層112の少なくとも一部が、半導体基板100中の、Geを含有する半導体領域に形成され、ソース/ドレイン不純物層112の接合深さよりも深い半導体領域に、S、Se、Teから選択される少なくとも一種の元素が含有されることを特徴とする半導体装置およびその製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、Geを含む半導体領域にソース/ドレイン不純物層が形成される半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
MISFETの性能向上は、これまで微細化によって達成されてきた。しかし、微細化が限界に近づきつつあり、微細化以外のMISFETの性能向上技術が検討されている。その一例としてSiよりも、電子やホールの移動度が高いSi基板以外の基板、例えばSiGe基板やGe基板を用いる事が検討されている。また、ソース/ドレイン領域にSiGeやGeを埋め込み、チャネルのSiに歪みを加えることで、キャリアの移動度を向上させる検討がなされている。
【0003】
もっとも、半導体のバンドギャップEgが小さい程、ソース/ドレイン領域のpn接合もしくはSchottky接合の逆方向リーク電流は多くなる。Si、GeのバンドギャップEgは、室温(20℃)でそれぞれ1.1、0.66eVである。そのためSiGe、Ge基板上に形成されたMISFETでは接合の逆方向リーク電流が多いことが問題の1つとして挙げられる。また、MISFET形成プロセス中、上記接合近傍の半導体基板中には様々な欠陥が導入されることがある。そして、上記接合リーク電流は、接合近傍の空乏層中の欠陥量に依存して更に増大して問題が深刻化する。
【0004】
半導体結晶中に形成される欠陥としては、ダングリングボンド(dangling bond)等の点欠陥や転位、積層欠陥(stacking fault)等、様々な種類のものが知られているが、NiGe/Ge界面に形成される欠陥を補償する技術として近年、S(硫黄)が有効であると報告され注目されている。Ge基板にNiGeを用いて形成されたショットキー(Schottky)接合において、硫黄を金属/半導体界面に偏析させることでフェルミレベルピニング(Fermi level pinning:FLP)を解消できると報告されている(非特許文献1)。FLPは金属/半導体界面に存在する欠陥のため生じると考えられるが、この金属/半導体界面に存在する欠陥を硫黄が補償することでピニングが解消されるためと考えられている。
【0005】
MISFETのゲート電極の制御性を上げるためにソース/ドレインの接合深さXjは浅いことが望まれる。Si基板においてはGeのイオン注入によりSi基板をアモルファス化させた後ドーパントをイオン注入することでXjを浅く出来ることが知られているが、Ge基板における浅いXjを形成する手法は知られていない。
【非特許文献1】K.Ikeda,Y.Yamashita,N.Sugiyama,N.Taoka and S.Takagi,Applied Physics Letters,88,152115 (2006)
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、Geを含む半導体領域に形成されたソース/ドレイン不純物層を備えるMISFETの、接合リーク電流を低減する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0007】
本発明の一態様の半導体装置は、半導体基板中に形成されたチャネル領域と、前記チャネル領域表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル領域の両側に形成されたソース/ドレイン不純物層を具備するMISFETを有し、前記ソース/ドレイン不純物層の少なくとも一部が、前記半導体基板中の、Geを含有する半導体領域に形成され、前記ソース/ドレイン不純物層の接合深さよりも深い前記半導体領域に、S、Se、Teから選択される少なくとも一種の元素が含有されることを特徴とする。
【0008】
ここで、前記半導体装置において、前記ゲート絶縁膜直下の前記チャネル領域の、少なとも一部領域において、前記元素の濃度が、1×1019atoms/cm3以下であることが望ましい。
【0009】
ここで、前記半導体装置において、前記ソース/ドレイン不純物層の接合深さよりも深い前記半導体領域において、前記元素の濃度が、1×1016atoms/cm3以上であることが望ましい。
【0010】
ここで、前記半導体装置において、前記チャネル領域が、Geを含有することが望ましい。
【0011】
ここで、前記半導体装置において、前記半導体領域のGe濃度が87%以上であることが望ましい。
【0012】
本発明の第1の態様の半導体装置の製造方法は、Geを含有する半導体基板にMISFETを有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板中に、S、Se、Teから選択される少なくとも一種の元素を導入する工程と、前記ゲート電極の両側の、前記半導体基板中に、不純物を導入し、ソース/ドレイン不純物層を形成する工程とを具備し、前記元素を導入する工程において、前記元素を前記ソース/ドレイン不純物層の接合深さよりも深い領域に注入することを特徴とする。
【0013】
また、本発明の第2の態様の半導体装置の製造方法は、半導体基板にMISFETを有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に、Geを含有する半導体領域を形成する工程と、前記半導体領域中に、S、Se、Teから選択される少なくとも一種の元素を導入する工程と、前記ゲート電極の両側の、前記半導体領域中に、不純物を導入し、ソース/ドレイン不純物層を形成する工程とを具備し、前記元素を導入する工程において、前記元素を、前記ソース/ドレイン不純物層の接合深さよりも深い領域に注入することを特徴とする。
【0014】
ここで、第1および第2の態様の半導体装置の製造方法において、前記元素を導入する工程は、前記ゲート電極を形成する工程の後に行われることが望ましい。
【0015】
ここで、第1および第2の態様の半導体装置の製造方法において、前記元素を導入する工程において、前記元素を5×1014atoms/cm2以上注入することが望ましい。
【0016】
ここで、第1および第2の態様の半導体装置の製造方法において、前記Geを含有する半導体基板または前記Geを含有する半導体領域において、Geの濃度が87%以上であることが望ましい。
【発明の効果】
【0017】
本発明によれば、Geを含む半導体領域に形成されたソース/ドレイン不純物層を備えるMISFETの、接合リーク電流を低減する半導体装置およびその製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【0018】
以下、図面を用いて本発明の実施の形態について説明する。
【0019】
(第1の実施の形態)
本発明の第1の実施の形態の半導体装置は、Geを含有する半導体基板中に形成されたチャネル領域と、このチャネル領域表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成されたソース/ドレイン不純物層を備えるMISFETを有している。そして、ソース/ドレイン不純物層が、Geを含有する半導体基板中に形成されている。そして、ソース/ドレイン不純物層の接合深さよりも深い半導体領域に、S(硫黄)、Se(セレン)、Te(テルル)から選択される少なくとも一種の元素が含有されることを特徴とする。
【0020】
図1は、本実施の形態の半導体装置の断面図である。n型のGe基板100に、例えば、シリコン酸化膜で溝を埋め込んだ素子分離領域102が設けられている。そして、このGe基板中に、pMISFETのチャネル領域104が形成されている。このpMISFETには、チャネル領域104表面に、例えば、ジルコニウムシリケート(ZrSiO)のゲート絶縁膜106が形成されている。そして、ゲート絶縁膜106上には、例えば、金属で形成されるゲート電極108が形成されている。そして、ゲート電極108の両側面には、ゲート側壁絶縁膜110が形成されている。そして、チャネル領域104の両側に、例えば、Bを不純物とするソース/ドレイン不純物層112(以下、ソース/ドレイン拡散層ともいう)がGe基板100中に形成されている。さらに、ソース/ドレイン不純物層112の接合深さよりも深い半導体領域に、16族元素の一つである、例えばSが含有される領域114が形成されている。
【0021】
本実施の形態の半導体装置は、後に、詳述するように、ソース/ドレイン不純物層の接合深さよりも深い半導体領域に、Sが含有される領域が形成されていることにより、ソース/ドレイン不純物層の接合リーク電流が低減される。したがって、接合リークに起因する半導体装置の誤動作の抑制、消費電力の低減、発熱の抑制等が可能となる。
【0022】
次に、本実施の形態の半導体装置の製造方法について説明する。図2〜図5は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。まず、図2に示すように、n型のGe基板100に、シリコン酸化膜からなる素子分離領域(STI(Shallow Trench Isolation))102を形成する。
【0023】
次に、図3に示すように、例えば、シリコン酸化膜(図示せず)を10nm程度スパッタ法で堆積した後、イオン注入により、SをGe基板100に導入する。これによりSを含有する半導体領域114を形成する。ここで、Sのイオン注入は、例えば、7度の傾斜(tilt)注入で、加速電圧30KeV、ドーズ量5×1013〜5×1015(/cm2)程度で行う。このイオン注入の際、後に形成されるソース/ドレイン不純物層の接合深さよりも、Sが深い領域に注入されるように注入条件を設定する。
【0024】
次に、図4に示すように、シリコン酸化膜(図示せず)を、例えば、希フッ酸(HF(0.5%))でエッチング除去した後、例えば、ジルコニウムシリケート(ZrSiO)のゲート絶縁膜106を20nm程度スパッタ法で堆積する。その後、ゲート電極108となる金属を、例えば減圧化学的気相堆積(以下LP−CVDともいう)法によって堆積する。そして、リソグラフィー技術および反応性イオンエッチング(以下RIEともいう)等のエッチング技術により、ゲート絶縁膜106及びゲート電極108をパターン形成する。そして、例えば、シリコン窒化膜をLP−CVD法によって堆積した後、RIE法によってエッチバックすることにより、シリコン窒化膜をゲート電極108の側面部にのみ残す。これにより、ゲート側壁絶縁膜110を形成する。
【0025】
次に、図5に示すように、ゲート電極108の両側にBをイオン注入することにより、ソース/ドレイン不純物層を形成する。Bのイオン注入は、例えば、7度の傾斜注入で、加速電圧11KeV、ドーズ量5×1015(/cm2)程度で行う。この後、例えば、BまたはSの活性化のために、500℃のアニールを行う。以上のようにして、図1に示す構造の半導体装置が形成される。
【0026】
また、本実施の形態の製造方法によれば、後に詳述するように、Sのイオン注入で単結晶Ge基板がアモルファス(非晶質)化するため、Bのイオン注入の際のチャネリングが抑制される。したがって、浅いソース/ドレイン不純物層の形成が可能となる。
【0027】
図6に、上記例示した条件で形成したGe基板中のp+/n−接合の整流特性を示す。Sのドーズ量が多い程、逆方向リーク電流が減少しており、電流に寄与する生成中心量が減少していることが分かる。また、Sのドーズ量が多い程、順方向の理想因子nが改善され、再結合中心量が減少していることが分かる。
【0028】
そして、図6から明らかなように、5×1014atoms/cm2以上のSを注入することで、二桁近い大幅な逆方向リーク電流の低減が実現される。したがって、本実施の形態の製造方法におけるSをイオン注入する工程において、Sを5×1014atoms/cm2以上のドーズ量注入することが望ましい。
【0029】
次に、逆方向リーク電流減少の要因を理解するために、逆方向電流に寄与している欠陥の密度を逆方向電流量から見積もった結果を示す。見積りに用いた式は、下記(式1)の通りである。
【数1】
【0030】
それぞれのパラメータの意味および数値について表1に、実験結果および実験結果から見積もられる計算結果を表2にまとめて示す。Sドーズ量が5×1015(/cm2)の場合にトラップ密度NTは4x1015(/cm3)程度となる。
【表1】
【表2】
【0031】
次に逆方向電流の素子面積依存性および素子の周辺長依存性について検討した結果を示す。面積が1.6×10−3(cm2)一定で周辺長の異なるp+/n−接合素子を用いて逆方向電流の素子面積に依存した面積成分と周辺長に依存した周辺成分の比率のSドーズ量依存性を評価した。評価結果を図7に示す。Sドーズ量が〜1014(/cm2)以上の場合に面積成分が激減していることが分かる。面積成分、つまり素子の面積に空乏層幅を乗じた体積内の欠陥量に依存した成分が、Sをイオン注入した試料において減少していることは、Sが空乏層内の欠陥を電気的に不活性にしていることを示唆している。
【0032】
そこで、接合深さ付近のS濃度をSIMS分析で調べ逆方向電流との相関を調べてみた結果について記載する。N2中500℃で30分熱処理した後および熱処理前のBおよびSのGe基板中の深さ方向の濃度プロファイルを、それぞれ図8および図10に示す。なお、図10におけるSのドーズ量5×1015(/cm2)である。図9は、BおよびSの濃度プロファイルの説明図である。図9に示すように、基板表面から約100nmより深い領域のprojection range(Rp)を中心としたガウス分布からずれている領域は、チャネリングの影響と考えられる。Ge基板中の不純物濃度は4×1014(/cm3)であり、チャネリングの影響を図9のように片対数グラフにおいて線形で近似し、拡散層深さXjを見積もると約270nmとなる。また、図10に示すようにXjにおけるS濃度は1×1016(/cm3)である。チャネリングはSイオン注入初期のGe基板が単結晶である状況において起きていると考えられるため、XjにおけるS濃度のSドーズ量依存性は小さいと予想される。したがって、Sのドーズ量依存性はあるがほぼ1×1016(/cm3)前後のSがXj近傍に存在すると考えられる。
【0033】
また、ここではSIMSプロファイル~接合深さXjを求めたが、その他にも、例えば3次元アトミックプローブ法を用いても、Xjを評価することは可能である。
【0034】
このSIMS結果のXj近傍、つまり空乏層中のS量は前記NT量と同程度であり、空乏層中の欠陥近傍には、欠陥量と同程度の量のSが存在していることが分かる。ここで、空乏層中の欠陥の物理的実態は不明であるが、SをGe基板中に導入することでpn接合の電気的特性が改善された理由として、Geの価電子帯より0.2eV高いEg中にエネルギー準位を持つGe空孔が前記欠陥だとして、この欠陥を起因としたGeダングリングボンド(dangling bond)をSが終端し電気的に不活性にしているというモデルが考えられる。もっとも、従来報告されている室温におけるGe空孔の量は、上記欠陥量の見積り〜1016(/cm3)よりも数桁小さいため、実際には空孔から派生した積層欠陥(stacking fault)、転位(dislocation)等のGeダングリングボンド起因の結晶欠陥であると考えられる。
【0035】
なお、このように接合リークを低減させる観点から、ソース/ドレイン不純物層の接合深さよりも深い半導体領域において、Sの濃度が、1×1016atoms/cm3以上であることが望ましい。
【0036】
ここで、図11は非特許文献1の技術と本実施の形態の相違点の説明図である。図11(a)が非特許文献1の構成・作用の説明図、図11(b)が本実施の形態の構成・作用の説明図である。非特許文献1の技術は、図11(a)のように金属/Ge基板界面のダングリングボンドをSが補償することでSchottky障壁を変調するというものである。一方、本実施の形態は図11(b)のようにGeのバルク基板中の空乏層における欠陥をSが補償することにより接合リーク電流を低減させるというもので、非特許文献1の技術とは全く異なる構成・作用を有している。
【0037】
次に、本実施の形態の製造方法において、B等のドーパントをイオン注入する前にSをイオン注入することでソース/ドレイン不純物層の接合を浅く出来ることについて説明する。図12は、Bイオン注入前のSイオン注入有無によって、Ge基板中のBプロファイルが変化することを示すSIMS結果の図である。Bイオン注入前にSイオン注入した方がXjを浅く出来ることが分かる。これは、Sを5×1015(/cm2)イオン注入することでGe基板がアモルファス化され、Bのチャネリングが抑制されたためと考えられる。
【0038】
この仮説を確認するために、モンテカルロシミュレーションを行った。図13は、シミュレーション結果を示す図である。モンテカルロシミュレーションではGe基板の結晶性が結晶の場合とアモルファスの場合のそれぞれについて計算しており、基板が単結晶の場合よりアモルファスである場合の方が、Bの基板奥中への分布が抑制されていることが分かる。Sイオン注入した場合のBのプロファイルは、アモルファス基板中でのシミュレーション結果および結晶中でのシミュレーション結果の中間に位置しており、Sのイオン注入条件5×1015(/cm2)で基板は一部アモルファス化されているが十分ではないことを示唆している。
【0039】
一般に原子量が重い元素程アモルファス化し易い。このため、浅い接合を作るためドーパントイオン注入前にGe基板をプレアモルファス化するための元素としては、Sよりも同じ16族元素のSe,Teが望ましい。このように16族元素に限定しているのは、S同様にsp3混成軌道を形成してGeのダングリングボンドを終端し電気的に不活性にすることが期待されるためである。
【0040】
次にSイオン注入が、ソース/ドレイン不純物層のシート抵抗およびコンタクト抵抗へ与える影響について評価した結果を説明する。図14はシート抵抗およびコンタクト抵抗の評価に用いた素子構造を示す図である。図14(a)は上面図、図14(b)は断面図である。
【0041】
図15は、シート抵抗とコンタクト抵抗を評価した結果を示す図である。図14の2つのAlパッド(pad)に測定器の針をあてて電圧を印加し、パッド間の拡散層を介して流れる電流を測定し全抵抗Rtを算出する。パッド間隔dの異なる素子についてRtを測定しグラフにしたものが図15で、傾きからシート抵抗Rshが、y軸切片からAl/p+拡散層界面におけるコンタクト抵抗Rcを算出できる。また、x軸切片からAl/p+拡散層界面におけるコンタクト特性長λcも算出でき、λcが図14(a)のZより短いことからコンタクト抵抗率ρcはRc×λc×Zとして算出できる。図15からRsh、ρcはSドーズ量に殆ど依存せず100(Ω/□)、4×10−4(Ωcm2)と算出される。
【0042】
SはGeの伝導帯より0.18eV低いGeのバンドギャップEg内にドナー(donor)準位を持つことが知られているため、p+拡散層中のSはn型ドーパントとして作用し、p+拡散層の活性化濃度を下げることが懸念される。しかし、上記のようにRsh, ρcがSのドーズ量に依存せず問題無いことが明らかになった。Si中のSの固溶限が1016(/cm3)程度と低いため、Ge中でSの固溶限も低いことが類推され、S起因のドナーの活性化濃度も1016(/cm3)程度に抑えられたため、上記のようにp+拡散層の活性化濃度に影響が無かったものと考えられる。また、Sが単純に電流を担うキャリアの散乱源として働き抵抗値が上昇することも懸念されたが、上記結果からその影響は小さいことが判明した。
【0043】
なお、上記の例では、主にSをGe基板に導入する場合について説明したが、同じ16族元素の、SeまたはTeであっても、同様の作用・効果を得ることが可能である。
【0044】
また、上記の例では、ゲート絶縁膜として、ZrSiOを例に説明したが、その他の材料、例えば、シリコン酸化膜、ジャーマニウムオキシナイトライド、La2O5、La2O3、CeO2、ZrO2、HfO2、SrTiO3、PrO3、LaAlO3、Si3N4、Al2O3、Ta2O5、TiO2等の材料で形成してもかまわない。
【0045】
また、ゲート電極としては、例えば、Ti、Ta、Wの単体金属、あるいは、これらの金属の珪化物、窒化物、炭化物等の金属電極、あるいは、Si、SiGeの電極を適用することも可能である。
【0046】
なお、ソース/ドレイン部には、抵抗低減のために、例えば、NiGe等の金属電極を設ける構造としてもかまわない。
【0047】
また、上記の例では、pMISFETについて説明したが、Geを含むチャネル領域においては、電子の移動度もSiに比べ向上するため、nMISFETに本発明を適用しても同様の作用・効果を得ることが可能である。
【0048】
(第2の実施の形態)
本発明の第2の実施の形態の半導体装置は、ゲート絶縁膜直下のチャネル領域の一部において、S、Se、Teの濃度が、1×1019atoms/cm3以下であること以外は、基本的に第1の実施の形態の半導体装置と同様である。したがって、重複する内容については記述を省略する。
【0049】
図16は、本実施の形態の半導体装置の断面図である。図16に示すように、pMISFETのチャネル領域104の中央部、すなわち、ソース/ドレイン拡散層112の接合近傍以外のチャネル領域の、ゲート絶縁膜直下には、Sが含有される領域114が形成されていないことを特徴とする。
【0050】
次に、図16の半導体装置の製造方法について説明する。Sイオン注入を行う工程が、ゲート電極を形成する工程の後に行われること以外は、基本的に第1の実施の形態の製造方法と同様である。したがって、重複する内容については記述を省略する。
【0051】
図17、図18は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。まず、図17に示すように、ゲート電極108をパターン形成し、ゲート側壁絶縁膜110を形成する。その後、例えば、シリコン酸化膜(図示せず)を10nm程度スパッタ法で堆積した後、ゲート電極108およびゲート側壁絶縁膜110をマスクに、Sをイオン注入によりGe基板100に導入する。これによりSを含有する半導体領域114を、ゲート電極108の両側のみに形成する。このイオン注入の際、後に形成されるソース/ドレイン不純物層の接合深さよりもSが深い領域に注入されるように注入条件を設定する。
【0052】
次に、図18に示すように、Bをイオン注入することにより、ソース/ドレイン不純物層を形成する。この後、例えば、BまたはSの活性化のために、500℃のアニールを行う。以上のようにして、図16に示す構造の半導体装置が形成される。
【0053】
本実施の形態の半導体装置によれば、チャネル領域のゲート絶縁膜直下のS濃度が低減され、ゲート絶縁膜/Ge基板界面の界面準位が低減される。よって、界面準位起因のMISFETの特性劣化が抑制される。
【0054】
図19は第1の実施の形態の構造のMISキャパシタのCV特性を示す図である。Sのドーズ量が増える程、CV特性が横軸方向に引き伸ばされており、界面準位が多くなることが分かる。特に、Bのドーズ量が5×1013(/cm2)より多い場合に特性変動が顕著である。先に、第1の実施の形態で記した結果と合わせて考えるとGe基板中の欠陥を終端するにはSは効果があるが、絶縁膜/Ge基板界面の界面準位を終端し電気的に不活性化するのは難しいことが分かる。よって、Sはソース/ドレイン領域にのみ限定的に導入するのが効果的で、ゲート電極直下の絶縁膜/Ge基板界面には存在しないことが望ましい。
【0055】
通常、イオン注入で導入された不純物は基板深さ方向だけでなく基板面内方向にも分布するため、ソース/ドレイン領域に限定的に導入したSもゲート直下、特にソース/ドレイン端に多く分布する。ゲート長が短い程、ゲート中心部直下におけるS濃度が増大することも懸念される。ゲート中心部直下等のS濃度として許容される濃度は以下のように見積もられる。
【0056】
Sドーズ量が5×1015(/cm2)の場合の表面S濃度は1x1021(/cm3)程度である。そして、Sが熱処理後に殆ど拡散しないこと、最大ピーク濃度や表面濃度はドーズ量に比例すると考えられることを考慮すると、Sのドーズ量が5×1013(/cm2)の場合の表面濃度は1x1019(/cm3)程度であると考えられる。よってSの表面濃度が1x1019(/cm3)以下であればMIS特性は劣化しないと考えられ、ゲート絶縁膜直下のチャネル領域の一部、例えば、ゲート電極の中心部直下のS濃度は1x1019 (/cm3)以下であることが望ましい。
【0057】
なお、上記の例では、Sのイオン注入を、ドーパントであるBのイオン注入の前に行う場合について説明した。Bのチャネリングを抑制する観点からはSのイオン注入をBの前に行うことが望ましいが、必ずしも、Bの後にSをイオン注入する場合を排除するものではない。
【0058】
(第3の実施の形態)
本発明の第3の実施の形態の半導体装置は、チャネル領域のゲート絶縁膜直下の、全領域において、S、Se、Teの濃度が、1×1019atoms/cm3以下であること以外は、基本的に第2の実施の形態の半導体装置と同様である。したがって、重複する内容については記述を省略する。
【0059】
図20は、本実施の形態の半導体装置の断面図である。図20に示すように、pMISFETのチャネル領域104のゲート絶縁膜106直下には、Sが含有される領域114が形成されていないことを特徴とする。
【0060】
図20の半導体装置は、Sイオン注入を行う工程において、Sの濃度が半導体表面近傍(ゲート絶縁膜直下)で十分低くなるように、深くイオン注入する条件、例えば、高い加速電圧でイオン注入すること以外は、基本的に第2の実施の形態の製造方法と同様である。したがって、重複する内容については記述を省略する。
【0061】
本実施の形態の半導体装置によれば、チャネル領域のゲート絶縁膜直下全域のS濃度が低減され、ゲート絶縁膜/Ge基板界面の界面準位が低減される。よって、第2の実施の形態の作用・効果に加え、一層、界面準位起因のMISFETの特性劣化が抑制されるという作用・効果が得られる。
【0062】
(第4の実施の形態)
本発明の第4の実施の形態の半導体装置は、チャネル領域のゲート絶縁膜直下の、全領域において、S、Se、Teの濃度が、1×1019atoms/cm3以下であること以外は、基本的に第1の実施の形態の半導体装置と同様である。したがって、重複する内容については記述を省略する。
【0063】
図21は、本実施の形態の半導体装置の断面図である。図21に示すように、pMISFETのチャネル領域104のゲート絶縁膜106直下には、Sが含有される領域114が形成されていないことを特徴とする。
【0064】
図21の半導体装置は、Sイオン注入を行う工程において、Sの濃度が半導体表面近傍で十分低くなるように、深くイオン注入する条件、例えば、高い加速電圧でイオン注入すること以外は、基本的に第1の実施の形態の製造方法と同様である。したがって、重複する内容については記述を省略する。
【0065】
本実施の形態の半導体装置によれば、チャネル領域のゲート絶縁膜直下全域のS濃度が低減され、ゲート絶縁膜/Ge基板界面の界面準位が低減される。よって、第1の実施の形態の作用・効果に加え、一層、界面準位起因のMISFETの特性劣化が抑制されるという作用・効果が得られる。
【0066】
(第5の実施の形態)
本発明の第5の実施の形態の半導体装置は、半導体基板がSi基板であり、チャネル領域がSiで、ソース/ドレイン領域のみにGeを含有する半導体領域が形成されていることを特徴とする。それ以外は、基本的に第3の実施の形態の半導体装置と同様であるので重複する記載を省略する。
【0067】
図22は、本実施の形態の半導体装置の断面図である。n型のSi基板200に、例えば、シリコン酸化膜で溝を埋め込んだ素子分離領域102が設けられている。そして、このSi基板200中に、pMISFETのチャネル領域104が形成されている。このpMISFETには、チャネル領域104表面に、例えば、ジルコニウムシリケート(ZrSiO)のゲート絶縁膜106が形成されている。そして、ゲート絶縁膜106上には、例えば、金属で形成されるゲート電極108が形成されている。そして、ゲート電極108の両側面には、ゲート側壁絶縁膜110が形成されている。そして、ソース/ドレイン領域のみに、Ge単結晶の半導体領域150が形成されている。そして、チャネル領域104の両側に、例えば、Bを不純物とするソース/ドレイン不純物層112(ソース/ドレイン拡散層)が形成されている。さらに、ソース/ドレイン不純物層112の接合深さよりも深い半導体領域150に、16族元素の一つである、例えばSが含有される領域114が形成されている。
【0068】
次に、図22の半導体装置の製造方法について説明する。図23〜図26は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。まず、図23に示すように、ゲート電極108をパターン形成し、ゲート側壁絶縁膜110を形成する。その後、ゲート電極108、ゲート側壁絶縁膜110および素子分離領域102をマスクに、例えば、RIE法により、Si基板をエッチングする。
【0069】
次に、図24に示すように、例えば、選択エピタキシャル成長法により、Ge単結晶の半導体領域150を、ゲート電極108の両側のSi基板200上に成長させる。その後、図25に示すように、例えば、シリコン酸化膜(図示せず)を10nm程度スパッタ法で堆積した後、ゲート電極108およびゲート側壁絶縁膜110をマスクに、Sをイオン注入によりGe単結晶の半導体領域150に導入する。これによりSを含有する半導体領域114を、ゲート電極108の両側のみに形成する。このイオン注入の際、後に形成されるソース/ドレイン不純物層の接合深さよりもSが深い領域に注入されるように注入条件を設定する。
【0070】
その後、図26に示すように、Bをイオン注入することにより、ソース/ドレイン不純物層を形成する。この後、例えば、BまたはSの活性化のために、500℃のアニールを行う。以上のようにして、図22に示す構造の半導体装置が形成される。
【0071】
本実施の形態の半導体装置は、ソース/ドレイン領域に埋め込まれたGeにより、チャネル領域のSiに歪を加え、ホールの移動度を向上させることで、pMISFETの性能向上の実現が可能である。さらに、Sが存在することで、ソース/ドレイン領域のGe中に形成される、ソース/ドレイン不純物層の接合リークの低減が実現される。
【0072】
上の例では、ソース/ドレイン領域にGeが埋め込まれる場合を例にしたが、埋め込まれるのはSi1−xGex(0<x<1)であってもかまわない。
【0073】
(第6の実施の形態)
本発明の第6の実施の形態の半導体装置は、pMISFETとnMISFETを備えるCMIS構造を有している。そして、pMISFETにのみ本発明が適用されることを特徴とする。
【0074】
図27は、本実施の形態の半導体装置の断面図である。Si基板200に、pMISFET300とnMISFET400が形成されている。そして、pMISFET300とnMISFET400は、素子分離領域102によって、電気的に分離されている。そして、pMISFET300は、Geの半導体領域500に形成されている。そして、pMISFET300は、図1に示す第1の実施の形態の半導体装置と同様の構造を有している。
【0075】
図27に示す半導体装置のGeの半導体領域の作製方法としては、例えば通常のSi基板上に素子分離を形成し、pMISFET領域のSi基板領域をエッチバックし、GeH4ガスを用いたCVD法によりSi基板上に直接Geをエピタキシャル成長させる方法等が考えられる。
【0076】
Ge中のキャリア移動度は、Siよりも電子、ホール共に大きい。しかし、Ge基板上のnMISFETのn型不純物の活性化濃度は小さいため、Si基板上のnMISFETよりもトランジスタ特性が劣る場合が多い。そのため、CMIS構造を有する半導体装置の場合、pMISFETのみGeで作製する本実施の形態の半導体装置が望ましい。
【0077】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【0078】
例えば、実施の形態においては、Geを含む半導体基板またはGeを含む半導体領域として、Geを用いる場合を主に説明した。しかしながら、Geに限定されるものではなく、Geを含む半導体基板またはGeを含む半導体領域であれば、Si1−xGex(0<x<1)であってもかまわない。この場合であっても、Geの場合と同様の効果が期待される。これは、Ge−Ge結合、Ge−Si結合は共に、Si−Si結合よりも結合エネルギーが小さく切れやすいため、ダングリングボンドを生じやすい。したがって、Si1−xGex(0<x<1)であっても、ソース/ドレイン不純物層の空乏層中にS、SeまたはTeが導入されることによって、ダングリングボンドを補償し、接合リークを低減させる効果はGeに対する場合と同様に得られることが期待されるからである。
【0079】
そして、従来報告されているようにSi1−XGeXのXが0.87以上、つまりGeの組成比が87%以上の場合、SiGeのEgはGeのL点によって決まり急激に減少する。このため、Ge組成が87%以上の場合に本発明は効果的である。したがって、Geを含有する半導体基板またはGeを含有する半導体領域において、Geの濃度が87%以上であることが望ましい。
【0080】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【0081】
【図1】第1の実施の形態の半導体装置の断面図。
【図2】第1の実施の形態の半導体装置の製造工程を示す断面図。
【図3】第1の実施の形態の半導体装置の製造工程を示す断面図。
【図4】第1の実施の形態の半導体装置の製造工程を示す断面図。
【図5】第1の実施の形態の半導体装置の製造工程を示す断面図。
【図6】第1の実施の形態のp+/n−接合の整流特性を示す図。
【図7】第1の実施の形態の逆方向電流の面積成分と周辺長成分のSドーズ量依存性の評価結果を示す図。
【図8】BのGe基板中の深さ方向の濃度プロファイルを示す図。
【図9】BおよびSの濃度プロファイルの説明図。
【図10】SのGe基板中の深さ方向の濃度プロファイルを示す図。
【図11】従来技術と第1の実施の形態の相違点の説明図。
【図12】Bイオン注入前のSイオン注入有無によってGe基板中のBプロファイルが変化することを示すSIMS結果の図。
【図13】Bの濃度プロファイルのシミュレーション結果を示す図。
【図14】第1の実施の形態のシート抵抗およびコンタクト抵抗の評価に用いた素子構造を示す図。
【図15】第1の実施の形態のシート抵抗とコンタクト抵抗の評価結果を示す図。
【図16】第2の実施の形態の半導体装置の断面図。
【図17】第2の実施の形態の半導体装置の製造工程を示す断面図。
【図18】第2の実施の形態の半導体装置の製造工程を示す断面図。
【図19】第1の実施の形態の構造のMISキャパシタのCV特性を示す図
【図20】第3の実施の形態の半導体装置の断面図。
【図21】第4の実施の形態の半導体装置の断面図。
【図22】第5の実施の形態の半導体装置の断面図。
【図23】第5の実施の形態の半導体装置の製造工程を示す断面図。
【図24】第5の実施の形態の半導体装置の製造工程を示す断面図。
【図25】第5の実施の形態の半導体装置の製造工程を示す断面図。
【図26】第5の実施の形態の半導体装置の製造工程を示す断面図。
【図27】第6の実施の形態の半導体装置の断面図。
【符号の説明】
【0082】
100 Ge基板
102 素子分離領域
104 チャネル領域
106 ゲート絶縁膜
108 ゲート電極
110 ゲート側壁絶縁膜
112 ソース/ドレイン不純物層
114 Sが含有される領域
150 Ge半導体領域
200 Si基板
300 pMISFET
400 nMISFET
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、Geを含む半導体領域にソース/ドレイン不純物層が形成される半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
MISFETの性能向上は、これまで微細化によって達成されてきた。しかし、微細化が限界に近づきつつあり、微細化以外のMISFETの性能向上技術が検討されている。その一例としてSiよりも、電子やホールの移動度が高いSi基板以外の基板、例えばSiGe基板やGe基板を用いる事が検討されている。また、ソース/ドレイン領域にSiGeやGeを埋め込み、チャネルのSiに歪みを加えることで、キャリアの移動度を向上させる検討がなされている。
【0003】
もっとも、半導体のバンドギャップEgが小さい程、ソース/ドレイン領域のpn接合もしくはSchottky接合の逆方向リーク電流は多くなる。Si、GeのバンドギャップEgは、室温(20℃)でそれぞれ1.1、0.66eVである。そのためSiGe、Ge基板上に形成されたMISFETでは接合の逆方向リーク電流が多いことが問題の1つとして挙げられる。また、MISFET形成プロセス中、上記接合近傍の半導体基板中には様々な欠陥が導入されることがある。そして、上記接合リーク電流は、接合近傍の空乏層中の欠陥量に依存して更に増大して問題が深刻化する。
【0004】
半導体結晶中に形成される欠陥としては、ダングリングボンド(dangling bond)等の点欠陥や転位、積層欠陥(stacking fault)等、様々な種類のものが知られているが、NiGe/Ge界面に形成される欠陥を補償する技術として近年、S(硫黄)が有効であると報告され注目されている。Ge基板にNiGeを用いて形成されたショットキー(Schottky)接合において、硫黄を金属/半導体界面に偏析させることでフェルミレベルピニング(Fermi level pinning:FLP)を解消できると報告されている(非特許文献1)。FLPは金属/半導体界面に存在する欠陥のため生じると考えられるが、この金属/半導体界面に存在する欠陥を硫黄が補償することでピニングが解消されるためと考えられている。
【0005】
MISFETのゲート電極の制御性を上げるためにソース/ドレインの接合深さXjは浅いことが望まれる。Si基板においてはGeのイオン注入によりSi基板をアモルファス化させた後ドーパントをイオン注入することでXjを浅く出来ることが知られているが、Ge基板における浅いXjを形成する手法は知られていない。
【非特許文献1】K.Ikeda,Y.Yamashita,N.Sugiyama,N.Taoka and S.Takagi,Applied Physics Letters,88,152115 (2006)
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、Geを含む半導体領域に形成されたソース/ドレイン不純物層を備えるMISFETの、接合リーク電流を低減する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0007】
本発明の一態様の半導体装置は、半導体基板中に形成されたチャネル領域と、前記チャネル領域表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル領域の両側に形成されたソース/ドレイン不純物層を具備するMISFETを有し、前記ソース/ドレイン不純物層の少なくとも一部が、前記半導体基板中の、Geを含有する半導体領域に形成され、前記ソース/ドレイン不純物層の接合深さよりも深い前記半導体領域に、S、Se、Teから選択される少なくとも一種の元素が含有されることを特徴とする。
【0008】
ここで、前記半導体装置において、前記ゲート絶縁膜直下の前記チャネル領域の、少なとも一部領域において、前記元素の濃度が、1×1019atoms/cm3以下であることが望ましい。
【0009】
ここで、前記半導体装置において、前記ソース/ドレイン不純物層の接合深さよりも深い前記半導体領域において、前記元素の濃度が、1×1016atoms/cm3以上であることが望ましい。
【0010】
ここで、前記半導体装置において、前記チャネル領域が、Geを含有することが望ましい。
【0011】
ここで、前記半導体装置において、前記半導体領域のGe濃度が87%以上であることが望ましい。
【0012】
本発明の第1の態様の半導体装置の製造方法は、Geを含有する半導体基板にMISFETを有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板中に、S、Se、Teから選択される少なくとも一種の元素を導入する工程と、前記ゲート電極の両側の、前記半導体基板中に、不純物を導入し、ソース/ドレイン不純物層を形成する工程とを具備し、前記元素を導入する工程において、前記元素を前記ソース/ドレイン不純物層の接合深さよりも深い領域に注入することを特徴とする。
【0013】
また、本発明の第2の態様の半導体装置の製造方法は、半導体基板にMISFETを有する半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に、Geを含有する半導体領域を形成する工程と、前記半導体領域中に、S、Se、Teから選択される少なくとも一種の元素を導入する工程と、前記ゲート電極の両側の、前記半導体領域中に、不純物を導入し、ソース/ドレイン不純物層を形成する工程とを具備し、前記元素を導入する工程において、前記元素を、前記ソース/ドレイン不純物層の接合深さよりも深い領域に注入することを特徴とする。
【0014】
ここで、第1および第2の態様の半導体装置の製造方法において、前記元素を導入する工程は、前記ゲート電極を形成する工程の後に行われることが望ましい。
【0015】
ここで、第1および第2の態様の半導体装置の製造方法において、前記元素を導入する工程において、前記元素を5×1014atoms/cm2以上注入することが望ましい。
【0016】
ここで、第1および第2の態様の半導体装置の製造方法において、前記Geを含有する半導体基板または前記Geを含有する半導体領域において、Geの濃度が87%以上であることが望ましい。
【発明の効果】
【0017】
本発明によれば、Geを含む半導体領域に形成されたソース/ドレイン不純物層を備えるMISFETの、接合リーク電流を低減する半導体装置およびその製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【0018】
以下、図面を用いて本発明の実施の形態について説明する。
【0019】
(第1の実施の形態)
本発明の第1の実施の形態の半導体装置は、Geを含有する半導体基板中に形成されたチャネル領域と、このチャネル領域表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成されたソース/ドレイン不純物層を備えるMISFETを有している。そして、ソース/ドレイン不純物層が、Geを含有する半導体基板中に形成されている。そして、ソース/ドレイン不純物層の接合深さよりも深い半導体領域に、S(硫黄)、Se(セレン)、Te(テルル)から選択される少なくとも一種の元素が含有されることを特徴とする。
【0020】
図1は、本実施の形態の半導体装置の断面図である。n型のGe基板100に、例えば、シリコン酸化膜で溝を埋め込んだ素子分離領域102が設けられている。そして、このGe基板中に、pMISFETのチャネル領域104が形成されている。このpMISFETには、チャネル領域104表面に、例えば、ジルコニウムシリケート(ZrSiO)のゲート絶縁膜106が形成されている。そして、ゲート絶縁膜106上には、例えば、金属で形成されるゲート電極108が形成されている。そして、ゲート電極108の両側面には、ゲート側壁絶縁膜110が形成されている。そして、チャネル領域104の両側に、例えば、Bを不純物とするソース/ドレイン不純物層112(以下、ソース/ドレイン拡散層ともいう)がGe基板100中に形成されている。さらに、ソース/ドレイン不純物層112の接合深さよりも深い半導体領域に、16族元素の一つである、例えばSが含有される領域114が形成されている。
【0021】
本実施の形態の半導体装置は、後に、詳述するように、ソース/ドレイン不純物層の接合深さよりも深い半導体領域に、Sが含有される領域が形成されていることにより、ソース/ドレイン不純物層の接合リーク電流が低減される。したがって、接合リークに起因する半導体装置の誤動作の抑制、消費電力の低減、発熱の抑制等が可能となる。
【0022】
次に、本実施の形態の半導体装置の製造方法について説明する。図2〜図5は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。まず、図2に示すように、n型のGe基板100に、シリコン酸化膜からなる素子分離領域(STI(Shallow Trench Isolation))102を形成する。
【0023】
次に、図3に示すように、例えば、シリコン酸化膜(図示せず)を10nm程度スパッタ法で堆積した後、イオン注入により、SをGe基板100に導入する。これによりSを含有する半導体領域114を形成する。ここで、Sのイオン注入は、例えば、7度の傾斜(tilt)注入で、加速電圧30KeV、ドーズ量5×1013〜5×1015(/cm2)程度で行う。このイオン注入の際、後に形成されるソース/ドレイン不純物層の接合深さよりも、Sが深い領域に注入されるように注入条件を設定する。
【0024】
次に、図4に示すように、シリコン酸化膜(図示せず)を、例えば、希フッ酸(HF(0.5%))でエッチング除去した後、例えば、ジルコニウムシリケート(ZrSiO)のゲート絶縁膜106を20nm程度スパッタ法で堆積する。その後、ゲート電極108となる金属を、例えば減圧化学的気相堆積(以下LP−CVDともいう)法によって堆積する。そして、リソグラフィー技術および反応性イオンエッチング(以下RIEともいう)等のエッチング技術により、ゲート絶縁膜106及びゲート電極108をパターン形成する。そして、例えば、シリコン窒化膜をLP−CVD法によって堆積した後、RIE法によってエッチバックすることにより、シリコン窒化膜をゲート電極108の側面部にのみ残す。これにより、ゲート側壁絶縁膜110を形成する。
【0025】
次に、図5に示すように、ゲート電極108の両側にBをイオン注入することにより、ソース/ドレイン不純物層を形成する。Bのイオン注入は、例えば、7度の傾斜注入で、加速電圧11KeV、ドーズ量5×1015(/cm2)程度で行う。この後、例えば、BまたはSの活性化のために、500℃のアニールを行う。以上のようにして、図1に示す構造の半導体装置が形成される。
【0026】
また、本実施の形態の製造方法によれば、後に詳述するように、Sのイオン注入で単結晶Ge基板がアモルファス(非晶質)化するため、Bのイオン注入の際のチャネリングが抑制される。したがって、浅いソース/ドレイン不純物層の形成が可能となる。
【0027】
図6に、上記例示した条件で形成したGe基板中のp+/n−接合の整流特性を示す。Sのドーズ量が多い程、逆方向リーク電流が減少しており、電流に寄与する生成中心量が減少していることが分かる。また、Sのドーズ量が多い程、順方向の理想因子nが改善され、再結合中心量が減少していることが分かる。
【0028】
そして、図6から明らかなように、5×1014atoms/cm2以上のSを注入することで、二桁近い大幅な逆方向リーク電流の低減が実現される。したがって、本実施の形態の製造方法におけるSをイオン注入する工程において、Sを5×1014atoms/cm2以上のドーズ量注入することが望ましい。
【0029】
次に、逆方向リーク電流減少の要因を理解するために、逆方向電流に寄与している欠陥の密度を逆方向電流量から見積もった結果を示す。見積りに用いた式は、下記(式1)の通りである。
【数1】
【0030】
それぞれのパラメータの意味および数値について表1に、実験結果および実験結果から見積もられる計算結果を表2にまとめて示す。Sドーズ量が5×1015(/cm2)の場合にトラップ密度NTは4x1015(/cm3)程度となる。
【表1】
【表2】
【0031】
次に逆方向電流の素子面積依存性および素子の周辺長依存性について検討した結果を示す。面積が1.6×10−3(cm2)一定で周辺長の異なるp+/n−接合素子を用いて逆方向電流の素子面積に依存した面積成分と周辺長に依存した周辺成分の比率のSドーズ量依存性を評価した。評価結果を図7に示す。Sドーズ量が〜1014(/cm2)以上の場合に面積成分が激減していることが分かる。面積成分、つまり素子の面積に空乏層幅を乗じた体積内の欠陥量に依存した成分が、Sをイオン注入した試料において減少していることは、Sが空乏層内の欠陥を電気的に不活性にしていることを示唆している。
【0032】
そこで、接合深さ付近のS濃度をSIMS分析で調べ逆方向電流との相関を調べてみた結果について記載する。N2中500℃で30分熱処理した後および熱処理前のBおよびSのGe基板中の深さ方向の濃度プロファイルを、それぞれ図8および図10に示す。なお、図10におけるSのドーズ量5×1015(/cm2)である。図9は、BおよびSの濃度プロファイルの説明図である。図9に示すように、基板表面から約100nmより深い領域のprojection range(Rp)を中心としたガウス分布からずれている領域は、チャネリングの影響と考えられる。Ge基板中の不純物濃度は4×1014(/cm3)であり、チャネリングの影響を図9のように片対数グラフにおいて線形で近似し、拡散層深さXjを見積もると約270nmとなる。また、図10に示すようにXjにおけるS濃度は1×1016(/cm3)である。チャネリングはSイオン注入初期のGe基板が単結晶である状況において起きていると考えられるため、XjにおけるS濃度のSドーズ量依存性は小さいと予想される。したがって、Sのドーズ量依存性はあるがほぼ1×1016(/cm3)前後のSがXj近傍に存在すると考えられる。
【0033】
また、ここではSIMSプロファイル~接合深さXjを求めたが、その他にも、例えば3次元アトミックプローブ法を用いても、Xjを評価することは可能である。
【0034】
このSIMS結果のXj近傍、つまり空乏層中のS量は前記NT量と同程度であり、空乏層中の欠陥近傍には、欠陥量と同程度の量のSが存在していることが分かる。ここで、空乏層中の欠陥の物理的実態は不明であるが、SをGe基板中に導入することでpn接合の電気的特性が改善された理由として、Geの価電子帯より0.2eV高いEg中にエネルギー準位を持つGe空孔が前記欠陥だとして、この欠陥を起因としたGeダングリングボンド(dangling bond)をSが終端し電気的に不活性にしているというモデルが考えられる。もっとも、従来報告されている室温におけるGe空孔の量は、上記欠陥量の見積り〜1016(/cm3)よりも数桁小さいため、実際には空孔から派生した積層欠陥(stacking fault)、転位(dislocation)等のGeダングリングボンド起因の結晶欠陥であると考えられる。
【0035】
なお、このように接合リークを低減させる観点から、ソース/ドレイン不純物層の接合深さよりも深い半導体領域において、Sの濃度が、1×1016atoms/cm3以上であることが望ましい。
【0036】
ここで、図11は非特許文献1の技術と本実施の形態の相違点の説明図である。図11(a)が非特許文献1の構成・作用の説明図、図11(b)が本実施の形態の構成・作用の説明図である。非特許文献1の技術は、図11(a)のように金属/Ge基板界面のダングリングボンドをSが補償することでSchottky障壁を変調するというものである。一方、本実施の形態は図11(b)のようにGeのバルク基板中の空乏層における欠陥をSが補償することにより接合リーク電流を低減させるというもので、非特許文献1の技術とは全く異なる構成・作用を有している。
【0037】
次に、本実施の形態の製造方法において、B等のドーパントをイオン注入する前にSをイオン注入することでソース/ドレイン不純物層の接合を浅く出来ることについて説明する。図12は、Bイオン注入前のSイオン注入有無によって、Ge基板中のBプロファイルが変化することを示すSIMS結果の図である。Bイオン注入前にSイオン注入した方がXjを浅く出来ることが分かる。これは、Sを5×1015(/cm2)イオン注入することでGe基板がアモルファス化され、Bのチャネリングが抑制されたためと考えられる。
【0038】
この仮説を確認するために、モンテカルロシミュレーションを行った。図13は、シミュレーション結果を示す図である。モンテカルロシミュレーションではGe基板の結晶性が結晶の場合とアモルファスの場合のそれぞれについて計算しており、基板が単結晶の場合よりアモルファスである場合の方が、Bの基板奥中への分布が抑制されていることが分かる。Sイオン注入した場合のBのプロファイルは、アモルファス基板中でのシミュレーション結果および結晶中でのシミュレーション結果の中間に位置しており、Sのイオン注入条件5×1015(/cm2)で基板は一部アモルファス化されているが十分ではないことを示唆している。
【0039】
一般に原子量が重い元素程アモルファス化し易い。このため、浅い接合を作るためドーパントイオン注入前にGe基板をプレアモルファス化するための元素としては、Sよりも同じ16族元素のSe,Teが望ましい。このように16族元素に限定しているのは、S同様にsp3混成軌道を形成してGeのダングリングボンドを終端し電気的に不活性にすることが期待されるためである。
【0040】
次にSイオン注入が、ソース/ドレイン不純物層のシート抵抗およびコンタクト抵抗へ与える影響について評価した結果を説明する。図14はシート抵抗およびコンタクト抵抗の評価に用いた素子構造を示す図である。図14(a)は上面図、図14(b)は断面図である。
【0041】
図15は、シート抵抗とコンタクト抵抗を評価した結果を示す図である。図14の2つのAlパッド(pad)に測定器の針をあてて電圧を印加し、パッド間の拡散層を介して流れる電流を測定し全抵抗Rtを算出する。パッド間隔dの異なる素子についてRtを測定しグラフにしたものが図15で、傾きからシート抵抗Rshが、y軸切片からAl/p+拡散層界面におけるコンタクト抵抗Rcを算出できる。また、x軸切片からAl/p+拡散層界面におけるコンタクト特性長λcも算出でき、λcが図14(a)のZより短いことからコンタクト抵抗率ρcはRc×λc×Zとして算出できる。図15からRsh、ρcはSドーズ量に殆ど依存せず100(Ω/□)、4×10−4(Ωcm2)と算出される。
【0042】
SはGeの伝導帯より0.18eV低いGeのバンドギャップEg内にドナー(donor)準位を持つことが知られているため、p+拡散層中のSはn型ドーパントとして作用し、p+拡散層の活性化濃度を下げることが懸念される。しかし、上記のようにRsh, ρcがSのドーズ量に依存せず問題無いことが明らかになった。Si中のSの固溶限が1016(/cm3)程度と低いため、Ge中でSの固溶限も低いことが類推され、S起因のドナーの活性化濃度も1016(/cm3)程度に抑えられたため、上記のようにp+拡散層の活性化濃度に影響が無かったものと考えられる。また、Sが単純に電流を担うキャリアの散乱源として働き抵抗値が上昇することも懸念されたが、上記結果からその影響は小さいことが判明した。
【0043】
なお、上記の例では、主にSをGe基板に導入する場合について説明したが、同じ16族元素の、SeまたはTeであっても、同様の作用・効果を得ることが可能である。
【0044】
また、上記の例では、ゲート絶縁膜として、ZrSiOを例に説明したが、その他の材料、例えば、シリコン酸化膜、ジャーマニウムオキシナイトライド、La2O5、La2O3、CeO2、ZrO2、HfO2、SrTiO3、PrO3、LaAlO3、Si3N4、Al2O3、Ta2O5、TiO2等の材料で形成してもかまわない。
【0045】
また、ゲート電極としては、例えば、Ti、Ta、Wの単体金属、あるいは、これらの金属の珪化物、窒化物、炭化物等の金属電極、あるいは、Si、SiGeの電極を適用することも可能である。
【0046】
なお、ソース/ドレイン部には、抵抗低減のために、例えば、NiGe等の金属電極を設ける構造としてもかまわない。
【0047】
また、上記の例では、pMISFETについて説明したが、Geを含むチャネル領域においては、電子の移動度もSiに比べ向上するため、nMISFETに本発明を適用しても同様の作用・効果を得ることが可能である。
【0048】
(第2の実施の形態)
本発明の第2の実施の形態の半導体装置は、ゲート絶縁膜直下のチャネル領域の一部において、S、Se、Teの濃度が、1×1019atoms/cm3以下であること以外は、基本的に第1の実施の形態の半導体装置と同様である。したがって、重複する内容については記述を省略する。
【0049】
図16は、本実施の形態の半導体装置の断面図である。図16に示すように、pMISFETのチャネル領域104の中央部、すなわち、ソース/ドレイン拡散層112の接合近傍以外のチャネル領域の、ゲート絶縁膜直下には、Sが含有される領域114が形成されていないことを特徴とする。
【0050】
次に、図16の半導体装置の製造方法について説明する。Sイオン注入を行う工程が、ゲート電極を形成する工程の後に行われること以外は、基本的に第1の実施の形態の製造方法と同様である。したがって、重複する内容については記述を省略する。
【0051】
図17、図18は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。まず、図17に示すように、ゲート電極108をパターン形成し、ゲート側壁絶縁膜110を形成する。その後、例えば、シリコン酸化膜(図示せず)を10nm程度スパッタ法で堆積した後、ゲート電極108およびゲート側壁絶縁膜110をマスクに、Sをイオン注入によりGe基板100に導入する。これによりSを含有する半導体領域114を、ゲート電極108の両側のみに形成する。このイオン注入の際、後に形成されるソース/ドレイン不純物層の接合深さよりもSが深い領域に注入されるように注入条件を設定する。
【0052】
次に、図18に示すように、Bをイオン注入することにより、ソース/ドレイン不純物層を形成する。この後、例えば、BまたはSの活性化のために、500℃のアニールを行う。以上のようにして、図16に示す構造の半導体装置が形成される。
【0053】
本実施の形態の半導体装置によれば、チャネル領域のゲート絶縁膜直下のS濃度が低減され、ゲート絶縁膜/Ge基板界面の界面準位が低減される。よって、界面準位起因のMISFETの特性劣化が抑制される。
【0054】
図19は第1の実施の形態の構造のMISキャパシタのCV特性を示す図である。Sのドーズ量が増える程、CV特性が横軸方向に引き伸ばされており、界面準位が多くなることが分かる。特に、Bのドーズ量が5×1013(/cm2)より多い場合に特性変動が顕著である。先に、第1の実施の形態で記した結果と合わせて考えるとGe基板中の欠陥を終端するにはSは効果があるが、絶縁膜/Ge基板界面の界面準位を終端し電気的に不活性化するのは難しいことが分かる。よって、Sはソース/ドレイン領域にのみ限定的に導入するのが効果的で、ゲート電極直下の絶縁膜/Ge基板界面には存在しないことが望ましい。
【0055】
通常、イオン注入で導入された不純物は基板深さ方向だけでなく基板面内方向にも分布するため、ソース/ドレイン領域に限定的に導入したSもゲート直下、特にソース/ドレイン端に多く分布する。ゲート長が短い程、ゲート中心部直下におけるS濃度が増大することも懸念される。ゲート中心部直下等のS濃度として許容される濃度は以下のように見積もられる。
【0056】
Sドーズ量が5×1015(/cm2)の場合の表面S濃度は1x1021(/cm3)程度である。そして、Sが熱処理後に殆ど拡散しないこと、最大ピーク濃度や表面濃度はドーズ量に比例すると考えられることを考慮すると、Sのドーズ量が5×1013(/cm2)の場合の表面濃度は1x1019(/cm3)程度であると考えられる。よってSの表面濃度が1x1019(/cm3)以下であればMIS特性は劣化しないと考えられ、ゲート絶縁膜直下のチャネル領域の一部、例えば、ゲート電極の中心部直下のS濃度は1x1019 (/cm3)以下であることが望ましい。
【0057】
なお、上記の例では、Sのイオン注入を、ドーパントであるBのイオン注入の前に行う場合について説明した。Bのチャネリングを抑制する観点からはSのイオン注入をBの前に行うことが望ましいが、必ずしも、Bの後にSをイオン注入する場合を排除するものではない。
【0058】
(第3の実施の形態)
本発明の第3の実施の形態の半導体装置は、チャネル領域のゲート絶縁膜直下の、全領域において、S、Se、Teの濃度が、1×1019atoms/cm3以下であること以外は、基本的に第2の実施の形態の半導体装置と同様である。したがって、重複する内容については記述を省略する。
【0059】
図20は、本実施の形態の半導体装置の断面図である。図20に示すように、pMISFETのチャネル領域104のゲート絶縁膜106直下には、Sが含有される領域114が形成されていないことを特徴とする。
【0060】
図20の半導体装置は、Sイオン注入を行う工程において、Sの濃度が半導体表面近傍(ゲート絶縁膜直下)で十分低くなるように、深くイオン注入する条件、例えば、高い加速電圧でイオン注入すること以外は、基本的に第2の実施の形態の製造方法と同様である。したがって、重複する内容については記述を省略する。
【0061】
本実施の形態の半導体装置によれば、チャネル領域のゲート絶縁膜直下全域のS濃度が低減され、ゲート絶縁膜/Ge基板界面の界面準位が低減される。よって、第2の実施の形態の作用・効果に加え、一層、界面準位起因のMISFETの特性劣化が抑制されるという作用・効果が得られる。
【0062】
(第4の実施の形態)
本発明の第4の実施の形態の半導体装置は、チャネル領域のゲート絶縁膜直下の、全領域において、S、Se、Teの濃度が、1×1019atoms/cm3以下であること以外は、基本的に第1の実施の形態の半導体装置と同様である。したがって、重複する内容については記述を省略する。
【0063】
図21は、本実施の形態の半導体装置の断面図である。図21に示すように、pMISFETのチャネル領域104のゲート絶縁膜106直下には、Sが含有される領域114が形成されていないことを特徴とする。
【0064】
図21の半導体装置は、Sイオン注入を行う工程において、Sの濃度が半導体表面近傍で十分低くなるように、深くイオン注入する条件、例えば、高い加速電圧でイオン注入すること以外は、基本的に第1の実施の形態の製造方法と同様である。したがって、重複する内容については記述を省略する。
【0065】
本実施の形態の半導体装置によれば、チャネル領域のゲート絶縁膜直下全域のS濃度が低減され、ゲート絶縁膜/Ge基板界面の界面準位が低減される。よって、第1の実施の形態の作用・効果に加え、一層、界面準位起因のMISFETの特性劣化が抑制されるという作用・効果が得られる。
【0066】
(第5の実施の形態)
本発明の第5の実施の形態の半導体装置は、半導体基板がSi基板であり、チャネル領域がSiで、ソース/ドレイン領域のみにGeを含有する半導体領域が形成されていることを特徴とする。それ以外は、基本的に第3の実施の形態の半導体装置と同様であるので重複する記載を省略する。
【0067】
図22は、本実施の形態の半導体装置の断面図である。n型のSi基板200に、例えば、シリコン酸化膜で溝を埋め込んだ素子分離領域102が設けられている。そして、このSi基板200中に、pMISFETのチャネル領域104が形成されている。このpMISFETには、チャネル領域104表面に、例えば、ジルコニウムシリケート(ZrSiO)のゲート絶縁膜106が形成されている。そして、ゲート絶縁膜106上には、例えば、金属で形成されるゲート電極108が形成されている。そして、ゲート電極108の両側面には、ゲート側壁絶縁膜110が形成されている。そして、ソース/ドレイン領域のみに、Ge単結晶の半導体領域150が形成されている。そして、チャネル領域104の両側に、例えば、Bを不純物とするソース/ドレイン不純物層112(ソース/ドレイン拡散層)が形成されている。さらに、ソース/ドレイン不純物層112の接合深さよりも深い半導体領域150に、16族元素の一つである、例えばSが含有される領域114が形成されている。
【0068】
次に、図22の半導体装置の製造方法について説明する。図23〜図26は、本実施の形態の半導体装置の製造方法の、製造工程の断面図である。まず、図23に示すように、ゲート電極108をパターン形成し、ゲート側壁絶縁膜110を形成する。その後、ゲート電極108、ゲート側壁絶縁膜110および素子分離領域102をマスクに、例えば、RIE法により、Si基板をエッチングする。
【0069】
次に、図24に示すように、例えば、選択エピタキシャル成長法により、Ge単結晶の半導体領域150を、ゲート電極108の両側のSi基板200上に成長させる。その後、図25に示すように、例えば、シリコン酸化膜(図示せず)を10nm程度スパッタ法で堆積した後、ゲート電極108およびゲート側壁絶縁膜110をマスクに、Sをイオン注入によりGe単結晶の半導体領域150に導入する。これによりSを含有する半導体領域114を、ゲート電極108の両側のみに形成する。このイオン注入の際、後に形成されるソース/ドレイン不純物層の接合深さよりもSが深い領域に注入されるように注入条件を設定する。
【0070】
その後、図26に示すように、Bをイオン注入することにより、ソース/ドレイン不純物層を形成する。この後、例えば、BまたはSの活性化のために、500℃のアニールを行う。以上のようにして、図22に示す構造の半導体装置が形成される。
【0071】
本実施の形態の半導体装置は、ソース/ドレイン領域に埋め込まれたGeにより、チャネル領域のSiに歪を加え、ホールの移動度を向上させることで、pMISFETの性能向上の実現が可能である。さらに、Sが存在することで、ソース/ドレイン領域のGe中に形成される、ソース/ドレイン不純物層の接合リークの低減が実現される。
【0072】
上の例では、ソース/ドレイン領域にGeが埋め込まれる場合を例にしたが、埋め込まれるのはSi1−xGex(0<x<1)であってもかまわない。
【0073】
(第6の実施の形態)
本発明の第6の実施の形態の半導体装置は、pMISFETとnMISFETを備えるCMIS構造を有している。そして、pMISFETにのみ本発明が適用されることを特徴とする。
【0074】
図27は、本実施の形態の半導体装置の断面図である。Si基板200に、pMISFET300とnMISFET400が形成されている。そして、pMISFET300とnMISFET400は、素子分離領域102によって、電気的に分離されている。そして、pMISFET300は、Geの半導体領域500に形成されている。そして、pMISFET300は、図1に示す第1の実施の形態の半導体装置と同様の構造を有している。
【0075】
図27に示す半導体装置のGeの半導体領域の作製方法としては、例えば通常のSi基板上に素子分離を形成し、pMISFET領域のSi基板領域をエッチバックし、GeH4ガスを用いたCVD法によりSi基板上に直接Geをエピタキシャル成長させる方法等が考えられる。
【0076】
Ge中のキャリア移動度は、Siよりも電子、ホール共に大きい。しかし、Ge基板上のnMISFETのn型不純物の活性化濃度は小さいため、Si基板上のnMISFETよりもトランジスタ特性が劣る場合が多い。そのため、CMIS構造を有する半導体装置の場合、pMISFETのみGeで作製する本実施の形態の半導体装置が望ましい。
【0077】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【0078】
例えば、実施の形態においては、Geを含む半導体基板またはGeを含む半導体領域として、Geを用いる場合を主に説明した。しかしながら、Geに限定されるものではなく、Geを含む半導体基板またはGeを含む半導体領域であれば、Si1−xGex(0<x<1)であってもかまわない。この場合であっても、Geの場合と同様の効果が期待される。これは、Ge−Ge結合、Ge−Si結合は共に、Si−Si結合よりも結合エネルギーが小さく切れやすいため、ダングリングボンドを生じやすい。したがって、Si1−xGex(0<x<1)であっても、ソース/ドレイン不純物層の空乏層中にS、SeまたはTeが導入されることによって、ダングリングボンドを補償し、接合リークを低減させる効果はGeに対する場合と同様に得られることが期待されるからである。
【0079】
そして、従来報告されているようにSi1−XGeXのXが0.87以上、つまりGeの組成比が87%以上の場合、SiGeのEgはGeのL点によって決まり急激に減少する。このため、Ge組成が87%以上の場合に本発明は効果的である。したがって、Geを含有する半導体基板またはGeを含有する半導体領域において、Geの濃度が87%以上であることが望ましい。
【0080】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【図面の簡単な説明】
【0081】
【図1】第1の実施の形態の半導体装置の断面図。
【図2】第1の実施の形態の半導体装置の製造工程を示す断面図。
【図3】第1の実施の形態の半導体装置の製造工程を示す断面図。
【図4】第1の実施の形態の半導体装置の製造工程を示す断面図。
【図5】第1の実施の形態の半導体装置の製造工程を示す断面図。
【図6】第1の実施の形態のp+/n−接合の整流特性を示す図。
【図7】第1の実施の形態の逆方向電流の面積成分と周辺長成分のSドーズ量依存性の評価結果を示す図。
【図8】BのGe基板中の深さ方向の濃度プロファイルを示す図。
【図9】BおよびSの濃度プロファイルの説明図。
【図10】SのGe基板中の深さ方向の濃度プロファイルを示す図。
【図11】従来技術と第1の実施の形態の相違点の説明図。
【図12】Bイオン注入前のSイオン注入有無によってGe基板中のBプロファイルが変化することを示すSIMS結果の図。
【図13】Bの濃度プロファイルのシミュレーション結果を示す図。
【図14】第1の実施の形態のシート抵抗およびコンタクト抵抗の評価に用いた素子構造を示す図。
【図15】第1の実施の形態のシート抵抗とコンタクト抵抗の評価結果を示す図。
【図16】第2の実施の形態の半導体装置の断面図。
【図17】第2の実施の形態の半導体装置の製造工程を示す断面図。
【図18】第2の実施の形態の半導体装置の製造工程を示す断面図。
【図19】第1の実施の形態の構造のMISキャパシタのCV特性を示す図
【図20】第3の実施の形態の半導体装置の断面図。
【図21】第4の実施の形態の半導体装置の断面図。
【図22】第5の実施の形態の半導体装置の断面図。
【図23】第5の実施の形態の半導体装置の製造工程を示す断面図。
【図24】第5の実施の形態の半導体装置の製造工程を示す断面図。
【図25】第5の実施の形態の半導体装置の製造工程を示す断面図。
【図26】第5の実施の形態の半導体装置の製造工程を示す断面図。
【図27】第6の実施の形態の半導体装置の断面図。
【符号の説明】
【0082】
100 Ge基板
102 素子分離領域
104 チャネル領域
106 ゲート絶縁膜
108 ゲート電極
110 ゲート側壁絶縁膜
112 ソース/ドレイン不純物層
114 Sが含有される領域
150 Ge半導体領域
200 Si基板
300 pMISFET
400 nMISFET
【特許請求の範囲】
【請求項1】
半導体基板中に形成されたチャネル領域と、
前記チャネル領域表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域の両側に形成されたソース/ドレイン不純物層を具備するMISFETを有し、
前記ソース/ドレイン不純物層の少なくとも一部が、前記半導体基板中の、Geを含有する半導体領域に形成され、
前記ソース/ドレイン不純物層の接合深さよりも深い前記半導体領域に、S、Se、Teから選択される少なくとも一種の元素が含有されることを特徴とする半導体装置。
【請求項2】
前記ゲート絶縁膜直下の前記チャネル領域の、少なくとも一部領域において、前記元素の濃度が、1×1019atoms/cm3以下であることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記ソース/ドレイン不純物層の接合深さよりも深い前記半導体領域において、前記元素の濃度が、1×1016atoms/cm3以上であることを特徴とする請求項1または請求項2記載の半導体装置。
【請求項4】
前記チャネル領域が、Geを含有することを特徴とする請求項1ないし請求項3いずれか一項に記載の半導体装置。
【請求項5】
前記半導体領域のGe濃度が87%以上であることを特徴とする請求項1ないし請求項4いずれか一項に記載の半導体装置。
【請求項6】
Geを含有する半導体基板にMISFETを有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板中に、S、Se、Teから選択される少なくとも一種の元素を導入する工程と、
前記ゲート電極の両側の、前記半導体基板中に、不純物を導入し、ソース/ドレイン不純物層を形成する工程とを具備し、
前記元素を導入する工程において、前記元素を前記ソース/ドレイン不純物層の接合深さよりも深い領域に注入することを特徴とする半導体装置の製造方法。
【請求項7】
半導体基板にMISFETを有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板に、Geを含有する半導体領域を形成する工程と、
前記半導体領域中に、S、Se、Teから選択される少なくとも一種の元素を導入する工程と、
前記ゲート電極の両側の、前記半導体領域中に、不純物を導入し、ソース/ドレイン不純物層を形成する工程とを具備し
前記元素を導入する工程において、前記元素を、前記ソース/ドレイン不純物層の接合深さよりも深い領域に注入することを特徴とする半導体装置の製造方法。
【請求項8】
前記元素を導入する工程は、前記ゲート電極を形成する工程の後に行われることを特徴とする請求項6または請求項7記載の半導体装置の製造方法。
【請求項9】
前記元素を導入する工程において、前記元素を5×1014atoms/cm2以上注入することを特徴とする請求項6ないし請求項8いずれか一項に記載の半導体装置の製造方法。
【請求項10】
前記Geを含有する半導体基板または前記Geを含有する半導体領域において、Geの濃度が87%以上であることを特徴とする請求項6ないし請求項9いずれか一項に記載の半導体装置の製造方法。
【請求項1】
半導体基板中に形成されたチャネル領域と、
前記チャネル領域表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル領域の両側に形成されたソース/ドレイン不純物層を具備するMISFETを有し、
前記ソース/ドレイン不純物層の少なくとも一部が、前記半導体基板中の、Geを含有する半導体領域に形成され、
前記ソース/ドレイン不純物層の接合深さよりも深い前記半導体領域に、S、Se、Teから選択される少なくとも一種の元素が含有されることを特徴とする半導体装置。
【請求項2】
前記ゲート絶縁膜直下の前記チャネル領域の、少なくとも一部領域において、前記元素の濃度が、1×1019atoms/cm3以下であることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記ソース/ドレイン不純物層の接合深さよりも深い前記半導体領域において、前記元素の濃度が、1×1016atoms/cm3以上であることを特徴とする請求項1または請求項2記載の半導体装置。
【請求項4】
前記チャネル領域が、Geを含有することを特徴とする請求項1ないし請求項3いずれか一項に記載の半導体装置。
【請求項5】
前記半導体領域のGe濃度が87%以上であることを特徴とする請求項1ないし請求項4いずれか一項に記載の半導体装置。
【請求項6】
Geを含有する半導体基板にMISFETを有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板中に、S、Se、Teから選択される少なくとも一種の元素を導入する工程と、
前記ゲート電極の両側の、前記半導体基板中に、不純物を導入し、ソース/ドレイン不純物層を形成する工程とを具備し、
前記元素を導入する工程において、前記元素を前記ソース/ドレイン不純物層の接合深さよりも深い領域に注入することを特徴とする半導体装置の製造方法。
【請求項7】
半導体基板にMISFETを有する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板に、Geを含有する半導体領域を形成する工程と、
前記半導体領域中に、S、Se、Teから選択される少なくとも一種の元素を導入する工程と、
前記ゲート電極の両側の、前記半導体領域中に、不純物を導入し、ソース/ドレイン不純物層を形成する工程とを具備し
前記元素を導入する工程において、前記元素を、前記ソース/ドレイン不純物層の接合深さよりも深い領域に注入することを特徴とする半導体装置の製造方法。
【請求項8】
前記元素を導入する工程は、前記ゲート電極を形成する工程の後に行われることを特徴とする請求項6または請求項7記載の半導体装置の製造方法。
【請求項9】
前記元素を導入する工程において、前記元素を5×1014atoms/cm2以上注入することを特徴とする請求項6ないし請求項8いずれか一項に記載の半導体装置の製造方法。
【請求項10】
前記Geを含有する半導体基板または前記Geを含有する半導体領域において、Geの濃度が87%以上であることを特徴とする請求項6ないし請求項9いずれか一項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図11】
【公開番号】特開2009−181977(P2009−181977A)
【公開日】平成21年8月13日(2009.8.13)
【国際特許分類】
【出願番号】特願2008−17118(P2008−17118)
【出願日】平成20年1月29日(2008.1.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年8月13日(2009.8.13)
【国際特許分類】
【出願日】平成20年1月29日(2008.1.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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