【課題】単位ゲート幅あたりのドレイン容量を低減できる電界効果トランジスタを提供する。
【解決手段】チャネル形成領域を有する第１導電型の第１半導体領域１４に、４つの辺を有する矩形環状のゲート電極２１（Ｇ）が形成され、ゲート電極の内側にドレイン領域１８Ｄ（Ｄ）が形成され、４つの辺の外側の領域のそれぞれにおいて、対応するドレイン領域のチャネル幅を狭めない幅でソース領域１８Ｓ（Ｓ）が形成され、即ち、矩形形状のドレイン領域の四辺全てにゲート電極が形成され、トランジスタが構成されている構成とする。 （もっと読む）

本発明は、ラップゲート構造を有する縦型ナノワイヤトランジスタに関する。縦型ナノワイヤトランジスタの閾値電圧は、ナノワイヤの直径、ナノワイヤの不純物添加レベル、ナノワイヤへのヘテロ構造のセグメントの導入、ナノワイヤを取り囲むシェル構造における不純物添加、ゲートスタックの仕事関数の適応、歪み調整、誘電体材料の制御又はナノワイヤ材料の選択により制御される。異なる閾値電圧を有するトランジスタが同一の基板上に形成されることにより、直接結合フィールドロジックと同様に、閾値電圧の変化を利用する最先端回路の設計が可能になる。
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エピタキシャル層を含まない基板においてさまざまな半導体装置を製造するために全低温プロセスが用いられる。装置は分離されていないラテラルＤＭＯＳ、分離されていない拡張されたドレインまたはドリフトされたＭＯＳ装置、ラテラルトレンチＤＭＯＳ、分離されたラテラルＤＭＯＳ、ＪＦＥＴおよび空乏モード装置、ならびにＰ−Ｎダイオードクランプおよびレクチファイヤおよび接合端子を含む。プロセスが高温処理の必要をなくし、「注入されたままの」ドーパントプロファイルを使用するので、残りの装置を生成するのに使用されるプロセスを変更する必要なしに、装置がＩＣに加えられたり省略されたりすることを可能にするモジュール式アーキテクチャを構成する。
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【課題】製造プロセスにおけるゲート電極への帯電に起因するチャージアップを防ぐことが可能な半導体素子を提供する。
【解決手段】半導体基板内に形成されたｎ型の不純物からなるソース領域４と、半導体基板内に形成されたｎ型の不純物からなるドレイン領域５と、ソース領域４及びドレイン領域５間の半導体基板上にゲート絶縁膜３を介して形成されたゲート電極６とを含むＭＯＳトランジスタを有する半導体素子であって、半導体基板内に形成されたｎ型の不純物領域７と、半導体基板内に形成されたｐ型の不純物領域１０と、ｎ型の不純物領域７及びｐ型の不純物領域１１の各々とゲート電極６とを接続するために設けられた配線Ｈ１及びＨ２とを備える。 （もっと読む）

【課題】HEMTとダイオードとから成る複合半導体装置の小型化が要求されている。
【解決手段】本発明に従うHEMTとダイオードとから成る複合半導体装置は、電子走行層３と電子供給層４とを含む半導体領域５と、この一方の主面上に形成されたソース電極７及びドレイン電極８とゲート電極１２とを有し、更に、半導体領域５の一方の主面上におけるゲート電極１２とドレイン電極８との間にショットキー電極６０を有する。ショットキー電極６０は導体６０ａによってソース電極７に接続されている。ショットキー電極６０と半導体領域５とで形成されたショットキーダイオードは、帰還又は回生又は保護ダイオードとして機能する。このショットキーダイオードの電流はゲート電極１２に基づく空乏層に妨害されない。 （もっと読む）

この発明の実施例に従う併合ゲートトランジスタは、半導体要素と、半導体要素の上面に電気的に接続された供給電極と、半導体要素の上面に電気的に接続され、かつ、供給電極から横方向に間隔をあけたドレイン電極と、供給電極およびドレイン電極の間に位置決めされ、かつ、半導体要素に容量結合されて、トランジスタの第１の部分を形成する第１のゲートと、第１のゲートに隣接して供給電極およびドレイン電極の間に位置決めされて、トランジスタの第２の部分を形成する第２のゲートとを含み、第２のゲートも半導体要素に容量結合される。第１のゲートは、第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、第２のゲートは、所定の定電圧とソース電極における電圧との間の電圧差が所定のレベルに達するまでトランジスタの第２の部分が導通するように所定の定電圧に接続される。
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【課題】 本発明は、高出力、高耐圧、高速、高周波化などを達成し得る新規なGaN系ヘテロ接合トランジスタを提供することを目的とする。
【解決手段】上記課題は、GaN又はInGaNからなるチャネル層(4)と、AlNからなる障壁層(5)と含むヘテロ界面を構成する層と、トランジスタ素子表面に形成された絶縁膜(9)を有する電界効果トランジスタ(1)、特に絶縁膜としてSiN絶縁膜を用いた電界効果トランジスタや、そのような電界効果トランジスタの製造方法によって解決される。 （もっと読む）

【課題】 ディプリーション型ＭＯＳトランジスタのパターン面積を増大させずに、その抵抗を大きくする。
【解決手段】 半導体基板１上にイオン注入することでチャネル領域となる低濃度不純物領域３を形成する。次に、ゲート絶縁膜４及びゲート電極５を形成する。次に、半導体基板１の全面に層間絶縁膜６を形成し、その後当該層間絶縁膜６を選択的にエッチングし、ソース形成領域及びドレイン形成領域をそれぞれ一部露出させるコンタクトホール７を形成する。次に、コンタクトホール７を介してイオン注入・熱処理（アニーリング）し、ソース領域８及びドレイン領域９を形成する。ソース領域８及びドレイン領域９はゲート電極５とオーバーラップせず、ゲート電極５の端部から数μｍ以上（例えば、３μｍ）離間して形成されている。 （もっと読む）

【課題】応力を調整し、性能向上を図った半導体装置、およびその製造法を提供すること。
【解決手段】ゲート電極１０４は、半導体基板（バルクシリコン基板、ＳＯＩ層など）１０２から電気的に絶縁されている。第１側壁スペーサ１１０がゲート電極１０４の側壁に沿って形成される。上記犠牲側壁スペーサが第１側壁スペーサ１１０と隣接するように形成される。上記犠牲側壁スペーサおよび第１側壁スペーサ１１０は半導体基板１０２を覆っている。平坦化層は、該平坦化層の一部が上記犠牲側壁スペーサと隣接するように、半導体基板１０２を覆って形成されている。上記犠牲側壁スペーサが取り除かれ、エッチングによって半導体基板１０２内にくぼみが形成される。実質的に、上記くぼみは第１側壁スペーサ１１０と上記平坦化層の一部との間に配置されている。半導体材料（ＳｉＧｅ、ＳｉＣなど）１１６は上記くぼみに堆積される。 （もっと読む）

【課題】炭化珪素半導体装置のチャネル移動度の向上を図る。
【解決手段】 ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度（８００〜９００℃）以下まで降温させる。これにより、ゲート酸化膜とチャネル領域を構成するｐ型ベース層の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。このため、高いチャネル移動度の反転型ラテラルＭＯＳＦＥＴとすることが可能となる。 （もっと読む）

【課題】 高い耐圧を有し且つ低いオン抵抗を有するノーマリオン型の半導体素子を提供する。
【解決手段】 ゲート電極９のドレイン層６側の端部と、チャネル領域７とドレイン層６との間の接合面との間は、距離ｘ（ｘ＞０）がとられている。チャネル領域７は、ゲート電極９の直下の部分がチャネルとして機能し、右側の領域がドレイン層６の拡張領域として機能する。 （もっと読む）

【課題】微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減する。
【解決手段】ＭＩＳＦＥＴ（Ｑ_１）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長がアクティブ領域Ｌの中央部におけるゲート長よりも大きく、全体としてＨ形の平面パターンで構成されている。また、このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っている。 （もっと読む）

【課題】ソース電位（ＶＳＳ）との間に低不純物濃度のウェル領域を具備することにより、容量素子と他の回路素子との容量結合を抑制する。
【解決手段】Ｎ型の基板１０上にＰ型のウェル領域１１とＮ型のウェル領域１２を形成する。Ｎ型ウェル領域１２の表面にゲート電極１４、ソース・ドレイン領域１３、Ｎ型の拡散領域１５を形成し、ゲート酸化膜１６を誘電体として容量素子を形成する。Ｐ型のウェル領域１１にはソース電位（ＶＳＳ）を印加する。ゲート電極１４を一方の端子Ａとし、ソース・ドレイン領域１３とＮ型の拡散領域１２とを他方の端子Ｂとする。Ｎ型ウェル領域１２とＰ型ウェル領域１１とが低濃度ＰＮ接合となるので、他方の端子Ｂとソース電位（ＶＳＳ）間の寄生容量を低減できる。 （もっと読む）

【課題】半導体層表面に対する粗面やステップバンチングの形成を抑制しつつ、半導体層と電極との接触抵抗を低減する。
【解決手段】基板の表面に形成された半導体層１０と、半導体層１０と電気的に接触するオーミック電極５と、半導体層１０の少なくとも一部を覆うゲート電極６とを備えた半導体素子であって、半導体層１０の表面のうちオーミック電極５に対向する部分７の表面粗さＲｚ₁は、半導体層１０の表面のうちゲート電極６に対向する部分８の表面粗さＲｚ₂よりも大きい。 （もっと読む）

【課題】 パワー半導体デバイスを、通常OFF（エンハンスメントモード）デバイスとしたり、かなり低い閾値電圧を有する通常ON（空乏モード）デバイスとする。
【解決手段】 III属窒化物のパワー半導体デバイスに、段形状のヘテロ接合部を設ける。 （もっと読む）

【課題】表面濃度が濃く且つ急峻な不純物濃度分布を有するチャネル拡散層を備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１１とゲート電極１２が形成され、ゲート電極１２の側面上にサイドウォール１３が形成されている。そして、ゲート電極１２の側方下にはＰ型エクステンション拡散層１４が形成され、サイドウォール１３の側方下にはＰ型ソース・ドレイン拡散層１５が形成されている。ゲート絶縁膜１１の下側の領域には、インジウムイオンが主な不純物である第１のＰ型チャネル拡散層１６と、ボロンが主な不純物である第２のＰ型チャネル拡散層１７が形成されている。そして、第１のＰ型チャネル拡散層１６の底面側を覆うように、Ｎ型拡散層１８が形成されている。 （もっと読む）

【課題】相補型（ＣＭＯＳ）集積回路におけるプルアップデバイスとしてＰＭＯＳＦＥＴの代替品となる新たな種類のｎチャネルＭＯＳＦＥＴを提供する。
【解決手段】切換可能な負性微分抵抗（ＳＮＤＲ）特性を有するｎチャネルＦＥＴを開示している。このＳＮＤＲＦＥＴをデプリーションモードデバイスとして構成し、実質的にｐチャネルデバイスとして動作するようにバイアスをかける。このデバイスはｎチャネルデバイスであるから、動作速度は高く、一方、大規模回路として設計製造する際のプロセス技術の複雑性は緩和される。このデバイスはＣＭＯＳに匹敵する性能を達成するので論理ゲート（インバータに含まれるものなど）におけるｐチャネルプルアップデバイスの代替品として好適である。 （もっと読む）

【課題】ゲート絶縁膜における絶縁耐圧を改善して、信頼性の高い半導体装置を提供する。
【解決手段】第１半導体層４２の上に形成された第２半導体層４４と、第１半導体層４２から電気的に絶縁されたゲート電極５３と、ソース電極５１およびドレイン電極５５と、ゲート絶縁膜４９と、少なくとも一部が第１導電型のウェル領域４５の内部に形成され、ソース電極５１に電気的に接触する第２導電型のソース領域４７と、ドリフト領域４３とを備え、第２半導体層４４における所定の領域は、第２導電型層を含む蓄積チャネル領域であり、ウェル領域４５の内部に形成され、かつ、ソース領域４７と接する補助ソース領域４８をさらに有し、ソース領域４７はゲート電極５３によってオーバーラップされておらず、補助ソース領域４８の一部はゲート電極５３によってオーバーラップされており、補助ソース領域４８の総ドーズ量は、ソース領域４７の総ドーズ量よりも少ない。 （もっと読む）

自己バイアス半導体スイッチを供給することで、個々のアクティブコンポーネント数を減らしたＳＲＡＭセル（４５０）を実現することができる。特定の実施形態では、自己バイアス半導体デバイスを、ダブルチャネル電界効果トランジスタ（４００）の形式で与えることができる。このトランジスタは、トランジスタ数が６つ未満の、また、好ましい実施形態では、わずか２つの個々のトランジスタ素子を備えたＳＲＡＭセル（４５０）の形成を可能にする。
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【課題】 高信頼性を実現するプロセスモニタに適したデプレッション型電界効果型ＭＯＳトランジスタを提供する。
【解決手段】 多結晶シリコン中に作製したダイオード及び半導体基板中に作製したダイオードで双方向ダイオードを形成し、この双方向ダイオードを金属配線でデプレッション型電界効果型ＭＯＳトランジスタのゲート電極と半導体基板間に接続する。 （もっと読む）